KR20030050171A - Capacitor of semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것으로, 특히 플레이트(Plate)전극을 형성한 후 유전막과 스토리지 노드(Storage node)를 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same. Particularly, a capacitor of a semiconductor device for forming a dielectric layer and a storage node after forming a plate electrode and improving the yield and reliability of the device and its It relates to a manufacturing method.
일반적으로 캐패시터의 용량은Generally, the capacity of a capacitor
(극판의 면적×층간물질의 유전상수)÷(양극판의 간격)(Area of positive electrode plate × dielectric constant of interlayer material) ÷ (gap of positive electrode plate)
으로 표시된다. 상기 캐패시터의 용량을 증가시키기 위해서 극판의 면적을 크게하거나 유전물질의 유전 상수를 높이기 위해 유전율이 큰 새로운 유전물질의 개발에 노력하여 왔다.Is displayed. In order to increase the capacity of the capacitor, efforts have been made to develop a new dielectric material having a high dielectric constant in order to increase the area of the electrode plate or increase the dielectric constant of the dielectric material.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.
도 1a를 참조하면, 반도체 기판(11) 상에 제 1 콘택홀(부호화 하지 않음)을 구비한 층간 산화막(13)을 형성한다.Referring to FIG. 1A, an interlayer oxide film 13 having a first contact hole (not encoded) is formed on a semiconductor substrate 11.
그리고, 상기 제 1 콘택홀을 포함한 전면에 제 1 다결정 실리콘층을 형성한 후, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 1 다결정 실리콘층을 평탄 식각한다.After the first polycrystalline silicon layer is formed on the entire surface including the first contact hole, the first polycrystalline silicon layer is flat-etched by a chemical mechanical polishing method using the interlayer oxide layer 13 as an etch stop layer.
이어, 전면 식각 공정으로 상기 제 1 다결정 실리콘층의 상부 부위를 식각하여 실리콘(Si) 플러그(Plug)(15)를 형성한다.Subsequently, an upper portion of the first polycrystalline silicon layer is etched by the front side etching process to form a silicon (Si) plug 15.
그리고, 상기 플러그(15)를 포함한 전면에 티타늄(Ti)층(도시하지 않음)을형성한 후, 전면의 열처리 공정으로 상기 플러그(15)와 Ti층을 반응시켜 TiSi2층(17)을 형성한다.Then, a titanium (Ti) layer (not shown) is formed on the entire surface including the plug 15, and then the plug 15 and the Ti layer are reacted to form a TiSi 2 layer 17 by heat treatment on the entire surface. do.
그 후, 상기 Ti층을 제거하고, 상기 TiSi2층(17)을 포함한 전면에 TiN층(19)을 형성한 다음, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 TiN층(19)을 평탄 식각한다.Thereafter, the Ti layer is removed, a TiN layer 19 is formed on the entire surface including the TiSi 2 layer 17, and then the chemical mechanical polishing method using the interlayer oxide layer 13 as an etch stop layer. The TiN layer 19 is etched flat.
그리고, 상기 TiN층(19)을 포함한 전면에 질화막(21)과 산화막(23)을 순차적으로 형성한다.The nitride film 21 and the oxide film 23 are sequentially formed on the entire surface including the TiN layer 19.
도 1b를 참조하면, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기 산화막(23)을 식각한 후, 상기 질화막(21)을 식각하여 제 2 콘택홀(부호화 하지 않음)을 형성한다.Referring to FIG. 1B, after the oxide layer 23 is etched by a photolithography process using a capacitor contact mask, the nitride layer 21 is etched to form a second contact hole (not encoded).
그리고, 상기 제 2 콘택홀을 포함한 산화막(23) 상에 금속층(25a)을 형성한다.Then, the metal layer 25a is formed on the oxide film 23 including the second contact hole.
도 1c를 참조하면, 상기 산화막(23)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 금속층(25a)을 연마하여 캐패시터의 스토리지 노드(25)를 형성한다.Referring to FIG. 1C, the storage layer 25 of a capacitor is formed by polishing the metal layer 25a by a chemical mechanical polishing method using the oxide layer 23 as an etch stop layer.
도 1d를 참조하면, 상기 스토리지 노드(25)를 포함한 전면에 유전막(29)과 플레이트 전극(31)을 순차적으로 형성한다.Referring to FIG. 1D, the dielectric layer 29 and the plate electrode 31 are sequentially formed on the front surface including the storage node 25.
그러나 종래의 MIM(Metal Insulator Metal) 구조의 캐패시터는 스토리지 노드를 금속층으로 형성하고 유전막을 산화물로 형성하기 때문에 상기 스토리지 노드하부의 플러그의 산화를 방지하기 위해 TiSi2층과 TiN층 등의 베리어 메탈(Barrier metal) 플러그 공정이 추가되고 고온 공정을 하지 못하는 제약이 있어 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.However, since a capacitor having a metal insulator metal (MIM) structure forms a storage node as a metal layer and a dielectric layer as an oxide, a barrier metal such as a TiSi 2 layer and a TiN layer is used to prevent oxidation of a plug under the storage node. Barrier metal) plug process is added and there is a problem in that the yield and reliability of the device is deteriorated due to the constraint that the high temperature process is not performed.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 플레이트 전극을 형성한 후 유전막과 스토리지 노드를 형성하므로, 상기 유전막 형성 공정 및 산화 분위기 하의 고온 열처리 공정에서 발생되는 스토리지 노드 콘택 플러그의 산화 현상을 방지하는 반도체 소자의 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and thus forming a dielectric layer and a storage node after forming a plate electrode, thereby preventing oxidation of the storage node contact plug generated during the dielectric layer formation process and a high temperature heat treatment process under an oxidizing atmosphere. It is an object of the present invention to provide a capacitor of a semiconductor device and a method of manufacturing the same.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.1A to 1D are cross-sectional views showing a capacitor manufacturing method of a semiconductor device according to the prior art.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11, 41 : 반도체 기판13 : 층간 산화막11, 41: semiconductor substrate 13: interlayer oxide film
15, 45: 플러그17, 41 : TiSi2층15, 45: plug 17, 41: TiSi 2 layer
19, 41 : TiN층21, 47 : 질화막19, 41: TiN layer 21, 47: nitride film
23, 51 : 산화막25, 41 : 스토리지 노드23, 51: oxide film 25, 41: storage node
29, 53 : 유전막31, 49 : 플레이트 전극29, 53: dielectric film 31, 49: plate electrode
43 : 제 1 층간 산화막55 : 루테늄층43: first interlayer oxide film 55: ruthenium layer
57 : 제 2 다결정 실리콘층59 : 제 2 층간 산화막57 second polycrystalline silicon layer 59 second interlayer oxide film
본 발명에 따른 반도체 소자의 캐패시터는 기판 상에 콘택홀을 구비하며 형성되는 층간 절연막, 상기 콘택홀의 매립층인 플러그, 상기 플러그 상에 형성되는 원통형 구조의 유전막, 상기 유전막의 내면에 형성되는 스토리지 노드, 상기 스토리지 노드를 매립하며 상기 콘택홀과 스토리지 노드의 전기적 연결층인 도전층 및 상기 유전막을 감싸는 형태로 상기 층간 절연막 상에 형성되는 플레이트 전극을 포함하여 구성됨을 특징으로 한다.The capacitor of the semiconductor device according to the present invention includes an interlayer insulating film formed with a contact hole on a substrate, a plug which is a buried layer of the contact hole, a dielectric film having a cylindrical structure formed on the plug, a storage node formed on an inner surface of the dielectric film, And a plate electrode formed on the interlayer insulating layer to fill the storage node and surround the conductive layer, which is an electrical connection layer between the contact hole and the storage node, and the dielectric layer.
그리고 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 제 1 콘택홀의 매립층인 플러그를 형성하는 단계, 상기 플러그를 포함한 전면에 플레이트 전극 및 절연막을 순차적으로 형성하는 단계, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기 절연막과 플레이트 전극을 식각하여 제 2 콘택홀을 형성하는 단계, 상기 제 2 콘택홀을 포함한 전면에 유전막과 스토리지 노드를 순차적으로 형성하는 단계, 상기 스토리지 노드와 유전막을 전면 식각하여 상기 플러그를 노출시키는 단계 및 상기 제 2 콘택홀 내에 상기 플러그와 스토리지 노드의 전기적 연결층인 도전층을 형성하여 상기 제 2 콘택홀을 매립하는 단계를 포함하여 이루어짐을 특징으로 한다.The method for manufacturing a capacitor of a semiconductor device according to the present invention includes forming an interlayer insulating film having a first contact hole on a substrate, forming a plug which is a buried layer of the first contact hole, and a plate electrode on the front surface including the plug. And sequentially forming an insulating layer, etching the insulating layer and the plate electrode to form a second contact hole by a photolithography process using a capacitor contact mask, and forming a dielectric layer and a storage node on the entire surface including the second contact hole. Sequentially forming the semiconductor substrate; etching the storage node and the dielectric layer to expose the plug, and forming a conductive layer, which is an electrical connection layer between the plug and the storage node, in the second contact hole to fill the second contact hole. Characterized in that it comprises a step.
본 발명의 원리는 플레이트 전극을 형성한 후 유전막과 스토리지 노드를 형성하므로, 상기 유전막 형성 공정 및 산화 분위기 하의 고온 열처리 공정을 진행한 후 상기 스토리지 노드를 형성하기 때문에 종래에 발생되는 스토리지 노드 콘택 플러그의 산화 현상을 방지하고 또한 MIM 캐패시터 제조 공정에 있어서 베리어 메탈(Barrier metal) 플러그 공정을 생략하여 공정이 단순화되고 소자의 제조 단가를 저하시키는 발명이다.Since the dielectric layer and the storage node are formed after the plate electrode is formed, the storage node is formed because the storage node is formed after the dielectric film forming process and the high temperature heat treatment process under an oxidizing atmosphere. The invention prevents oxidation and omits the barrier metal plug process in the MIM capacitor fabrication process, thereby simplifying the process and lowering the manufacturing cost of the device.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(41) 상에 제 1 콘택홀(부호화 하지 않음)을 구비한 층간 산화막(43)을 형성한다.Referring to FIG. 2A, an interlayer oxide film 43 having a first contact hole (not encoded) is formed on the semiconductor substrate 41.
그리고, 상기 제 1 콘택홀을 포함한 전면에 불순물이 함유된 제 1 다결정 실리콘층을 형성한 후, 상기 층간 산화막(43)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 1 다결정 실리콘층을 평탄 식각 하여 플러그(45)를형성한다.After forming the first polycrystalline silicon layer containing impurities on the entire surface including the first contact hole, the first polycrystalline silicon layer is formed by a chemical mechanical polishing method using the interlayer oxide layer 43 as an etch stop layer. The flat etching is performed to form the plug 45.
그리고, 상기 플러그(45)를 포함한 전면에 질화막(47)과 5000 ∼ 15000Å 두께의 플레이트 전극(49)을 순차적으로 형성한다. 이때, 상기 플레이트 전극(49)을 물리적 기상 증착법에 의한 Ru층 또는 화학기상 증착법에 의한 RuO2층이거나, 물리적 기상 증착법에 의해 Ru층을 증착한 후 전기도금 공정을 진행하여 형성된 Ru층으로 형성한다. 또한, 상기 플레이트 전극(49)을 물리적 기상 증착법에 의한 이리듐(Ir)층으로 형성할 수도 있다.Then, the nitride film 47 and the plate electrode 49 having a thickness of 5000 to 15000 Å are sequentially formed on the entire surface including the plug 45. In this case, the plate electrode 49 is formed of a Ru layer by physical vapor deposition or a RuO 2 layer by chemical vapor deposition, or a Ru layer formed by depositing a Ru layer by physical vapor deposition and then performing an electroplating process. . In addition, the plate electrode 49 may be formed of an iridium (Ir) layer by physical vapor deposition.
도 2b를 참조하면, 상기 플레이트 전극(49) 상에 산화막(51)을 형성한다.Referring to FIG. 2B, an oxide film 51 is formed on the plate electrode 49.
그리고, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기 산화막(51), 플레이트 전극(49) 및 질화막(47)을 식각하여 제 2 콘택홀(부호화 하지 않음)을 형성한다.In addition, the oxide layer 51, the plate electrode 49, and the nitride layer 47 are etched by a photolithography process using a capacitor contact mask to form a second contact hole (not encoded).
이어, 400 ∼ 850℃ 온도의 질소 분위기 하에 전면의 급속 열처리 공정을 진행하여 상기 플레이트 전극(49)의 결정성을 향상시킨다. 이때, 동일한 조건에서 RTP 공정 대신 전기로를 사용한 열처리 공정을 진행할 수도 있다. 상기 플레이트 전극(49)의 결정성 향상으로 후속 공정에서 형성될 유전막의 우선 배향성을 향상시켜 유전상수를 증가시킨다.Subsequently, a rapid heat treatment process is performed on the entire surface under a nitrogen atmosphere at a temperature of 400 to 850 ° C. to improve the crystallinity of the plate electrode 49. In this case, a heat treatment process using an electric furnace may be performed instead of the RTP process under the same conditions. The improved crystallinity of the plate electrode 49 improves the preferential orientation of the dielectric film to be formed in a subsequent process, thereby increasing the dielectric constant.
그리고, 상기 제 2 콘택홀을 포함한 전면에 80 ∼ 300Å 두께의 유전막(53)을 형성한다. 이때, 상기 유전막(53)을 LPCVD 방법으로 형성된 Ta2O5막 또는 BST{(Ba1-XSrx)TiO3}, STO(SrTiO3) 등의 고유전막으로 형성한다.A dielectric film 53 having a thickness of 80 to 300 Å is formed on the entire surface including the second contact hole. In this case, the dielectric layer 53 is formed of a Ta 2 O 5 film formed by LPCVD or a high dielectric film such as BST {(Ba 1-X Srx) TiO 3 }, STO (SrTiO 3 ), or the like.
그 후, 400 ∼ 850℃ 온도의 산화 분위기 또는 질소 분위기 하에 전면의 급속 열처리 공정을 진행하여 상기 유전막(53) 내의 불순물을 감소시키거나 비정질 막을 결정화시켜 유전율을 증가시킨다. 이때, 동일한 조건에서 급속 열처리 공정 대신 전기로를 사용한 열처리 공정을 진행할 수도 있다.Thereafter, a rapid thermal annealing process is performed on the entire surface under an oxidizing atmosphere or a nitrogen atmosphere at a temperature of 400 to 850 ° C. to reduce impurities in the dielectric film 53 or to crystallize an amorphous film to increase the dielectric constant. In this case, a heat treatment process using an electric furnace may be performed instead of the rapid heat treatment process under the same conditions.
그리고, 상기 유전막(53) 상에 화학기상 증착법에 의한 100 ∼ 200Å 두께의 Ru층(55)을 형성한다. 이때, 상기 Ru층(55) 대신에 화학기상 증착법에 의한 RuO2층으로 형성할 수 있다.Then, a Ru layer 55 having a thickness of 100 to 200 Å is formed on the dielectric film 53 by chemical vapor deposition. In this case, the Ru layer 55 may be formed of a RuO 2 layer by chemical vapor deposition.
도 2c를 참조하면, 상기 유전막(53)과 Ru층(55)을 에치백(Etch-back)하여 상기 Ru층(55)으로 이루어진 원통형의 스토리지 노드를 형성한다. 이때, 상기 유전막(53)도 에치백 공정에 의해 원통형의 구조를 갖는다.Referring to FIG. 2C, the dielectric layer 53 and the Ru layer 55 are etched back to form a cylindrical storage node formed of the Ru layer 55. At this time, the dielectric film 53 also has a cylindrical structure by an etch back process.
도 2d를 참조하면, 상기 스토리지 노드를 포함한 전면에 불순물이 함유된 제 2 다결정 실리콘층(57)을 형성한다. 이때, 상기 제 2 다결정 실리콘층(57)은 상기 플러그(45)와 스토리지 노드를 전기적으로 연결시키는 역할을 한다.Referring to FIG. 2D, a second polycrystalline silicon layer 57 containing impurities is formed on the entire surface including the storage node. In this case, the second polycrystalline silicon layer 57 serves to electrically connect the plug 45 and the storage node.
그리고, 상기 산화막(51)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 2 다결정 실리콘층(57)을 연마한다.The second polycrystalline silicon layer 57 is polished by a chemical mechanical polishing method using the oxide film 51 as an etch stop layer.
이어, 상기 스토리지 노드를 포함한 전면에 제 2 층간 산화막(59)을 형성한다.Subsequently, a second interlayer oxide layer 59 is formed on the entire surface including the storage node.
본 발명의 반도체 소자의 캐패시터 및 그의 제조 방법은 플레이트 전극을 형성한 후 유전막과 스토리지 노드를 형성하므로, 상기 유전막 형성 공정 및 산화 분위기 하의 고온 열처리 공정을 진행한 후 상기 스토리지 노드를 형성하기 때문에 종래에 발생되는 스토리지 노드 콘택 플러그의 산화 현상을 방지하여 소자의 수율 및 신뢰성을 향상시키고 또한 MIM 캐패시터 제조 공정에 있어서 베리어 메탈 플러그 공정을 생략하여 공정이 단순화되고 소자의 제조 단가를 저하시키는 효과가 있다.Since the capacitor and the method of manufacturing the semiconductor device of the present invention form a plate electrode and then form a dielectric film and a storage node, the storage node is formed after the dielectric film forming process and the high temperature heat treatment process under an oxidizing atmosphere. By preventing the occurrence of oxidation of the storage node contact plug, the yield and reliability of the device are improved, and the barrier metal plug process is omitted in the MIM capacitor manufacturing process, thereby simplifying the process and reducing the manufacturing cost of the device.
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|---|---|---|---|---|
| KR100925092B1 (en) * | 2007-12-26 | 2009-11-06 | 주식회사 동부하이텍 | Metal Insulator Metal capacitor and manufacturing method of metal insulator metal capacitor |
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2001
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| KR100925092B1 (en) * | 2007-12-26 | 2009-11-06 | 주식회사 동부하이텍 | Metal Insulator Metal capacitor and manufacturing method of metal insulator metal capacitor |
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