KR20030041192A - 반도체 소자의 본딩패드 구조 및 그 형성방법 - Google Patents

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KR20030041192A
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Abstract

반도체 소자의 본딩패드 구조 및 그 형성방법에 관하여 개시한다. 본 발명은, 외부와의 전기적인 접속 경로인 본딩패드 금속배선과, 상기 본딩패드 금속배선 하부에 형성된 적어도 하나의 층간절연막 및 상기 층간절연막 내에 형성된 적어도 하나의 본딩패드 콘택을 포함하는 반도체 소자의 본딩패드 구조를 제공한다. 또한, 상기 본딩패드 금속배선 하부에 상기 본딩패드 콘택을 통하여 상기 본딩패드 금속배선과 연결되는 더미 패턴을 더 포함하는 반도체 소자의 본딩패드 구조 및 그 형성방법을 제공한다. 본 발명에 의하면, 상기 본딩패드 금속배선과 상기 층간절연막간의 계면 박리 현상을 방지할 수 있고 기계적인 충격과 압력에 의해 발생하는 스트레스도 완화할 수 있는 신뢰성 있는 반도체 소자의 본딩패드 구조를 구현할 수 있다.

Description

반도체 소자의 본딩패드 구조 및 그 형성방법{Bonding pad structure of semiconductor device and method for forming thereof}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 더욱 상세하게는 본딩패드 금속배선과 그 하부의 절연막간의 계면 박리 현상을 방지할 수 있고 기계적인 충격과 압력에 의한 스트레스도 완화할 수 있는 반도체 소자의 본딩패드 구조 및 그 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 칩 크기가 작아지면서 본딩패드(bonding pad)의 크기도 줄어들고 있다. 본딩패드는 칩 내부의 집적회로를 칩 외부의 집적회로와 연결시키는 역할을 한다.
도 1은 종래의 본딩패드 구조를 도시한 단면도이다. 도 1에서, "A1"은 셀영역을, "A2"는 본딩패드영역을 각각 나타낸다. 참조 부호 "12"는 필드산화막을, 참조 부호 "16", "18", "28" 및 "36"은 층간절연막을, 참조 부호 "26"은 비트라인을, 참조 부호 "42"는 커패시터의 하부전극을, 참조 부호 "44"는 커패시터의 상부전극을, 참조 부호 "20"은 비트라인과 트랜지스터의 소오스/드레인을 연결하기 위한 콘택을, 참조 부호 "32"는 커패시터 하부전극과 트랜지스터의 소오스/드레인을 연결하기 위한 콘택을 각각 나타낸다.
종래의 본딩패드 구조는 도 1에 도시된 바와 같이, 제1 알루미늄 배선(52)과 본딩패드로 기능하는 제2 알루미늄 배선(60) 사이에 배선간 절연막(54)이 형성되어 있고, 배선간 절연막(54) 내의 비아 콘택(58)을 통하여 제1 알루미늄 배선(52)과 제2 알루미늄 배선(60)이 전기적으로 연결되어 있다.
그러나, 메모리 소자의 칩 크기가 작아지면서 본딩패드의 크기도 감소하여 본딩패드의 크기가 100㎛×100㎛ 이상이던 것이 집적도가 증가함에 따라 80㎛×80㎛ 이하까지 줄어들고 있는 추세이다. 따라서, 제1 알루미늄 배선(52)과 층간절연막(36)간의 접촉면적도 줄어들게 되고, 이에 따라 제1 알루미늄 배선(52)과 층간절연막(36) 사이의 계면 박리(peeling 또는 lifting)가 쉽게 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 본딩패드 금속배선과 절연막간의 계면 박리 현상을 방지할 수 있고 기계적인 충격(impact)과 압력에 의해 발생하는 스트레스(stress)도 완화할 수 있는 신뢰성 있는 반도체 소자의 본딩패드 구조를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 본딩패드 금속배선과 절연막간의 계면 박리 현상을 방지할 수 있고 기계적인 충격과 압력에 의해 발생하는 스트레스도 완화할 수 있는 신뢰성 있는 반도체 소자의 본딩패드 구조 형성방법을 제공함에 있다.
도 1은 종래의 본딩패드 구조를 도시한 단면도이다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체 소자의 본딩패드 구조를 설명하기 위하여 도시한 도면들이다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 반도체 소자의 본딩패드 구조를 설명하기 위하여 도시한 단면도들이다.
도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 반도체 소자의 본딩패드 구조를 설명하기 위하여 도시한 단면도들이다.
도 4e 내지 도 4f는 본 발명의 제4 실시예에 따른 반도체 소자의 본딩패드 구조를 설명하기 위하여 도시한 단면도들이다.
도 5a 내지 도 5d는 본 발명의 제5 실시예에 따른 반도체 소자의 본딩패드 구조를 설명하기 위하여 도시한 단면도들이다.
도 6 내지 도 17은 본 발명의 제1 실시예에 따른 반도체 소자의 본딩패드 구조 형성방법을 설명하기 위하여 도시한 도면들이다.
도 18 내지 도 30은 본 발명의 제2 실시예에 따른 반도체 소자의 본딩패드 구조 형성방법을 설명하기 위하여 도시한 도면들이다.
도 31 내지 도 36은 본 발명의 제3 실시예에 따른 반도체 소자의 본딩패드 구조 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 37 내지 도 43은 본 발명의 제4 실시예에 따른 반도체 소자의 본딩패드 구조 형성방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위한 일 실시예에 따르면, 다수 개의 전기 소자를 가지는 셀영역과 외부와의 전기적인 접속 경로인 본딩패드를 가지는 본딩패드영역을 포함하는 반도체 소자에 있어서 상기 본딩패드영역은, 적어도 제1 금속배선 및 제2 금속배선을 포함하는 적층 구조를 갖는 본딩패드 금속배선과, 상기 본딩패드 금속배선 하부에 형성된 적어도 하나의 층간절연막 및 상기 층간절연막 내에 형성된 적어도 하나의 본딩패드 콘택을 포함하되, 상기 본딩패드 콘택은 상기 본딩패드 금속배선과 연결되어 있다.
상기 본딩패드 금속배선은, 상기 층간절연막 상에 형성된 제1 금속배선과, 상기 제1 금속배선 상에 형성된 배선간 절연막과, 상기 배선간 절연막 상에 형성된 제2 금속배선 및 상기 배선간 절연막 내에 형성된 비아 콘택을 포함하며, 상기 제1 금속배선과 상기 제2 금속배선은 상기 비아 콘택을 통하여 상호간에 연결되어 있다.
상기 비아 콘택은 상기 배선간 절연막내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 상기 배선간 절연막이 형성된 형태인 메쉬 타입 또는 상기 배선간 절연막과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 형성되어 있거나, 일체형 형태로 트렌치된 상기 배선간 절연막 내에 도전물질이 채워져 있는 형태를 갖는다.
상기 기술적 과제를 달성하기 위한 다른 실시예에 따르면, 다수 개의 전기 소자를 가지는 셀영역과 외부와의 전기적인 접속 경로인 본딩패드를 가지는 본딩패드영역을 포함하는 반도체 소자에 있어서 상기 본딩패드영역은, 반도체 기판과, 상기 반도체 기판 상에 형성된 더미 패턴과, 상기 더미 패턴을 포함하는 반도체 기판 상에 형성된 층간절연막 및 상기 층간절연막 상에 형성된 본딩패드 금속배선을 포함하되, 상기 본딩패드 금속배선과 상기 더미 패턴사이의 상기 층간절연막에 적어도 하나의 본딩패드 콘택을 가지며, 상기 본딩패드 금속배선과 상기 더미 패턴은 상기 본딩패드 콘택을 통하여 상호간에 연결되어 있다.
상기 더미 패턴은 도전층으로 이루어지거나, 절연층과 도전층이 순차적으로 적층된 구조를 갖는다.
상기 기술적 과제를 달성하기 위한 또 다른 실시예에 따르면, 다수개의 전기 소자를 가지는 셀영역과 외부와의 전기적인 접속 경로인 본딩패드를 가지는 본딩패드영역을 포함하는 반도체 소자에 있어서 상기 본딩패드영역은, 반도체 기판과, 상기 반도체 기판 상에 형성되고 상기 셀영역에 형성된 적어도 하나의 상기 전기 소자에 상응하는 높이를 갖는 다층의 더미 패턴과, 상기 더미 패턴을 포함하는 반도체 기판 상에 형성된 층간절연막 및 상기 층간절연막 상에 형성된 본딩패드 금속배선을 포함하되, 상기 본딩패드 금속배선과 상기 더미 패턴사이의 상기 층간절연막에 적어도 하나의 본딩패드 콘택을 가지며, 상기 본딩패드 금속배선과 상기 더미 패턴은 상기 본딩패드 콘택을 통하여 상호간에 연결되어 있다.
상기 다층의 더미 패턴은 제1 더미 패턴, 제2 더미 패턴 및 제3 더미 패턴을 포함하고, 상기 제1 더미 패턴과 상기 제2 더미 패턴은 적층 구조로 형성되고, 상기 제3 더미 패턴은 상기 제1 더미 패턴과 상기 제2 더미 패턴의 노출된 표면을 덮으면서 형성되어 있으며, 상기 본딩패드 콘택은 상기 제3 더미 패턴과 상기 본딩패드 금속배선을 연결한다.
상기 반도체 기판은 아래로 볼록한 형태의 단차부를 가질 수도 있다.
상기 기술적 과제를 달성하기 위한 또 다른 실시예에 따르면, 다수개의 전기 소자를 가지는 셀영역과 외부와의 전기적인 접속 경로인 본딩패드를 가지는 본딩패드영역을 포함하는 반도체 소자에 있어서 상기 본딩패드영역은, 반도체 기판과, 상기 반도체 기판 상에 형성된 다수개의 커패시터 더미 패턴과, 상기 커패시터 더미 패턴을 포함하는 반도체 기판 상에 형성된 층간절연막 및 상기 층간절연막 상에 형성된 본딩패드 금속배선을 포함하되, 상기 본딩패드 금속배선과 상기 커패시터 더미 패턴사이의 상기 층간절연막에 적어도 하나의 본딩패드 콘택을 가지며, 상기 본딩패드 금속배선과 상기 더미 패턴이 상기 본딩패드 콘택을 통하여 상호간에 연결되어 있다.
상기 전기 소자는 커패시터이고, 상기 커패시터 더미 패턴은 상기 셀영역에 형성된 상기 커패시터 패턴과 동일하고, 셀영역에 형성된 상기 커패시터와 동일한 높이를 갖는다.
상기 다른 기술적 과제를 달성하기 위한 일 실시예에 따르면, 반도체 기판에 외부와의 전기적인 접속 경로인 본딩 패드를 형성하기 위하여 먼저, 상기 반도체 기판 상에 더미 패턴을 형성한다. 이어서, 상기 더미 패턴을 포함하는 반도체 기판 상에 층간절연막을 형성한다. 다음에, 상기 층간절연막 내에 상기 더미 패턴과 연결되는 적어도 1개의 본딩패드 콘택을 형성한다. 이어서, 상기 본딩패드 콘택이 형성된 반도체 기판 상에 상기 본딩패드 콘택을 통하여 상기 더미 패턴과 연결되는 본딩패드 금속배선을 형성한다.
상기 더미 패턴은 다음과 같이 형성할 수 있는데, 먼저 셀영역과 본딩패드영역으로 구분되어 정의된 반도체 기판의 셀영역에 커패시터 하부전극을 형성하고, 이어서 상기 셀영역 및 상기 본딩패드영역 상에 커패시터 상부전극용 도전물질을 증착한 후, 상기 커패시터 상부전극용 도전물질을 패터닝하여 상기 셀영역에 커패시터 상부전극을 형성하고 이와 동시에 상기 본딩패드영역에는 상기 커패시터 상부전극용 도전물질로 이루어진 더미 패턴을 형성할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 다른 실시예에 따르면, 셀영역과 본딩패드영역으로 구분되어 정의된 반도체 기판에 외부와의 전기적인 접속 경로인 본딩 패드를 형성하기 위하여 먼저, 상기 반도체 기판을 준비한다. 이어서, 상기 셀영역에 형성되는 적어도 하나의 전기 소자에 상응하는 높이를 갖는 다층의 더미 패턴을 형성한다. 다음에, 상기 더미 패턴들을 포함하는 상기 반도체 기판 상에 층간절연막을 형성한다. 이어서, 상기 층간절연막 내에 상기 더미 패턴과 연결되는 적어도 1개의 본딩패드 콘택을 형성한다. 다음에, 상기 본딩패드 콘택이 형성된 상기 반도체 기판 상에 상기 본딩패드 콘택을 통하여 상기 더미 패턴과 연결되는 본딩패드 금속배선을 형성한다.
상기 다층의 더미 패턴은, 상기 반도체 기판 상에 산화막을 형성하고, 상기 본딩패드영역의 산화막 내에 트렌치를 형성하여 상기 본딩패드영역에 단차부를 형성하고, 상기 단차부가 형성된 산화막 상에 하드 마스크층을 증착한 후, 상기 산화막 상부의 하드 마스크층을 화학기계적 연마하면서 상기 단차부 내에는 상기 하드 마스크층이 남도록 하여 제1 더미 패턴을 형성하고, 상기 제1 더미 패턴을 식각 마스크로 사용하여 상기 산화막을 습식 식각하여 상기 제1 더미 패턴 하부에 상기 산화막으로 이루어진 제2 더미 패턴을 형성한 후, 상기 제1 더미 패턴 및 상기 제2 더미 패턴이 형성된 반도체 기판 상에 상기 제1 더미 패턴 및 상기 제2 더미 패턴의 노출된 표면을 덮는 제3 더미 패턴을 형성함으로써 형성할 수 있다.
한편, 상기 반도체 기판이 아래로 볼록한 단차부를 가지는 경우, 상기 다층의 더미 패턴은, 상기 반도체 기판 상에 단차를 따라 산화막을 형성하고, 상기 산화막 상에 단차를 따라 하드 마스크층을 증착한 후, 상기 산화막 상부의 하드 마스크층을 화학기계적 연마하면서 상기 단차부 내에는 상기 하드 마스크층이 남도록 하여 제1 더미 패턴을 형성하고, 이어서 상기 제1 더미 패턴을 식각 마스크로 사용하여 상기 산화막을 습식 식각하여 상기 제1 더미 패턴 하부에 상기 산화막으로 이루어진 제2 더미 패턴을 형성하고, 이어서 상기 제1 더미 패턴 및 상기 제2 더미 패턴이 형성된 반도체 기판 상에 상기 제1 더미 패턴 및 상기 제2 더미 패턴의 노출된 표면을 덮는 제3 더미 패턴을 형성함으로써 형성할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 또 다른 실시예에 따르면, 셀영역과 본딩패드영역으로 구분되어 정의된 반도체 기판에 외부와의 전기적인 접속 경로인 본딩 패드를 형성하기 위하여 먼저, 상기 반도체 기판 상에 다수개의 커패시터 더미 패턴을 형성한다. 이어서, 상기 커패시터 더미 패턴 상에 층간절연막을 형성한다. 다음에, 상기 층간절연막 내에 상기 커패시터 더미 패턴과 연결되는 적어도 1개의 본딩패드 콘택을 형성한다. 이어서, 상기 본딩패드 콘택이 형성된 반도체 기판 상에 상기 본딩패드 콘택을 통하여 상기 커패시터 더미 패턴과 연결되는 본딩패드 금속배선을 형성한다.
상기 커패시터 더미 패턴은, 상기 반도체 기판 상에 커패시터 하부전극을 형성하고, 상기 커패시터 하부전극이 형성된 반도체 기판 상에 커패시터 상부전극용 도전물질을 증착한 후, 상기 커패시터 상부전극용 도전물질을 패터닝함으로써 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 도면에서 "A1"은 반도체 소자의 셀영역(cell region)을, "A2"는 본딩패드영역(bonding pad region)을 각각 나타내며, 도면들에 도시한 본딩패드영역(A2)은 셀영역(A1)보다 상대적으로 넓기 때문에 본딩패드영역(A2)의 중간부분은 생략하여 도시하였다. 이하에서, "반도체 기판"이라 함은 베어 웨이퍼(bare wafer) 상에 형성된 소정의 층들을 포함하는 포괄적인 개념으로 사용한다.
<실시예 1>
도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 반도체 소자의 본딩패드 구조를 도시한 단면도들이고, 도 2c는 도 2b의 "A" 부분을 위에서 바라본 평면도이다.
도 2a 내지 도 2c를 참조하면, 반도체 소자는 다수 개의 전기 소자를 가지는 셀영역(미도시)과 외부와의 전기적인 접속 경로인 본딩패드를 가지는 본딩패드영역(A2)을 포함한다. 반도체 소자가 메모리 소자일 경우, 상기 셀영역에는 커패시터와 같은 전기 소자가 구비된다. 본딩패드영역(A2)에는 적어도 제1 금속배선(152a) 및 제2 금속배선(160a)을 포함하는 적층 구조를 갖는 본딩패드 금속배선이 구비되어 있다. 상기 본딩패드 금속배선 하부에는 적어도 하나의 층간절연막(146)이 형성되어 있다. 층간절연막(146) 내에는 상기 본딩패드 금속배선과 연결되는 적어도 하나의 본딩패드 콘택(150)이 형성되어 있는데, 상기 본딩패드 콘택(150)은 텅스텐, 알루미늄, 구리, 니켈 등의 금속으로 이루어져 전기적으로 도전성을 나타낸다. 본딩패드 콘택(150)은 상기 본딩패드 금속배선과 층간절연막(146)을 묶는(binding) 역할을 하며, 따라서 상기 본딩패드 금속배선과 층간절연막(146) 사이의 계면박리 현상은 억제된다.
또한, 제1 금속배선(152a)과 제2 금속배선(160a) 사이에는 배선간 절연막(154)이 형성되어 있고, 배선간 절연막(154) 내에는 제1 금속배선(152a)과 제2 금속배선(160a)을 연결하는 비아 콘택(158)이 형성되어 있다. 비아 콘택(158)은 일체형 형태로 트렌치된 배선간 절연막(154) 내에 도전물질이 채워져 있는 형태를 갖거나, 콘택 타입, 메쉬 타입(mesh type) 또는 링 타입(ring type)으로 형성될 수도 있다. 도 2a는 일체형 형태로 트렌치된 배선간 절연막(154) 내에 도전물질이 채워져 있는 형태를 갖는 비아 콘택(158)으로 이루어진 본딩패드 구조를 도시한 단면도이고, 도 2b는 콘택 타입, 메쉬 타입 또는 링 타입을 갖는 비아 콘택(158)으로 이루어진 본딩패드 구조를 도시한 단면도이다. 도 2c는 도 2b의 "A" 부분을 위에서 바라본 평면도로서, (a)는 콘택 타입의 비아 콘택을 도시한 것이고, (b)는 메쉬 타입의 비아 콘택을 도시한 것이며, (c)는 링 타입의 비아 콘택을 도시한 것이다. 도 2c에서 참조 부호 "B"는 도전물질, 즉 콘택 플러그를 , 참조 부호 "C"는 배선간 절연막(154)을 각각 나타내며, 이러한 콘택 타입, 메쉬 타입 또는 링 타입의 콘택 형태는 여러 가지 다른 형태 또는 배열을 가질 수 있음은 물론이다. 콘택 타입은 배선간 절연막(154) 내에 섬형으로 콘택 플러그(158)가 형성된 형태를 갖고, 메쉬 타입은 일체형 콘택 플러그(158) 내에 섬형으로 배선간 절연막(154)이 형성된 형태를 가지며, 링 타입은 배선간 절연막(154)과 콘택 플러그(158)가 순차적으로 교번하여 링 형태로 형성된 형태를 갖는다. 도 2에서 미설명된 참조부호 "100"은 반도체 기판을, 참조부호 "162"는 패시베이션막을 각각 나타낸다.
<실시예 2>
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 반도체 소자의 본딩패드 구조를 도시한 단면도들이다.
도 3a 및 도 3b를 참조하면, 반도체 소자는 다수 개의 전기 소자를 가지는 셀영역(미도시)과 외부와의 전기적인 접속 경로인 본딩패드를 가지는본딩패드영역(A2)을 포함한다. 반도체 소자가 메모리 소자일 경우, 상기 셀영역에는 커패시터와 같은 전기 소자가 구비된다. 본딩패드영역(A2)의 반도체 기판(200) 상에는 더미 패턴(245)이 형성되어 있다. 또한, 더미 패턴(245)을 포함하는 반도체 기판(200) 상에는 층간절연막(246)이 형성되어 있고, 층간절연막(246) 상에는 제1 금속배선(252a) 및 제2 금속배선(260a)을 포함하는 적층 구조를 갖는 본딩패드 금속배선이 구비되어 있다. 상기 본딩패드 금속배선과 더미 패턴(245) 사이의 층간절연막(246)에는 적어도 하나의 본딩패드 콘택(250)이 형성되어 있고, 상기 본딩패드 금속배선과 더미 패턴(245)은 본딩패드 콘택(250)을 통하여 상호간에 연결되어 있다. 본딩패드 콘택(250)은 텅스텐, 알루미늄, 구리, 니켈 등의 금속으로 이루어져 전기적으로 도전성을 나타낸다. 더미 패턴(245)은 도전층(244b)으로 이루어지거나, 또는 절연층(234)과 도전층(244b)이 순차적으로 적층된 구조를 갖는다. 도 3a 및 도 3b는 절연층(234)과 도전층(244b)이 순차적으로 적층된 구조를 갖는 더미 패턴(245)의 예를 도시한 도면이다. 상기 절연층(234)은 실리콘 산화막에 대하여 높은 식각 선택비를 갖는 물질막, 예컨대 실리콘 질화막으로 형성된다. 반도체 소자가 메모리 소자일 경우, 상기 도전층(244b)은 셀영역에 형성된 커패시터 상부전극과 동일한 물질로 이루어질 수 있다. 더미 패턴(245)은 상기 본딩패드 금속배선에 상응하는 크기를 갖는다.
또한, 제1 금속배선(252a)과 제2 금속배선(260a) 사이에는 배선간 절연막(254)이 형성되어 있고, 배선간 절연막(254) 내에는 제1 금속배선(252a)과 제2 금속배선(260a)을 연결하는 비아 콘택(258)이 형성되어 있다. 비아 콘택(258)은 배선간 절연막(254) 내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 배선간 절연막(254)이 형성된 형태인 메쉬 타입 또는 배선간 절연막(254)과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 이루어질 수 있다. 혹은, 비아 콘택(258)은 일체형 형태로 트렌치된 배선간 절연막(254) 내에 도전물질이 채워져 있는 형태를 가질 수도 있다. 도 3a는 콘택 타입, 메쉬 타입 또는 링 타입을 갖는 비아 콘택(258)으로 이루어진 본딩패드 구조를 도시한 단면도이고, 도 3b는 일체형 형태로 트렌치된 배선간 절연막(254) 내에 도전물질이 채워져 있는 형태를 갖는 비아 콘택(258)으로 이루어진 본딩패드 구조를 도시한 단면도이다. 도 3a 및 도 3b에서 미설명된 참조부호 "262"는 패시베이션막을 나타낸다.
<실시예 3>
도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 반도체 소자의 본딩패드 구조를 도시한 단면도들이다.
도 4a 내지 도 4d를 참조하면, 반도체 소자는 다수 개의 전기 소자를 가지는 셀영역(A1)과 외부와의 전기적인 접속 경로인 본딩패드를 가지는 본딩패드영역(A2)을 포함한다. 반도체 소자가 메모리 소자일 경우, 셀영역(A1)에는 커패시터와 같은 전기 소자가 구비된다. 본딩패드영역(A2)의 반도체 기판(300) 상에는 셀영역(A1)에 형성된 적어도 하나의 전기 소자에 상응하는 높이를 갖는 다층의 더미 패턴이 형성되어 있다. 예컨대, 반도체 소자가 디램(DRAM)일 경우, 셀영역(A1)에 형성된 전기 소자는 커패시터(344a, 342a)이고, 상기 커패시터(344a, 342a)와 동일한 높이를 갖는 다층의 더미 패턴이 본딩패드영역(A2)에 형성되어 있다. 또한, 상기 더미 패턴을 포함하는 반도체 기판(300) 상에는 층간절연막(346)이 형성되어 있고, 층간절연막(346) 상에는 제1 금속배선(352a) 및 제2 금속배선(360a)을 포함하는 적층 구조를 갖는 본딩패드 금속배선이 구비되어 있다. 상기 본딩패드 금속배선과 상기 더미 패턴 사이의 층간절연막(346)에는 적어도 하나의 본딩패드 콘택(350)이 형성되어 있고, 상기 본딩패드 금속배선과 상기 더미 패턴은 본딩패드 콘택(350)을 통하여 상호간에 연결되어 있다. 본딩패드 콘택(350)은 층간절연막(346) 내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 층간절연막(346)이 형성된 형태인 메쉬 타입 또는 층간절연막(346)과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 이루어질 수 있다. 혹은, 본딩패드 콘택(350)은 일체형 형태로 트렌치된 층간절연막(346) 내에 도전물질이 채워져 있는 형태를 가질 수도 있다. 도 4a 및 도 4c는 콘택 타입, 메쉬 타입 또는 링 타입을 갖는 본딩패드 콘택(350)으로 이루어진 본딩패드 구조를 도시한 단면도이고, 도 4b 및 도 4d는 일체형 형태로 트렌치된 층간절연막(346) 내에 도전물질이 채워져 있는 형태를 갖는 본딩패드 콘택(350)으로 이루어진 본딩패드 구조를 도시한 단면도이다.
또한, 제1 금속배선(352a)과 제2 금속배선(360a) 사이에는 배선간 절연막(354)이 형성되어 있고, 배선간 절연막(354) 내에는 제1 금속배선(352a)과 제2 금속배선(360a)을 연결하는 비아 콘택(358)이 형성되어 있다. 비아 콘택(358)은 배선간 절연막(354) 내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 배선간 절연막(354)이 형성된 형태인 메쉬 타입 또는 배선간 절연막(354)과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 이루어질 수 있다. 혹은, 비아 콘택(358)은 일체형 형태로 트렌치된 배선간 절연막(354) 내에 도전물질이 채워져 있는 형태를 가질 수도 있다. 도 4a 및 도 4c는 콘택 타입, 메쉬 타입 또는 링 타입을 갖는 비아 콘택(358)으로 이루어진 본딩패드 구조를 도시한 단면도이고, 도 4b 및 도 4d는 일체형 형태로 트렌치된 배선간 절연막(354) 내에 도전물질이 채워져 있는 형태를 갖는 비아 콘택(358)으로 이루어진 본딩패드 구조를 도시한 단면도이다.
상기 다층의 더미 패턴은 제1 더미 패턴(338a), 제2 더미 패턴(336a) 및 제3 더미 패턴(344b)을 포함하고, 제1 더미 패턴(388a)과 제2 더미 패턴(336a)은 적층 구조로 형성되어 있다. 또한, 제3 더미 패턴(344b)은 제1 더미 패턴(338a)과 제2 더미 패턴(336a)의 노출된 표면을 덮으면서 형성되어 있고, 본딩패드 콘택(350)은 제3 더미 패턴(344b)과 상기 본딩패드 금속배선을 연결한다. 제1 더미 패턴(338a)은 제2 더미 패턴(336a) 상부에 형성되어 있고, 제1 더미 패턴(338a)의 하부에는 언더컷이 형성되어 있다. 또한, 제1 더미 패턴(338a)은 상기 본딩패드 금속배선에 상응하는 크기를 가지며, 제2 더미 패턴(336a)에 대하여 높은 식각 선택비를 갖는 물질막, 예컨대 다결정 실리콘막으로 이루어진다. 제2 더미 패턴(336a)은 실리콘 산화막으로 형성되어 있다. 셀영역(A1)에 형성된 상기 전기 소자가 커패시터(344a, 342a)일 경우, 제3 더미 패턴(344b)은 셀영역(A1)에 형성된 커패시터 상부전극(344a)과 동일한 물질로 이루어진다.
한편, 반도체 기판(300)과 상기 더미 패턴 사이에 실리콘 산화막에 대하여 높은 식각 선택비를 갖는 물질막으로 이루어진 절연층(334), 예컨대 실리콘 질화막을 더 포함할 수 있다. 도 4c 및 도 4d는 상기 더미 패턴 하부에 절연층(334)을 더 포함하는 본딩패드 구조를 도시한 단면도들이다.
<실시예 4>
도 4e 내지 도 4h는 본 발명의 제4 실시예에 따른 반도체 소자의 본딩패드 구조를 도시한 단면도들이다.
도 4e 내지 도 4h를 참조하면, 본 실시예에서 반도체 기판(300)은 아래로 볼록한 형태의 단차부를 가지며, 상기 단차부는 상기 본딩패드 금속배선에 상응하는 크기를 갖는다. 본 실시예의 경우, 아래로 볼록한 형태의 단차부를 갖는 본딩패드영역(A2)의 반도체 기판(300) 상에 다층의 더미 패턴이 형성되어 있다는 것을 제외하고는 상기 제3 실시예의 경우와 동일하므로 여기서는 그 설명을 생략한다.
<실시예 5>
도 5a 내지 도 5d는 본 발명의 제5 실시예에 따른 반도체 소자의 본딩패드 구조를 도시한 단면도들이다.
도 5a 내지 도 5d를 참조하면, 반도체 소자는 다수 개의 전기 소자를 가지는 셀영역(A1)과 외부와의 전기적인 접속 경로인 본딩패드를 가지는 본딩패드영역(A2)을 포함한다. 본딩패드영역(A2)의 반도체 기판(400) 상에는 커패시터 더미 패턴(444a, 442a)이 형성되어 있다. 예컨대, 반도체 소자가 디램(DRAM)일 경우, 셀영역(A1)에 커패시터(444a, 442a)가 형성되어 있고, 상기 커패시터(444a, 442a)와동일한 높이를 갖는 다수개의 커패시터 더미 패턴(444a, 442a)이 본딩패드영역(A2)에 형성되어 있다. 또한, 커패시터 더미 패턴(444a, 442a)을 포함하는 반도체 기판(400) 상에는 층간절연막(446)이 형성되어 있고, 층간절연막(446) 상에는 제1 금속배선(452a) 및 제2 금속배선(460a)을 포함하는 적층 구조를 갖는 본딩패드 금속배선이 구비되어 있다. 상기 본딩패드 금속배선과 커패시터 더미 패턴(444a, 442a) 사이의 층간절연막(446)에는 적어도 하나의 본딩패드 콘택(450)이 형성되어 있고, 상기 본딩패드 금속배선과 커패시터 더미 패턴(444a, 442a)은 본딩패드 콘택(450)을 통하여 상호간에 연결되어 있다. 본딩패드 콘택(450)은 층간절연막(446) 내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 층간절연막(446)이 형성된 형태인 메쉬 타입 또는 층간절연막(446)과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 이루어지거나, 일체형 형태로 트렌치된 층간절연막(446) 내에 도전물질이 채워져 있는 형태를 가질 수도 있다. 도 5a 및 도 5c는 콘택 타입, 메쉬 타입 또는 링 타입을 갖는 본딩패드 콘택(450)으로 이루어진 본딩패드 구조를 도시한 단면도이고, 도 5b 및 도 5d는 일체형 형태로 트렌치된 층간절연막(446) 내에 도전물질이 채워져 있는 형태를 갖는 본딩패드 콘택(450)으로 이루어진 본딩패드 구조를 도시한 단면도이다.
또한, 제1 금속배선(452a)과 제2 금속배선(460a) 사이에는 배선간 절연막(354)이 형성되어 있고, 배선간 절연막(454) 내에는 제1 금속배선(452a)과 제2 금속배선(460a)을 연결하는 비아 콘택(458)이 형성되어 있다. 비아 콘택(458)은 배선간 절연막(454) 내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 배선간 절연막(454)이 형성된 형태인 메쉬 타입 또는 배선간 절연막(454)과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 이루어지거나, 일체형 형태로 트렌치된 배선간 절연막(454) 내에 도전물질이 채워져 있는 형태를 가질 수도 있다. 도 5a 및 도 5c는 콘택 타입, 메쉬 타입 또는 링 타입을 갖는 비아 콘택(458)으로 이루어진 본딩패드 구조를 도시한 단면도이고, 도 5b 및 도 5d는 일체형 형태로 트렌치된 배선간 절연막(454) 내에 도전물질이 채워져 있는 형태를 갖는 비아 콘택(458)으로 이루어진 본딩패드 구조를 도시한 단면도이다.
본딩패드영역(A2)에 형성된 커패시터 더미 패턴(444a, 442a)은 셀영역(A1)에 형성된 커패시터 패턴과 동일하다. 또한, 커패시터 더미 패턴(444a, 442a)은 실린더 타입으로 이루어져 있고, 셀영역(A1)에 형성된 커패시터(444a, 442a)와 동일한 높이를 갖는다. 또한, 상기 다수개의 커패시터 더미 패턴(444a, 442a)은 상기 본딩패드 금속배선에 상응하는 크기를 갖는다.
한편, 반도체 기판(400)과 커패시터 더미 패턴(444a, 442a) 사이에 실리콘 산화막에 대하여 높은 식각 선택비를 갖는 물질막으로 이루어진 절연층(434), 예컨대 실리콘 질화막을 더 포함할 수 있다. 이 경우, 커패시터 더미 패턴(444a, 442a)은 반도체 기판(400) 상에 형성된 절연층(434)과, 상기 절연층(434)의 소정 영역을 관통하여 반도체 기판(400)과 접촉하는 실린더 타입의 커패시터 하부전극(442a), 커패시터 유전막(미도시) 및 커패시터 하부전극(442a)과 절연층(434) 상에 형성된커패시터 상부전극(444a)을 포함한다. 도 5c 및 도 5d는 커패시터 더미 패턴(444a, 442a) 하부에 절연층(334)을 더 포함하는 본딩패드 구조를 도시한 단면도들이다.
이하에서, 본 발명의 바람직한 실시예에 따른 반도체 소자의 본딩패드 구조 형성방법에 대하여 설명한다.
<실시예 1>
도 6 내지 도 17은 본 발명의 제1 실시예에 따른 반도체 소자의 본딩패드 구조 형성방법을 설명하기 위하여 도시한 도면들이다.
도 6을 참조하면, 반도체 기판(200) 상에 필드 산화막(202)을 형성하여 소자분리영역과 활성영역을 정의한다. 필드 산화막(202)은 통상의 로코스(LOCOS) 공정 또는 얕은 트렌치 소자분리(Shallow Trench Isolation) 공정에 의해 형성할 수 있다. 도 6은 얕은 트렌치 소자분리 공정을 이용하여 필드 산화막(202)을 형성한 예를 나타내고 있다. 이어서, 셀영역(A1)에 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터들을 형성한다. 게이트 전극은 게이트 산화막(미도시), 게이트 도전층(204) 및 캐핑 절연막(206)으로 이루어지며, 그 측벽에는 스페이서(208)가 형성된다. 셀영역(A1)에 게이트 전극을 형성하면서 동시에 본딩패드영역(A2)에도 게이트 전극을 형성할 수 있다. 본딩패드영역(A2)에 게이트 전극을 형성하게 되면, 제1 층간절연막(210) 형성시 단차에 의한 본딩패드영역(A2)에서의 디슁(dishing) 현상을 방지할 수 있는 장점이 있다. 이어서, 상기 트랜지스터가 형성된 반도체 기판(200) 전면에 제1 층간절연막(210)을 형성한다. 제1 층간절연막(210)은 실리콘 산화막, 예컨대 BPSG(Boron Phosphorous Silicate Glass)막, PSG(PhosphorousSilicate Glass)막, SOG(Spin On Glass)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성한다. 제1 층간절연막(210)은 3000Å∼5000Å 정도의 두께로 형성한다. 다음에, 트랜지스터의 소오스/드레인에 전기적인 접촉을 하기 위한 콘택홀을 형성하고, 다결정 실리콘막을 증착한 후 이를 화학기계적 연마(Chemical Mechanical Polishing)하여 평탄화한다. 상기 평탄화 공정에 의해 노드 분리가 이루어져 콘택패드(212)가 형성된다. 이어서, 콘택패드(212)가 형성된 반도체 기판(200) 전면에 제2 층간절연막(214)을 형성한다. 제2 층간절연막(214)은 실리콘 산화막, 예컨대 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass)막, SOG(Spin On Glass)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성한다. 제2 층간절연막(214)은 1000Å∼3000Å 정도의 두께로 형성한다.
도 7을 참조하면, 사진 공정 및 식각 공정을 이용하여 비트라인(226)과 트랜지스터의 소오스/드레인을 연결하기 위한 콘택홀(216)을 형성한다. 이어서, 비트라인(226)과 트랜지스터의 소오스/드레인을 연결하기 위한 콘택홀(216)을 텅스텐과 같은 도전물질로 채운 후, 제2 층간절연막(214) 상의 도전물질을 화학기계적 연마 또는 에치백(etch back) 공정을 이용하여 제거하여 콘택 플러그(220)를 형성한다. 다음에, 콘택 플러그(220)가 형성된 반도체 기판(200) 상에 비트라인(226)을 형성한다. 비트라인(226)은 도전층 및 캐핑 절연막이 순차적으로 적층된 구조를 가지며, 그 측벽에는 스페이서(미도시)가 형성될 수 있다. 이어서, 비트라인(226)이 형성되어 있는 반도체 기판(200) 전면에 제3 층간절연막(228)을 증착한 후, 화학기계적 연마하여 평탄화한다. 제3 층간절연막(228)은 실리콘 산화막, 예컨대 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성한다. 제3 층간절연막(228)은 4000Å∼5000Å 정도의 두께로 형성한다.
도 8을 참조하면, 사진 공정 및 식각 공정을 이용하여 커패시터 하부전극과 트랜지스터의 소오스/드레인을 연결하기 위한 콘택홀(230)을 형성한다. 이어서, 콘택홀(230) 내에 다결정 실리콘막과 같은 도전물질을 채운 후, 제3 층간절연막(228) 상의 도전물질을 화학기계적 연마 또는 에치백 공정을 이용하여 제거하여 콘택 플러그(232)를 형성한다. 다음에, 콘택 플러그(232)가 형성된 반도체 기판(200) 전면에 식각 정지층(etch stopping layer, 234)을 형성한다. 본 실시예에서는 식각 정지층(234)을 형성하는 경우를 예를 들어 설명하나, 산화막(236)과 제3 층간절연막(228)이 식각 선택비를 갖거나, 산화막(236)의 식각 속도에 대한 제어가 가능하거나, 산화막(236)을 형성하지 않고 기타 다른 방식으로 커패시터 하부전극(242a)을 형성하는 경우 등에는 식각 정지층(234)을 형성하지 않을 수도 있음은 물론이다. 식각 정지층(234)은 후속의 습식 식각 공정에 대한 스토퍼(stopper) 역할을 하며, 식각액에 대하여 산화막(236)과 식각 선택비를 갖는 물질막, 예컨대 실리콘 질화막(Si3N4)으로 형성한다. 식각 정지층(234)은 50Å∼500Å 정도의 두께로 형성한다. 이어서, 실린더 타입의 커패시터 하부전극을 형성하기 위하여 반도체 기판(200) 전면에 산화막(236)을 형성한다. 산화막(236)은 실리콘 산화막, 예컨대 BPSG(Boron Phosphorous Silicate Glass)막, PSG(PhosphorousSilicate Glass)막, USG(Undoped Silicate Glass)막 또는 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막으로 형성한다. 산화막(236)의 두께는 커패시터 하부전극의 높이에 따라 정해지는데, 바람직하게는 1.0㎛∼2.0㎛ 정도가 되도록 한다.
도 9를 참조하면, 산화막(236) 상에 커패시터 하부전극을 형성하기 위한 홀(240)을 정의하는 하드 마스크층 패턴(238)을 형성한다. 이어서, 하드 마스크층 패턴(238)을 식각 마스크로 사용하여 셀영역(A1)에 커패시터 하부전극을 형성하기 위한 홀(240)을 형성한다. 상기 홀(240)은 산화막(236) 및 식각 정지층(234)을 관통하여 커패시터 하부전극과 트랜지스터의 소오스/드레인을 연결하기 위한 콘택 플러그(232)를 노출시킨다. 이때, 본딩패드영역(A2)은 하드 마스크층(238)으로 보호하여 상기 홀(240)을 형성하기 위한 식각시 본딩패드영역(A2)의 산화막(236)이 식각되지 않도록 한다. 하드 마스크층(238)은 산화막(236) 및 식각 정지층(234)에 대하여 식각 선택비를 갖는 물질막, 예컨대 다결정 실리콘막으로 형성한다.
도 10을 참조하면, 상기 홀(240)이 형성된 반도체 기판(200) 전면에 도핑된 다결정 실리콘막과 같은 하부전극용 도전물질(242)을 형성한다. 상기 도전물질(242)은 1000Å∼5000Å 정도의 두께로 형성한다.
도 11을 참조하면, 셀영역(A1)의 커패시터 하부전극을 분리하기 위하여 화학기계적 연마하여 산화막(236) 상부의 하부전극용 도전물질(242) 및 하드 마스크층(238)을 제거한다.
도 12를 참조하면, 산화막(236)을 습식 식각하여 제거한다. 산화막(236)의식각에는 HF 용액을 사용한다. 상기 습식 식각 공정 후, 커패시터 하부전극(242a)은 외부에 노출되게 된다. 한편, 식각 정지층(234) 하부의 막들은 상기 습식 식각 공정으로부터 보호되는데, 산화막(236) 하부의 식각 정지층(234)은 HF 용액에 거의 식각되지 않는 물질막, 예컨대 실리콘 질화막으로 형성되어 있기 때문이다. 다음은 상기 습식 식각 공정에 식각액으로 사용되는 HF 용액의 실리콘 산화막(열산화막, PE-TEOS막, HDP막), 실리콘 질화막 및 다결정 실리콘막에 대한 식각 속도를 표로 나타낸 것이다. 아래의 표는 HF 용액을 각각 100:1 및 200:1로 물(water)에 희석하여 60초간 상기 막들을 식각했을 경우의 식각되는 두께를 나타낸다.
<표>
HF 용액(100:1) HF 용액(200:1)
PE-TEOS막 101Å 60Å
HDP막 41Å 26Å
실리콘 질화막 6Å 8Å
다결정 실리콘막 4Å 4Å
상기 표를 참조하면, 실리콘 산화막은 HF 용액에 잘 식각되지만, 실리콘 질화막 및 다결정 실리콘막은 HF 용액에 거의 식각되지 않음을 알 수 있다.
도 13을 참조하면, 커패시터 하부전극(242a)이 형성된 반도체 기판(200) 상에 커패시터 유전막(미도시)을 형성한다. 상기 커패시터 유전막은 50Å∼100Å 정도의 두께로 형성한다. 이어서, 반도체 기판(200) 전면에 커패시터의 상부전극을 형성하기 위하여 상부전극용 도전물질(244), 예컨대 다결정 실리콘을 증착한다. 상기 상부전극용 도전물질(244)은 화학기상증착(Chemical Vapor Deposition) 방식을 이용하여 1000Å∼3000Å 정도의 두께로 증착한다.
도 14를 참조하면, 사진 공정 및 식각 공정을 이용하여 상기 상부전극용 도전물질을 패터닝하여 셀영역(A1)에 커패시터 상부전극(244a)과 본딩패드영역(A2)에 더미 패턴(dummy pattern, 244b)을 형성한다. 이때, 식각 정지층(234)도 함께 식각한다. 본딩패드영역(A2)의 더미 패턴(234, 244b)은 상부전극용 도전물질과 식각 정지층(234)으로 이루어지며, 본딩패드영역(A2)의 더미 패턴(234, 244b)의 두께는 식각 정지층(234)과 상부전극용 도전물질을 합한 두께가 된다. 이어서, 반도체 기판(200) 전면에 제4 층간절연막(246)을 증착하고, 화학기계적 연마 또는 에치백 공정을 이용하여 평탄화한다. 제4 층간절연막(246)은 실리콘 산화막, 예컨대 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막 또는 USG(Undoped Silicate Glass)막으로 형성한다.
도 15를 참조하면, 셀영역(A1)에 메탈 콘택홀(미도시)을 형성하고, 동시에 본딩패드영역(A2)에는 본딩패드 콘택홀(248)을 형성한다. 이때, 제4 층간절연막(246)과 더미 패턴(234, 244b)은 식각 선택비를 가지므로 제4 층간절연막(246)만이 선택적으로 식각되어 본딩패드 콘택홀(248)이 형성되고 더미 패턴(234, 244b)에서 식각이 저지된다. 이어서, 본딩패드 콘택홀(248) 내를 텅스텐과 같은 도전물질로 채우고 화학기계적 연마 또는 에치백 공정을 이용하여 제4 층간절연막(246) 상부의 도전물질을 제거하여 본딩패드 콘택(250)을 형성한다.
도 16을 참조하면, 본딩패드 콘택(250)이 형성된 반도체 기판(200) 상에 도전물질을 증착한 후, 패터닝하여 셀영역(A1)에 제1 금속배선(252)을 형성한다. 이때, 본딩패드영역(A2)에도 본딩패드 콘택(250)과 연결되는 제1 금속배선(252a)을 형성한다. 제1 금속배선(252, 252a)은 알루미늄(Al)막으로 형성한다. 제1금속배선(252, 252a)을 구리(Cu)막으로 형성할 경우에는 다마신(damascene) 공정 또는 듀얼 다마신(dual damascene) 공정을 이용하여 형성할 수 있다.
도 17a 내지 도 17c를 참조하면, 제1 금속배선(252, 252a)이 형성되어 있는 반도체 기판(200) 전면에 배선간 절연막(254)을 형성한다. 이어서, 사진 공정 및 식각 공정을 이용하여 제1 금속배선(252, 252a)과 제2 금속배선(260, 260a)을 연결하기 위한 비아홀(256)을 형성한다. 다음에, 비아홀(256)을 도전물질로 매립하여 비아 콘택(258)을 형성한다. 비아 콘택(258)은 배선간 절연막(254) 내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 배선간 절연막(254)이 형성된 형태인 메쉬 타입 또는 배선간 절연막(254)과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 형성하거나, 일체형 형태로 트렌치된 배선간 절연막(254) 내에 도전물질이 채워져 있는 형태로 형성한다. 도 17a는 콘택 타입, 메쉬 타입 또는 링 타입을 갖는 비아 콘택(258)으로 본딩패드 구조를 형성한 도면이고, 도 17b는 일체형 형태로 트렌치된 배선간 절연막(254) 내에 도전물질이 채워져 있는 형태를 갖는 비아 콘택(258)으로 본딩패드 구조를 형성한 도면이다. 도 17c는 도 17a의 "A" 부분을 위에서 바라본 평면도로서, (a)는 콘택 타입의 콘택을 도시한 것이고, (b)는 메쉬 타입의 콘택을 도시한 것이며, (c)는 링 타입의 콘택을 도시한 것이다. 도 17c에서 참조 부호 "B"는 도전물질, 즉 콘택 플러그를, 참조 부호 "C"는 배선간 절연막(254)을 각각 나타내며, 이러한 콘택 타입, 메쉬 타입 또는 링 타입의 콘택 형태는 여러 가지 다른 형태로도 구현될 수 있다. 이어서, 비아 콘택(258) 및 배선간 절연막(254) 상에 도전물질을 증착한 후,패터닝하여 비아 콘택(258)과 연결되는 셀영역(A1)에 제2 금속배선(260)을 형성한다. 제2 금속배선(260)은 알루미늄(Al)막으로 형성한다. 이때, 본딩패드영역(A2)에도 비아 콘택(258)과 연결되는 제2 금속배선(260a)을 형성한다. 한편, 비아 콘택(258)을 형성하면서 동시에 제2 금속배선(260, 260a)을 형성할 수도 있음은 물론이다. 즉, 비아홀(256) 내를 알루미늄(Al)막으로 채우면서 알루미늄(Al)막을 플로우(flow)시킨 후, 패터닝하여 비아 콘택(258)과 제2 금속배선(260, 260a)을 동시에 형성할 수도 있다. 제2 금속배선(260, 260a)을 구리(Cu)막으로 형성할 경우에는 다마신(damascene) 공정 또는 듀얼 다마신(dual damascene) 공정을 이용하여 형성할 수 있다. 본딩패드영역(A2)에 형성된 제2 금속배선(260a)은 본딩패드를 의미한다. 다음에, 본딩패드(260a)가 형성되어 있는 반도체 기판(200) 전면에 패시베이션막(262)을 증착한 후, 사진 공정 및 식각 공정을 이용하여 본딩패드영역(A2)의 패시베이션막(262)을 개구(open)한다.
<실시예 2>
도 18 내지 도 30은 본 발명의 제2 실시예에 따른 반도체 소자의 본딩패드 구조 형성방법을 설명하기 위하여 도시한 도면들이다.
도 18을 참조하면, 반도체 기판(300) 상에 필드 산화막(302)을 형성하여 소자분리영역과 활성영역을 정의한다. 필드 산화막(302)은 통상의 로코스(LOCOS) 공정 또는 얕은 트렌치 소자분리(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 도 18은 얕은 트렌치 소자분리 공정을 이용하여 필드 산화막(302)을 형성한 예를 나타내고 있다. 이어서, 셀영역(A1)에 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터들을 형성한다. 게이트 전극은 게이트 산화막(미도시), 게이트 도전층(304) 및 캐핑 절연막(306)으로 이루어지며, 그 측벽에는 스페이서(308)가 형성된다. 셀영역(A1)에 게이트 전극을 형성하면서 동시에 본딩패드영역(A2)에도 게이트 전극을 형성할 수 있다. 본딩패드영역(A2)에 형성된 게이트 전극은 본딩패드영역(A2)에 트렌치(도 19의 318 참조)를 형성하기 위해 제2 층간절연막(314)을 식각할 때 스토퍼(stopper) 역할을 한다. 또한, 본딩패드영역(A2)에 게이트 전극을 형성하게 되면 제1 층간절연막(310) 형성시 단차에 의한 본딩패드영역(A2)에서의 디슁(dishing) 현상을 방지할 수 있는 장점이 있다. 본딩패드영역(A2)에 형성되는 게이트 전극의 크기는 본딩패드의 크기에 따라 결정되는데, 예를 들어 본딩패드의 면적이 100㎛×100㎛일 경우 게이트 전극도 상기 본딩패드의 면적에 상응할 정도의 크기를 갖도록 한다. 이어서, 반도체 기판(300) 전면에 제1 층간절연막(310)을 형성한다. 제1 층간절연막(310)은 실리콘 산화막, 예컨대 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass)막, SOG(Spin On Glass)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성한다. 제1 층간절연막(310)은 3000Å∼5000Å 정도의 두께로 형성한다. 다음에, 트랜지스터의 소오스/드레인에 전기적인 접촉을 하기 위한 콘택홀을 형성하고, 도핑된 다결정 실리콘막을 증착한 후 이를 화학기계적 연마(Chemical Mechanical Polishing)하여 평탄화한다. 상기 평탄화 공정에 의해 노드 분리가 이루어져 콘택패드(312)가 형성된다. 이어서, 콘택패드(312)가 형성된 반도체 기판(300) 전면에 제2 층간절연막(314)을 형성한다. 제2 층간절연막(314)은 실리콘 산화막, 예컨대 BPSG(BoronPhosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass)막, SOG(Spin On Glass)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성한다. 제2 층간절연막(310)은 1000Å∼3000Å 정도의 두께로 형성한다.
도 19를 참조하면, 사진 공정 및 식각 공정을 이용하여 비트라인(도 20의 326 참조)과 트랜지스터의 소오스/드레인을 연결하기 위한 콘택홀(316)을 형성한다. 이때, 본딩패드영역(A2)의 제2 층간절연막(314)도 동시에 식각하여 트렌치(318)를 형성한다. 본딩패드영역(A2)의 게이트 전극은 트렌치(318) 형성을 위한 식각시 스토퍼 역할을 한다. 트렌치(318)는 본딩패드의 크기에 따라 결정되는데, 예컨대 본딩패드의 면적이 100㎛×100㎛일 경우 트렌치(318)도 상기 본딩패드의 면적에 상응할 정도의 크기를 갖도록 하는 것이 바람직하다. 본딩패드영역(A2)에 게이트 전극을 형성한 경우 트렌치(318)의 깊이는 제2 층간절연막(314)의 두께에 따라 결정된다. 이어서, 비트라인(도 20의 326 참조)과 트랜지스터의 소오스/드레인을 연결하기 위한 콘택홀(316)을 텅스텐과 같은 도전물질로 채운 후, 제2 층간절연막(314) 상부의 도전물질을 에치백(etch back) 공정을 이용하여 제거하여 콘택 플러그(320)를 형성한다. 상기 에치백 공정에 의하여 본딩패드영역(A2)의 트렌치(318)내에 있는 도전물질도 제거되게 된다.
도 20을 참조하면, 트렌치(318)가 형성된 반도체 기판(300) 상에 비트라인(326)을 형성한다. 비트라인(326)은 도전층 및 캐핑 절연막이 순차적으로 적층된 구조를 가지며, 그 측벽에는 스페이서(미도시)가 형성될 수 있다. 이어서, 비트라인(326)이 형성되어 있는 반도체 기판(300) 전면에 제3 층간절연막(328)을형성한다. 제3 층간절연막(328)을 형성한 후에도 본딩패드영역(A2)에는 트렌치(318) 깊이에 해당하는 단차가 존재한다. 제3 층간절연막(328)은 실리콘 산화막, 예컨대 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성한다. 제3 층간절연막(328)은 4000Å∼5000Å 정도의 두께로 형성한다.
도 21을 참조하면, 사진 공정 및 식각 공정을 이용하여 커패시터 하부전극과 트랜지스터의 소오스/드레인을 연결하기 위한 콘택홀(330)을 형성한다. 이어서, 콘택홀(330) 내에 다결정 실리콘막과 같은 도전물질을 채운 후, 제3 층간절연막(328) 상의 도전물질을 에치백 공정을 이용하여 제거하여 콘택 플러그(332)를 형성한다. 상기 에치백 공정에 의하여 본딩패드영역(A2)에 있는 제3 층간절연막의 단차부 내에 있는 도전물질도 제거되게 된다. 다음에, 콘택 플러그(332)가 형성된 반도체 기판(300) 전면에 식각 정지층(etch stopping layer, 334)을 형성한다. 본 실시예에서는 식각 정지층(334)을 형성하는 경우를 예를 들어 설명하나, 산화막(346)과 제3 층간절연막(328)이 식각 선택비를 갖거나, 산화막(346)의 식각 속도에 대한 제어가 가능하거나, 산화막(346)을 형성하지 않고 기타 다른 방식으로 커패시터 하부전극(342a)을 형성하는 경우 등에는 식각 정지층(334)을 형성하지 않을 수도 있음은 물론이다. 식각 정지층(334)은 후속의 습식 식각 공정에 대한 스토퍼 역할을 하며, 식각액에 대하여 산화막(도 22의 336 참조)과 식각 선택비를 갖는 물질막, 예컨대 실리콘 질화막(Si3N4)으로 형성한다. 식각 정지층(334)은 50Å∼500Å정도의 두께로 형성한다. 식각 정지층(334)을 형성한 후에도 본딩패드영역(A2)에는 트렌치(318) 깊이에 해당하는 단차가 존재한다.
도 22를 참조하면, 실린더 타입의 커패시터 하부전극을 형성하기 위하여 반도체 기판(300) 전면에 산화막(336)을 형성한다. 산화막(336)은 실리콘 산화막, 예컨대 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass)막, USG(Undoped Silicate Glass)막 또는 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막으로 형성한다. 산화막(336)의 두께는 커패시터 하부전극의 높이에 따라 정해지는데, 바람직하게는 1.0㎛∼2.0㎛ 정도가 되도록 한다. 트렌치(318)의 면적이 매우 넓기 때문에 산화막(336)을 형성한 후에도 본딩패드영역(A2)에 트렌치(318)의 깊이에 해당하는 단차가 존재한다.
도 23을 참조하면, 산화막(336) 상에 커패시터 하부전극을 형성하기 위한 홀(340)을 정의하는 하드 마스크층 패턴(338)을 형성한다. 이어서, 하드 마스크층 패턴(338)을 식각 마스크로 사용하여 셀영역(A1)에 커패시터 하부전극을 형성하기 위한 홀(340)을 형성한다. 상기 홀(340)은 산화막(336) 및 식각 정지층(334)을 관통하여 커패시터 하부전극과 트랜지스터의 소오스/드레인을 연결하기 위한 콘택 플러그(332)를 노출시킨다. 이때, 본딩패드영역(A2)은 하드 마스크층(338)으로 보호하여 상기 홀(340)을 형성하기 위한 식각시 본딩패드영역(A2)의 산화막(336)이 식각되지 않도록 한다. 하드 마스크층(338)은 산화막(336) 및 식각 정지층(334)에 대하여 식각 선택비를 갖는 물질막, 예컨대 다결정 실리콘막으로 형성한다.
도 24를 참조하면, 상기 홀(340)이 형성된 반도체 기판(300) 전면에 도핑된다결정 실리콘막과 같은 하부전극용 도전물질(342)을 형성한다. 상기 하부전극용 도전물질(342)은 1000Å∼5000Å 정도의 두께로 형성한다.
도 25를 참조하면, 셀영역(A1)의 커패시터 하부전극을 분리하기 위하여 화학기계적 연마하여 산화막(336) 상부의 하부전극용 도전물질(342) 및 하드 마스크층(338)을 제거한다. 이때, 본딩패드영역(A2)의 단차부내에 채워져 있는 하드 마스크층(338)은 남아 있도록 하여 후속의 습식 식각 공정에 대한 식각 마스크로 사용한다. 화학기계적 연마 공정을 과도하게 진행하면 본딩패드영역(A2)의 단차부내의 하드 마스크층(338)이 제거될 수도 있다. 따라서, 화학기계적 연마 공정시 커패시터의 하부전극(342)을 완전히 분리하면서도 본딩패드영역(A2)의 단차부내의 하드 마스크층(338)은 제거되지 않도록 식각량을 적절하게 조절하여야 한다. 본딩패드영역(A2)의 단차부내에 남아 있는 하드 마스크층(338)은 제1 더미 패턴(338a)을 이룬다. 제1 더미 패턴(338a)의 크기는 본딩패드영역(A2)에 형성된 트렌치(318)의 크기에 따라 결정되는데, 예컨대 트렌치(318)의 면적이 100㎛×100㎛일 경우 제1 더미 패턴(338a)도 트렌치(318)의 면적에 상응할 정도의 크기를 갖는다.
도 26을 참조하면, 본딩패드영역(A2)에 형성된 제1 더미 패턴(338a)을 식각 마스크로 사용하여 산화막(336)을 습식 식각한다. 제1 더미 패턴(338a)은 식각액에 대하여 산화막(336)과 식각 선택비를 갖는 물질막, 예컨대 다결정 실리콘막으로 형성되어 있기 때문에 상기 습식 식각에 대한 식각 마스크로 사용할 수 있다. 산화막(336)의 식각에는 HF 용액을 사용한다. 상기 습식 식각 공정 후, 셀영역(A1)에서는 커패시터 하부전극(342a)이 외부에 노출되게 되며, 본딩패드영역(A2)에서는제1 더미 패턴(338a)에 의해 하부의 산화막(336)이 보호되어 제2 더미 패턴(336a)이 형성된다. 습식 식각은 등방성 식각이므로 제1 더미 패턴(338a) 아래에 산화막(336)의 언더컷(undercut)이 형성되나, 제2 더미 패턴(336a)의 면적이 100㎛×100㎛ 정도로 매우 넓기 때문에 제1 더미 패턴(338a) 하부에 형성된 언더컷의 깊이는 산화막(336)의 증착 두께에 상응하는 1.0㎛∼2.0㎛ 정도로서 제2 더미 패턴(336a)의 전체 크기에 비해 미미하다. 한편, 산화막(336) 하부의 식각 정지층(334)은 HF 용액에 거의 식각되지 않는 물질막, 예컨대 실리콘 질화막으로 형성되어 있기 때문에 식각 정지층(334) 하부의 막들은 상기 습식 식각 공정으로부터 보호된다.
도 27을 참조하면, 하부전극(342a)이 형성된 반도체 기판(300) 상에 커패시터 유전막(미도시)을 형성한다. 상기 커패시터 유전막은 50??∼100?? 정도의 두께로 형성한다. 이어서, 반도체 기판(300) 전면에 커패시터의 상부전극을 형성하기 위하여 상부전극용 도전물질(344), 예컨대 도핑된 다결정 실리콘막을 형성한다. 상기 상부전극용 도전물질(344)은 스텝 커버리지(step coverage) 특성이 우수한 화학기상증착(Chemical Vapor Deposition) 방식을 이용하여 1000Å∼3000Å 정도의 두께로 증착한다. 한편, 본딩패드영역(A2)에서는 상기 상부전극용 도전물질이 제1 더미 패턴(338a)과 제2 더미 패턴(336a)의 노출된 표면을 완전히 덮게 된다.
도 28을 참조하면, 사진 공정 및 식각 공정을 이용하여 상기 상부전극용 도전물질을 패터닝하여 셀영역(A1)에 커패시터 상부전극(344a)과 본딩패드영역(A2)에 제3 더미 패턴(344b)을 형성한다. 이때, 식각 정지층(334)도 함께 식각한다. 본딩패드영역(A2)의 제3 더미 패턴(344b)은 상부전극용 도전물질로 이루어지며, 제1 더미 패턴(338a)과 제2 더미 패턴(336a)을 둘러싸는 형태를 갖는다. 이어서, 반도체 기판(300) 전면에 제4 층간절연막(346)을 증착하고, 화학기계적 연마 또는 에치백 공정을 이용하여 평탄화한다. 제4 층간절연막(346)은 실리콘 산화막, 예컨대 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막 또는 USG(Undoped Silicate Glass)막으로 형성한다.
도 29a 내지 도 29c를 참조하면, 셀영역(A1)에 메탈 콘택홀(미도시)을 형성하고, 동시에 본딩패드영역(A2)에는 본딩패드 콘택홀(348)을 형성한다. 이때, 본딩패드영역(A2)에서는 제4 층간절연막(346)과 제3 더미 패턴(344b)이 식각 선택비를 가지므로 제4 층간절연막(346)만이 선택적으로 식각되어 제3 더미 패턴(344b)에서 식각이 저지된다. 이어서, 본딩패드 콘택홀(348) 내를 텅스텐과 같은 도전물질로 채우고 화학기계적 연마 또는 에치백 공정을 이용하여 제4 층간절연막(346) 상부의 도전물질을 제거하여 본딩패드 콘택(350)을 형성한다. 한편, 본딩패드 콘택(348)은 콘택 타입, 메쉬 타입(mesh type) 또는 링 타입(ring type)으로 형성하거나, 일체형 형태로 트렌치된 제4 층간절연막(346) 내에 도전물질이 채워져 있는 형태로 형성한다. 도 29a는 콘택 타입, 메쉬 타입 또는 링 타입을 갖는 본딩패드 콘택(350)으로 본딩패드 구조를 형성한 도면이고, 도 29b는 일체형 형태로 트렌치된 제4 층간절연막(346) 내에 도전물질이 채워져 있는 형태를 갖는 본딩패드 콘택(350)으로 본딩패드 구조를 형성한 도면이다. 도 29c는 도 29a의 "A" 부분을 위에서 바라본 평면도로서, (a)는 콘택 타입의 콘택을 도시한 것이고, (b)는 메쉬 타입의 콘택을도시한 것이며, (c)는 링 타입의 콘택을 도시한 것이다. 도 29c에서 참조 부호 "B"는 도전물질, 즉 콘택 플러그를, 참조 부호 "C"는 제4 층간절연막(346)을 각각 나타내며, 이러한 콘택 타입, 메쉬 타입 또는 링 타입의 콘택 형태는 여러 가지 다른 형태로도 구현될 수 있다. 콘택 타입은 제4 층간절연막(346) 내에 섬형으로 콘택 플러그(350)가 형성된 형태를 갖고, 메쉬 타입은 일체형 콘택 플러그(350) 내에 섬형으로 제4 층간절연막(346)이 형성된 형태를 가지며, 링 타입은 제4 층간절연막(346)과 콘택 플러그(350)가 순차적으로 교번하여 링 형태로 형성된 형태를 갖는다. 본 실시예에서와 같이 다층의 더미 패턴(338a, 336a, 344b)을 형성함으로써 본딩패드 콘택홀(348)의 깊이가 줄어들면 콘택홀 형성이 쉬워지고, 따라서 메쉬 타입이나 링 타입의 본딩패드 콘택(250)을 형성하기가 쉽다. 본 실시예와 같이 더미 패턴들(338a, 336a, 344b)을 형성하여 본딩패드 콘택홀(348)의 깊이를 낮추면 도전물질을 콘택홀(348)내에 충분히 채울 수 있기 때문에 견고한(robust) 본딩패드 구조를 형성할 수 있다.
도 30a 및 도 30b를 참조하면, 본딩패드 콘택(350)이 형성된 반도체 기판(300) 상에 도전물질을 증착한 후, 패터닝하여 셀영역(A1)에 제1 금속배선(352)을 형성한다. 이때, 본딩패드영역(A2)에도 본딩패드 콘택(350)과 연결되는 제1 금속배선(352a)을 형성한다. 제1 금속배선(352, 352a)은 알루미늄(Al)막으로 형성한다. 제1 금속배선(352, 352a)을 구리(Cu)막으로 형성할 경우에는 다마신(damascene) 공정 또는 듀얼 다마신(dual damascene) 공정을 이용하여 형성할 수 있다. 이후의 공정, 즉 배선간 절연막(354)을 형성하는 단계부터는 상기 제1 실시예의 경우와 동일하므로 여기서는 그 설명을 생략한다. 도 30a는 본딩패드 콘택(350)을 콘택 타입, 메쉬 타입 또는 링 타입으로 형성한 경우를 도시한 도면이고, 도 30b는 본딩패드 콘택(350)을 일체형 형태로 트렌치된 제4 층간절연막(346) 내에 도전물질이 채워져 있는 형태로 형성한 경우를 도시한 도면이다. 한편, 도 30a 및 도 30b에는 일체형 형태로 트렌치된 배선간 절연막(354) 내에 도전물질이 채워져 있는 형태의 비아 콘택(358)만을 도시하였으나, 제1 실시예에서와 같은 비아 콘택(358)도 콘택 타입, 메쉬 타입 또는 링 타입으로 형성할 수 있음은 물론이다. 미설명된 참조 부호 "356"은 비아홀을, "360"은 셀영역(A1)의 제2 금속배선을, "360a"는 본딩패드로 기능하는 제2 금속배선을,"362"는 패시베이션막을 각각 나타낸다.
본 실시예에 따르면, 현재 사용되는 공정에서 추가 스텝(step) 없이도 레이아웃(layout) 수정과 공정 변경만으로 본 발명에 따른 본딩패드 구조를 형성할 수 있다는 장점이 있다.
한편, 상기 다층의 더미 패턴 하부의 본딩패드영역(A2)에 아래로 볼록한 단차부를 형성하기 위하여 앞에서 설명한 경우와 달리 다음과 같은 과정들을 이용하여 상기 단차부를 형성할 수도 있다.
그 첫 번째 방법으로는, 먼저 상기 반도체 기판의 셀영역에 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터들을 형성하면서 상기 본딩패드영역에도 게이트 전극을 형성한다. 이어서, 상기 트랜지스터들이 형성된 반도체 기판 전면에 제1 층간절연막을 형성하고, 상기 셀영역의 제1 층간절연막 내에 상기 트랜지스터의 소오스/드레인과 연결되는 콘택 패드를 형성한다. 다음에, 상기 콘택 패드가 형성된 반도체 기판 전면에 제2 층간절연막을 형성하고, 상기 셀영역에 비트라인과 상기 콘택 패드를 연결하는 콘택을 형성한다. 이어서, 상기 콘택이 형성된 반도체 기판 상에 비트라인을 형성하고, 상기 비트라인이 형성된 반도체 기판 상에 제3 층간절연막을 형성한다. 다음에, 상기 셀영역에 커패시터 하부전극과 상기 콘택 패드를 연결하는 콘택홀을 형성하면서 상기 본딩패드영역에 트렌치를 형성한다. 이어서, 상기 셀영역의 콘택홀 내를 도전물질로 채운 후, 에치백(etch back)하여 상기 셀영역에 상기 커패시터 하부전극과 상기 콘택 패드를 연결하는 콘택을 형성한다. 상기 에치백 공정에 의하여 상기 본딩패드영역의 트렌치 내에 있는 도전물질은 제거되게 된다.
그 두 번째 방법으로는, 먼저 상기 반도체 기판의 셀영역에 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터들을 형성하고, 상기 트랜지스터들이 형성된 반도체 기판 전면에 제1 층간절연막을 형성한다. 이어서, 상기 셀영역의 제1 층간절연막 내에 상기 트랜지스터의 소오스/드레인과 연결되는 콘택홀을 형성하면서 상기 본딩패드영역에 트렌치를 형성한다. 다음에, 상기 셀영역의 콘택홀 내를 도전물질로 채운 후, 에치백(etch back)하여 상기 셀영역에 콘택 패드를 형성한다. 상기 에치백 공정에 의하여 상기 본딩패드영역의 트렌치 내에 있는 도전물질은 제거되게 된다. 이어서, 상기 콘택 패드가 형성된 반도체 기판 전면에 제2 층간절연막을 형성한다. 다음에, 상기 셀영역에 비트라인과 상기 콘택 패드를 연결하는 콘택홀을 형성하고 상기 콘택홀 내를 도전물질로 채운 후, 상기 제2 층간절연막 상부의도전물질을 에치백하여 제거한다. 이어서, 상기 제2 층간절연막 상에 비트라인을 형성하고, 상기 비트라인이 형성된 반도체 기판 상에 제3 층간절연막을 형성한다. 다음에, 상기 셀영역에 커패시터 하부전극과 상기 콘택 패드를 연결하는 콘택홀을 형성하고 상기 콘택홀 내를 도전물질로 채운 후, 상기 제3 층간절연막 상부의 도전물질을 에치백하여 제거한다.
그 세 번째 방법으로는, 먼저 상기 반도체 기판의 셀영역에 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터들을 형성하고, 상기 트랜지스터들이 형성된 반도체 기판 전면에 제1 층간절연막을 형성한다. 이어서, 상기 셀영역의 제1 층간절연막 내에 상기 트랜지스터의 소오스/드레인과 연결되는 콘택 패드를 형성하고, 상기 콘택 패드가 형성된 반도체 기판 전면에 제2 층간절연막을 형성한다. 다음에, 상기 셀영역에 비트라인과 상기 콘택 패드를 연결하는 콘택을 형성하고, 상기 콘택이 형성된 반도체 기판 상에 비트라인을 형성한다. 이어서, 상기 비트라인이 형성된 반도체 기판 상에 제3 층간절연막을 형성하고, 상기 셀영역에 커패시터 하부전극과 상기 콘택 패드를 연결하는 콘택홀을 형성하면서 상기 본딩패드영역에 트렌치를 형성한다. 다음에, 상기 셀영역의 콘택홀 내를 도전물질로 채운 후, 에치백(etch back)하여 상기 셀영역에 콘택 플러그를 형성한다. 상기 에치백 공정에 의하여 상기 본딩패드영역의 트렌치 내에 있는 도전물질은 제거되게 된다.
상기 방법들은 현재 사용되는 공정에서 추가 스텝(step) 없이도 레이아웃(layout) 수정과 공정 변경만으로 본 발명에 따른 본딩패드 구조를 형성할 수 있는 예들이다.
또한, 다음과 같이 상기 다층의 더미 패턴 하부의 본딩패드영역(A2)에 아래로 볼록한 단차부를 형성할 수도 있다. 즉, 먼저 상기 반도체 기판의 셀영역에 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터들을 형성하고, 상기 트랜지스터들이 형성된 반도체 기판 전면에 제1 층간절연막을 형성한다. 이어서, 상기 셀영역의 제1 층간절연막 내에 상기 트랜지스터의 소오스/드레인과 연결되는 콘택 패드를 형성하고, 상기 콘택 패드가 형성된 반도체 기판 전면에 제2 층간절연막을 형성한다. 다음에, 상기 셀영역에 비트라인과 상기 콘택 패드를 연결하는 콘택을 형성하고, 상기 콘택이 형성된 반도체 기판 상에 비트라인을 형성한다. 이어서, 상기 비트라인이 형성된 반도체 기판 상에 제3 층간절연막을 형성하고, 상기 셀영역에 커패시터 하부전극과 상기 콘택 패드를 연결하는 콘택홀을 형성하고, 상기 셀영역의 콘택홀 내를 도전물질로 채운 후, 화학기계적 연마 또는 에치백 공정을 이용하여 상기 제3 층간절연막 상부의 도전물질을 제거하여 상기 셀영역에 콘택 플러그를 형성한다. 이어서, 사진 공정 및 식각 공정을 이용하여 상기 본딩패드영역의 제3 층간절연막 내에 트렌치를 형성한다.
<실시예 3>
도 31 내지 도 36은 본 발명의 제3 실시예에 따른 반도체 소자의 본딩패드 구조 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 31을 참조하면, 산화막(336) 형성 단계까지는 상기 제1 실시예의 경우(도 2 내지 도 4에 해당하는 단계)와 동일하므로 여기서는 그 설명을 생략한다.
도 32를 참조하면, 산화막(336)을 형성한 후, 본딩패드영역(A2)에 사진 공정및 식각 공정을 이용하여 트렌치(337)를 형성한다. 트렌치(337)는 본딩패드에 상응하는 크기를 갖도록 형성하고, 트렌치(337)의 깊이는 0.2㎛∼0.5㎛ 정도가 되도록 형성하는 것이 바람직하다.
도 33을 참조하면, 산화막(336) 상에 커패시터 하부전극을 형성하기 위한 홀(340)을 정의하는 하드 마스크층 패턴(338)을 형성한다. 이때, 본딩패드영역(A2)은 하드 마스크층(338)으로 보호하여 상기 홀(340)을 형성하기 위한 식각시 본딩패드영역(A2)의 산화막(336)이 식각되지 않도록 한다. 하드 마스크층 패턴(338)을 형성한 후에도 본딩패드영역(A2)에는 트렌치(337) 깊이에 해당하는 단차가 존재한다. 이어서, 하드 마스크층 패턴(338)을 식각 마스크로 사용하여 셀영역(A1)에 커패시터 하부전극을 형성하기 위한 홀(340)을 형성한다. 상기 홀(340)은 산화막(336) 및 식각 정지층(334)을 관통하여 커패시터 하부전극과 트랜지스터를 연결하기 위한 콘택 플러그(332)를 노출시킨다. 하드 마스크층(338)은 산화막(336) 및 식각 정지층(334)에 대하여 식각 선택비를 갖는 물질막, 예컨대 다결정 실리콘막으로 형성한다.
도 34를 참조하면, 상기 홀(340)이 형성된 반도체 기판(300) 전면에 도핑된 다결정 실리콘막과 같은 하부전극용 도전물질(342)을 형성한다. 상기 하부전극용 도전물질(342)은 1000Å∼5000Å 정도의 두께로 형성한다.
도 35를 참조하면, 셀영역(A1)의 커패시터 하부전극을 분리하기 위하여 화학기계적 연마하여 산화막(336) 상부의 하부전극용 도전물질(342) 및 하드 마스크층(338)을 제거한다. 이때, 본딩패드영역(A2)의 단차부내에 채워져 있는 하드 마스크층(338)은 남아 있도록 하여 후속의 습식 식각 공정에 대한 식각 마스크로 사용한다. 화학기계적 연마 공정을 과도하게 진행하면 본딩패드영역(A2)의 단차부내의 하드 마스크층(338)이 제거될 수도 있다. 따라서, 화학기계적 연마 공정시 커패시터의 하부전극(342)을 완전히 분리하면서도 본딩패드영역(A2)의 단차부내의 하드 마스크층(338)은 제거되지 않도록 식각량을 적절하게 조절하여야 한다. 본딩패드영역(A2)의 단차부내에 남아 있는 하드 마스크층(338)은 제1 더미 패턴(338a)을 이룬다. 제1 더미 패턴(338a)의 크기는 본딩패드영역(A2)에 형성된 트렌치(337)의 크기에 따라 결정되는데, 예컨대 트렌치(337)의 면적이 100㎛×100㎛일 경우 제1 더미 패턴(338a)도 트렌치(337)의 면적에 상응할 정도의 크기를 갖는다.
도 36a 및 도 36b를 참조하면, 이후의 공정, 즉 본딩패드영역(A2)에 형성된 제1 더미 패턴(338a)을 식각 마스크로 하여 산화막(336)을 습식 식각하는 단계부터는 상기 제2 실시예의 경우와 동일하므로 여기서는 그 설명을 생략한다. 여기서, 도 36a는 본딩패드 콘택(350)을 콘택 타입, 메쉬 타입 또는 링 타입으로 형성한 경우를 도시한 도면이고, 도 36b는 본딩패드 콘택(350)을 일체형 형태로 트렌치된 제4 층간절연막(346) 내에 도전물질이 채워져 있는 형태로 형성한 경우를 도시한 도면이다. 한편, 도 36a 및 도 36b에는 일체형 형태로 트렌치된 배선간 절연막(354) 내에 도전물질이 채워져 있는 형태의 비아 콘택(358)만을 도시하였으나, 제1 실시예에서와 같은 비아 콘택(358)도 콘택 타입, 메쉬 타입 또는 링 타입으로 형성할 수 있음은 물론이다.
<실시예 4>
도 37 내지 도 43은 본 발명의 제4 실시예에 따른 반도체 소자의 본딩패드 구조 형성방법을 설명하기 위하여 도시한 단면도들이다.
본 발명의 제4 실시예는 제1 금속배선(도 43의 452a 참조) 아래에 커패시터를 형성하여 이를 더미 패턴으로 이용하는 것으로서, 셀영역(A1)에 커패시터의 하부전극(442a) 및 상부전극(444a)을 형성하는 동시에 본딩패드영역(A2)에도 커패시터의 하부전극(442a)과 상부전극(444a)을 형성한다. 도시하지는 않았지만, 커패시터의 하부전극(442a)과 상부전극(444a) 사이에는 커패시터 유전막이 형성된다. 본딩패드영역(A2)에 형성된 커패시터는 더미 패턴으로서 커패시터의 기능을 하지 않아도 된다.
이하에서 본 발명의 제4 실시예에 따른 본딩패드 구조 형성방법을 설명한다. 도 37을 참조하면, 산화막(436) 형성 단계까지는 상기 제1 실시예의 경우(도 2 내지 도 5에 해당하는 단계)와 동일하므로 여기서는 그 설명을 생략한다. 산화막(436)을 형성한 후, 산화막(436) 상에 커패시터 하부전극을 형성하기 위한 홀(440)을 정의하는 하드 마스크층 패턴(438)을 형성한다. 이어서, 하드 마스크층 패턴(438)을 식각 마스크로 사용하여 셀영역(A1) 및 본딩패드영역(A2)에 커패시터 하부전극을 형성하기 위한 홀(440)을 형성한다. 셀영역(A1)에 형성된 상기 홀(440)은 산화막(436) 및 식각 정지층(434)을 관통하여 커패시터 하부전극과 트랜지스터를 연결하기 위한 콘택 플러그(432)를 노출시킨다. 하드 마스크층(438)은 산화막(436) 및 식각 정지층(434)에 대하여 식각 선택비를 갖는 물질막, 예컨대 다결정 실리콘막으로 형성한다.
도 38을 참조하면, 상기 홀(440)이 형성된 반도체 기판(400) 전면에 도핑된 다결정 실리콘막과 같은 하부전극용 도전물질(442)을 형성한다. 상기 하부전극용 도전물질(442)은 1000Å∼5000Å 정도의 두께로 형성한다.
도 39를 참조하면, 셀영역(A1) 및 본딩패드영역(A2)의 커패시터 하부전극(442)을 분리하기 위하여 화학기계적 연마하여 산화막(436) 상부의 하부전극용 도전물질(442) 및 하드 마스크층(438)을 제거한다.
도 40을 참조하면, 산화막(436)을 습식 식각하여 제거한다. 산화막(436)의 식각에는 HF 용액을 사용한다. 상기 습식 식각 공정 후, 커패시터 하부전극(442a)은 외부에 노출되게 된다. 식각 정지층(434) 하부의 막들은 상기 습식 식각 공정으로부터 보호되는데, 산화막(436) 하부의 식각 정지층(434)은 HF 용액에 거의 식각되지 않는 물질막, 예컨대 실리콘 질화막으로 형성되어 있기 때문이다.
도 41을 참조하면, 하부전극(442a)이 형성된 반도체 기판(400) 상에 커패시터 유전막(미도시)을 형성한다. 상기 커패시터 유전막은 50Å∼100Å 정도의 두께로 형성한다. 이어서, 상기 커패시터 유전막이 형성된 반도체 기판(400) 전면에 커패시터의 상부전극을 형성하기 위하여 상부전극용 도전물질(444), 예컨대 다결정 실리콘막을 증착한다. 상기 상부전극용 도전물질(444)은 화학기상증착(Chemical Vapor Deposition) 방식을 이용하여 1000Å∼3000Å 정도의 두께로 증착한다.
도 42를 참조하면, 사진 공정 및 식각 공정을 이용하여 상기 도전물질을 패터닝하여 셀영역(A1) 및 본딩패드영역(A2)에 커패시터 상부전극(444a)을 형성한다. 이때, 식각 정지층(434)도 함께 식각한다. 본딩패드영역(A2)에 형성된 커패시터는더미 패턴(dummy pattern)을 이룬다. 이어서, 반도체 기판(400) 전면에 제4 층간절연막(446)을 증착하고, 화학기계적 연마 또는 에치백 공정을 이용하여 평탄화한다. 제4 층간절연막(446)은 실리콘 산화막, 예컨대 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막 또는 USG(Undoped Silicate Glass)막으로 형성한다.
도 43a 및 도 43b를 참조하면, 셀영역(A1)에 메탈 콘택홀(미도시)을 형성하고, 동시에 본딩패드영역(A2)에는 본딩패드 콘택홀(448)을 형성한다. 이때, 본딩패드영역(A2)에서는 제4 층간절연막(446)과 커패시터 상부전극(444a)이 식각 선택비를 가지므로 제4 층간절연막(446)만이 선택적으로 식각되어 커패시터 상부전극(444a)에서 식각이 저지된다. 이어서, 본딩패드 콘택홀(448) 내를 텅스텐과 같은 도전물질로 채우고 화학기계적 연마 또는 에치백 공정을 이용하여 제4 층간절연막(446) 상부의 도전물질을 제거하여 본딩패드 콘택(450)을 형성한다. 본딩패드 콘택(450)은 콘택 타입, 메쉬 타입(mesh type) 또는 링 타입(ring type)으로 형성하거나, 일체형 형태로 트렌치된 제4 층간절연막(446) 내에 도전물질이 채워져 있는 형태로 형성한다. 이에 대하여는 도 29를 참조하여 상세하게 설명하였으므로 여기서는 그 설명을 생략한다. 본 실시예와 같이 커패시터 더미 패턴을 형성하여 본딩패드 콘택홀(448)의 깊이를 낮추면 도전물질을 콘택홀(448)내에 충분히 채울 수 있기 때문에 견고한(robust) 본딩패드 구조를 형성할 수 있다. 이후의 공정, 즉 제1 금속배선(452, 452a)을 형성하는 단계부터는 상기 제1 실시예의 경우와 동일하므로 여기서는 그 설명을 생략한다. 도 43a는 본딩패드 콘택(350)을 콘택 타입, 메쉬 타입 또는 링 타입으로 형성한 경우를 도시한 도면이고, 도 43b는 본딩패드 콘택(450)을 일체형 형태로 트렌치된 제4 층간절연막(446) 내에 도전물질이 채워져 있는 형태로 형성한 경우를 도시한 도면이다. 한편, 도 43a 및 도 43b에는 일체형 형태로 트렌치된 배선간 절연막(454) 내에 도전물질이 채워져 있는 형태의 비아 콘택(458)만을 도시하였으나, 제1 실시예에서와 같은 비아 콘택(458)도 콘택 타입, 메쉬 타입 또는 링 타입으로 형성할 수 있음은 물론이다. 미설명된 참조 부호 "456"은 비아홀을, "460"은 셀영역(A1)의 제2 금속배선을, "460a"는 본딩패드로 기능하는 제2 금속배선을, "462"는 패시베이션막을 각각 나타낸다.
본 발명에 의한 반도체 소자의 본딩패드 및 그 형성방법에 의하면, 본딩패드 금속배선 하부의 층간절연막 내에 상기 본딩패드 금속배선과 연결되는 본딩패드 콘택을 형성하여 줌으로써 상기 본딩패드 금속배선과 상기 층간절연막간의 계면 박리 현상을 방지할 수 있고 기계적인 충격과 압력에 의해 발생하는 스트레스도 완화할 수 있는 신뢰성 있는 반도체 소자의 본딩패드 구조를 구현할 수 있다.
게다가, 본딩패드 금속배선 하부에 더미 패턴을 형성하고 상기 본딩패드 금속배선과 상기 더미 패턴을 연결하는 본딩패드 콘택을 형성하여 줌으로써, 본딩패드영역에 있는 본딩패드 콘택 깊이를 줄이고 본딩패드 콘택홀내에 도전물질을 충분히 채울 수 있으므로 신뢰성 있는 본딩패드 구조를 구현할 수 있다.
또한, 현재 사용되는 공정에서 추가 스텝(step) 없이 레이아웃(layout) 수정과 공정 변경만으로도 신뢰성 있는 본딩패드 구조를 구현할 수 있는 방법도 제시한다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (71)

  1. 다수 개의 전기 소자를 가지는 셀영역과 외부와의 전기적인 접속 경로인 본딩패드를 가지는 본딩패드영역을 포함하는 반도체 소자에 있어서, 상기 본딩패드영역은,
    적어도 제1 금속배선 및 제2 금속배선을 포함하는 적층 구조를 갖는 본딩패드 금속배선;
    상기 본딩패드 금속배선 하부에 형성된 적어도 하나의 층간절연막; 및
    상기 층간절연막 내에 형성된 적어도 하나의 본딩패드 콘택을 포함하되,
    상기 본딩패드 콘택은 상기 본딩패드 금속배선과 연결되어 있는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  2. 제1항에 있어서, 상기 전기 소자는 커패시터인 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  3. 제1항에 있어서, 상기 본딩패드 금속배선은,
    상기 층간절연막 상에 형성된 제1 금속배선;
    상기 제1 금속배선 상에 형성된 배선간 절연막;
    상기 배선간 절연막 상에 형성된 제2 금속배선; 및
    상기 배선간 절연막 내에 형성된 비아 콘택을 포함하며,
    상기 제1 금속배선과 상기 제2 금속배선은 상기 비아 콘택을 통하여 상호간에 연결되어 있는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  4. 제3항에 있어서, 상기 비아 콘택은 상기 배선간 절연막내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 상기 배선간 절연막이 형성된 형태인 메쉬 타입 또는 상기 배선간 절연막과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  5. 제3항에 있어서, 상기 비아 콘택은 일체형 형태로 트렌치된 상기 배선간 절연막 내에 도전물질이 채워져 있는 형태를 갖는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  6. 다수 개의 전기 소자를 가지는 셀영역과 외부와의 전기적인 접속 경로인 본딩패드를 가지는 본딩패드영역을 포함하는 반도체 소자에 있어서, 상기 본딩패드영역은,
    반도체 기판;
    상기 반도체 기판 상에 형성된 더미 패턴;
    상기 더미 패턴을 포함하는 반도체 기판 상에 형성된 층간절연막; 및
    상기 층간절연막 상에 형성된 본딩패드 금속배선을 포함하되,
    상기 본딩패드 금속배선과 상기 더미 패턴사이의 상기 층간절연막에 적어도 하나의 본딩패드 콘택을 가지며, 상기 본딩패드 금속배선과 상기 더미 패턴은 상기 본딩패드 콘택을 통하여 상호간에 연결되어 있는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  7. 제6항에 있어서, 상기 더미 패턴은 도전층으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  8. 제6항에 있어서, 상기 더미 패턴은 절연층과 도전층이 순차적으로 적층된 구조를 갖는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  9. 제7항 또는 제8항에 있어서, 상기 도전층은 상기 셀영역에 형성된 커패시터 상부전극과 동일한 물질로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  10. 제6항에 있어서, 상기 더미 패턴은 상기 본딩패드에 상응하는 크기를 갖는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  11. 제6항에 있어서, 상기 전기 소자는 커패시터인 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  12. 제6항에 있어서, 본딩패드 금속배선은 다층의 금속배선으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  13. 제12항에 있어서, 상기 다층의 금속배선은,
    상기 층간절연막 상에 형성된 제1 금속배선;
    상기 제1 금속배선 상에 형성된 배선간 절연막;
    상기 배선간 절연막 상에 형성된 제2 금속배선; 및
    상기 배선간 절연막 내에 형성된 비아 콘택을 포함하며,
    상기 제1 금속배선과 상기 제2 금속배선은 상기 비아 콘택을 통하여 상호간에 연결되어 있는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  14. 제13항에 있어서, 상기 비아 콘택은 상기 배선간 절연막내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 상기 배선간 절연막이 형성된 형태인 메쉬 타입 또는 상기 배선간 절연막과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  15. 제13항에 있어서, 상기 비아 콘택은 일체형 형태로 트렌치된 상기 배선간 절연막 내에 도전물질이 채워져 있는 형태를 갖는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  16. 다수개의 전기 소자를 가지는 셀영역과 외부와의 전기적인 접속 경로인 본딩패드를 가지는 본딩패드영역을 포함하는 반도체 소자에 있어서, 상기 본딩패드영역은,
    반도체 기판;
    상기 반도체 기판 상에 형성되고, 상기 셀영역에 형성되는 적어도 하나의 상기 전기 소자에 상응하는 높이를 갖는 다층의 더미 패턴;
    상기 더미 패턴을 포함하는 반도체 기판 상에 형성된 층간절연막; 및
    상기 층간절연막 상에 형성된 본딩패드 금속배선을 포함하되,
    상기 본딩패드 금속배선과 상기 더미 패턴사이의 상기 층간절연막에 적어도 하나의 본딩패드 콘택을 가지며, 상기 본딩패드 금속배선과 상기 더미 패턴은 상기 본딩패드 콘택을 통하여 상호간에 연결되어 있는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  17. 제16항에 있어서, 상기 다층의 더미 패턴은 제1 더미 패턴, 제2 더미 패턴 및 제3 더미 패턴을 포함하고, 상기 제1 더미 패턴과 상기 제2 더미 패턴은 적층구조로 형성되고, 상기 제3 더미 패턴은 상기 제1 더미 패턴과 상기 제2 더미 패턴의 노출된 표면을 덮으면서 형성되어 있으며, 상기 본딩패드 콘택은 상기 제3 더미 패턴과 상기 본딩패드 금속배선을 연결하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  18. 제17항에 있어서, 상기 제1 더미 패턴은 상기 제2 더미 패턴 상부에 형성되어 있고, 상기 제1 더미 패턴의 하부에는 언더컷이 형성되어 있는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  19. 제17항에 있어서, 상기 제3 더미 패턴은 상기 셀영역에 형성된 커패시터 상부전극과 동일한 물질로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  20. 제16항에 있어서, 상기 전기 소자는 커패시터인 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  21. 제16항에 있어서, 상기 반도체 기판은 아래로 볼록한 형태의 단차부를 갖는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  22. 제21항에 있어서, 상기 아래로 볼록한 형태의 단차부는 상기 본딩패드에 상응하는 크기를 갖는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  23. 제16항에 있어서, 상기 반도체 기판과 상기 더미 패턴 사이에 실리콘 산화막에 대하여 높은 식각 선택비를 갖는 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  24. 제16항에 있어서, 상기 본딩패드 콘택은 상기 층간절연막 내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 상기 층간절연막이 형성된 형태인 메쉬 타입 또는 상기 층간절연막과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  25. 제16항에 있어서, 상기 본딩패드 콘택은 일체형 형태로 트렌치된 상기 층간절연막 내에 도전물질이 채워져 있는 형태를 갖는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  26. 제16항에 있어서, 본딩패드 금속배선은 다층의 금속배선으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  27. 제26항에 있어서, 상기 다층의 금속배선은,
    상기 층간절연막 상에 형성된 제1 금속배선;
    상기 제1 금속배선 상에 형성된 배선간 절연막;
    상기 배선간 절연막 상에 형성된 제2 금속배선; 및
    상기 배선간 절연막 내에 형성된 비아 콘택을 포함하며,
    상기 제1 금속배선과 상기 제2 금속배선은 상기 비아 콘택을 통하여 상호간에 연결되어 있는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  28. 제27항에 있어서, 상기 비아 콘택은 상기 배선간 절연막내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 상기 배선간 절연막이 형성된 형태인 메쉬 타입 또는 상기 배선간 절연막과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  29. 제27항에 있어서, 상기 비아 콘택은 일체형 형태로 트렌치된 상기 배선간 절연막 내에 도전물질이 채워져 있는 형태를 갖는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  30. 다수개의 전기 소자를 가지는 셀영역과 외부와의 전기적인 접속 경로인 본딩패드를 가지는 본딩패드영역을 포함하는 반도체 소자에 있어서, 상기 본딩패드영역은,
    반도체 기판;
    상기 반도체 기판 상에 형성된 다수개의 커패시터 더미 패턴;
    상기 커패시터 더미 패턴을 포함하는 반도체 기판 상에 형성된 층간절연막; 및
    상기 층간절연막 상에 형성된 본딩패드 금속배선을 포함하되,
    상기 본딩패드 금속배선과 상기 커패시터 더미 패턴사이의 상기 층간절연막에 적어도 하나의 본딩패드 콘택을 가지며, 상기 본딩패드 금속배선과 상기 더미 패턴이 상기 본딩패드 콘택을 통하여 상호간에 연결되어 있는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  31. 제30항에 있어서, 상기 전기 소자는 커패시터이고, 상기 커패시터 더미 패턴은 상기 셀영역에 형성된 상기 커패시터 패턴과 동일한 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  32. 제30항에 있어서, 상기 전기 소자는 커패시터이고, 상기 커패시터 더미 패턴은 셀영역에 형성된 상기 커패시터와 동일한 높이를 갖는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  33. 제30항에 있어서, 상기 커패시터 더미 패턴은,
    상기 반도체 기판 상에 형성된 절연층;
    상기 절연층의 소정 영역을 관통하여 상기 반도체 기판과 접촉하는 실린더 타입의 커패시터 하부전극; 및
    상기 커패시터 하부전극 및 상기 절연층 상에 형성된 커패시터 상부전극을 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  34. 제33항에 있어서, 상기 절연층은 실리콘 산화막에 대하여 높은 식각 선택비를 갖는 물질막으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  35. 제30항에 있어서, 상기 본딩패드 콘택은 상기 층간절연막 내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 상기 층간절연막이 형성된 형태인 메쉬 타입 또는 상기 층간절연막과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  36. 제30항에 있어서, 상기 본딩패드 콘택은 일체형 형태로 트렌치된 상기 층간절연막 내에 도전물질이 채워져 있는 형태를 갖는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  37. 제30항에 있어서, 본딩패드 금속배선은 다층의 금속배선으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  38. 제37항에 있어서, 상기 다층의 금속배선은,
    상기 층간절연막 상에 형성된 제1 금속배선;
    상기 제1 금속배선 상에 형성된 배선간 절연막;
    상기 배선간 절연막 상에 형성된 제2 금속배선; 및
    상기 배선간 절연막 내에 형성된 비아 콘택을 포함하며,
    상기 제1 금속배선과 상기 제2 금속배선은 상기 비아 콘택을 통하여 상호간에 연결되어 있는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  39. 제38항에 있어서, 상기 비아 콘택은 상기 배선간 절연막내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 상기 배선간 절연막이 형성된 형태인 메쉬 타입 또는 상기 배선간 절연막과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 이루어진 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  40. 제38항에 있어서, 상기 비아 콘택은 일체형 형태로 트렌치된 상기 배선간 절연막 내에 도전물질이 채워져 있는 형태를 갖는 것을 특징으로 하는 반도체 소자의 본딩패드 구조.
  41. 반도체 기판에 외부와의 전기적인 접속 경로인 본딩 패드를 제조하는 방법에있어서,
    상기 반도체 기판 상에 더미 패턴을 형성하는 단계;
    상기 더미 패턴을 포함하는 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 내에 상기 더미 패턴과 연결되는 적어도 1개의 본딩패드 콘택을 형성하는 단계; 및
    상기 본딩패드 콘택이 형성된 반도체 기판 상에 상기 본딩패드 콘택을 통하여 상기 더미 패턴과 연결되는 본딩패드 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  42. 제41항에 있어서, 상기 본딩패드 금속배선은 다층의 금속배선으로 이루어지고, 상기 다층의 금속배선을 형성하는 단계는,
    상기 본딩패드 콘택이 형성된 반도체 기판 상에 제1 금속배선을 형성하는 단계;
    상기 제1 금속배선이 형성된 반도체 기판 상에 배선간 절연막을 형성하는 단계;
    상기 배선간 절연막내에 비아 콘택을 형성하는 단계; 및
    상기 비아 콘택이 형성된 반도체 기판 상에 제2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  43. 제42항에 있어서, 상기 비아 콘택은 상기 배선간 절연막 내에 섬형으로 콘택플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 상기 배선간 절연막이 형성된 형태인 메쉬 타입 또는 상기 배선간 절연막과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  44. 제42항에 있어서, 상기 비아 콘택은 일체형 형태로 트렌치된 상기 배선간 절연막 내에 도전물질이 채워져 있는 형태로 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  45. 제41항에 있어서, 상기 반도체 소자는 메모리 소자이고, 상기 반도체 기판은 셀영역과 본딩패드영역으로 구분되어 정의되며, 상기 더미 패턴을 형성하는 단계는,
    상기 셀영역에 커패시터 하부전극을 형성하는 단계;
    상기 셀영역 및 상기 본딩패드영역 상에 커패시터 상부전극용 도전물질을 증착하는 단계; 및
    상기 커패시터 상부전극용 도전물질을 패터닝하여 상기 셀영역에 커패시터 상부전극을 형성하고, 동시에 상기 본딩패드영역에는 더미 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  46. 제45항에 있어서, 상기 셀영역에 커패시터 하부전극을 형성하는 단계 전에,
    상기 반도체 기판 상에 식각 정지층을 형성하는 단계를 더 포함하되, 상기 커패시터 하부전극은 상기 식각 정지층의 소정 부분을 관통하여 상기 반도체 기판과 접촉하도록 형성하고, 상기 커패시터 상부전극용 도전물질을 패터닝하면서 상기 식각 정지층도 동시에 패터닝하여 상기 본딩패드영역에 상기 커패시터 상부전극용 도전물질과 상기 식각 정지층으로 이루어진 더미 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  47. 셀영역과 본딩패드영역으로 구분되어 정의된 반도체 기판에 외부와의 전기적인 접속 경로인 본딩 패드를 제조하는 방법에 있어서,
    상기 반도체 기판을 마련하는 단계;
    상기 셀영역에 형성되는 적어도 하나의 전기 소자에 상응하는 높이를 갖는 다층의 더미 패턴을 형성하는 단계;
    상기 더미 패턴들을 포함하는 상기 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 내에 상기 더미 패턴과 연결되는 적어도 1개의 본딩패드 콘택을 형성하는 단계; 및
    상기 본딩패드 콘택이 형성된 상기 반도체 기판 상에 상기 본딩패드 콘택을 통하여 상기 더미 패턴과 연결되는 본딩패드 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  48. 제47항에 있어서, 상기 본딩패드 콘택은 상기 층간절연막 내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 상기 층간절연막이 형성된 형태인 메쉬 타입 또는 상기 층간절연막과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  49. 제47항에 있어서, 상기 본딩패드 콘택은 일체형 형태로 트렌치된 상기 층간절연막 내에 도전물질이 채워져 있는 형태로 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  50. 제47항에 있어서, 상기 본딩패드 금속배선은 다층의 금속배선으로 이루어지고, 상기 다층의 금속배선을 형성하는 단계는,
    상기 본딩패드 콘택이 형성된 반도체 기판 상에 제1 금속배선을 형성하는 단계;
    상기 제1 금속배선이 형성된 반도체 기판 상에 배선간 절연막을 형성하는 단계;
    상기 배선간 절연막내에 비아 콘택을 형성하는 단계; 및
    상기 비아 콘택이 형성된 반도체 기판 상에 제2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  51. 제50항에 있어서, 상기 비아 콘택은 상기 배선간 절연막 내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 상기 배선간 절연막이 형성된 형태인 메쉬 타입 또는 상기 배선간 절연막과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  52. 제50항에 있어서, 상기 비아 콘택은 일체형 형태로 트렌치된 상기 배선간 절연막 내에 도전물질이 채워져 있는 형태로 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  53. 제47항에 있어서, 상기 다층의 더미 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 산화막을 형성하는 단계;
    상기 본딩패드영역의 산화막 내에 트렌치를 형성하여 상기 본딩패드영역에 단차부를 형성하는 단계;
    상기 단차부가 형성된 산화막 상에 단차를 따라 하드 마스크층을 증착하는 단계;
    상기 산화막 상부의 하드 마스크층을 화학기계적 연마하면서 상기 단차부 내에는 상기 하드 마스크층이 남도록 하여 제1 더미 패턴을 형성하는 단계;
    상기 제1 더미 패턴을 식각 마스크로 사용하여 상기 산화막을 습식 식각하여 상기 제1 더미 패턴 하부에 상기 산화막으로 이루어진 제2 더미 패턴을 형성하는단계; 및
    상기 제1 더미 패턴 및 상기 제2 더미 패턴이 형성된 반도체 기판 상에 상기 제1 더미 패턴 및 상기 제2 더미 패턴의 노출된 표면을 덮는 제3 더미 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  54. 제47항에 있어서, 상기 반도체 기판은 아래로 볼록한 단차부를 가지며, 상기 다층의 더미 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 단차를 따라 산화막을 형성하는 단계;
    상기 산화막 상에 단차를 따라 하드 마스크층을 증착하는 단계;
    상기 산화막 상부의 하드 마스크층을 화학기계적 연마하면서 상기 단차부 내에는 상기 하드 마스크층이 남도록 하여 제1 더미 패턴을 형성하는 단계;
    상기 제1 더미 패턴을 식각 마스크로 사용하여 상기 산화막을 습식 식각하여 상기 제1 더미 패턴 하부에 상기 산화막으로 이루어진 제2 더미 패턴을 형성하는 단계; 및
    상기 제1 더미 패턴 및 상기 제2 더미 패턴이 형성된 반도체 기판 상에 상기 제1 더미 패턴 및 상기 제2 더미 패턴의 노출된 표면을 덮는 제3 더미 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  55. 제54항에 있어서, 상기 산화막을 형성하는 단계 전에,
    사진 공정 및 식각 공정을 이용하여 상기 반도체 기판의 본딩패드영역에 아래로 볼록한 단차부를 갖는 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  56. 제54항에 있어서, 상기 반도체 소자는 메모리 소자이고, 상기 반도체 기판은 본딩패드영역에 아래로 볼록한 단차부를 가지며, 상기 단차부를 갖는 반도체 기판을 마련하는 단계는,
    상기 반도체 기판의 셀영역에 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터들을 형성하면서 상기 본딩패드영역에도 게이트 전극을 형성하는 단계;
    상기 트랜지스터들이 형성된 반도체 기판 전면에 제1 층간절연막을 형성하는 단계;
    상기 셀영역의 제1 층간절연막 내에 상기 트랜지스터의 소오스/드레인과 연결되는 콘택 패드를 형성하는 단계;
    상기 콘택 패드가 형성된 상기 반도체 기판 전면에 제2 층간절연막을 형성하는 단계;
    상기 셀영역에 비트라인과 상기 콘택 패드를 연결하는 콘택홀을 형성하면서 상기 본딩패드영역에 트렌치를 형성하는 단계;
    상기 셀영역의 콘택홀 내를 도전물질로 채운 후, 에치백(etch back)하여 상기 셀영역에 비트라인과 상기 콘택 패드를 연결하는 콘택을 형성하는 단계;
    상기 콘택이 형성된 반도체 기판 상에 비트라인을 형성하는 단계;
    상기 비트라인이 형성된 반도체 기판 상에 제3 층간절연막을 형성하는 단계;및
    상기 셀영역에 커패시터 하부전극과 상기 콘택 패드를 연결하는 콘택홀을 형성하고 상기 콘택홀 내를 도전물질로 채운 후, 상기 제3 층간절연막 상부의 도전물질을 에치백하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  57. 제54항에 있어서, 상기 반도체 소자는 메모리 소자이고, 상기 반도체 기판은 본딩패드영역에 아래로 볼록한 단차부를 가지며, 상기 단차부를 갖는 반도체 기판을 마련하는 단계는,
    상기 반도체 기판의 셀영역에 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터들을 형성하면서 상기 본딩패드영역에도 게이트 전극을 형성하는 단계;
    상기 트랜지스터들이 형성된 반도체 기판 전면에 제1 층간절연막을 형성하는 단계;
    상기 셀영역의 제1 층간절연막 내에 상기 트랜지스터의 소오스/드레인과 연결되는 콘택 패드를 형성하는 단계;
    상기 콘택 패드가 형성된 반도체 기판 전면에 제2 층간절연막을 형성하는 단계;
    상기 셀영역에 비트라인과 상기 콘택 패드를 연결하는 콘택을 형성하는 단계;
    상기 콘택이 형성된 반도체 기판 상에 비트라인을 형성하는 단계;
    상기 비트라인이 형성된 반도체 기판 상에 제3 층간절연막을 형성하는 단계;
    상기 셀영역에 커패시터 하부전극과 상기 콘택 패드를 연결하는 콘택홀을 형성하면서 상기 본딩패드영역에 트렌치를 형성하는 단계; 및
    상기 셀영역의 콘택홀 내를 도전물질로 채운 후, 에치백(etch back)하여 상기 셀영역에 상기 커패시터 하부전극과 상기 콘택 패드를 연결하는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  58. 제54항에 있어서, 상기 반도체 소자는 메모리 소자이고, 상기 반도체 기판은 본딩패드영역에 아래로 볼록한 단차부를 가지며, 상기 단차부를 갖는 반도체 기판을 마련하는 단계는,
    상기 반도체 기판의 셀영역에 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터들을 형성하는 단계;
    상기 트랜지스터들이 형성된 반도체 기판 전면에 제1 층간절연막을 형성하는 단계;
    상기 셀영역의 제1 층간절연막 내에 상기 트랜지스터의 소오스/드레인과 연결되는 콘택홀을 형성하면서 상기 본딩패드영역에 트렌치를 형성하는 단계;
    상기 셀영역의 콘택홀 내를 도전물질로 채운 후, 에치백(etch back)하여 상기 셀영역에 콘택 패드를 형성하는 단계;
    상기 콘택 패드가 형성된 반도체 기판 전면에 제2 층간절연막을 형성하는 단계;
    상기 셀영역에 비트라인과 상기 콘택 패드를 연결하는 콘택홀을 형성하고 상기 콘택홀 내를 도전물질로 채운 후, 상기 제2 층간절연막 상부의 도전물질을 에치백하여 제거하는 단계;
    상기 제2 층간절연막 상에 비트라인을 형성하는 단계;
    상기 비트라인이 형성된 반도체 기판 상에 제3 층간절연막을 형성하는 단계; 및
    상기 셀영역에 커패시터 하부전극과 상기 콘택 패드를 연결하는 콘택홀을 형성하고 상기 콘택홀 내를 도전물질로 채운 후, 상기 제3 층간절연막 상부의 도전물질을 에치백하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  59. 제54항에 있어서, 상기 반도체 소자는 메모리 소자이고, 상기 반도체 기판은 본딩패드영역에 아래로 볼록한 단차부를 가지며, 상기 단차부를 갖는 반도체 기판을 마련하는 단계는,
    상기 반도체 기판의 셀영역에 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터들을 형성하는 단계;
    상기 트랜지스터들이 형성된 반도체 기판 전면에 제1 층간절연막을 형성하는 단계;
    상기 셀영역의 제1 층간절연막 내에 상기 트랜지스터의 소오스/드레인과 연결되는 콘택 패드를 형성하는 단계;
    상기 콘택 패드가 형성된 반도체 기판 전면에 제2 층간절연막을 형성하는 단계;
    상기 셀영역에 비트라인과 상기 콘택 패드를 연결하는 콘택홀을 형성하면서 상기 본딩패드영역에 트렌치를 형성하는 단계;
    상기 셀영역의 콘택홀 내를 도전물질로 채운 후, 에치백(etch back)하여 상기 셀영역에 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그가 형성된 반도체 기판 상에 비트라인을 형성하는 단계;
    상기 비트라인이 형성된 반도체 기판 상에 제3 층간절연막을 형성하는 단계; 및
    상기 셀영역에 커패시터 하부전극과 상기 콘택 패드를 연결하는 콘택홀을 형성하고 상기 콘택홀 내를 도전물질로 채운 후, 상기 제3 층간절연막 상부의 도전물질을 에치백하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  60. 제54항에 있어서, 상기 반도체 소자는 메모리 소자이고, 상기 반도체 기판은 본딩패드영역에 아래로 볼록한 단차부를 가지며, 상기 단차부를 갖는 반도체 기판을 마련하는 단계는,
    상기 반도체 기판의 셀영역에 소오스, 드레인 및 게이트 전극으로 이루어진 트랜지스터들을 형성하는 단계;
    상기 트랜지스터들이 형성된 반도체 기판 전면에 제1 층간절연막을 형성하는단계;
    상기 셀영역의 제1 층간절연막 내에 상기 트랜지스터의 소오스/드레인과 연결되는 콘택 패드를 형성하는 단계;
    상기 콘택 패드가 형성된 반도체 기판 전면에 제2 층간절연막을 형성하는 단계;
    상기 셀영역에 비트라인과 상기 콘택 패드를 연결하는 콘택을 형성하는 단계;
    상기 콘택이 형성된 반도체 기판 상에 비트라인을 형성하는 단계;
    상기 비트라인이 형성된 반도체 기판 상에 제3 층간절연막을 형성하는 단계;
    상기 셀영역에 커패시터 하부전극과 상기 콘택 패드를 연결하는 콘택홀을 형성하면서 상기 본딩패드영역에 트렌치를 형성하는 단계;
    상기 셀영역의 콘택홀 내를 도전물질로 채운 후, 에치백(etch back)하여 상기 셀영역에 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  61. 반도체 기판에 외부와의 전기적인 접속 경로인 본딩 패드를 제조하는 방법에 있어서,
    상기 반도체 기판 상에 다수개의 커패시터 더미 패턴을 형성하는 단계;
    상기 커패시터 더미 패턴 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 내에 상기 커패시터 더미 패턴과 연결되는 적어도 1개의 본딩패드 콘택을 형성하는 단계; 및
    상기 본딩패드 콘택이 형성된 반도체 기판 상에 상기 본딩패드 콘택을 통하여 상기 커패시터 더미 패턴과 연결되는 본딩패드 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  62. 제61항에 있어서, 상기 본딩패드 콘택은 상기 층간절연막 내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 상기 층간절연막이 형성된 형태인 메쉬 타입 또는 상기 층간절연막과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  63. 제61항에 있어서, 상기 본딩패드 콘택은 일체형 형태로 트렌치된 상기 층간절연막 내에 도전물질이 채워져 있는 형태로 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  64. 제61항에 있어서, 상기 본딩패드 금속배선은 다층의 금속배선으로 이루어지고, 상기 다층의 금속배선을 형성하는 단계는,
    상기 본딩패드 콘택이 형성된 반도체 기판 상에 제1 금속배선을 형성하는 단계;
    상기 제1 금속배선이 형성된 반도체 기판 상에 배선간 절연막을 형성하는 단계;
    상기 배선간 절연막내에 비아 콘택을 형성하는 단계; 및
    상기 비아 콘택이 형성된 반도체 기판 상에 제2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  65. 제64항에 있어서, 상기 비아 콘택은 상기 배선간 절연막 내에 섬형으로 콘택 플러그가 형성된 형태인 콘택 타입, 일체형 콘택 플러그 내에 섬형으로 상기 배선간 절연막이 형성된 형태인 메쉬 타입 또는 상기 배선간 절연막과 콘택 플러그가 순차적으로 교번하여 링 형태로 형성된 링 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  66. 제64항에 있어서, 상기 비아 콘택은 일체형 형태로 트렌치된 상기 배선간 절연막 내에 도전물질이 채워져 있는 형태로 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  67. 제61항에 있어서, 상기 커패시터 더미 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 커패시터 하부전극을 형성하는 단계;
    상기 커패시터 하부전극이 형성된 반도체 기판 상에 커패시터 상부전극용 도전물질을 증착하는 단계; 및
    상기 커패시터 상부전극용 도전물질을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  68. 제67항에 있어서, 상기 커패시터 하부전극을 형성하는 단계는,
    상기 반도체 기판 상에 산화막을 형성하는 단계;
    상기 산화막 상에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 하여 상기 산화막 내에 커패시터 하부전극을 형성하기 위한 홀을 형성하는 단계; 및
    상기 홀이 형성된 반도체 기판 상에 커패시터 하부전극용 도전물질을 증착하는 단계;
    상기 산화막 상부의 상기 커패시터 하부전극용 도전물질 및 상기 하드 마스크 패턴을 화학기계적 연마하여 제거하는 단계;
    상기 산화막을 습식 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  69. 제67항에 있어서, 상기 반도체 기판 상에 커패시터 하부전극을 형성하는 단계 전에,
    상기 반도체 기판 상에 식각 정지층을 형성하는 단계를 더 포함하되, 상기 커패시터 하부전극은 상기 식각 정지층의 소정 부분을 관통하여 상기 반도체 기판과 접촉하도록 형성하고, 상기 커패시터 상부전극용 도전물질을 패터닝하면서 상기 식각 정지층도 동시에 패터닝하여 상기 커패시터 더미 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  70. 제61항에 있어서, 상기 반도체 기판은 셀영역과 본딩패드영역으로 구분되어 정의되고, 상기 커패시터 더미 패턴은 상기 셀영역에 형성되는 커패시터와 동시에 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
  71. 제61항에 있어서, 상기 반도체 기판은 셀영역과 본딩패드영역으로 구분되어 정의되고, 상기 커패시터 더미 패턴은 상기 셀영역에 형성되는 커패시터와 동일한 높이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 본딩패드 구조 형성방법.
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