KR20030033245A - Method and apparatus for driving of plasma display panel - Google Patents
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Abstract
Description
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 선택적 쓰기 구간의 셋다운 전압을 정확히 검출하고 구동하도록 하여 데이터 구동전압을 낮춤과 아울러 오방전 현상을 방지하도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel, and more particularly, to a method and apparatus for driving a plasma display panel to accurately detect and drive a set down voltage of a selective write period, thereby lowering a data driving voltage and preventing an erroneous discharge phenomenon.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe 또는 Ne+Xe 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.Plasma Display Panel (hereinafter referred to as "PDP") displays an image including text or graphics by emitting phosphors by 147 nm ultraviolet rays generated during discharge of He + Xe or Ne + Xe inert mixed gas. . Such PDPs are not only thin and large in size, but also greatly improved in image quality due to recent technological developments. In particular, the three-electrode AC surface discharge type PDP has advantages of low voltage driving and long life because wall charges are accumulated on the surface during discharge and protect the electrodes from sputtering caused by the discharge.
도 1은 종래의 교류 면방전 PDP를 나타내는 사시도이다.1 is a perspective view showing a conventional AC surface discharge PDP.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.Referring to FIG. 1, a discharge cell of a three-electrode alternating surface discharge type PDP is formed on a scan / sustain electrode 12Y and a common sustain electrode 12Z formed on an upper substrate 10, and a lower substrate 18. An address electrode 20X is provided.
주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된방전공간에는 가스방전을 위한 불활성 가스가 주입된다.The upper dielectric layer 14 and the passivation layer 16 are stacked on the upper substrate 10 having the scan / sustain electrode 12Y and the common sustain electrode 12Z side by side. In the upper dielectric layer 14, wall charges generated during plasma discharge are accumulated. The protective layer 16 prevents damage to the upper dielectric layer 14 due to sputtering generated during plasma discharge and increases emission efficiency of secondary electrons. As the protective film 16, magnesium oxide (MgO) is usually used. The lower dielectric layer 22 and the partition wall 24 are formed on the lower substrate 18 on which the address electrode 20X is formed, and the phosphor 26 is coated on the surfaces of the lower dielectric layer 22 and the partition wall 24. The address electrode 20X is formed in the direction crossing the scan / sustain electrode 12Y and the common sustain electrode 12Z. The partition wall 24 is formed in parallel with the address electrode 20X to prevent ultraviolet rays and visible light generated by the discharge from leaking to the adjacent discharge cells. The phosphor 26 is excited by ultraviolet rays generated during plasma discharge to generate visible light of any one of red, green, and blue. An inert gas for gas discharge is injected into the discharge space provided between the upper and lower substrates 10 and 18 and the partition wall 24.
도 2를 참조하면, 종래의 교류 면방전형 PDP의 구동장치는 m×n 개의 방전셀들(1)이 주사/서스테인전극라인들(Y1 내지 Ym), 공통서스테인전극라인들(Z1 내지 Zm) 및 어드레스전극라인들(X1 내지 Xn)과 접속되게끔 매트릭스 형태로 배치된 PDP(30)와, 주사/서스테인전극라인들(Y1 내지 Ym)을 구동하기 위한 주사/서스테인 구동부(32)와, 공통서스테인전극라인들(Z1 내지 Zm)을 구동하기 위한 공통서스테인 구동부(34)와, 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)과 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)을 분할 구동하기 위한 제1 및 제2 어드레스 구동부(36A,36B)를 구비한다. 주사/서스테인 구동부(32)는 주사/서스테인전극라인들(Y1내지Ym)에 주사펄스와 서스테인펄스를 순차적으로 공급하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 공통서스테인 구동부(34)는 공통서스테인전극라인들(Z1 내지 Zm) 모두에 서스테인 펄스를 공급하게 된다. 제1 및 제2 어드레스 구동부(36A,36B)는 주사펄스에 동기되게끔 영상 데이터를 어드레스전극라인들(X1내지Xn)에 공급하게 된다. 제1 어드레스 구동부(36A)는 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)에 영상데이터를 공급하고 제2 어드레스 구동부(36B)는 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)에 영상데이터를 공급한다.Referring to FIG. 2, in the conventional AC surface-discharge type PDP driving apparatus, m × n discharge cells 1 include scan / sustain electrode lines Y1 to Ym, common sustain electrode lines Z1 to Zm, and A PDP 30 arranged in a matrix so as to be connected to the address electrode lines X1 to Xn, a scan / sustain driver 32 for driving the scan / sustain electrode lines Y1 to Ym, and a common sustain; The common sustain driver 34 for driving the electrode lines Z1 to Zm, the odd-numbered address electrode lines X1, X3, ..., Xn-3, Xn-1 and the even-numbered address electrode lines X2. First and second address drivers 36A and 36B for dividing and driving .X4, ..., Xn-2, Xn are provided. The scan / sustain driver 32 sequentially supplies scan pulses and sustain pulses to the scan / sustain electrode lines Y1 to Ym so that the discharge cells 1 are sequentially scanned line by line and m × n. The discharge in each of the four discharge cells 1 is continued. The common sustain driver 34 supplies a sustain pulse to all of the common sustain electrode lines Z1 to Zm. The first and second address drivers 36A and 36B supply image data to the address electrode lines X1 through Xn in synchronization with the scan pulse. The first address driver 36A supplies image data to the odd-numbered address electrode lines X1, X3, ..., Xn-3, Xn-1, and the second address driver 36B supplies the even-numbered address electrode lines ( Image data is supplied to X2, X4, ..., Xn-2, Xn).
이러한 3전극 교류 면방전형 PDP(30)는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다.The three-electrode AC surface discharge type PDP 30 is driven by being divided into a plurality of subfields, and gray scale display is performed by emitting light a number of times proportional to the weight of video data in each subfield period.
도 3은 종래기술에 따른 플라즈마 디스플레이 패널의 저전압 구동방법에서의 구동파형을 나타내는 도면이다.3 is a view illustrating a driving waveform in a low voltage driving method of a plasma display panel according to the related art.
도 3을 참조하면, 선택적 쓰기 방식에서의 제1 서브필드(SF1)의 리셋기간에서 주사/서스테인전극라인들(Y)에는 램프업파형의 리셋펄스(RP)에 이어서 램프다운 파형의 리셋펄스(-RP)가 순차적으로 공급된다. 이 램프다운의 리셋펄스(-RP)는 부극성 스캔기준전압(-Vw)까지 하강하지 않고, 부극성 스캔기준전압(-Vw) 보다는 △V만큼 높은 리셋다운전압(Vrd)까지 하강된다. 이때 실제 구동에 있어서 정극성 스캔기준전압(Vw)은 30V이고, 부극성 스캔기준전압(-Vw)은 -80V 정도로 설정된다. 또한 리셋기간에서의 램프다운 파형의 리셋펄스(-RP)가 하강완료되는 시점의 리셋다운전압(Vrd)은 부극성 스캔기준전압(-Vw)보다 15 ∼ 20V 정도 높은 -60 ∼ -65V 정도에서 설정된다.Referring to FIG. 3, in the reset period of the first subfield SF1 in the selective write method, the scan / sustain electrode lines Y have the reset pulse RP of the ramp-down waveform following the reset pulse RP of the ramp-up waveform ( -RP) are supplied sequentially. The reset pulse (-RP) of this ramp down does not fall to the negative scan reference voltage (-Vw) but falls to the reset down voltage (Vrd) higher by ΔV than the negative scan reference voltage (-Vw). At this time, the positive scan reference voltage Vw is set to 30V and the negative scan reference voltage -Vw is set to about -80V in actual driving. When the reset pulse (-RP) of the ramp-down waveform in the reset period is completed, the reset down voltage (Vrd) is about -60 to -65V, which is about 15 to 20V higher than the negative scan reference voltage (-Vw). Is set.
또한, 주사/서스테인전극라인들(Y)에서 리셋기간에 램프다운파형의 리셋펄스(-RP)와 어드레스기간에 상기 스캔전압을 가지는 선택적 쓰기 주사펄스(SWSP)가 공급될 때, 공통서스테인전극라인들(Z)에는 전압이 다른 정극성(+)의 제1 및 제2 주사직류전압(DCSC1,DCSC2)이 공급된다. 이때 주사/서스테인전극라인들(Y)에서 램프다운 파형의 리셋펄스(-RP)와 동시에 인가되는 유지전극라인들(Z)에서의 제1 주사직류전압(DCSC1)은 180V이고, 어드레스기간에 스캔전압을 가지는 선택적 쓰기 주사펄스(SWSP)와 동시에 인가되는 공통서스테인전극라인들(Z)에서의 제2 주사직류전압(DCSC2)은 150V가 된다. 이는 어드레스기간에 인가되는 공통서스테인전극라인들(Z)에서의 주사직류전압(DCSC2)은리셋기간의 리셋다운전압(Vrd)으로 인하여 그리 높게 인가되지 않아도 되기 때문이다.Further, when the reset pulse (-RP) of the ramp-down waveform and the selective write scan pulse (SWSP) having the scan voltage in the address period are supplied in the scan / sustain electrode lines (Y) during the reset period, the common sustain electrode line The first and second scan direct current voltages DCSC1 and DCSC2 of positive polarity (+) having different voltages are supplied to the field Z. At this time, the first scan DC voltage DCSC1 in the sustain electrode lines Z applied simultaneously with the reset pulse (-RP) of the ramp-down waveform in the scan / sustain electrode lines Y is 180V, and is scanned in the address period. The second scan DC voltage DCSC2 in the common sustain electrode lines Z applied simultaneously with the selective write scan pulse SWSP having the voltage becomes 150V. This is because the scan DC voltage DCSC2 in the common sustain electrode lines Z applied in the address period does not have to be applied so high due to the reset down voltage Vrd in the reset period.
또한 어드레스기간에는 유지전극라인들(Z)에 정극성의 주사직류전압(DCSC2)이 공급되는 동안에 주사/서스테인전극라인들(Y)과 어드레스전극라인들(X) 각각에 선택적 쓰기 주사펄스(SWSP)와 정극성(+)의 선택적 쓰기 데이터 펄스(SWDP)가 상호 동기되게끔 공급된다. 선택적 쓰기 서브필드(SW)의 어드레스 방전에 의해 켜진 셀에 대하여 서스테인 방전이 일어나도록 서스테인펄스(SUSPy,SUSPz)가 주사/서스테인전극라인들(Y)과 공통서스테인전극라인들(Z)에 교번적으로 공급된다. 그리고 제2 서브필드(SF2)의 종료시점에는 서스테인 방전이 소거되게 하는 소거펄스(EP)가 주사전극라인들(Y)에 공급된다. 이와 같은 방법으로 선택적 쓰기 방식에 따른 각 서브필드들이 구동되어 진다.In the address period, while the positive scan DC voltage DCSC2 is supplied to the sustain electrode lines Z, the selective write scan pulse SWSP is applied to each of the scan / sustain electrode lines Y and the address electrode lines X, respectively. And positive polarity (+) selective write data pulses (SWDP) are supplied to synchronize with each other. The sustain pulses SUSPy and SUSPz alternate with the scan / sustain electrode lines Y and the common sustain electrode lines Z so that sustain discharge occurs for the cells turned on by the address discharge in the selective write subfield SW. Is supplied. At the end of the second subfield SF2, an erase pulse EP is applied to the scan electrode lines Y to erase the sustain discharge. In this way, each subfield according to the selective writing method is driven.
선택적 쓰기 방식에서 스캔전압은 정극성 스캔기준전압(+Vw)과 부극성 스캔기준전압(-Vw) 안에서 구동된다. t1은 셋다운이 완료되는 시점을 나타내고 있으며, 스캔전압의 (-) 레벨보다는 △V 만큼 높은 리셋다운전압(Vrd)에서 전압강하가 멈춘다.In the selective write method, the scan voltage is driven within the positive scan reference voltage (+ Vw) and the negative scan reference voltage (-Vw). t1 indicates the time point at which the setdown is completed, and the voltage drop stops at the resetdown voltage Vrd higher by ΔV than the negative level of the scan voltage.
셋다운 파형의 리셋펄스(-RP)는 셋업 파형의 리셋펄스(RP)에 의해 과도하게 쌓인 어드레스전극(X)의 (+) 벽전압을 줄이는 역할을 한다. 따라서 셋다운 레벨이 부극성 스캔기준전압(-Vw) 까지 떨어지지 않고 부극성 스캔기준전압(-Vw)로부터 △V 만큼 높은 레벨에서 멈추게 하면 그 만큼 어드레스전극(X)에 (+) 벽전압을 더 남겨놓을 수 있게 되므로 이후 어드레싱(Addressing) 과정에서 데이터 전압을 낮출수 있는 효과가 발생한다. 또한 공통서스테인전극(Z)에서도 △V 만큼의 셋다운 영향이 발생하므로 어드레싱 기간동안 그 양을 보상하기 위해 제1 공통직류전압(DCSC1), 제2 공통직류전압(DCSC2)의 두 전압을 사용한다. 이 파형은 곧 데이터 저전압을 가능하게 하는 구동파형이다.The reset pulse (-RP) of the set down waveform serves to reduce the positive wall voltage of the address electrode (X) that is excessively accumulated by the reset pulse (RP) of the setup waveform. Therefore, if the set-down level does not drop to the negative scan reference voltage (-Vw) but stops at a level as high as ΔV from the negative scan reference voltage (-Vw), it leaves more positive wall voltage at the address electrode X by that much. As a result, the data voltage can be lowered in the addressing process. In addition, since a set-down effect of ΔV also occurs in the common sustain electrode Z, two voltages of the first common DC voltage DCSC1 and the second common DC voltage DCSC2 are used to compensate for the amount during the addressing period. This waveform is the driving waveform that enables data low voltage.
그러나, 셋다운 파형의 리셋펄스(-RP)는 온도 및 기타 노이즈 등에 약한 문제점을 가지고 있으며, 실제 주변환경이나 구동조건에 의해 기울기가 변할 수 있는 위험성이 있다. 이와 같이 셋다운 파형의 리셋펄스(-RP)의 기울기가 급한 쪽으로 변하게 되면 리셋기간의 남은 시간동안은 리셋다운전압(Vrd)을 유지하게 되는데, 이 경우 셀 내에 쌓여있던 벽전하를 잃을 수 있는 시간을 제공하므로 구동에 악영향을 줄 수 있는 문제점이 있게 된다.However, the reset pulse (-RP) of the set-down waveform has a weak problem such as temperature and other noise, and there is a risk that the slope may be changed by the actual surrounding environment or driving conditions. In this way, when the slope of the reset pulse (-RP) of the set-down waveform is changed to a sudden direction, the reset down voltage (Vrd) is maintained for the remaining time of the reset period. In this case, the time for losing the wall charge accumulated in the cell is lost. There is a problem that can adversely affect the driving.
따라서, 본 발명의 목적은 셋다운 전압을 정확히 검출함과 아울러 어드레스 동작을 진행시켜 안정된 저전압 데이터 구동전압을 가지도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method and apparatus for driving a plasma display panel which accurately detects a setdown voltage and proceeds an address operation to have a stable low voltage data driving voltage.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.1 is a perspective view showing a discharge cell structure of a conventional three-electrode AC surface discharge type plasma display panel.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 전극 배치 및 그 구동장치.FIG. 2 is a diagram illustrating an electrode arrangement and driving device of the plasma display panel shown in FIG.
도 3은 종래기술에 따른 플라즈마 디스플레이 패널의 저전압 구동방법에서의 구동파형을 나타내는 도면.3 is a view showing a driving waveform in the low voltage driving method of the plasma display panel according to the prior art.
도 4는 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에서의 구동파형을 나타낸 도면.4 is a view showing a driving waveform in the method for driving a plasma display panel according to the present invention;
도 5는 도 4에서 설명한 리셋기간의 리셋다운전압까지 하강시 어드레싱 동작을 수행하는 플라즈마 디스플레이 패널의 구동방법을 블럭 다이어 그램으로 나타낸 도면.FIG. 5 is a block diagram illustrating a method of driving a plasma display panel that performs an addressing operation when the voltage falls to the reset down voltage of the reset period described in FIG.
도 6은 도 5에서의 플로우 차트에 따른 PDP의 구동방법을 수행하기 위한 구동회로를 나타낸 도면.FIG. 6 is a diagram illustrating a driving circuit for performing a method of driving a PDP according to the flowchart of FIG. 5.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
10 : 상부기판 11 : 방전셀10: upper substrate 11: discharge cell
12Y : 주사공통서스테인전극 12Z : 공통서스테인전극12Y: Scan common sustain electrode 12Z: Common sustain electrode
14 : 상부유전층 16 : 보호막14 upper dielectric layer 16 protective film
18 : 하부기판 20X : 어드레스전극18: lower substrate 20X: address electrode
22 : 하부유전층 24 : 격벽22: lower dielectric layer 24: partition wall
26 : 형광체 30 : PDP26 phosphor 30 PDP
40 : 서스테인 구동부 42 : 셋다운 신호 발생부40: sustain driver 42: set down signal generator
44 : 셋다운 전압 비교 검출부 46 : 스캔 구동부44: set down voltage comparison detection section 46: scan driver
상기 목적들을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 한 필드 내에 다수의 서브필드를 포함하며 방전을 일으키기 위한 제1 및 제2 서스테인전극 및 어드레스전극을 구비한 플라즈마 디스플레이 패널의구동방법에 있어서, 리셋기간의 셋다운시 리셋펄스가 어드레스기간의 부극성 스캔전압보다 소정 전압(△V) 높은 기준전압을 설정하는 단계와, 상기 셋다운시 램프다운파형 리셋펄스 전압이 기준전압이 되는 시점부터 어드레스 방전을 수행하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above objects, the driving method of the plasma display panel according to the present invention includes a plurality of subfields in one field and drives the plasma display panel having first and second sustain electrodes and address electrodes for generating a discharge. A method comprising: setting a reference voltage at which the reset pulse is set to a predetermined voltage (ΔV) higher than the negative scan voltage of the address period when the reset period is set, and when the ramp-down waveform reset pulse voltage becomes the reference voltage at the set down time; And performing an address discharge.
본 발명에서의 리셋펄스 전압이 기준전압이 되는 시점부터 어드레스 방전을 수행하는 단계는 리셋기간의 셋다운시 제1 서스테인전극의 셋다운 전압레벨을 검출하는 단계와, 상기 검출된 셋다운 전압이 상기 기준전압과 비교되는 단계와, 상기 비교에 따른 스캔구동 제어신호를 출력하는 단계와, 상기 출력된 스캔구동 제어신호에 의해 어드레스 동작을 실행하는 단계를 포함하는 것을 특징으로 한다.In the present invention, performing the address discharge from the time when the reset pulse voltage becomes the reference voltage includes detecting the setdown voltage level of the first sustain electrode during the setdown of the reset period, and the detected setdown voltage is equal to the reference voltage. And a step of comparing, outputting a scan driving control signal according to the comparison, and executing an address operation based on the output scan driving control signal.
본 발명에 따른 플라즈마 디스플레이 패널의 구동장치는 방전을 일으키기 위한 제1 및 제2 서스테인전극들과 어드레스 전극의 교차부에 형성된 화소셀들이 매트릭스 형태로 배열되어진 플라즈마 디스플레이 패널과, 상기 리셋기간의 셋다운시 제1 서스테인전극에 리셋다운 펄스를 공급하기 위한 셋다운 신호 발생부와, 상기 셋다운 신호 발생부로부터 상기 리셋다운 펄스의 전압을 검출하고 미리 설정된 기준전압과 비교하여 스캔구동 제어신호를 인가하는 셋다운 전압 비교 검출부와, 상기 셋다운 전압 비교 검출부로부터의 제어신호에 의해 어드레스 방전을 수행하도록 하는 스캔 구동부를 구비하는 것을 특징으로 한다.A driving apparatus of a plasma display panel according to the present invention is a plasma display panel in which pixel cells formed at intersections of first and second sustain electrodes and an address electrode for generating a discharge are arranged in a matrix form, and at the time of set down of the reset period. A set down signal generator for supplying a reset down pulse to a first sustain electrode and a set down voltage for detecting a voltage of the reset down pulse from the set down signal generator and applying a scan driving control signal to a preset reference voltage. And a scan driver for performing address discharge according to a control signal from the setdown voltage comparison detector.
본 발명에서의 셋다운 신호 발생부는 리셋펄스의 셋다운 신호를 입력시키는 셋다운 입력부와, 상기 셋다운 입력부와 스캔기준전압원 사이에 접속되어 스위치 작용을 하는 스위치 소자와, 상기 스위치 소자에 병렬접속되어 상기 리셋펄스의 셋다운시 기울기를 제어하는 제1 저항소자와, 상기 제1 저항소자에 직렬접속되어 상기 제1 저항소자와 더불어 공진회로를 형성하여 공진파형을 생성하게 하는 캐패시터를 구비하는 것을 특징으로 한다.The setdown signal generator according to the present invention includes a setdown input unit for inputting a setdown signal of a reset pulse, a switch element connected between the setdown input unit and a scan reference voltage source for a switch function, and connected in parallel with the switch element to perform the reset pulse. And a capacitor which is connected in series with the first resistance element and forms a resonance circuit together with the first resistance element to generate a resonance waveform during set down.
본 발명에서의 셋다운 전압 비교 검출부는 셋다운 신호 발생부와 스캔 구동부 사이에 형성된 제2 저항과; 상기 제2 저항에 병렬 접속되어 제2 저항을 거친 전압을 배분하도록 하는 제3 및 제4 저항과; 제3 저항과 제4 저항 사이에 접속되어 상기 제2 저항에 거친 전압을 유지하도록 하는 제너 다이오드와; 외부 전압원과 부극성 스캔전압원 사이에 직렬 접속되어 외부 전압을 일정 배율로 배분되게 하는 제5 및 제6 저항과; 상기 제3 및 제4 저항 사이의 제1 노드와 제5 및 제6 저항 사이의 제2 노드 사이로부터 도출되어 제1 및 제2 노드에 걸린 전압을 비교하여 비교 신호를 출력하도록 하는 비교기를 구비하는 것을 특징으로 한다.The setdown voltage comparison detector according to the present invention includes a second resistor formed between the setdown signal generator and the scan driver; Third and fourth resistors connected in parallel to the second resistor to distribute the voltage across the second resistor; A zener diode connected between a third resistor and a fourth resistor to maintain a rough voltage on the second resistor; Fifth and sixth resistors connected in series between the external voltage source and the negative scan voltage source to distribute the external voltage at a constant magnification; And a comparator configured to compare a voltage applied to the first and second nodes derived from a first node between the third and fourth resistors and a second node between the fifth and sixth resistors to output a comparison signal. It is characterized by.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will become apparent from the description of the embodiments with reference to the accompanying drawings.
이하, 도 4 내지 도 6을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 4 to 6.
도 4는 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에서의 구동파형을 나타낸 것으로서, 리셋기간 및 어드레스기간에 주사/서스테인전극라인(Y)에 인가되는 파형을 나타내는 도면이다.4 shows driving waveforms in the plasma display panel driving method according to the present invention, and shows waveforms applied to the scan / sustain electrode lines Y during the reset period and the address period.
도 4를 참조하면, 선택적 쓰기 방식에서의 서브필드(SF)의 리셋기간에서 주사/서스테인전극라인들(Y)에는 램프업파형의 리셋펄스(RP)에 이어서 램프다운 파형의 리셋펄스(-RP)가 순차적으로 공급된다. 이 램프다운의 리셋펄스(-RP)는 부극성 스캔기준전압(-Vw)까지 하강하지 않고, 부극성 스캔기준전압(-Vw) 보다는 △V 만큼 높은 리셋다운전압(Vrd)까지 하강된다. 이로써 △V 만큼의 어드레스 전극(X)의 (+)벽전압이 덜 소멸되고, 이 벽전하량은 다음에 이어지는 어드레스 방전에서 낮은 데이터 전압으로 방전이 가능하게 해준다. 이후 리셋다운전압(Vrd) 까지 리셋펄스가 하강되면, 바로 어드레싱 동작을 수행하게 된다.Referring to FIG. 4, in the reset period of the subfield SF in the selective write method, the scan / sustain electrode lines Y have the reset pulse RP of the ramp-up waveform followed by the reset pulse of the ramp-down waveform (-RP). ) Are supplied sequentially. The reset pulse (-RP) of this ramp down does not fall to the negative scan reference voltage (-Vw), but rather to the reset down voltage (Vrd) higher by ΔV than the negative scan reference voltage (-Vw). As a result, the positive wall voltage of the address electrode X by? V is less extinguished, and this wall charge amount makes it possible to discharge to a lower data voltage in the subsequent address discharge. After the reset pulse drops to the reset down voltage Vrd, the addressing operation is performed immediately.
예를 들어, 리셋기간까지 정상동작으로 리셋펄스가 I)와 같이 리셋다운전압(Vrd)까지 하강하면, 어드레스기간에 스캔전압을 가지는 선택적 쓰기 주사펄스(SWSP)가 인가되어 어드레스 방전을 수행하게 된다. 그러나, 외부 온도나 구동조건에 의해 리셋펄스가 II)와 같이 기울기가 급하게 되어 리셋기간 종료시점보다 빨리 리셋다운전압(Vrd)까지 하강하면, 종래기술에서 리셋기간 동안 리셋다운전압(Vrd)을 유지하는 것이 아니라 바로 그 시점부터 스캔전압을 가지는 선택적 쓰기 주사펄스(SWSP)를 인가하여 어드레스 방전을 수행하도록 한다. 이 때 인가되는 주사펄스(SWSP)의 스캔 전압은 +Vw ∼ -Vw까지의 전압이다.For example, when the reset pulse falls to the reset down voltage Vrd as I) in the normal operation until the reset period, the selective write scan pulse SWSP having the scan voltage is applied in the address period to perform the address discharge. . However, if the reset pulse becomes steep like the II) due to an external temperature or a driving condition and drops to the reset down voltage Vrd earlier than the end of the reset period, the reset down voltage Vrd is maintained during the reset period in the prior art. Instead, a selective write scan pulse (SWSP) having a scan voltage is applied from this point of time to perform address discharge. The scan voltage of the scanning pulse SWSP applied at this time is a voltage from + Vw to -Vw.
도 5는 도 4에서 설명한 리셋기간의 리셋다운전압까지 하강시 어드레싱 동작을 수행하는 플라즈마 디스플레이 패널의 구동방법을 블럭 다이어 그램으로 나타낸 것이다.FIG. 5 is a block diagram illustrating a method of driving a plasma display panel that performs an addressing operation when the voltage falls to the reset down voltage of the reset period described with reference to FIG. 4.
도 5를 참조하면, 플라즈마 디스플레이 패널의 구동방법은 먼저 비교기에 의해 비교될 기준전압 레벨값을 설정한다.(S32) 기준전압은 보통 리셋기간의 리셋다운전압(Vrd)에 해당하는 전압으로서 즉, 도 4의 구동파형에서 △V를 검출할 수 있는 전압값이다. 또한 상기 전압치 이하일 경우 바로 어드레싱 동작을 수행하도록 하는 신호를 출력하기 위한 값이다.Referring to FIG. 5, a method of driving a plasma display panel first sets a reference voltage level value to be compared by a comparator (S32). The reference voltage is a voltage corresponding to a reset down voltage Vrd of a normal reset period. It is a voltage value at which? V can be detected in the driving waveform of FIG. Also, when the voltage is less than the voltage value, the signal outputs a signal for performing an addressing operation.
다음으로 리셋기간에서 램프다운파형 리셋펄스(-RP)의 셋다운 전압레벨을 검출한다.(S34) 셋다운 전압레벨이 검출되면, 미리 설정된 기준전압과 비교하기 위해 셋다운 전압을 비교기에 입력한다.(S36)Next, during the reset period, the setdown voltage level of the ramp-down waveform reset pulse (-RP) is detected. (S34) When the setdown voltage level is detected, the setdown voltage is input to the comparator to be compared with a preset reference voltage. )
비교기에 의해 기준전압이 셋다운 전압보다 큰 값을 갖는지를 비교한다.(S38) 여기서 기준전압이 셋다운 전압보다 큰 경우는 램프다운파형 리셋펄스(-RP)가 리셋다운전압(Vrd)까지 하강했다는 것을 의미하며, 비교기를 통해 신호가 "로우(LOW)"에서 "하이(HIGH)"로 출력이 바뀌거나, "하이(HIGH)"에서 "로우(LOW)"로 출력이 바뀌게 된다. 또한 기준전압이 셋다운 전압보다 작을 경우는 램프다운파형 리셋펄스(-RP)가 리셋다운전압(Vrd)까지 도달하지 않은 것을 의미하므로, 다시 셋다운 전압레벨을 검출하는 단계를 되돌아 가게 된다.Comparing whether the reference voltage has a value greater than the setdown voltage is compared (S38). If the reference voltage is greater than the setdown voltage, it is determined that the ramp-down waveform reset pulse (-RP) has dropped to the resetdown voltage (Vrd). The comparator outputs a signal from "low" to "high" or from "high" to "low". In addition, when the reference voltage is smaller than the set down voltage, it means that the ramp down waveform reset pulse (-RP) has not reached the reset down voltage (Vrd), and thus, the step of detecting the set down voltage level is returned.
비교기에 의해 신호 출력이 바뀌게 되면, 바뀐 신호에 의해 어드레싱 동작을 수행하게 된다.(S40) 이는 셋다운 전압이 기준전압보다 낮아지게 되어 비교기의 출력이 로우 또는 하이에서 하이 또는 로우로 바뀌게 되면, 이러한 바뀐 신호가 스캔구동부에 인가되어 어드레싱 동작을 수행하도록 한다.When the signal output is changed by the comparator, the addressing operation is performed by the changed signal (S40). When the set-down voltage becomes lower than the reference voltage and the output of the comparator is changed from low or high to high or low, the changed signal is changed. The signal is applied to the scan driver to perform the addressing operation.
도 6은 도 5에서의 플로우 차트에 따른 PDP의 구동방법을 수행하기 위한 구동회로를 나타낸 것이다.FIG. 6 illustrates a driving circuit for performing a method of driving a PDP according to the flowchart of FIG. 5.
도 6을 참조하면, 본 발명에서의 구동회로는 서스테인 구동부(40), 셋다운 신호 발생부(42), 셋다운 전압 비교 검출부(44) 및 스캔 구동부(46)를 구비한다.Referring to FIG. 6, the driving circuit according to the present invention includes a sustain driver 40, a setdown signal generator 42, a setdown voltage comparison detector 44, and a scan driver 46.
서스테인 구동부(40)는 서스테인기간에 주사/서스테인전극라인(Y)과 공통서스테인전극라인(Z)에 서스테인 전압(Vs)을 공급하여 각 전극라인들 간에 서스테인 방전이 일어나도록 하는 역할을 한다.The sustain driver 40 supplies a sustain voltage Vs to the scan / sustain electrode line Y and the common sustain electrode line Z during the sustain period so that sustain discharge occurs between the respective electrode lines.
셋다운 신호 발생부(42)는 리셋기간의 셋다운시 리셋다운펄스(-RP)를 인가하도록 하는 역할을 하며, 부극성 스캔 기준전압(-Vw)과 패널 사이에 형성되는 제1 스위치 소자(Q1)와, 셋다운 신호 입력부와 패널 사이에 제1 스위치 소자(Q1)와 병렬되도록 형성되는 저항(Rd) 및 캐패시터(Cd)를 구비한다. 이들의 동작을 살펴보면, 셋다운 신호가 입력되면, 제1 스위치 소자(Q1)가 턴온된다. 제1 스위치 소자(Q1)가 턴온되면, 부극성 스캔기준전압(-Vw)이 패널에 인가되어 주사/서스테인전극라인(Y)을 통해 리셋펄스에 걸린 전압을 리셋다운전압(Vrd)까지 강하시키게 된다.The set down signal generator 42 serves to apply the reset down pulse (-RP) during the set down of the reset period, and is formed between the negative scan reference voltage (-Vw) and the panel. And a resistor Rd and a capacitor Cd formed in parallel with the first switch element Q1 between the setdown signal input unit and the panel. Referring to these operations, when the setdown signal is input, the first switch element Q1 is turned on. When the first switch element Q1 is turned on, a negative scan reference voltage (-Vw) is applied to the panel to lower the voltage applied to the reset pulse to the reset down voltage Vrd through the scan / sustain electrode line Y. do.
셋다운 전압 비교 검출부(44)는 셋다운 신호 발생부(42)와 스캔 구동부(46) 사이에 접속되게 형성되며, 비교기(48), 제너다이오드(ZD), 5개의 저항(R1,R2,R3,R4,R5)으로 구성된다.The setdown voltage comparison detector 44 is formed to be connected between the setdown signal generator 42 and the scan driver 46, the comparator 48, the zener diode ZD, and five resistors R1, R2, R3, and R4. , R5).
이들의 구성을 살펴보면, 셋다운 신호 발생부(42)와 스캔 구동부(46) 사이에 형성된 제1 저항(R1)과, 제1 저항(R1)에 병렬 접속되어 제1 저항(R1)을 거친 전압을 배분하도록 하는 제2 및 제3 저항(R2,R3)과, 제1 저항(R1)과 제3 저항(R3) 사이에 접속되어 일정 전압을 유지하도록 하는 제너 다이오드(ZD)와, 외부 전압원(Vcc)과 부극성 스캔전압원(-Vw) 사이에 직렬 접속되어 외부 전압(Vcc)을 일정 배율로 배분되게 하는 제4 및 제5 저항(R4,R5)과, 제2 및 제3 저항(R2,R3) 사이의 제1 노드(N1)와 제4 및 제5 저항(R4,R5) 사이의 제2 노드(N2) 사이에 접속되어 상기 제1 및 제2 노드(N1,N2)로부터의 기준전압(Vr)과 셋다운전압(Vd)을 비교하여 비교 신호를 출력하도록 하는 비교기(48)를 구비한다.Looking at these configurations, the first resistor R1 formed between the set down signal generator 42 and the scan driver 46 and the first resistor R1 are connected in parallel to each other. A second and third resistors R2 and R3 for distribution, a Zener diode ZD connected between the first resistor R1 and a third resistor R3 to maintain a constant voltage, and an external voltage source Vcc ) And the fourth and fifth resistors R4 and R5 connected in series between the negative scan voltage source (-Vw) and the external voltage Vcc at a predetermined magnification, and the second and third resistors R2 and R3. Is connected between the first node N1 between the first node N1 and the second node N2 between the fourth and fifth resistors R4 and R5, and the reference voltage from the first and second nodes N1 and N2 Comparator 48 for outputting a comparison signal by comparing Vr) and the set-down voltage (Vd).
스캔 구동부(46)는 셋다운 전압 비교 검출부(44)에 접속되고, 셋다운 전압비교 검출부(44)의 비교기(48)로부터 출력된 신호에 의해 어드레스기간에 주사/서스테인전극라인(Y)에 스캔펄스를 인가하도록 하는 역할을 한다.The scan driver 46 is connected to the setdown voltage comparison detection section 44, and applies a scan pulse to the scan / sustain electrode line Y in the address period by a signal output from the comparator 48 of the setdown voltage comparison detection section 44. It is responsible for the authorization.
상기의 구성을 통하여 동작을 설명하면, 먼저 비교기(48)에 사용되는 기준전압(Vr)은 외부 전압원(Vcc)를 제4 및 제5 저항(R4,R5)로 나누어 입력된다. 일반적으로 비교기(48)에 사용될 수 있는 외부 전압원(Vcc)는 약 15V 이다. 여기서, 이 전압은 PDP에서 스위치 소자의 게이트 구동을 위해서 이미 설계되어 있는 전압이므로 쉽게 이용할 수 있다. 하지만, 본 발명에서 저전압 구동을 위해 검출되는 셋다운 파형의 전압레벨은 약 40V 이하의 전압으로 사용되고 있으며, 특히 25 내지 30V 정도가 최적이라는 실험 결과가 있다. 따라서, 검출해야 하는 전압 레벨은 사용하고자 하는 외부 전압원(Vcc)보다 높게 되므로 직접 그 신호를 비교기(48)에 입력시킬 수는 없다.Referring to the operation through the above configuration, first, the reference voltage Vr used in the comparator 48 is input by dividing the external voltage source Vcc into fourth and fifth resistors R4 and R5. In general, an external voltage source Vcc that can be used in the comparator 48 is about 15V. Here, this voltage can be easily used since it is a voltage already designed for gate driving of the switch element in the PDP. However, in the present invention, the voltage level of the set-down waveform detected for the low voltage driving is used as a voltage of about 40V or less, and there is an experimental result that about 25 to 30V is optimal. Therefore, since the voltage level to be detected is higher than the external voltage source Vcc to be used, the signal cannot be directly input to the comparator 48.
셋다운 전압은 제1 저항(R1)과 제너 다이오드(ZD)를 통해 검출된다. 제1 저항(R1)의 제3 노드(N3)는 직접 패널에 공급되는 전압 노드이므로 수 백 볼트의 리셋 피크전압과 서스테인전압 등이 걸린다. 제1 저항(R1)의 제4 노드(N4)는 셋다운 기간을 제외하고 45V를 갖게 되고, 제너다이오드(ZD)에 의해 45V 전압을 유지하게 된다. 이 45V 전압은 제2 및 제3 저항(R2,R3)를 통해 분배되는 데, 이 때 제2 저항(R2) : 제3 저항(R3) = 2:1의 비로 설정된다.The setdown voltage is detected through the first resistor R1 and the zener diode ZD. Since the third node N3 of the first resistor R1 is a voltage node directly supplied to the panel, a reset peak voltage of several hundred volts and a sustain voltage are applied. The fourth node N4 of the first resistor R1 has 45V except for the set-down period, and maintains the 45V voltage by the zener diode ZD. The 45V voltage is distributed through the second and third resistors R2 and R3, wherein the ratio of the second resistor R2 to the third resistor R3 = 2: 1 is set.
즉, 제2 저항(R2) = 100㏀, 제3 저항(R3) = 50㏀으로 설정되면, 셋다운 과정에서 제1 저항(R1)의 제3 노드(N3)가 45V일 때 비교기 입력전압(Vd)는 15V가 되고, 이후는 외부 전압(Vcc ; 15V) 이하가 되므로 결국 45V 이하의 전압 레벨을 15V 전원을 사용하는 비교기(48)로 검출할 수 있다. 30V 전압을 별도의 추가 전압원없이 검출할 수 있는 효과를 얻을 수 있게 된다. 또한, 제1 스위치 소자(Q1)의 소스 단자는 부극성 스캔전압원(-Vw)이고, 비교기(48)의 그라운드 단자도 부극성 스캔전압원(-Vw)으로 동일하게 연결할 수 있다.That is, when the second resistor R2 = 100 mA and the third resistor R3 = 50 mA, the comparator input voltage Vd when the third node N3 of the first resistor R1 is 45 V during the set-down process. ) Becomes 15V and subsequently becomes an external voltage (Vcc; 15V) or less, so that a voltage level of 45V or less can be detected by the comparator 48 using a 15V power supply. The 30V voltage can be detected without an additional voltage source. In addition, the source terminal of the first switch element Q1 is a negative scan voltage source (-Vw), and the ground terminal of the comparator 48 may be connected to the negative scan voltage source (-Vw) in the same manner.
이러한 방법으로 비교기(48)에 입력되는 다운전압(Vd)는 0<Vd<45V 동작 범위를 갖게 되고, 실제 검출되는 전압은 기준전압(Vr)에 의해 비교된다. 즉, 검출하고자 하는 전압레벨이 30V라면, 기준전압(Vr)을 10V로 설정한다. 제1 저항(R1) 제3 노드가 45V 이하가 되면서부터 다운전압(Vd)은 15V부터 하강하고 제1 저항(R1) 제3 노드가 목적하는 30V 이하가 되면 다운전압(Vd)은 10V 이하가 되므로 이 때 비교기(48)를 통해서 출력되는 신호가 로우 또는 하이에서 하이 또는 로우로 출력이 바뀌어 이후 스캔 구동부(46)에 의해 어드레싱 동작을 진행하게 된다.In this way, the down voltage Vd input to the comparator 48 has an operating range of 0 <Vd <45V, and the actual detected voltage is compared by the reference voltage Vr. That is, if the voltage level to be detected is 30V, the reference voltage Vr is set to 10V. When the third node of the first resistor R1 is 45V or less, the down voltage Vd drops from 15V, and when the first node of the first resistor R1 is 30V or less, the down voltage Vd is 10V or less. In this case, the signal output through the comparator 48 is changed from low or high to high or low, and then the addressing operation is performed by the scan driver 46.
이와 같이 셋다운 전압 비교 검출부(44)에 의해서 부극성 스캔전압(-Vw)보다 △V 높은 리셋다운전압(Vrd)까지 리셋펄스가 강하되면, 바로 어드레싱 동작을 수행하게 된다.As described above, when the reset pulse drops to the reset down voltage Vrd higher than ΔV higher than the negative scan voltage −Vw by the setdown voltage comparison detector 44, the addressing operation is performed immediately.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 저전압 구동을 위한 셋다운 전압 검출회로에 있어 별도의 추가전원없이 기존의 전압원을 사용해서 효과적으로 회로를 설계하고 동작시킬 수 있게 된다. 또한 셋다운 레벨을 검출한 후 어드레싱 동작을 진행시킬 수 있으므로 오방전 현상을 방지할 수 있게 된다.As described above, the driving method of the plasma display panel according to the present invention can effectively design and operate a circuit using an existing voltage source without a separate additional power source in the set-down voltage detection circuit for low voltage driving. In addition, since the addressing operation can be performed after the setdown level is detected, an error discharge phenomenon can be prevented.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
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