KR20020055167A - 셀블록상의 더미 비트라인 구조 - Google Patents
셀블록상의 더미 비트라인 구조 Download PDFInfo
- Publication number
- KR20020055167A KR20020055167A KR1020000084530A KR20000084530A KR20020055167A KR 20020055167 A KR20020055167 A KR 20020055167A KR 1020000084530 A KR1020000084530 A KR 1020000084530A KR 20000084530 A KR20000084530 A KR 20000084530A KR 20020055167 A KR20020055167 A KR 20020055167A
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- cell block
- dummy
- dummy bit
- width
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체장치의 셀블록상의 더미 비트라인 구조에 있어서, 셀블록 가장자리에 형성된 한쌍의 더미 비트라인의 양쪽 끝부분이 연결되고, 상기 더미 비트라인 사이에 비트라인 브릿지가 형성된 것을 특징으로 한다. 셀 블록의 가장자리에 형성되는 더미 비트라인을 양쪽 끝부분 모두를 묶음으로써 한쪽 부분만 묶으면서 나타났던 더미 비트라인의 쓰러지는 현상을 방지할 수 있게 된다.
Description
본 발명은 셀 블록 가장자리에 형성되는 더미 비트라인의 구조에 관한 것이다.
종래의 기술은 도1에 나타낸 바와 같이 셀 블록(1)의 가장자리에 더미 비트라인(2)을 한쪽 끝부분만 묶는 방식을 사용하므로 진보된 기술을 사용하는 소자에서는 묶지 않고 오픈된 쪽에서 더미 비트라인이 옆으로 쓰러지는 문제 등이 발생하게 되었다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 셀 블록의 가장자리에 형성되는 더미 비트라인을 양쪽 끝부분 모두를 묶음으로써 한쪽 부분만 묶으면서 나타났던 더미 비트라인의 쓰러지는 현상을 방지할 수 있도록 하는 더미 비트라인구조를 제공하는데 목적이 있다.
도1은 종래의 셀블록상의 더미 비트라인 구조를 나타낸 평면도.
도2는 본 발명에 의한 더미 비트라인을 형성하기 위한 ISO배열을 나타낸 평면도.
도3은 본 발명의 일실시예에 의한 더미 비트라인구조를 나타낸 평면도.
도4는 본 발명의 다른 실시예에 의한 더미 비트라인구조를 나타낸 평면도.
도5는 본 발명의 또다른 실시예에 의한 더미 비트라인구조를 나타낸 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 셀블록 2 : 더미 비트라인
3 : 더미 비트라인을 위한 더미ISO 4 : 첫번째 컬럼어드레스
5 : 비트라인 브릿지
6 : 더미 비트라인을 위한 더미 필드산화막
상기 목적을 달성하기 위한 본 발명은, 반도체장치의 셀블록상의 더미 비트라인 구조에 있어서, 셀블록 가장자리에 형성된 한쌍의 더미 비트라인의 양쪽 끝부분이 연결되고, 상기 더미 비트라인 사이에 비트라인 브릿지가 형성된 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 1컬럼의 더미 비트라인을 형성하기 위한 I-형태의 ISO의 배열을 나타낸 평면도이다. 도1을 참조하면, 셀 블록내에 더미ISO(3)와 더미 필드산화막(6)이 소정패턴으로 형성되며, 셀 블록의 가장자리에 더미ISO가 쌍을 이루어 형성된다. 셀 블록의 가장자리에는 1컬럼에 해당하는 만큼의 더미ISO를 형성한다.
도3은 셀블록내의 ISO위에 비트라인이 배열되고 셀블록의 가장자리에는 셀블록내의 비트라인을 보호하기 위한 1컬럼의 더미비트라인(2)이 더미 필드산화막 및 더미ISO 위에 형성된 것을 나타낸 평면도이다. 셀블록의 가장자리에 형성된 더미비트라인(3)은 양쪽 끝을 묶어서 셀블록 내부에 있는 비트라인을 보호한다. 또한, 더미비트라인은 더미 필드산화막위에 형성함으로써 셀 효율(cell efficiency)을 높인다. 또한, 더미 필드산화막위에 형성되는 더미 비트라인은 비트라인 콘택을 형성하지 않아 콘택 형성에 따른 필드채널을 막는다. 그러나 더미 ISO위에 형성되는 더미 비트라인은 비트라인 콘택을 형성하여 비트라인 공정시 안정적으로 형성되도록 한다.
도3의 구조에서는 더미 비트라인의 폭과 셀블록 내부의 비트라인의 폭을 동일하게 하였으며, 더미비트라인의 피치와 셀블록 내부의 비트라인의 피치도 동일하게 하였다. 그러나 더미비트라인의 피치와 셀블록 내부의 비트라인의 피치를 다르게 형성할 수도 있다. 상기 더미 비트라인 옆에 리던던시 비트라인을 형성할 수도있다. 또한, 1컬럼의 더미 비트라인 중에서 하나는 더미필드산화막위에, 다른 하나는 더미ISO위에 형성할 수 있다.
도3에 있어서, 더미 비트라인 사이에는 비트라인 브릿지(5)를 형성하였다. 비트라인 브릿지는 한 개 이상 형성할 수 있으며, 셀 블록 양쪽에 동일한 수도 형성하거나 다르게 형성할 수 있다. 또한, 비트라인 브릿지간의 간격은 일정하게 형성할 수도 있고, 일정하지 않게 형성할 수도 있다. 첫번째 컬럼어드레스(4)가 더미 비트라인(3)이 묶여 있는 증폭단자에 연결되도록 하며, 더미 비트라인의 폭을 셀블록 내부에 있는 비트라인의 폭과 동일하게 형성한다. 상기 더미비트라인을 셀블록 바깥쪽까지 연장하여 형성하는 것도 가능하다.
도4는 도3과 동일한 구조로서, 셀 블록 가장자리에 위치한 묶여 있는 더미 비트라인의 바깥쪽 비트라인의 폭을 셀 블록 내부의 비트라인의 폭보다 크게 형성한 것을 나타낸 것이다.
도5도 도3의 구조와 동일한 구조로서, 셀 블록 가장자리에 위치한 묶여 있는 더미 비트라인의 안쪽 비트라인의 폭을 셀 블록 내부의 비트라인의 폭보다 크게 형성한 것을 나타낸 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 셀 블록 가장자리에 형성되는 더미 비트라인의 양쪽 끝부분을 묶음으로써 더미 비트라인의 한쪽만 묶었을때 나타나는 더미 비트라인의 쓰러지는 현상을 방지할 수 있다.
Claims (10)
- 반도체장치의 셀블록상의 더미 비트라인 구조에 있어서,셀블록 가장자리에 형성된 한쌍의 더미 비트라인의 양쪽 끝부분이 연결되고, 상기 더미 비트라인 사이에 비트라인 브릿지가 형성된 것을 특징으로 하는 셀블록상의 더미 비트라인 구조.
- 제1항에 있어서,상기 셀블록 가장자리에 위치하는 1컬럼의 더미 비트라인중 하나는 더미 필드산화막위에 위치하고 다른 하나는 더미 ISO위에 위치하는 것을 특징으로 하는 셀블록상의 더미 비트라인 구조.
- 제2항에 있어서,상기 더미ISO는 셀블록 가장자리의 1컬럼에 해당하는 만큼 형성된 것을 특징으로 하는 셀블록상의 더미 비트라인 구조.
- 제1항에 있어서,상기 더미 비트라인의 폭이 셀블록 내부에 형성된 비트라인의 폭과 동일한 것을 특징으로 하는 셀블록상의 더미 비트라인 구조.
- 제1항에 있어서,상기 더미 비트라인의 폭이 셀블록 내부에 형성된 비트라인의 폭과 다른 것을 특징으로 하는 셀블록상의 더미 비트라인 구조.
- 제1항에 있어서,상기 한쌍의 더미 비트라인중 셀블록의 외부쪽의 더미 비트라인의 폭이 더 큰 것을 특징으로 하는 셀블록상의 더미 비트라인 구조.
- 제1항에 있어서,상기 한쌍의 더미 비트라인중 셀블록 내부쪽의 더미 비트라인의 폭이 더 큰 것을 특징으로 하는 셀블록상의 더미 비트라인 구조.
- 제1항에 있어서,상기 비트라인 브릿지는 한 개 이상 형성된 것을 특징으로 하는 셀블록상의 더미 비트라인 구조.
- 제1항에 있어서,상기 비트라인 브릿지의 간격이 일정하거나 일정하지 않은 것을 특징으로 하는 셀블록상의 더미 비트라인 구조.
- 제1항에 있어서,상기 비트라인 브릿지이 셀블록 양쪽에 위치한 더미 비트라인 사이에 각각 동일하거나 다른 수로 형성된 것을 특징으로 하는 셀블록상의 더미 비트라인 구조.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000084530A KR100679940B1 (ko) | 2000-12-28 | 2000-12-28 | 셀블록상의 더미 비트라인 구조 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000084530A KR100679940B1 (ko) | 2000-12-28 | 2000-12-28 | 셀블록상의 더미 비트라인 구조 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020055167A true KR20020055167A (ko) | 2002-07-08 |
KR100679940B1 KR100679940B1 (ko) | 2007-02-08 |
Family
ID=27687921
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020000084530A KR100679940B1 (ko) | 2000-12-28 | 2000-12-28 | 셀블록상의 더미 비트라인 구조 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100679940B1 (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100744659B1 (ko) * | 2006-05-16 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인패턴 제조방법 |
KR101106257B1 (ko) * | 2011-12-14 | 2012-01-18 | (주)대화엔지니어링 | 공동주택 전기기구용 매입형 스위치 박스 |
CN108389860A (zh) * | 2017-02-03 | 2018-08-10 | 联华电子股份有限公司 | 半导体装置 |
-
2000
- 2000-12-28 KR KR1020000084530A patent/KR100679940B1/ko not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100744659B1 (ko) * | 2006-05-16 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인패턴 제조방법 |
KR101106257B1 (ko) * | 2011-12-14 | 2012-01-18 | (주)대화엔지니어링 | 공동주택 전기기구용 매입형 스위치 박스 |
CN108389860A (zh) * | 2017-02-03 | 2018-08-10 | 联华电子股份有限公司 | 半导体装置 |
Also Published As
Publication number | Publication date |
---|---|
KR100679940B1 (ko) | 2007-02-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6521960B2 (en) | Column transistor for semiconductor devices | |
JPH02133958A (ja) | 半導体装置 | |
KR20200055803A (ko) | 전도성 라인들을 포함하는 반도체 디바이스들 및 반도체 디바이스들을 형성하는 방법 | |
KR20100055104A (ko) | 반도체 장치 및 상기 반도체 장치의 레이아웃 방법 | |
KR100679940B1 (ko) | 셀블록상의 더미 비트라인 구조 | |
KR850000799A (ko) | 호출 전용 메모리 | |
KR20020058472A (ko) | 셀블록상의 더미 비트라인 구조 | |
KR930000899B1 (ko) | 다이나믹 램(dram)의 비트선 센스 증폭기의 균형 실현장치 | |
KR100761350B1 (ko) | 반도체장치의 워드라인 배열방법 | |
KR100709431B1 (ko) | 6f2 셀 구조를 포함하는 반도체 소자 | |
US9245946B2 (en) | Semiconductor device and method of fabricating the same | |
KR20000000925A (ko) | 메모리 셀 어레이 | |
KR20040000911A (ko) | 본딩 불량과 신호 스큐를 방지하는 패드 배치 방법 | |
US20080157180A1 (en) | Flash memory device and method of forming the device | |
CN215342596U (zh) | 半导体存储装置 | |
KR20030002203A (ko) | 반도체 디램 셀 | |
KR100546109B1 (ko) | 반도체소자의 워드라인 형성방법 | |
KR0144417B1 (ko) | 워드선 분기영역을 갖는 반도체소자 | |
KR20040093299A (ko) | 워드라인의 끝단을 변경한 반도체 메모리 소자 | |
KR20010084292A (ko) | 트랜지스터의 레이아웃 방법 | |
KR0165393B1 (ko) | 고속 낸드형 불휘발성 메몰리 셀 | |
US7138676B2 (en) | Semiconductor device and manufacturing the same having multiple trenches formed in plural element regions or trench groups | |
KR100891426B1 (ko) | 반도체 소자 | |
KR930000717B1 (ko) | 적층형 커패시터를 갖는 디램 | |
JPH01293656A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |