KR20020053479A - Circuit for generation internal voltage of semiconductor memory device - Google Patents

Circuit for generation internal voltage of semiconductor memory device Download PDF

Info

Publication number
KR20020053479A
KR20020053479A KR1020000083123A KR20000083123A KR20020053479A KR 20020053479 A KR20020053479 A KR 20020053479A KR 1020000083123 A KR1020000083123 A KR 1020000083123A KR 20000083123 A KR20000083123 A KR 20000083123A KR 20020053479 A KR20020053479 A KR 20020053479A
Authority
KR
South Korea
Prior art keywords
voltage
node
test mode
resistor
switching
Prior art date
Application number
KR1020000083123A
Other languages
Korean (ko)
Inventor
강동오
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000083123A priority Critical patent/KR20020053479A/en
Publication of KR20020053479A publication Critical patent/KR20020053479A/en

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02Regulating voltage or current
    • G05F3/08Regulating voltage or current wherein the variable is dc
    • G05F3/10Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205Substrate bias-voltage generators

Abstract

PURPOSE: An internal voltage generator of a semiconductor memory device is provided to reduce power consumption by lowering internal voltage of a sense amplifier in a test mode. CONSTITUTION: A reference voltage generator(10) generates reference voltage. A voltage division portion(26) divides internal voltage into the first division voltage and the second division voltage. A control portion(20) for power saving outputs selectively the first division voltage and the second division voltage according to a test mode signal. A differential amplifier portion(12) compares the reference voltage with the voltage selected by the control portion(20) for power saving. A current driver(14) supplies current to the internal voltage according to a compared result of the differential amplifier portion(12). The voltage division portion(26) is formed with a plurality of resistance(R1,R2,R3). The control portion(20) for power saving is formed with a plurality of NMOS transistor(MN1,MN2).

Description

반도체 메모리 장치의 내부전압 발생 회로{CIRCUIT FOR GENERATION INTERNAL VOLTAGE OF SEMICONDUCTOR MEMORY DEVICE}CIRCUIT FOR GENERATION INTERNAL VOLTAGE OF SEMICONDUCTOR MEMORY DEVICE
본 발명은 반도체 메모리 장치의 내부전압 발생 회로에 관한 것으로, 특히 테스트 모드(TEST MODE)시 디램 셀에 공급되는 소비전력을 줄인 내부전압 발생 회로에 관한 것이다.The present invention relates to an internal voltage generating circuit of a semiconductor memory device, and more particularly, to an internal voltage generating circuit which reduces power consumption supplied to a DRAM cell in a test mode.
도 1은 종래의 내부전압 발생 회로의 회로구성도이다.1 is a circuit configuration diagram of a conventional internal voltage generation circuit.
종래의 내부전압 발생 회로는 기준 전압(Vref)을 발생시키는 기준 전압 발생부(10)와, 상기 기준 전압(Vref)과 발생된 내부전압(Vint)을 배분한 전압(Vcomp)을 비교하는 차동증폭부(12)와, 상기 차동증폭부(12)의 결과에 따라 내부전압(Vint)에 전류를 공급하는 전류 드라이버부(14)와, 상기 내부전압(Vint)을 저항(R1,R2)에 의해 분배한 전압(Vcomp)을 상기 차동증폭부(12)로 출력하는 전압분배부(16)로 구성된다. 이때, 전압분배부(16)는 내부전압(Vint)을 출력하는 노드(Nd1) 및 분배 전압(Vcomp)을 출력하는 노드(Nd2) 사이에 접속된 저항(R1)과, 상기 분배전압(Vcomp)을 출력하는 노드(Nd2) 및 접지전압(Vss) 사이에 접속된 저항(R2)으로 구성된다.The conventional internal voltage generation circuit compares a reference voltage generator 10 generating a reference voltage Vref with a differential amplification comparing the reference voltage Vref with a voltage Vcomp which distributes the generated internal voltage Vint. The unit 12, the current driver 14 for supplying current to the internal voltage Vint according to the result of the differential amplifier 12, and the internal voltage Vint are formed by the resistors R1 and R2. The voltage divider 16 outputs the divided voltage Vcomp to the differential amplifier 12. At this time, the voltage divider 16 includes a resistor R1 connected between the node Nd1 for outputting the internal voltage Vint and the node Nd2 for outputting the divided voltage Vcomp, and the distribution voltage Vcomp. It consists of a resistor (R2) connected between the node (Nd2) and the ground voltage (Vss) for outputting the.
종래의 내부전압 발생 회로는 상기 기준전압 발생부(10)에서 발생된 기준 전압(Vref)과 상기 전압분배부(16)에서 출력된 분배전압(Vcomp)을 비교하여 분배전압(Vcomp)이 기준전압(Vref)보다 더 낮은 경우 전류 드라이버부(14)를 구동시켜 내부전압(Vint)을 높인다. 그 후, 분배전압(Vcomp)과 기준전압(Vref)이 같아지는 시점에서 전류 드라이버부(14)가 동작을 멈추게 되고 내부전압(Vint)이 결정된다. 이때, 내부전압(Vint)은 (R1+R2)/R2*Vref 가 된다.The conventional internal voltage generation circuit compares the reference voltage Vref generated by the reference voltage generator 10 with the divided voltage Vcomp output from the voltage divider 16 to determine the divided voltage Vcomp as the reference voltage. When lower than Vref, the current driver 14 is driven to increase the internal voltage Vint. Thereafter, the current driver unit 14 stops operation and the internal voltage Vint is determined at the time when the distribution voltage Vcomp and the reference voltage Vref become the same. At this time, the internal voltage Vint becomes (R1 + R2) / R2 * Vref.
여기서, 상기 전압분배부(16)에서 분배된 분배전압은 R2/(R1+R2)*Vint이다.Here, the divided voltage distributed by the voltage divider 16 is R2 / (R1 + R2) * Vint.
그런데, 상기 구성을 갖는 종래의 내부전압 발생 회로는 디램의 모든 동작 모드(mode)에서 동일한 레벨을 갖는 내부전압(Vint)을 발생한다. 이는 동작 모드나 테스트 모드시 동일한 레벨을 갖는 내부전압(Vint)을 발생시킴으로써, 테스트 모드시 필요없이 많은 내부전압(Vint)이 소모되는 문제점이 있었다. 이러한 전력 소모 문제는 디램의 로오 엑세스(Row Access)시 엑세스하는 셀의 수가 많아지고 이에 따라 동작되는 센스 앰프의 수가 많아짐에 따라 내부전압(Vint)의 소모도 그 만큼 증가하게 된다. 결국, 내부전압(Vint)의 사용 증가로 인해 외부전압의 전력소비가 가중되는 문제점이 있었다.However, the conventional internal voltage generation circuit having the above configuration generates the internal voltage Vint having the same level in all operation modes of the DRAM. This generates an internal voltage Vint having the same level in the operation mode or the test mode, so that a large amount of internal voltage Vint is consumed without the test mode. The problem of power consumption is that as the number of cells accessed during row access of the DRAM increases and the number of sense amplifiers operated accordingly increases, the consumption of the internal voltage Vint also increases. As a result, there is a problem in that the power consumption of the external voltage is increased due to the increased use of the internal voltage Vint.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 테스트 모드시 구동되는 센스앰프에 대해 내부전압(Vint) 값을 낮춤으로써 전력 소비를 감소시킨 반도체 메모리 장치의 내부전압 발생 회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to reduce the power consumption by lowering the internal voltage Vint value for a sense amplifier driven in a test mode. To provide.
도 1은 종래의 내부전압 발생 회로의 회로구성도1 is a circuit diagram of a conventional internal voltage generation circuit
도 2는 본 발명의 내부전압 발생 회로의 회로구성도2 is a circuit configuration diagram of an internal voltage generation circuit of the present invention.
도 3은 본 발명의 다른 내부전압 발생 회로의 회로구성도3 is a circuit diagram of another internal voltage generation circuit of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
10 : 기준전압 발생부12 : 차동증폭부10: reference voltage generator 12: differential amplifier
14 : 전류 드라이버부16, 26, 36 : 전압 분배부14 current driver 16, 26, 36: voltage divider
20, 30 : 절전용 제어부20, 30: power saving control unit
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부전압 발생 회로는,The internal voltage generation circuit of the semiconductor memory device of the present invention for achieving the above object,
기준 전압(Vref)을 발생하는 기준 전압 발생부와,A reference voltage generator for generating a reference voltage Vref;
내부전압(Vint)을 전압 분배에 의해 다수개로 분배시킨 다수개의 분배전압을 발생하는 전압분배부와,A voltage distribution unit for generating a plurality of distribution voltages in which the internal voltage Vint is divided into a plurality of voltage distributions;
상기 다수개의 분배전압중 하나를 테스트모드신호에 의해 선택하는 절전용 제어부와,A power saving controller for selecting one of the plurality of distribution voltages by a test mode signal;
상기 기준 전압과 상기 절전용 제어부에서 선택된 전압을 비교하는 비교부와,A comparison unit comparing the reference voltage with a voltage selected by the power saving controller;
상기 차동증폭부의 결과에 따라 내부전압에 전류를 공급하는 전류 드라이버부로 구성된다.And a current driver unit for supplying current to the internal voltage according to the result of the differential amplifier.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.
도 2는 본 발명에 의한 내부전압 발생 회로의 회로구성도이다.2 is a circuit configuration diagram of an internal voltage generation circuit according to the present invention.
본 발명의 내부전압 발생 회로는 기준 전압(Vref)을 발생시키는 기준 전압 발생부(10)와, 내부전압(Vint)을 전압 분배에 의해 분배시킨 제1 분배전압(Vcomp1)과 제2 분배전압(Vcomp2)을 발생하는 전압분배부(26)와, 상기 제1 분배전압(Vcomp1)과 제2 분배전압(Vcomp2)중 하나를 테스트모드신호에 의해 선택하여 출력하는 절전용 제어부(20)와, 상기 기준 전압(Vref)과 상기 절전용 제어부(20)에서 선택된 전압을 비교하는 차동증폭부(12)와, 상기 차동증폭부(12)의 결과에 따라 내부전압(Vint)에 전류를 공급하는 전류 드라이버부(14)로 구성된다.The internal voltage generator circuit of the present invention includes a reference voltage generator 10 for generating a reference voltage Vref, a first divided voltage Vcomp1 and a second divided voltage in which the internal voltage Vint is divided by voltage division. A voltage divider 26 for generating Vcomp2, a power saving controller 20 for selecting and outputting one of the first divided voltage Vcomp1 and the second divided voltage Vcomp2 by a test mode signal, and Differential amplifier 12 for comparing the reference voltage (Vref) and the voltage selected by the power saving control unit 20, and a current driver for supplying current to the internal voltage (Vint) in accordance with the result of the differential amplifier 12 It is comprised by the part 14.
상기 전압분배부(26)는 상기 내부전압(Vint)과 분배전압(Vcomp1)을 출력하는 노드(Nd2) 사이에 접속된 저항(R1)과, 상기 노드(Nd2) 및 분배전압(Vcomp2)을 출력하는 노드(Nd3) 사이에 접속된 저항(R2)과, 상기 노드(Nd2) 및 접지전압(Vss) 사이에 접속된 저항(R3)으로 구성된다. 이때, 분배전압(Vcomp1)은 (R1+R2+R3)/(R2+R3)*Vref 이고, 분배전압(Vcomp2)은 R3/(R1+R2+R3)*Vint이다.The voltage divider 26 outputs a resistor R1 connected between the node Nd2 which outputs the internal voltage Vint and the divided voltage Vcomp1, and outputs the node Nd2 and the divided voltage Vcomp2. The resistor R2 connected between the node Nd3 and the resistor R3 connected between the node Nd2 and the ground voltage Vss. At this time, the distribution voltage Vcomp1 is (R1 + R2 + R3) / (R2 + R3) * Vref, and the distribution voltage Vcomp2 is R3 / (R1 + R2 + R3) * Vint.
상기 절전용 제어부(20)는 상기 분배전압(Vcomp1)을 테스트모드신호(TESTMODE)에 의해 상기 차동증폭부(12)의 입력 노드(Nd4)로 전송하는 NMOS 트랜지스터(MN1)와, 상기 분배전압(Vcomp2)을 테스트모드신호(TESTMODE)의 반전 신호에 의해 상기 차동증폭부(12)의 입력 노드(Nd4)로 전송하는 NMOS 트랜지스터(MN2)로 구성된다.The power saving control unit 20 transmits the divided voltage Vcomp1 to the input node Nd4 of the differential amplifier 12 by the test mode signal TESTMODE, and the divided voltage ( The Vcomp2 is configured of an NMOS transistor MN2 which transmits Vcomp2 to the input node Nd4 of the differential amplifier 12 by an inverted signal of the test mode signal TESTMODE.
상기 절전용 제어부(20)는 테스트 모드(TEST MODE)시 NMOS 트랜지스터(MN1)에 의해 배분전압(Vcomp1)을 차동증폭부(12)의 입력 노드(Nd4)로 전송하고, 테스트 모드가 아닌 경우 NMOS 트랜지스터(MN2)에 의해 배분전압(Vcomp2)을 차동증폭부(12)의 입력 노드(Nd4)로 전송한다.The power saving control unit 20 transmits the distribution voltage Vcomp1 to the input node Nd4 of the differential amplifier 12 by the NMOS transistor MN1 in the test mode, and in the non-test mode, the NMOS. The distribution voltage Vcomp2 is transmitted by the transistor MN2 to the input node Nd4 of the differential amplifier 12.
그러면, 상기 구성을 갖는 본 발명의 내부전압 발생 회로의 동작을 설명한다.The operation of the internal voltage generation circuit of the present invention having the above configuration will now be described.
본 발명은 램버스 디램(Rambus DRAM)의 테스트 모드(Test Mode)가 아닌 경우 테스트모드신호(TESTMODE)가 '로우' 상태를 가지며, NMOS 트랜지스터(MN2)를 통해 분배전압(Vcomp2)이 차동증폭부(12)의 입력 노드(Nd4)로 전송된다. 이때, 분배전압(Vcomp2)은 R3/(R1+R2+R3)*Vint의 값을 가진다. 이 경우 전류 드라이버부(14)에 의해 발생되는 내부전압(Vint) 값은 (R1+R2+R3)/R3*Vref이다.According to the present invention, when the test mode of the Rambus DRAM is not the test mode, the test mode signal TESTMODE has a low state, and the distribution voltage Vcomp2 is differentially amplified by the NMOS transistor MN2. 12, to input node Nd4. At this time, the distribution voltage Vcomp2 has a value of R3 / (R1 + R2 + R3) * Vint. In this case, the internal voltage Vint value generated by the current driver unit 14 is (R1 + R2 + R3) / R3 * Vref.
테스트 모드(Test Mode) 시에는 테스트모드신호(TESTMODE)가 '하이' 상태를 가지며, NMOS 트랜지스터(MN1)를 통해 분배전압(Vcomp1)이 차동증폭부(12)의 입력 노드(Nd4)로 전송된다. 이때, 분배전압(Vcomp1)은 (R1+R2+R3)/(R2+R3)*Vref의 값을 가진다.In the test mode, the test mode signal TESTMODE has a high state, and the distribution voltage Vcomp1 is transmitted to the input node Nd4 of the differential amplifier 12 through the NMOS transistor MN1. . At this time, the distribution voltage Vcomp1 has a value of (R1 + R2 + R3) / (R2 + R3) * Vref.
따라서, 테스트 모드시 발생되는 내부전압(Vint)은 테스트 모드가 아닌 경우의 내부전압(Vint)보다 (R1+R2+R3)(R2+R3)*Vref 값만큼 낮은 전압을 갖게 된다. 통상 동작에서 내부전압(Vint)에 비해 테스트 모드에서 내부전압(Vint)의 차는Vint = {R2(R1+R2+R3)/(R2+R3)R3}* VREF 이 된다.Therefore, the internal voltage Vint generated in the test mode has a voltage lower by (R1 + R2 + R3) (R2 + R3) * Vref than the internal voltage Vint in the non-test mode. The difference between the internal voltage Vint in the test mode and the internal voltage Vint in normal operation is Vint = {R2 (R1 + R2 + R3) / (R2 + R3) R3} * VREF
도 3은 본 발명의 내부전압 발생 회로의 다른 실시예를 나타낸 것이다.Figure 3 shows another embodiment of the internal voltage generation circuit of the present invention.
도 3에 의한 본 발명의 내부전압 발생 회로는 기준 전압(Vref)을 발생시키는 기준 전압 발생부(10)와, 내부전압(Vint)을 전압 분배에 의해 분배시킨 제1 내지 제4 분배전압을 발생하는 전압분배부(36)와, 상기 제1 내지 제4 분배전압중 하나를 테스트모드신호(TESTMODE)에 의해 선택하여 출력하는 절전용 제어부(30)와, 상기 기준 전압(Vref)과 상기 절전용 제어부(30)에서 선택된 전압을 비교하는 차동증폭부(12)와, 상기 차동증폭부(12)의 결과에 따라 내부전압(Vint)에 전류를 공급하는 전류 드라이버부(14)로 구성된다.The internal voltage generator circuit of FIG. 3 generates a reference voltage generator 10 for generating a reference voltage Vref, and first to fourth divided voltages in which the internal voltage Vint is divided by voltage division. A voltage division section 36, a power saving control section 30 for selecting and outputting one of the first to fourth distribution voltages by a test mode signal TESTMODE, the reference voltage Vref and the power saving The differential amplifier 12 compares the voltage selected by the controller 30 and the current driver 14 supplies a current to the internal voltage Vint according to the result of the differential amplifier 12.
상기 전압분배부(36)는 상기 내부전압(Vint)과 제1 분배전압을 출력하는 노드(Nd11) 사이에 접속된 저항(R11)과, 상기 노드(Nd11) 및 제2 분배전압을 출력하는 노드(Nd12) 사이에 접속된 저항(R12)과, 상기 노드(Nd12) 및 제3 분배전압을 출력하는 노드(Nd13) 사이에 접속된 저항(R13)과, 상기 노드(Nd13) 및 제4 분배전압을 출력하는 노드(Nd14) 사이에 접속된 저항(R14)과, 상기 노드(Nd14) 및 접지전압(Vss) 사이에 접속된 저항(R5)으로 구성된다.The voltage divider 36 includes a resistor R11 connected between the internal voltage Vint and a node Nd11 that outputs the first divided voltage, and a node that outputs the node Nd11 and the second divided voltage. A resistor R12 connected between the node Nd12, a resistor R13 connected between the node Nd12 and the node Nd13 outputting the third divided voltage, the node Nd13, and a fourth divided voltage. The resistor R14 is connected between the node Nd14 for outputting the resistor and the resistor R5 connected between the node Nd14 and the ground voltage Vss.
상기 절전용 제어부(30)는 상기 노드(Nd11) 및 노드(Nd21) 사이에 접속된 제1 퓨즈(31)와, 상기 노드(Nd12) 및 노드(Nd22) 사이에 접속된 제2 퓨즈(32)와, 상기 노드(Nd13) 및 노드(Nd23) 사이에 접속된 제3 퓨즈(33)와, 상기 노드(Nd14) 및 노드(Nd24) 사이에 접속된 제4 퓨즈(34)와, 상기 노드(Nd21) 및 상기 차동증폭부(12)의 입력 노드(Nd4) 사이에 접속되며 테스트모드신호(TESTMODE)에 의해 동작되는 NMOS 트랜지스터(MN11)와, 상기 노드(Nd22) 및 상기 차동증폭부(12)의 입력 노드(Nd4) 사이에 접속되며 테스트모드신호(TESTMODE)에 의해 동작되는 NMOS 트랜지스터(MN12)와, 상기 노드(Nd23) 및 상기 차동증폭부(12)의 입력 노드(Nd4) 사이에 접속되며 테스트모드신호(TESTMODE)에 의해 동작되는 NMOS 트랜지스터(MN13)와, 상기 노드(Nd24) 및 상기 차동증폭부(12)의 입력 노드(Nd4) 사이에 접속되며 테스트모드신호(TESTMODE)에 의해 동작되는 NMOS 트랜지스터(MN14)와, 상기 차동증폭부(12)의 입력 노드(Nd4)에 접속된 모니터링 패드(35)로 구성된다.The power saving control unit 30 includes a first fuse 31 connected between the node Nd11 and a node Nd21, and a second fuse 32 connected between the node Nd12 and the node Nd22. And a third fuse 33 connected between the node Nd13 and the node Nd23, a fourth fuse 34 connected between the node Nd14 and the node Nd24, and the node Nd21. ) And an NMOS transistor MN11 connected between an input node Nd4 of the differential amplifier 12 and operated by a test mode signal TESTMODE, and the node Nd22 and the differential amplifier 12. It is connected between an NMOS transistor MN12 connected between an input node Nd4 and operated by a test mode signal TESTMODE, and connected between the node Nd23 and an input node Nd4 of the differential amplifier 12 and tested. A test mode is connected between an NMOS transistor MN13 operated by a mode signal TESTMODE and an input node Nd4 of the node Nd24 and the differential amplifier 12. And the NMOS transistor (MN14) is operated by the arc (TESTMODE), it consists of a monitor pad (35) connected to the input node (Nd4) of the differential amplifying portion 12.
도 3의 내부전압 발생 회로는 모니터링 패드(35)와 제1 내지 제4 퓨즈(31-34)를 두어 각각의 저항들(R1,R2,R3,R4,…Rn)에 따른 분배전압(Vcomp)의 변화를 프로빙(Proving)함으로써 셀(Cell) 전압의 최적화를 이룰 수 있다.The internal voltage generation circuit of FIG. 3 includes a monitoring pad 35 and first to fourth fuses 31 to 34 to divide the distribution voltage Vcomp according to the resistors R1, R2, R3, R4,..., Rn. Optimizing the cell voltage can be achieved by probing the change of.
이상에서 설명한 바와 같이, 본 발명의 내부전압 발생 회로에 의하면, 테스트 모드시 구동되는 센스앰프에 대해 내부전압(Vint) 값을 낮춤으로써 전력 소비를 감소시킬 수 있다. 이를 수식적으로 보면 구동되는 전체 센스 앰프의 정전용량을 C라 하고 통상 동작시 전압을 Vint라고 하면 전체 파워(Power)는 1/2C*Vint2이 된다.As described above, according to the internal voltage generation circuit of the present invention, power consumption can be reduced by lowering the internal voltage Vint value for the sense amplifier driven in the test mode. In this formula, if the capacitance of the entire sense amplifier to be driven is C and the voltage in normal operation is Vint, the total power is 1 / 2C * Vint 2 .
따라서, 테스트 모드에서 통상 동작 전압보다 ΔVint만큼 낮게 Vint를 동작시키므로 1/2C(2Vint*ΔVint-ΔVint2)만큼 소비전력을 낮출 수 있다.Therefore, in the test mode, since Vint is operated by ΔVint lower than the normal operating voltage, power consumption may be reduced by 1 / 2C (2Vint * ΔVint−ΔVint 2 ).
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (10)

  1. 반도체 메모리 장치의 내부전압 발생 회로에 있어서,In an internal voltage generation circuit of a semiconductor memory device,
    기준 전압(Vref)을 발생하는 기준 전압 발생부와,A reference voltage generator for generating a reference voltage Vref;
    내부전압(Vint)을 전압 분배에 의해 다수개로 분배시킨 다수개의 분배전압을 발생하는 전압분배부와,A voltage distribution unit for generating a plurality of distribution voltages in which the internal voltage Vint is divided into a plurality of voltage distributions;
    상기 다수개의 분배전압중 하나를 테스트모드신호에 의해 선택하는 절전용 제어부와,A power saving controller for selecting one of the plurality of distribution voltages by a test mode signal;
    상기 기준 전압과 상기 절전용 제어부에서 선택된 전압을 비교하는 비교부와,A comparison unit comparing the reference voltage with a voltage selected by the power saving controller;
    상기 차동증폭부의 결과에 따라 내부전압에 전류를 공급하는 전류 드라이버부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생 회로.And a current driver unit for supplying current to the internal voltage according to the result of the differential amplifier.
  2. 제 1 항에 있어서,The method of claim 1,
    상기 전압분배부는 상기 내부전압과 제1 분배전압을 출력하는 제1 노드 사이에 접속된 제1 저항과, 상기 제1 노드 및 제2 분배전압을 출력하는 제2 노드 사이에 접속된 제2 저항과, 상기 제2 노드 및 접지전압 사이에 접속된 제3 저항으로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생 회로.The voltage divider may include a first resistor connected between the internal voltage and a first node that outputs a first divided voltage, and a second resistor connected between the first node and a second node that outputs a second divided voltage. And a third resistor connected between the second node and a ground voltage.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 절전용 제어부는,The power saving control unit according to claim 1 or 2,
    상기 제1 분배전압을 테스트모드신호에 의해 상기 비교부로 전송하는 제1 스위칭 소자와,A first switching device for transmitting the first divided voltage to the comparison unit by a test mode signal;
    상기 제2 분배전압을 테스트모드신호의 반전 신호에 의해 상기 비교부로 전송하는 제2 스위칭 소자로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생 회로.And a second switching element configured to transfer the second divided voltage to the comparison unit by an inverted signal of a test mode signal.
  4. 제 3 항에 있어서,The method of claim 3, wherein
    상기 제1 스위칭 소자 및 제2 스위칭 소자는 MOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생 회로.And the first switching element and the second switching element comprise MOS transistors.
  5. 제 4 항에 있어서,The method of claim 4, wherein
    상기 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생 회로.And the MOS transistor is an NMOS transistor.
  6. 제 1 항에 있어서,The method of claim 1,
    상기 비교부는 차동 증폭기인 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생 회로.And the comparing unit is a differential amplifier.
  7. 제 1 항에 있어서,The method of claim 1,
    상기 전압분배부는 상기 내부전압과 제1 분배전압을 출력하는 제1 노드 사이에 접속된 제1 저항과, 상기 제1 노드 및 제2 분배전압을 출력하는 제2 노드 사이에 접속된 제2 저항과, 상기 제2 분배전압 및 제3 분배전압을 출력하는 제3 노드 사이에 접속된 제3 저항과, 상기 제3 노드 및 제4 분배전압을 출력하는 제4 노드 사이에 접속된 제4 저항과, 상기 제4 노드 및 접지전압 사이에 접속된 제5 저항으로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생 회로.The voltage divider may include a first resistor connected between the internal voltage and a first node that outputs a first divided voltage, and a second resistor connected between the first node and a second node that outputs a second divided voltage. A third resistor connected between the third node outputting the second divided voltage and the third divided voltage, a fourth resistor connected between the third node and a fourth node outputting the fourth divided voltage; And a fifth resistor connected between the fourth node and a ground voltage.
  8. 제 1 항 또는 제 7 항에 있어서, 상기 절전용 제어부는,The power saving control unit according to claim 1 or 7,
    상기 제1 노드 및 제5 노드 사이에 접속된 제1 퓨즈와,A first fuse connected between the first node and a fifth node;
    상기 제2 노드 및 제6 노드 사이에 접속된 제2 퓨즈와,A second fuse connected between the second node and a sixth node;
    상기 제3 노드 및 제7 노드 사이에 접속된 제3 퓨즈와,A third fuse connected between the third node and a seventh node,
    상기 제4 노드 및 제8 노드 사이에 접속된 제4 퓨즈와,A fourth fuse connected between the fourth node and an eighth node;
    상기 제5 노드 및 상기 비교부의 입력 노드 사이에 접속되며 테스트모드신호에 의해 동작되는 제1 스위칭 소자와,A first switching element connected between the fifth node and an input node of the comparator and operated by a test mode signal;
    상기 제6 노드 및 상기 비교부의 입력 노드 사이에 접속되며 테스트모드신호에 의해 동작되는 제2 스위칭 소자와,A second switching element connected between the sixth node and an input node of the comparison unit and operated by a test mode signal;
    상기 제7 노드 및 상기 비교부의 입력 노드 사이에 접속되며 테스트모드신호에 의해 동작되는 제3 스위칭 소자와,A third switching element connected between the seventh node and an input node of the comparison unit and operated by a test mode signal;
    상기 제8 노드 및 상기 비교부의 입력 노드 사이에 접속되며 테스트모드신호의 반전 신호에 의해 동작되는 제4 스위칭 소자와,A fourth switching element connected between the eighth node and an input node of the comparator and operated by an inverted signal of a test mode signal;
    상기 비교부의 입력 노드에 접속된 모니터링 패드로 구성된 것을 특징으로하는 반도체 메모리 장치의 내부전압 발생 회로.And a monitoring pad connected to an input node of the comparator.
  9. 제 8 항에 있어서,The method of claim 8,
    상기 제1 스위칭 소자 내지 제4 스위칭 소자는 MOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생 회로.Wherein the first to fourth switching elements comprise MOS transistors.
  10. 제 9 항에 있어서,The method of claim 9,
    상기 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생 회로.And the MOS transistor is an NMOS transistor.
KR1020000083123A 2000-12-27 2000-12-27 Circuit for generation internal voltage of semiconductor memory device KR20020053479A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000083123A KR20020053479A (en) 2000-12-27 2000-12-27 Circuit for generation internal voltage of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000083123A KR20020053479A (en) 2000-12-27 2000-12-27 Circuit for generation internal voltage of semiconductor memory device

Publications (1)

Publication Number Publication Date
KR20020053479A true KR20020053479A (en) 2002-07-05

Family

ID=27686844

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000083123A KR20020053479A (en) 2000-12-27 2000-12-27 Circuit for generation internal voltage of semiconductor memory device

Country Status (1)

Country Link
KR (1) KR20020053479A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100799109B1 (en) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 Semiconductor device
KR100863033B1 (en) * 2007-01-08 2008-10-13 주식회사 하이닉스반도체 Internal Voltage Monitoring Circuit Of Semiconductor Memory Apparatus
KR100885489B1 (en) * 2007-03-05 2009-02-24 주식회사 하이닉스반도체 Internal Voltage Generator of Semiconductor Device and Method of same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100799109B1 (en) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 Semiconductor device
US7719907B2 (en) 2006-06-30 2010-05-18 Hynix Semiconductor, Inc. Test circuit for semiconductor memory device
KR100863033B1 (en) * 2007-01-08 2008-10-13 주식회사 하이닉스반도체 Internal Voltage Monitoring Circuit Of Semiconductor Memory Apparatus
KR100885489B1 (en) * 2007-03-05 2009-02-24 주식회사 하이닉스반도체 Internal Voltage Generator of Semiconductor Device and Method of same
US7791404B2 (en) 2007-03-05 2010-09-07 Hynix Semiconductor Inc. Internal voltage generation circuit and method for semiconductor device

Similar Documents

Publication Publication Date Title
US7205682B2 (en) Internal power supply circuit
KR100292702B1 (en) Semiconductor integrated circuit device capable of externally monitoring internal voltage
KR100766347B1 (en) Semiconductor device having temperature detecting function, testing method and refresh control method of semiconductor storage device having temperature detecting function
KR100467918B1 (en) Semiconductor integrated circuit with valid voltage conversion circuit at low operating voltage
US6265858B1 (en) Voltage adjusting circuit
KR100212348B1 (en) Potential detecting circuit and semiconductor integrated circuit
KR100247785B1 (en) Stress mode for an integrated circuit with on-chip voltage down converter
KR19980015251A (en) High Voltage Detection for Memory Cell Test of Semiconductor Memory Devices
US7859322B2 (en) Internal power-supply circuit
US6344992B1 (en) SRAM operating with a reduced power dissipation
US6359459B1 (en) Integrated circuits including voltage-controllable power supply systems that can be used for low supply voltage margin testing and related methods
KR100267011B1 (en) Internal power supply voltage generating circuit of semiconductor memory device
KR100266901B1 (en) Internal power supply voltage generating circuit and semiconductor memory device using it
KR100695037B1 (en) Circuit and method for generating internal supply voltage of a semiconductor memory device
KR20020053479A (en) Circuit for generation internal voltage of semiconductor memory device
US7759928B2 (en) Semiconductor device including an internal voltage generation circuit and a first test circuit
KR100401520B1 (en) Low power operating mode type internal voltage-down power drive circuit
KR20030017136A (en) Power-up signal generation circuit
US7394705B2 (en) Internal voltage supplier for memory device
US20090046532A1 (en) Supply Voltage for Memory Device
KR20070118421A (en) Offset voltage measurement apparatus
KR100247922B1 (en) Current sense amplfier with low VDD
KR960002775B1 (en) Semiconductor device
KR20030035311A (en) internal voltage circuit for use in high speed semiconductor device and method therefore
KR200251696Y1 (en) Sensing Amplifier Circuit of Semiconductor Device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application