KR200198421Y1 - Semiconductor memory apparatus - Google Patents

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Abstract

본 고안의 반도체 메모리장치는, 소정값 이상의 전압이 인가되면 차단되는 퓨즈부와; 퓨즈부의 출력에 대한 보수를 발생하기 위한 래치부와; 보수를 저장하기 위한 데이타 저장부와; 래치부의 출력신호를 게이트 입력으로 하는 제1엔모스와, 래치부 출력신호의 반전신호를 게이트 입력으로 하는 제2엔모스와, 소스가 전원전압(Vcc)과 연결되고 게이트에 비교 반전신호()가 인가되는 제1피모스와, 소스가 전원전압과 연결되고 게이트에 비교신호(Comp)가 인가되는 피모스(P4)와, 상기 제1피모스와 제1엔모스 사이에 연결되며 어드레스신호(addr)를 게이트 입력으로 하는 제3엔모스와, 제1피모스와 제2엔모스 사이에 연결되며 어드레스 반전신호()를 게이트 입력으로 하는 제4엔모스와, 피모스(P4)와 제1엔모스 사이에 연결되며 어드레스 반전신호()를 게이트 입력으로 하는 제5엔모스와, 피모스(P4)와 제2엔모스 사이에 연결되며 어드레스신호(addr)를 게이트 입력으로 하는 제6엔모스로 이루어져 배타논리합동작하는 논리회로부를 포함하여 구성되며, 완전한 씨모스 로직으로 이루어진 종래의 논리회로부를 상기와 같이 적은 피모스로 구현함으로써 제조시 레이아웃 면적을 줄일 수 있을뿐만 아니라 처리속도를 향상시킬 수 있는 효과가 있다.The semiconductor memory device of the present invention includes a fuse unit which is cut off when a voltage of a predetermined value or more is applied; A latch unit for generating a repair for the output of the fuse unit; A data storage unit for storing the maintenance fee; A first NMOS that uses the output signal of the latch unit as the gate input, a second NMOS that uses the inverted signal of the latch unit output signal as the gate input, and a source connected to the power supply voltage Vcc, ) Is applied to the first PMOS, the source is connected to the power supply voltage, the PMOS P4 is applied to the gate and the comparison signal (Comp) is applied, the first PMOS and the first NMOS is connected between the address signal (addr ) Is connected between the third NMOS having the gate input as the gate input, and the first PMOS and the second NMOS, and the address inversion signal ( ) Is connected between the fourth NMOS having the gate input as the gate input, and the PMOS P4 and the first NMOS, and the address inversion signal ( ) Is a logic circuit portion which is composed of a fifth NMOS having a gate input as a gate input and a sixth NMOS connected between the PMOS P4 and the second NMOS and having an address signal addr as a gate input. By implementing a conventional logic circuit part consisting of complete CMOS logic with a small number of PMOS as described above, it is possible to reduce the layout area during manufacturing and to improve the processing speed.

Description

반도체 메모리장치Semiconductor memory device

제1도는 종래의 기술에 의한 반도체 메모리장치의 회로도.1 is a circuit diagram of a semiconductor memory device according to the prior art.

제2도는 본 고안에 의한 반도체 메모리장치의 회로도.2 is a circuit diagram of a semiconductor memory device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 퓨즈부 13 : 래치부11 fuse part 13 latch part

15 : 데이타 저장부 17 : 논리회로부15: data storage unit 17: logic circuit unit

본 고안은 반도체 메모리장치에 관한 것으로, 특히 퓨즈롬(fuse ROM)의 판독 및 비교를 위한 반도체 메모리장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device for reading and comparing fuse ROM (fuse ROM).

퓨즈롬은 과전류 펄스를 가하여 퓨즈를 괴지함으로써 정보를 기록하는 가장 기본적인 방식의 소자로, 이를 판독 및 비교하기 위해 종래에는 제1도에 도시한 바와 같이, 온/오프 스위치(on/switch)(Sa)와, 상기 온/오프 스위치(Sa)가 오프되어 인버터(Ia)의 입력단이 플로팅(floating) 되었을때 적절한 바이어스(bias)를 공급하기 위한 피모스(Pa)와, 상기 온/오프 스위치(Sa)가 오프 되었을때 초기화를 위해 적절한 바이어스를 공급하기 위한 피모스(Pb)와, 상기 온/오프 스위치(Sa)가 온 되었을때 상기 피모스(Pb)와 온/오프 스위치(Sa)의 직류전류경로를 차단하기 위한 엔모스(Na)로 이루어진 해석부(1)와, 접지측의 엔모스(Nd)의 게이트가 상기 인버터(Ia)의 출력측과 연결되고, 피모스(Pe)와 엔모스(Nb)의 게이트에 반전어드레스신호()가 인가되도륵 전원전압(Vcc)측으로부터 접지측으로 순차적으로 연결된 피모스(Pc, Pe) 및 엔모스(Nb, Nd)와, 접지측의 엔모스(Ne)의 게이트에 상기 인버터(Ia)의 출력을 다시 반전시킨 신호가 입력됨과 동시에 상기 피모스(Pc)의 게이트가 연결되고, 피모스(Pd)의 게이트에 상기 인버터(Ia)의 출력이 인가되며, 피모스(Pf)와 엔모스(Nc)의 게이트에 어드레스신호(addr)가 인가되도록 전원전압(Vcc)측으로부터 접지측으로 순차적으로 연결된 피모스(Pd, Pf) 및 엔모스(Nc, Ne)로 이루어져 배타논리합으로 동작하는 논리회로부(3)로 구성되며, 동작을 설명하면 다음과 같다.Fuserom is a device of the most basic way to record information by applying the over-current pulse to hold the fuse, in order to read and compare it, conventionally, as shown in Figure 1, the on / off switch (on / switch (Sa) and PMOS (Pa) for supplying an appropriate bias when the on / off switch (Sa) is turned off and the input terminal of the inverter (Ia) is floating, and the on / off PMOS Pb for supplying a proper bias for initialization when off switch Sa is off, and PMOS Pb and on / off switch Sa when on / off switch Sa is on Analysis unit (1) consisting of NMOS (Na) for blocking the DC current path of the () and the gate of NMOS (Nd) on the ground side is connected to the output side of the inverter (Ia), PMOS (Pe) And an inverted address signal at the gate of NMOS Nb ( ) Is applied to the gates of PMOS (Pc, Pe) and NMOS (Nb, Nd) and NMOS (Ne) on the ground side sequentially connected from the power supply voltage (Vcc) to the ground side. A signal obtained by inverting the output of the PMOS input is simultaneously input, and the gate of the PMOS Pc is connected, and the output of the inverter Ia is applied to the gate of the PMOS Pd, and the PMOS Pf and the NMOS Logic circuit part which consists of PMOS (Pd, Pf) and NMOS (Nc, Ne) sequentially connected from the power supply voltage (Vcc) to the ground side so that an address signal addr is applied to the gate of (Nc). Composed of (3), the operation is as follows.

먼저 초기화를 위하여신호를 공급하면 상기 피모스(Pb)가 도통되어 상기 인버터(Ia)의 입력단은 하이상태가 되며, 따라서 출력이 로우가 되면서 상기 피모스(Pa)가 도통되고, 상기신호의 상승에지(rising edge)에서 상기 피모스(Pb)가 비도통되고 엔모스(Na)가 도통되어 퓨즈상태를 해석하게 된다.First, to initialize When the signal is supplied, the PMOS Pb is turned on so that the input terminal of the inverter Ia becomes high, thus the PMOS Pa is turned on while the output goes low. At the rising edge of the signal, the PMOS Pb is not conducting and the NMOS is conducting to analyze the fuse state.

상기 퓨즈상태는 온/오프 스위치에 의한 것으로, 상기 온/오프 스위치(Sa)가 온 상태이면 상기 피모스(Pa)와 저항(Ra)에 의한 전압분배가 형성되며, 상기 피모스(Pa)의 온 저항보다 저항(Ra)가 아주 작으면 상기 인버터(Ia)의 입력단은 로우가 되어 그 출력이 하이가 되므로 상기 피모스(Pa)가 비도통되어 퓨즈는 계속하여 하이 출력상태를 유지한다.The fuse state is an on / off switch. When the on / off switch Sa is in an on state, voltage distribution is formed by the PMOS pa and the resistor Ra. If the resistance Ra is smaller than the on-resistance, the input terminal of the inverter Ia becomes low and its output becomes high. Thus, the PMOS Pa is not conducting, and the fuse continues to maintain the high output state.

반면 상기 온/오프 스위치(Sa)가 오프 상태이면 상기 피모스(Pa)에 의한 하이신호가 계속공급되므로 퓨즈 출력은 로우가 된다.On the other hand, when the on / off switch Sa is in the off state, since the high signal by the PMOS Pa is continuously supplied, the fuse output becomes low.

그리고 상기 인버터(Ib)는 이러한 퓨즈 출력의 보수를 만들어 상기 논리회로부(3)에 공급한다.The inverter Ib makes a repair of this fuse output and supplies it to the logic circuit section 3.

그러나 이러한 종래의 불휘발성 메모리 장치는, 상기 논리회로부가 완전히 씨모스 로직으로 이루어짐으로써 제조시 레이아웃(lay-out) 면적이 증가하며, 실제 사용시에는 처리속도가 저하되는 문제점이 있다.However, such a conventional nonvolatile memory device has a problem in that a layout area during manufacturing increases because the logic circuit part is completely made of CMOS logic, and a processing speed decreases in actual use.

따라서 본 고안의 목적은, 상기와 같은 문제점을 해결하기 위하여 피모스로 논리회로부를 구성함으로써 제조시 레이아웃 면적을 감소시키고, 처리속도를 향상시킬 수 있는 반도체 메모리장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of reducing the layout area during manufacturing and improving the processing speed by constructing a logic circuit part with PMOS to solve the above problems.

상기 목적을 달성하기 위한 본 고안의 반도체 메모리장치는, 소정값 이상의 전압이 인가되면 차단되는 퓨즈부와; 상기 퓨즈부의 출력에 대한 보수를 발생하기 위한 래치부와; 상기 보수를 저장하기 위한 데이타 저장부와; 상기 래치부의 출력신호를 게이트 입력으로 하는 제1엔모스와, 상기 래치부 출력신호의 반전신호를 게이트 입력으로 하는 제2엔모스와, 소스가 전원전압(Vcc)과 연결되고 게이트에 비교반전신호()가 인가되는 제1피모스와, 소스가 전원전압과 연결되고 게이트에 비교신호(Comp)가 인가되는 피모스(P4)와, 상기 제1피모스와 제1엔모스 사이에 연결되며 어드레스신호(addr)를 게이트 입력으로 하는 제2엔모스와, 상기 제1피모스와 제2엔모스 사이에 연결되며 어드레스 반전신호()를 게이트 입력으로 하는 제4엔모스와, 상기 피모스(P4)와 제1엔모스 사이에 연결되며 어드레스 반전신호()를 게이트 입력으로 하는 제5엔모스와, 상기 피모스(P4)와 제2엔모스 사이에 연결되며 어드레스신호(addr)를 게이트 입력으로 하는 제6엔모스로 이루어져 배타논리합동작하는 논리회로부를 포함하여 구성된 것을 특징으로 한다.The semiconductor memory device of the present invention for achieving the above object, the fuse unit is cut off when a voltage of a predetermined value or more; A latch unit for generating a repair for the output of the fuse unit; A data storage unit for storing the reward; A first NMOS that uses the output signal of the latch unit as a gate input, a second NMOS that uses the inverted signal of the latch unit output signal as a gate input, and a source connected to a power supply voltage Vcc and having a comparative inversion signal at the gate. ( ) Is applied to the first PMOS, the source is connected to the power supply voltage, the PMOS P4 is applied to the gate and the comparison signal (Comp) is applied, the first PMOS and the first NMOS is connected between the address signal (addr ) Is connected between the second NMOS having a gate input and the first PMOS and the second NMOS, and an address inversion signal ( ) Is connected between the fourth NMOS having a gate input as the gate input and the PMOS and the first NMOS, and an address inversion signal ( ) Is composed of a fifth NMOS having a gate input, and a sixth NMOS connected between the PMOS P4 and the second NMOS and having an address signal addr as a gate input. Characterized in that configured to include.

이하 첨부도면을 참조하여 본 고안을 좀 더 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

본 고안의 반도체 메모리장치는 제2도에 도시한 바와 같이, 프리셋반전신호()를 게이트 입력으로 하는 엔모스(N3)와, 온/오프 스위치(S1) 및 상기 온/오프 스위치(S1)와 접지전압 사이에 연결된 저항(R1)으로 이루어진 퓨즈부(11)와, 각각의 게이트에 출력신호(out)와 그 반전신호()가 입력으로 하는 두개의 풀업(pull-up) 피모스(P1, P2)로 이루어져 상기 퓨즈부(11)에 대한 보수를 발생하는 래치부(13)와, 게이트에 초기화를 위한 프리셋신호(preset)가 인가되는 엔모스(N2) 및 출력반전신호가 입력되는 엔모스(N1)으로 이루어져 상기 래치부(13)의 보수를 저장하기 위한 데이타 저장부(15)와, 상기 출력신호(out)를 게이트 입력으로 하고 일측이 접지된 엔모스(N9)와, 상기 출력신호(out)를 반전시키기 위한 반전기(I1)과, 상기 반전기(I1)의 출력신호를 게이트 입력으로 하며 일측이 접지된 엔모스(N8)와, 소스가 전원전압(Vcc)과 연결되고 게이트에 비교반전신호()가 인가되는 피모스(P3)와, 소스가 전원전압과 연결되고 게이트에 비교신호(Comp)가 인가되는 피모스(P4)와, 상기 피모스(P3)와 엔모스(N9) 사이에 연결되며 어드레스신호(addr)를 게이트 입력으로 하는 엔모스(N4)와, 상기 피모스(P3)와 엔모스(N8) 사이에 연결되며 어드레스 반전신호()를 게이트 입력으로 하는 엔모스(N5)와, 상기 피모스(P4)와 엔모스(N9) 사이에 연결되며 어드레스 반전신호()를 게이트 입력으로 하는 엔모스(N6)와, 상기 피모스(P4)와 엔모스(N8) 사이에 연결되며 어드레스신호(addr)를 게이트 입력으로 하는 엔모스(N7)로 이루어져 배타논리합동작하는 논리회로부(17)로 구성되며, 동작은 다음과 같다.According to the semiconductor memory device of the present invention, as shown in FIG. N) N3 having a gate input as a gate input, an on / off switch S1, and a fuse unit 11 including a resistor R1 connected between the on / off switch S1 and a ground voltage, The output signal out to the gate and its inverted signal ( ) Is composed of two pull-up PMOS (P1, P2) input as a latch unit 13 for generating a repair for the fuse 11, and a preset signal for initialization to the gate (preset) ) Is a NMOS N2 to which an input is applied, and an NMOS N1 to which an output inversion signal is input, and a data storage unit 15 for storing the repair of the latch unit 13, and the output signal out. An NMOS having a gate input and grounded at one side, an inverter I1 for inverting the output signal out, an output signal of the inverter I1 as a gate input, and one side of which is grounded The NMOS N8 and the source are connected to the power supply voltage Vcc, and the comparative inversion signal ( ) Is connected to the PMOS P3 to which the source is applied, the PMOS P4 to which the comparison signal Comp is applied to the gate, and between the PMOS P3 and the NMOS N9. And an NMOS N4 having an address signal addr as a gate input, connected between the PMOS P3 and NMOS N8, and an address inversion signal ( ) Is connected between the NMOS N5 having the gate input as the gate input, the PMOS P4 and the NMOS N9, and an address inversion signal ( ) Is composed of an NMOS N6 having a gate input and an NMOS N7 connected between the PMOS P4 and the NMOS N8 and having an address signal addr as a gate input. It is composed of a logic circuit 17, the operation is as follows.

상기 프리셋신호(Preset) 신호에 의해 상기 반전기(I1)의 비력산이 로우가 되어 그 출력이 하이가 되면 상기 엔모스(N1)가 오픈되어 로우 신호가 저장되며, 어드레스 신호(addr)에 따라 비교신호(Comp)와 비교반전신호()를 결정한다.When the non-power acid of the inverter I1 becomes low due to the preset signal and the output thereof becomes high, the NMOS N1 is opened to store a low signal and compare according to the address signal addr. Signal (Comp) and Comparative Inversion Signal ( Is determined.

즉, 상기 어드레스신호(addr) 신호가 하이이면 상기 비교반전신호() 신호는 하이가 되며, 비교신호(Comp)는 로우가 되는데, 이때 상기 프리셋신호(Preset)가 디스에이블(disable)되면 상기 온/오프 스위치(S1)의 상태에 따라 상기 비교신호(Comp)와 비교반전신호()가 바뀌어지게 된다.That is, when the address signal addr signal is high, the comparison inversion signal ( ) Signal becomes high, and the comparison signal (Comp) becomes low. At this time, when the preset signal (Preset) is disabled (disable) and according to the state of the on / off switch (S1) and the comparison signal (Comp) Comparative inverted signal ) Will change.

이를 좀 더 구체적으로 설명하면, 상기 온/오프 스위치(S1)이 닫힌 상태이면 상기 피모스(P1)과 엔모스(N1)의 저항비에 의하여 결과가 형성되며, 상기 피모스(P1)의 온저항이 크면 상기 비교반전신호()는 로우가 되어 비교신호(Comp)를 하이로 만들고, 다시 상기 반전기(I1)의 출력을 로우로 바꾸어 주는데, 이렇게 되면 상기 엔모스(N1)은 닫혀서 동작이 끝나게 된다.In more detail, when the on / off switch S1 is in a closed state, a result is formed by the resistance ratio of the PMOS P1 and the NMOS N1, and the PMOS P1 is turned on. If the resistance is large, the comparison inversion signal ( ) Becomes low to make the comparison signal Comp high, and again changes the output of the inverter I1 to low. In this case, the NMOS N1 is closed to terminate the operation.

한편 상기 온/오프 스위치(S1)이 오픈된 상태면 상기 비교 반전신호()는 그대로 유지되며 더이상의 동작은 없다.Meanwhile, when the on / off switch S1 is open, the comparison inversion signal ( ) Remains the same and there is no further action.

결과적으로 본 고안의 반도체 메모리장치에서는 최초에 초기화가 이루어지면 퓨즈부(11) 또는 데이타 저장부(15)가 항상 로우사태를 기억하게 되고, 상기 논리회로부(17)의 엔모스들(N4~N9)이 상기 어드레스신호(addr)에 따라 이 로우신호를 비교신호(Comp) 또는 비교반전신호()에 공급함으로써 출력을 형성하며, 로우가 아닌 퓨즈부(11) 또는 데이타 저장부(15)는 플로팅(floating)되고 여기에 상기 피모스(P1) 또는 P2가 하이로 바이어스(bias)를 잡아주게 되며, 이렇게 생성된 결과는 상기 엔모스(N8) 또는 N9를 오픈시킨다.As a result, in the semiconductor memory device of the present invention, when the initializing is performed for the first time, the fuse unit 11 or the data storage unit 15 always stores a low state, and the NMOSs N4 to N9 of the logic circuit unit 17 are stored. According to the address signal addr, the low signal is converted into a comparison signal Comp or a comparison inversion signal ( ) To form an output, and the non-low fuse 11 or data storage 15 is floating to allow the PMOS P1 or P2 to hold the bias high. The generated result opens the NMOS N8 or N9.

이상에서와 같이 본 고안에 의하면, 완전한 씨모스 로직으로 이루어진 종래의 논리회로부를 적은 피모스로 구현함으로써 제조시 레이아웃 면적을 줄일 수 있을뿐만 아니라 처리속도를 향상시킬 수 있는 효과가 있다.As described above, according to the present invention, by implementing a conventional logic circuit part consisting of complete CMOS logic with a small number of PMOS, it is possible not only to reduce the layout area during manufacturing but also to improve the processing speed.

Claims (1)

소정값 이상의 전압이 인가되면 차단되는 퓨즈부와; 상기 퓨즈부의 출력에 대한 보수를 발생하기 위한 래치부와; 상기 보수를 저장하기 위한 데이타 저장부와; 상기 래치부의 출력신호를 게이트 입력으로 하는 제1엔모스와, 상기 래치부 출력신호의 반전신호를 게이트 입력으로 하는 제2엔모스와, 소스가 전원전압(Vcc)과 연결되고 게이트에 비교반전신호()가 인가되는 제1피모스와, 소스가 전원전압과 연결되고 게이트에 비교 신호(Comp)가 인가되는 피모스(P4)와, 상기 제1피모스와 제1엔모스 사이에 연결되며 어드레스신호(addr)를 게이트 입력으로 하는 제3엔모스와, 상기 제1피모스와 제2엔모스 사이에 연결되며 어드레스 반전신호()를 게이트 입력으로 하는 제4엔모스와, 상기 피모스(P4)와 제1엔모스 사이에 연결되며 어드레스 반전신호()를 게이트 입력으로 하는 제5엔모스와, 상기 피모스(P4)와 제2엔모스 사이에 연결되며 어드레스신호(addr)를 게이트 입력으로 하는 제6엔모스로 이루어져 배타논리합동작하는 논리회로부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.A fuse unit which is cut off when a voltage higher than a predetermined value is applied; A latch unit for generating a repair for the output of the fuse unit; A data storage unit for storing the reward; A first NMOS that uses the output signal of the latch unit as a gate input, a second NMOS that uses the inverted signal of the latch unit output signal as a gate input, and a source connected to a power supply voltage Vcc and having a comparative inversion signal at the gate. ( ) Is applied to the first PMOS, the source is connected to the power supply voltage and the comparison signal (Comp) is applied to the gate (P4), the first PMOS and the first NMOS connected between the address signal (addr ) Is connected between the third NMOS having a gate input and the first PMOS and the second NMOS, and an address inversion signal ( ) Is connected between the fourth NMOS having a gate input as the gate input and the PMOS and the first NMOS, and an address inversion signal ( ) Is composed of a fifth NMOS having a gate input, and a sixth NMOS connected between the PMOS P4 and the second NMOS and having an address signal addr as a gate input. A semiconductor memory device comprising a.
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