KR20010110349A

KR20010110349A - 변조회로 및 이것을 이용한 화상 표시 장치

Info

Publication number: KR20010110349A
Application number: KR1020010031446A
Authority: KR
Inventors: 다카기유이치
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 2000-06-06
Filing date: 2001-06-05
Publication date: 2001-12-13
Also published as: US20020017962A1; CN1327223A; TW502238B; US6472946B2; JP2001350439A; CN1172280C

Abstract

휘도 데이터의 비트 수를 증가시키거나 휘도 데이터에 보정 등의 전처리를 가하지 않고 휘도 데이터와 LED의 발광 휘도의 관계를 CRT의 감마 특성에 맞춰 설정할 수 있다. A/D 컨버터에서 바이너리 코드로 변환된 휘도 데이터 Sv는 제어부에서 시리얼 데이터로 변환되어 종속 접속된 각 펄스 폭 변조회로에 출력된다. 각 펄스 폭 변조회로에서 휘도 데이터 Sv에 따른 펄스 폭의 펄스전류가 생성되어 각 펄스 폭 변조회로에 접속되어 있는 LED가 이 전류로 구동되어 발광한다. 또한 이 펄스 전류의 진폭은 펄스 전류의 주기를 클록 신호에 의해서 계수하는 카운터의 계수값에 따라 가변된다. 이에 따라, LED에 흐르는 펄스 전류의 시간적 평균값과 휘도 데이터의 관계를 CRT의 감마 특성에 맞출 수 있다.

Description

변조회로 및 이것을 이용한 화상 표시 장치 {MODULATION CIRCUIT AND IMAGE DISPLAY USING THE SAME}

본 발명은 입력 데이터의 값에 따라 변조한 펄스 신호를 소정의 주기로 출력하는 변조회로 및 상기 변조회로 이용한 화상 표시 장치 및 변조 방법, 바람직하게는 LED의 구동신호의 변조 회로 및 LED 에 의한 화상 표시 장치에 관한 것이다.

청색 LED(Light Emitting Diode)의 발명이래, LED에서 3원색을 발광하는 화소에 의해 화면을 구성시킨 LED 컬러 디스플레이 장치가 광범위하게 일반적으로 제조되게 되었다. LED는 내구성이 우수하며 또한 반영구적으로 사용 가능하며 옥외에서 장기간 사용하는 용도에 알맞은 발광 소자이다. 이 때문에 경기장이나 이벤트 회장의 대형 디스플레이, 빌딩 벽면이나 역구내의 광고를 겸한 정보 표시 패널 등으로 널리 사용되고 있다. 근래에는 청색 LED의 고휘도화와 저가격화에 따라 이 LED 컬러 디스플레이 장치가 급속히 보급되고 있다.

도 1은 LED 디스플레이의 화소를 구성하는 LED의 구동회로를 도시한 도면이다.

도 1에 있어서, 100은 구동회로를, 200은 LED를 각각 나타낸다. 또한 Spx는 화소마다 부여되는 영상신호를, Id는 LED(200)에 흐르는 전류를 각각 나타내고 있다.

구동회로(100)는 영상신호 Spx에 따른 전류를 LED(200)에 출력하고, LED(200)는 구동회로(100)로부터 공급되는 전류에 따라 발광하고 있다. LED 디스플레이 장치에는 도 1에 나타내는 구동회로(100)와 LED(200)에 의한 회로가 화소수에 따른 수만큼 구성되어 있고, 화소마다 부여되는 영상신호 Spx에 따른 휘도로 각 화소의 LED를 발광시킴으로써 화면을 보는 사람에게 영상을 인식시키고 있다. 또한, 각 화소에 부여되는 영상신호 Spx는 일반적으로 소정 비트 수의 디지털 값으로서 각 구동회로(100)에 공급되고 있다.

도 2는 도 1의 LED(200)에 흐르는 전류의 파형을 도시한 도면이다.

도 2에 있어서, 종축은 LED에 흐르는 전류를 상대값으로 나타내고 있고, 횡축은 시간을 상대값으로 나타내고 있다. 또한, Ipulse는 LED에 흐르는 펄스형의 전류 파형의 피크값을, tw는 펄스 부분의 시간폭을, T는 파형의 주기를 각각 나타내고 있다.

도 2에 도시한 바와 같이, LED 디스플레이의 화소를 구성하는 LED에 흐르는 전류의 파형은 주기적인 펄스형의 파형으로 되어 있다. 그리고, 휘도의 조정은 이 펄스 파형의 펄스 시간폭 tw를 가변시키는 펄스 폭 변조에 의해서 실현하고 있다.

LED에 흐르는 전류를 직류 전류로 하고 이 전류값을 영상신호 Spx에 따라 가변시켜 휘도를 조정하는 것도 원리적으로는 가능하지만, 이 경우 구동회로에서 전류값을 미소하게 제어해야 하며, 이 제어를 위한 회로에 의해서 부품수가 많아지는 문제가 있다. 전류값의 분해능을 높게 하는 것보다 시간의 분해능을 높게 하는 쪽이 용이하기 때문에, 일반적으로는 도 2의 전류 파형에 나타낸 것 같은 펄스 폭 변조 방식이 채용되고 있다.

사람의 시각의 성질에 의해, 예를 들면 60분의 1초 이하의 점등 시간으로 명멸하는 빛의 휘도는 일정한 휘도를 가지듯이 느껴진다. 따라서, 도 2에 나타낸 전류 파형으로 LED를 구동시킨 경우라도 전류 파형의 주기 T가 전술한 시간보다 짧으면, 점멸하여 발광하는 LED의 빛을 사람에게 일정한 휘도의 빛으로서 시인시키는 것이 가능하다. 또한, 사람의 시각에 느껴지는 휘도는 LED에 흐르는 전류의 시간적 평균값에 비례하기 때문에, 휘도는 펄스 전류의 듀티비에 비례하여 바뀐다.

그런데, LED 디스플레이 장치에 입력되는 영상신호의 레벨은 일반적으로 CRT (Cathode-Ray Tube)의 휘도 특성과 적합하도록 미리 규격화되어 있어서 CRT의 화소와 다른 휘도 특성을 가지는 LED에 이러한 영상신호를 그대로 입력한 경우에는 이하에 설명하는 문제가 생긴다.

도 3은 입력되는 신호 레벨에 대한 LED 및 CRT의 휘도 관계를 도시한 도면이다.

도 3에 있어서, 종축은 LED 및 CRT의 화소의 휘도를 상대값으로 나타내고 있고, 횡축은 LED 및 CRT의 각 화소에 입력되는 신호 레벨을 상대값으로 나타내고 있다. 또한, A는 CRT의 휘도 특성을, B는 LED의 휘도 특성을 각각 나타내고 있다.

또한, 신호 레벨은 CRT의 휘도 특성 A에서는 영상 신호의 전압값을 나타내고 있고, LED의 휘도 특성 B에서는 LED에 흐르는 전류값을 나타내고 있다.

도 3에 도시한 바와 같이, LED의 휘도 특성 B는 신호 레벨에 대하여 선형인 관계를 가지는 반면, CRT의 휘도 특성 A는 신호 레벨에 대하여 비선형인 관계를 가지고 있다. 일반적으로, CRT의 휘도는 영상신호의 전압 레벨의 2.2승에 비례한 특성(감마 특성)을 가지고 있다. 따라서, 이러한 감마 특성에 적합하도록 규격화된 영상신호에 비례한 전류를 그대로 LED에 흘린 경우, LED의 발광 출력은 발광출력이작은 영역에서는 CRT보다 밝으며 발광출력이 큰 영역에서는 CRT보다 어둡게 된다. 따라서, 이러한 화소로 구성된 화상은 밝은 부분과 어두운 부분의 휘도 비율이 원래의 화상으로부터 어긋나기 때문에 겉보기에 부자연스런 화상으로 된다.

이러한 문제를 해결하기 위하여, 종래의 LED 디스플레이 장치에서는 영상 신호가 가지는 전술한 휘도 특성에 의한 영향을 받지 않도록 보정한 신호를 전술한 영상 신호 Spx로서 구동회로(100)에 입력하고 있다. 구체적으로는, 예를 들면 신호 레벨의 2.2승에 비례한 휘도로 발광하는 CRT에 맞춰 생성된 영상 신호로 휘도 특성이 선형인 LED를 구동하는 경우는 영상신호의 2.2승에 비례하는 신호를 생성하여 이 신호로 LED를 구동하고 있다.

그러나, 디지탈화된 영상신호를 2.2승하여 얻어지는 바이너리 데이터는 원래의 영상신호의 비트 수를 충분히 크게 하지 않으면, 원래의 영상신호의 값이 작은 영역에서 값의 미소한 변화를 표현할 수 없게 된다. 즉, 디지탈화된 영상신호의 비트 수가 적으면, 휘도가 낮은 영역에서 휘도의 계조(gradation)가 거칠어져서 부자연스런 화상으로 된다. 이러한 문제를 피하기 위해서는 영상신호의 비트 수를 증가시킬 필요가 있는 데, 종래의 LED 디스플레이 장치에서는 예를 들면 CRT의 경우 8 비트의 영상신호로 표현할 수 있는 화상을 재현하기 위해서 12∼16 비트의 영상신호를 생성해야 한다. 이와 같이 하여 영상신호의 비트 수가 증가하면, 각 LED를 구동하는 펄스 폭 변조회로의 비트 수가 증가하기 때문에 전체의 회로 규모가 커져서 비용 증대나 소비 전력 증대라는 문제를 초래한다.

또한, 일반적으로 도 2에 나타낸 펄스 파형은 시간의 기준이 되는 클록을 계수함으로써 생성하고 있지만, 영상신호의 비트 수가 커진다는 것은 그만큼 클록을 계수하는 수가 증가하는 것을 의미하기 때문에, 같은 주파수의 클록을 이용한 경우 펄스 폭 변조의 주기 T가 커진다. 예를 들면 8 비트의 영상신호에 대하여 비트 수가 4비트 많은 12비트의 영상신호를 생성하여 펄스 폭 변조를 행하는 경우, 클록의 주파수를 같게 하여 비교하면 펄스 폭 변조의 주기 T는 8 비트의 영상신호의 경우에 비해 16배로 된다. 펄스 폭 변조의 주기 T는 상술한 인간의 시각 특성을 이용하고 있기 때문에, 이 주기를 너무 길게 하면 빛의 명멸이 사람의 눈에 느껴지는 현상(플리커)을 야기하여 보기에 힘든 화상으로 된다. 또한, 일반적으로 LED 디스플레이는 CRT 등에 비해 상술한 플리커가 사람이 눈에 띄기 쉬운 특성이 있는 때문에, 펄스 폭 변조의 주기 T는 예를 들면 50분의 1초라고 하는 보통의 리프레시 레이트보다도 수배 빠른 것이 요구되고 있다.

영상 신호의 비트 수를 증가시키며 또 펄스 폭 변조의 주기 T를 짧게 하기 위해서는 펄스 폭 변조회로에 이용하는 클록의 주파수를 높게 하면 되지만, 그렇게 하면 회로의 소비 전력이 증대되는 문제가 있어서 현상적으로 10∼20MHz에 있는 주파수를 또 십수배 높게 하는 것은 곤란하므로 클록의 고주파화에는 한계가 있다.

본 발명의 목적은 입력 데이터를 입력 데이터 값에 따라 펄스 폭으로 변조하고 소정 주기의 펄스 신호를 생성하는 변조 회로로서, 입력 데이터의 비트 수를 증가시키거나 입력 데이터에 보정 등의 처리를 가하지 않고, 입력 데이터와 펄스 폭의 관계를 소정의 특성에 맞춰 설정할 수 있는 변조회로와, 상기 변조회로를 구비한 화상 표시 장치를 제공함에 있다.

상기의 목적을 달성하기 위해, 본 발명의 제1 측면에서는 입력 데이터를 입력 데이터 값에 따라 펄스 폭 및 펄스 진폭으로 변조하고 소정 주기의 펄스 신호를 생성하는 변조 회로로서, 그 값이 상기 주기에서의 위상에 따라 변하는 위상 데이터를 생성하는 위상 데이터 생성회로와, 매 주기의 시작시의 제1 레벨에서 제어 신호를 설정하고, 상기 위상 데이터와 상기 입력 데이터의 값을 비교하고, 상기 위상 데이터와 상기 입력 데이터가 일치하는 경우의 제2 레벨에서 상기 제어 신호를 설정하는 데이터 비교 회로와, 매 주기의 시작시의 기준 레벨에서 펄스 신호의 레벨을 설정하고, 상기 제어 신호가 상기 제1 레벨에 있을 때 위상 데이터에 따라 상기 펄스 신호의 레벨을 변경하고, 상기 제어 신호가 상기 제2 레벨로 변경될 때 상기 기준 레벨에서 상기 펄스 신호의 레벨을 설정하고, 그 결과의 펄스 신호를 출력하는 펄스 신호 생성회로를 포함하는 변조 회로를 제공하는 것이다.

본 발명의 제1 측면에 따른 변조회로에 의하면, 상기 위상 데이터 생성회로에 있어서, 상기 주기에서의 위상에 따른 위상 데이터가 생성된다. 상기 비교 회로에 있어서, 제어 신호는 매주기의 시작시에 제1 레벨에 있으며, 위상 데이터 및 입력 데이터가 비교되며, 제어 신호는 위상 데이터 및 입력 데이터가 일치할 때 제2 레벨로 설정된다. 상기 펄스 신호 생성회로로부터 출력된 펄스 신호의 레벨은 매주기의 시작시에 기준 레벨로 설정되어 제어 신호가 제1 레벨에 있을 때 위상 데이터의 값에 따라 변경되며, 제어 신호가 제2 레벨에 있을 때 기준 레벨로 설정된다.

바람직하게는, 제어 신호가 제1 레벨에 있을 때 펄스 신호 생성회로는 입력 펄스 진폭 데이터와 위상 데이터의 곱에 비례하여 펄스 신호의 레벨을 변경한다.

또한, 상기 펄스 신호 생성회로는 입력 펄스 진폭 데이터를 입력 데이터 값에 대응하는 레벨을 갖는 아날로그 신호로 변환하는 제1 변환 회로와, 위상 데이터를 상기 아날로그 신호를 기준으로 상기 위상 데이터 값에 대응하는 레벨을 갖는 펄스 신호로 변환하는 제2 변환 회로를 포함한다. 또는, 상기 펄스 신호 생성회로는 입력 펄스 진폭 데이터의 값과 위상 데이터의 값을 곱하는 승산기와, 상기 승산기로부터의 승산 결과를 그 결과의 값에 대응하는 레벨을 갖는 펄스 신호로 변환하는 변환 회로를 포함한다. 더욱이, 상기 위상 데이터 생성회로는 입력 클록 펄스를 계수하고, 상기 계수값을 미리 설정된 초기값으로 초기화하여 상기 계수값이 미리 설정된 값에 도달할 때 다시 클록 펄스를 계수하고, 상기 계수값을 위상 데이터로서 출력한다.

본 발명의 제2 측면에 따르면, 입력 데이터를 입력 데이터 값에 따라 펄스 폭 및 펄스 진폭으로 변조하고 소정 주기의 펄스 신호를 생성하는 변조 회로로서, 초기 위상 데이터에 대응하는 주기의 위상에서 입력 데이터를 복수의 미리 설정된 초기 위상 데이터와 비교하고, 상기 초기 위상 데이터 중의 하나에 대응하는 위상이 상기 입력 데이터에 대응하는 위상보다 빠를 때 초기 위상 데이터 중의 하나의 값 및 상기 초기 위상 데이터에 대응하는 입력 데이터와 지정 펄스 진폭 데이터의 값의 차이에 대응하는 펄스 폭 데이터를 비교 결과로서 출력하는 데이터 출력회로와, 그 값이 상기 주기에서의 위상에 따라 변하는 위상 데이터를 생성하는 위상 데이터 생성회로와, 매 주기의 시작시의 제1 레벨에서 제어 신호를 설정하고, 상기 위상 데이터와 상기 펄스 폭 데이터를 비교하고, 상기 위상 데이터와 상기 펄스 폭 데이터가 일치하는 경우의 제2 레벨에서 상기 제어 신호를 설정하는 데이터 비교 회로와, 매 주기의 시작시의 기준 레벨에서 펄스 신호의 레벨을 설정하고, 상기 제어 신호가 상기 제1 레벨에 있을 때 펄스 진폭 데이터에 따라 상기 펄스 신호의 레벨을 변경하고, 상기 제어 신호의 레벨이 상기 제2 레벨로 변경될 때 상기 기준 레벨에서 상기 펄스 신호의 레벨을 설정하고, 그 결과의 펄스 신호를 출력하는 펄스 신호 생성회로를 포함하는 변조 회로를 제공한다.

본 발명의 제2 측면에 따른 변조회로에 의하면, 복수의 미리 설정된 초기 위상 데이터에 대응하는 주기의 위상에서 입력 데이터는 데이터 생성회로에 의한 초기 위상 데이터의 값과 비교된다. 비교 결과, 초기 위상 데이터 중의 하나의 값 및 초기 위상 데이터에 대응하는 입력 데이터와 지정 펄스 진폭 데이터의 값간의 차이에 따른 펄스 폭 데이터가 초기 위상 데이터 중의 하나에 대응하는 위상이 입력 데이터에 대응하는 위상보다 빠를 때 출력된다. 위상 데이터 생성회로에서 그 값이 상기 주기에서의 위상에 따라 변하는 위상 데이터가 생성된다. 데이터 비교회로에서 제어 신호는 매 주기의 시작시의 제1 레벨에서 제어 신호를 설정하고, 상기 위상 데이터와 상기 펄스 폭 데이터가 비교되고, 상기 위상 데이터와 상기 펄스 폭 데이터가 일치하는 경우의 제2 레벨에서 상기 제어 신호가 설정된다. 펄스 신호 생성회로로부터 출력된 펄스 신호의 레벨은 매 주기의 시작시의 기준 레벨에서 설정되고, 상기 제어 신호가 상기 제1 레벨에 있을 때 펄스 진폭 데이터에 따라 변경되고, 상기 제어 신호의 레벨이 상기 제2 레벨로 변경될 때 상기 기준 레벨에서 설정된다.

또한, 상기 데이터 출력회로는 입력 클록 펄스를 계수하고, 상기 계수값을 미리 설정된 초기값으로 초기화하여 상기 계수값이 미리 설정된 값에 도달할 때 다시 클록 펄스를 계수하고, 상기 초기 위상 데이터 중의 하나를 그 계수값이 상기 초기 위상 데이터와 일치하는 위상에서 상기 입력 데이터의 값과 비교한다.

또한, 상기 위상 데이터 생성회로는 입력 클록 펄스를 계수하고, 상기 계수값을 미리 설정된 초기값으로 초기화하여 상기 계수값이 미리 설정된 값에 도달할 때 다시 클록 펄스를 계수하고, 상기 계수값을 위상 데이터로서 출력한다.

본 발명의 제3 측면에 따르면, 입력 데이터를 입력 데이터 값에 따라 펄스 폭 및 펄스 진폭으로 변조하고 소정 주기의 펄스 신호를 생성하는 복수의 변조 회로와, 이차원적으로 배치되어 화상 표시 부재를 형성하며 상기 펄스 신호의 레벨에 대응하는 휘도로 각각 발광하는 복수의 발광 소자를 포함하며, 상기 각각의 변조 회로는, 그 값이 상기 주기에서의 위상에 따라 변하는 위상 데이터를 생성하는 위상 데이터 생성회로와, 매 주기의 시작시의 제1 레벨에서 제어 신호를 설정하고, 상기 위상 데이터와 상기 입력 데이터의 값을 비교하고, 상기 위상 데이터와 상기 입력 데이터가 일치하는 경우의 제2 레벨에서 상기 제어 신호를 설정하는 데이터 비교 회로와, 매 주기의 시작시의 기준 레벨에서 펄스 신호의 레벨을 설정하고, 상기 제어 신호가 상기 제1 레벨에 있을 때 위상 데이터에 따라 상기 펄스 신호의 레벨을 변경하고, 상기 제어 신호의 레벨이 상기 제2 레벨로 변경될 때 상기 기준 레벨에서 상기 펄스 신호의 레벨을 설정하고, 그 결과의 펄스 신호를 출력하는 펄스 신호 생성회로를 포함하는 화상 표시 장치를 제공한다.

본 발명의 제3 측면의 화상 표시 장치에 따르면, 복수의 변조회로에서 입력 데이터의 펄스 폭 및 펄스 진폭은 입력 데이터의 값에 따라 변조되고 소정 주기의 펄스 신호가 생성된다. 복수의 발광 소자는 펄스 신호의 레벨에 대응하는 휘도로 발광하며 화상은 화상 표시 부재에 의해 표시된다.

또한, 각 변조 회로의 위상 데이터 생성회로에서 그 값이 상기 주기에서의 위상에 따라 변하는 위상 데이터가 생성된다. 데이터 비교회로에서 제어 신호는 매 주기의 시작시의 제1 레벨에서 설정되고, 상기 위상 데이터와 상기 입력 데이터가 비교되고, 상기 위상 데이터와 상기 입력 데이터가 일치하는 경우 제어 신호가 제2 레벨에서 설정된다. 매 주기의 시작시의 기준 레벨에서 펄스 신호 생성회로로부터 출력된 펄스 신호의 레벨이 설정되고, 상기 제어 신호가 상기 제1 레벨에 있을 때 위상 데이터에 따라 변경되고, 상기 제어 신호의 레벨이 상기 제2 레벨로 변경될 때 상기 기준 레벨에서 설정된다.

바람직하게는 각 변조 회로는, 입력 데이터를 입력하는 제1 입력 단자와, 상기 입력 데이터를 출력하는 제1 출력 단자와, 인에이블 신호를 입력하는 제2 입력 단자와, 상기 인에이블 신호를 출력하는 제2 출력 단자와, 상기 제2 입력 단자로부터 입력된 인에이블 신호가 인에이블 상태로부터 디스인에이블 상태로 변경될 때 상기 인에이블 신호를 상기 제2 출력 단자로부터 출력하는 인에이블 신호 생성회로 ―여기서 상기 인에이블 신호는 소정 주기 동안 인에이블 상태로 설정된 후 디스인에이블 상태로 설정됨 ―와, 상기 인에이블 신호가 인에이블 상태에 있을 때 상기 제1 입력 단자로부터 입력된 입력 데이터를 보존하고, 상기 인에이블 신호가 상기 인에이블 상태로부터 디스인에이블 상태로 변경될 때 상기 보존된 입력 데이터를 출력하는 데이터 보존 회로를 포함하며, 각 변조 회로의 상기 제1 출력 단자 및 제2 출력 단자는 다음 스테이지에서 변조 회로의 제1 입력 단자 및 제2 입력 단자와 각각 직렬 접속되며, 상기 위상 데이터 생성회로는 상기 인에이블 신호가 인에이블 상태에 있을 때 위상 데이터의 값을 미리 설정된 초기 데이터로 설정하고, 상기 인에이블 신호가 디스인에이블 상태에 있을 때 상기 위상 데이터의 값을 상기 주기로 주기적으로 변경하며, 상기 데이터 비교회로는 상기 인에이블 신호가 인에이블 상태에 있을 때 상기 제어 신호를 제2 레벨로 설정하고, 상기 인에이블 신호가 디스인에이블 상태에 있을 때 상기 데이터 보존 회로로부터 출력된 입력 데이터를 상기 위상 데이터와 비교한다.

또한, 바람직하게는 상기 제어 신호가 상기 제1 레벨에 있을 때 상기 펄스 신호 생성회로는 상기 펄스 신호의 레벨을 입력 펄스 진폭 데이터와 위상 데이터의 곱에 비례하여 변경한다.

본 발명의 제4 측면에 따르면, 입력 데이터를 입력 데이터 값에 따라 펄스 폭 및 펄스 진폭으로 변조하고 소정 주기의 펄스 신호를 생성하는 복수의 변조 회로와, 이차원적으로 배치되어 화상 표시 부재를 형성하며 상기 펄스 신호의 레벨에 대응하는 휘도로 각각 발광하는 복수의 발광 소자를 포함하며, 상기 각각의 변조 회로는, 초기 위상 데이터에 대응하는 주기의 위상에서 입력 데이터를 복수의 미리설정된 초기 위상 데이터와 비교하고, 상기 초기 위상 데이터 중의 하나에 대응하는 위상이 상기 입력 데이터에 대응하는 위상보다 빠를 때 초기 위상 데이터 중의 하나의 값 및 상기 초기 위상 데이터에 대응하는 입력 데이터와 지정 펄스 진폭 데이터의 값의 차이에 대응하는 펄스 폭 데이터를 비교 결과로서 출력하는 데이터 출력회로와, 그 값이 상기 주기에서의 위상에 따라 변하는 위상 데이터를 생성하는 위상 데이터 생성회로와, 매 주기의 시작시의 제1 레벨에서 제어 신호를 설정하고, 상기 위상 데이터와 상기 펄스 폭 데이터를 비교하고, 상기 위상 데이터와 상기 펄스 폭 데이터가 일치하는 경우의 제2 레벨에서 상기 제어 신호를 설정하는 데이터 비교 회로와, 매 주기의 시작시의 기준 레벨에서 펄스 신호의 레벨을 설정하고, 상기 제어 신호가 상기 제1 레벨에 있을 때 펄스 진폭 데이터에 따라 상기 펄스 신호의 레벨을 변경하고, 상기 제어 신호의 레벨이 상기 제2 레벨로 변경될 때 상기 기준 레벨에서 상기 펄스 신호의 레벨을 설정하고, 그 결과의 펄스 신호를 출력하는 펄스 신호 생성회로를 포함하는 화상 표시 장치를 제공한다.

본 발명의 제4 측면의 화상 표시 장치에 따르면, 복수의 변조회로에서 입력 데이터의 펄스 폭 및 펄스 진폭이 입력 데이터 값에 따라 변조되고 소정 주기의 펄스 신호가 생성된다. 복수의 발광 소자는 상기 펄스 신호의 레벨에 대응하는 휘도로 발광하며 화상은 화상 표시 부재에 의해 형성된다.

또한, 각 변조 회로에서 초기 위상 데이터에 대응하는 주기의 위상에서 입력 데이터는 복수의 미리 설정된 초기 위상 데이터와 비교된다. 비교 결과, 초기 위상 데이터 중의 하나의 값 및 상기 초기 위상 데이터에 대응하는 입력 데이터와 지정 펄스 진폭 데이터의 값의 차이에 대응하는 펄스 폭 데이터가 상기 초기 위상 데이터 중의 하나에 대응하는 위상이 상기 입력 데이터에 대응하는 위상보다 빠를 때 출력된다. 위상 데이터 생성회로에서 그 값이 상기 주기에서의 위상에 따라 변하는 위상 데이터가 생성된다. 데이터 비교회로에서 매 주기의 시작시의 제1 레벨에서 제어 신호가 설정되고, 상기 위상 데이터와 상기 펄스 폭 데이터가 비교되고, 상기 위상 데이터와 상기 펄스 폭 데이터가 일치하는 경우 제2 레벨에서 제어 신호가 설정된다. 펄스 신호 생성회로로부터 출력된 펄스 신호의 레벨은 매 주기의 시작시의 기준 레벨에서 설정되고, 상기 제어 신호가 상기 제1 레벨에 있을 때 펄스 진폭 데이터에 따라 변경되고, 상기 제어 신호의 레벨이 상기 제2 레벨로 변경될 때 상기 기준 레벨에서 설정된다.

바람직하게는 각 변조 회로는, 상기 펄스 폭 데이터 및 펄스 진폭 데이터를 입력하는 제1 입력 단자와, 상기 펄스 폭 데이터 및 펄스 진폭 데이터를 출력하는 제1 출력 단자와, 인에이블 신호를 입력하는 제2 입력 단자와, 상기 인에이블 신호를 출력하는 제2 출력 단자와, 상기 제2 입력 단자로부터 입력된 인에이블 신호가 인에이블 상태로부터 디스인에이블 상태로 변경될 때 상기 인에이블 신호를 상기 제2 출력 단자로부터 출력하는 인에이블 신호 생성회로 ―여기서 상기 인에이블 신호는 소정 주기 동안 인에이블 상태로 설정된 후 디스인에이블 상태로 설정됨 ―와, 상기 인에이블 신호가 인에이블 상태에 있을 때 상기 제1 입력 단자로부터 입력된 상기 펄스 폭 데이터 및 펄스 진폭 데이터를 보존하고, 상기 인에이블 신호가 상기 인에이블 상태로부터 디스인에이블 상태로 변경될 때 상기 보존된 펄스 폭 데이터 및 펄스 진폭 데이터를 출력하는 데이터 보존 회로를 포함하며, 각 변조 회로의 상기 제1 출력 단자 및 제2 출력 단자는 다음 스테이지에서 변조 회로의 제1 입력 단자 및 제2 입력 단자와 각각 직렬 접속되며, 상기 위상 데이터 생성회로는 상기 인에이블 신호가 인에이블 상태에 있을 때 위상 데이터의 값을 미리 설정된 초기 데이터로 설정하고, 상기 인에이블 신호가 디스인에이블 상태에 있을 때 상기 위상 데이터의 값을 상기 주기로 주기적으로 변경하며, 상기 데이터 비교회로는 상기 인에이블 신호가 인에이블 상태에 있을 때 상기 제어 신호를 제2 레벨로 설정하고, 상기 인에이블 신호가 디스인에이블 상태에 있을 때 상기 데이터 보존 회로로부터 출력된 펄스 폭 데이터를 상기 위상 데이터와 비교한다.

도 1은 LED 디스플레이의 화소를 구성하는 LED의 구동회로를 도시한 도면.

도 2는 도 1의 LED에 흐르는 전류의 파형을 도시한 도면.

도 3은 입력되는 신호 레벨에 대한 LED 및 CRT의 휘도의 관계를 도시한 도면.

도 4는 본 발명에 의한 LED 디스플레이 장치의 블록도.

도 5는 제1 실시예에 따른 제어부의 동작을 설명하는 블록도.

도 6은 제1 실시예에 따른 펄스 폭 변조회로의 블록도.

도 7은 펄스 폭 변조회로에서 입력 및 출력되는 시리얼 데이터와 인에이블 신호의 타이밍 차트를 도시한 도면.

도 8은 제1 실시예에서 LED에 흐르는 전류의 파형을 도시한 도면.

도 9는 제2 실시예에 따른 제어부의 동작을 설명하는 블록도.

도 10은 제2 실시예에 따른 펄스 폭 변조회로의 블록도.

도 11은 제2 실시예에서 LED에 흐르는 전류의 파형을 도시한 도면.

도 12는 제2 실시예에 따른 발광 휘도와 휘도 데이터의 관계를 도시한 도면.

이하, 첨부되는 도면을 참조로 본 발명의 변조회로 및 화상 표시 장치에 관한 바람직한 실시예 대해 본 발명을 LED 디스플레이 장치에 적용한 경우를 설명한다.

<제1 실시예>

도 4는 본 발명에 따른 LED 디스플레이 장치의 블록도이다.

도 4에 있어서, 1은 펄스 폭 변조회로를, 2는 LED를, 3은 제어부를, 4는 A/D 컨버터를, 5는 프레임 메모리를 각각 나타내고 있다.

펄스 폭 변조회로(1)는 제어부(3)의 출력단자 SO에서 전송된 펄스 폭의 데이터에 따라 LED(2)에 펄스 전류를 흘리고 있다. 각 화소의 LED에 대하여 하나의 펄스 폭 변조회로(1)가 존재하기 때문에 펄스 폭 변조회로(1)의 수는 화면을 구성하는 LED의 수와 같다.

펄스 폭 변조회로(1)가 제어부(3)로부터 수취하는 펄스 폭 데이터와 펄스 진폭 데이터는 시리얼 데이터이며, 시리얼 데이터의 입력단자 SI에서 이 데이터를 받고 있다. 또한, 펄스 폭 변조회로(1)는 입력단자 SI에서 받은 데이터에 일정한 지연시간을 부여하여 출력하는 시리얼 데이터의 출력단자 S0를 구비하고 있고, 이 출력단자 SO를 다른 펄스 폭 변조회로(1)의 입력단자 SI와 종속(縱續) 접속하고 있다. 이와 같이 펄스 폭 변조회로(1)의 시리얼 데이터의 입력단자 SI와 출력단자 S0를 종속 접속하여 입력단자 SI에서 출력단자 SO로 시리얼 데이터를 차례 차례로 보냄에 따라 제어부(3)로부터 각 펄스 폭 변조회로(1)로 데이터를 전송시키고 있다. 도 4에 있어서, 각 펄스 폭 변조회로(1)를 종속 접속시킨 직렬 회로의 말단의 출력단자 SO를 제어부(3)에 접속하고 있지만, 이것은 제어부(3)에서 되돌아온 신호로부터 각 펄스 폭 변조회로(1)의 동작상태를 조사하기 위한 접속이다.

또한, 각 펄스 폭 변조회로(1)는 클록의 입력단자 CLK를 구비하고 있으며, 제어부(3)로부터 각 펄스 폭 변조회로(1)로 공통 클록이 공급되어 있다.

제어부(3)는 A/D 컨버터(4)로부터 입력되는 디지탈화된 영상신호의 데이터를 단자 DI에서 입력하고, 이 데이터로부터 LED의 각 화소에 대응하는 휘도 데이터를 추출하여 프레임 메모리(5)에 기억시키고 있다. 또한, 프레임 메모리(5)에 기억된 각 화소의 데이터를 판독하여 시리얼 데이터로 변환하여 출력단자 SO로부터 펄스 폭 변조회로(1)로 출력하고 있다. 출력단자 SO에서 출력하는 시리얼 데이터는 제어부(3)가 생성하는 클록에 동기되어 있고, 이 클록을 클록 출력단자 CLK에서 각펄스 폭 변조회로(1)로 출력하고 있다.

제어부(3)의 입력단자 SDI는 펄스 폭 변조회로(1)로부터 귀환되는 시리얼 데이터가 입력된다. 이 시리얼 데이터에는 각 펄스 폭 변조회로(1)의 동작상태(LED의 고장이나 IC의 과열 상태 등)에 관한 정보가 포함되고 있고, 제어부(3)는 이 정보에 따라 도시하지 않는 표시 장치로 이상을 알리는 등의 동작을 행한다.

A/D 컨버터(4)는 아날로그의 영상신호 Sv를 소정 비트 수로 디지탈화하여 제어부(3)에 출력하고 있다.

프레임 메모리(5)는 제어부(3)에서 추출된 각 화소의 휘도 데이터를 일시적으로 기억하고 있다. 각 화소의 휘도 데이터는 1 화면(즉 1 프레임)마다 관리되어 보존되고 있고, 제어부(3)는 프레임마다의 휘도 데이터를 순차 판독하여 각 펄스 폭 변조회로(1)에 출력한다.

아날로그의 영상신호 Sv는 A/D 컨버터(4)에서 소정 비트 수의 디지탈화된 데이터로 변환되어 제어부(3)로 출력되고, 제어부(3)에서 각 화소의 휘도 데이터를 추출하여 프레임 메모리(5)에 출력한다. 각 화소의 휘도 데이터는 프레임 메모리(5)에서 프레임마다 일시적으로 기억된다. 프레임 메모리(5)에 기억된 1 프레임을 구성하는 각 화소의 휘도 데이터는 제어부(3)가 정하는 소정의 타이밍에서 제어부(3)로 판독되어 시리얼 데이터로 변환된 후 펄스 폭 변조회로(1)에 출력된다. 각 펄스 폭 변조회로(1)에 입력된 각 화소의 휘도 데이터에 따라 각 화소의 LED에 소정의 펄스 폭을 가지는 펄스 전류가 흘러 LED가 발광하여 1 프레임의 화상이 표시된다. 이와 같이, 프레임마다 휘도 데이터를 펄스 폭 변조회로(1)에 출력시켜 LED를 발광시키는 동작이 반복됨에 따라 동화상이 표시된다.

또한, 각 화소의 휘도 데이터는 각 펄스 폭 변조회로(1)에 시리얼 데이터로서 출력되어 있지만, 이것을 패러렐 데이터로서 출력하는 것도 가능하다. 이 경우, 배선의 수가 데이터의 비트 수에 따라 증가하는 문제가 있지만, 각 펄스 폭 변조회로(1)에 휘도 데이터를 설정하는 속도가 시리얼 데이터로서 출력하는 경우에 비해 빠르게 되는 이점이 있다.

또한, 프레임 메모리(5)에 1 프레임을 구성하는 데이터를 반드시 모두 기억시킬 필요는 없고, 예를 들면 1 수평주기의 데이터를 메모리에 버퍼로서 기억시키고 나서 출력시키는 것도 가능하다. 또한, A/D 컨버터(4)의 변환 시간이나 제어부의 처리시간이 충분히 빠른 경우에는 메모리의 버퍼를 거치지 않고 직접 시리얼 데이터로 변환하여 출력시키는 것도 가능하다.

다음에, 제어부(3)의 동작에 대해 설명한다.

도 5는 제1 실시예에 따른 제어부(3)의 동작을 설명하는 블록도이다.

도 5에 있어서, 31은 데이터 입력부를, 32는 펄스 설정 데이터 생성부를, 33은 클록 발생부를 각각 나타내고 있다. 기타, 도 5와 도 4의 동일부호는 동일한 구성 요소를 나타내고 있다.

데이터 입력부(31)는 프레임 메모리(5)로부터 각 화소의 휘도 데이터를 소정의 순서로 판독하여 보존하고 이것을 펄스 설정 데이터 생성부(32)에 출력한다.

펄스 설정 데이터 생성부(32)는 소정의 펄스 진폭 데이터 및 데이터 입력부에서 입력된 휘도 데이터(펄스 폭 데이터)를 클록 발생부(33)에 의한 클록 신호에동기시킨 시리얼 데이터로 변환하고 이것을 단자 SO에서 출력한다.

또한, 이 시리얼 데이터에 동기하여 각 펄스 폭 변조회로(1)에 시리얼 데이터를 설정시키기 위한 인에이블 신호를 생성하고 이것도 단자 SO에서 출력한다.

펄스 설정 데이터 생성부(32)에서 생성시키는 시리얼 데이터 및 인에이블 신호의 타이밍 등에 대해 상세하게 나중에 설명한다.

클록 발생부(33)는 펄스 설정 데이터 생성부(32)에 클록 신호를 공급한다. 또한, 단자 CLK에서 클록 신호를 출력하며 펄스 폭 변조회로(1)에 대한 클록 신호도 공급한다.

프레임 메모리(5)에 기억되어 있는 각 화소의 휘도 데이터는 데이터 입력부(31)에 의해 소정 순서로 제어부(3)로 판독된다. 이 휘도 데이터는 펄스 설정 데이터 생성부(32)에서 시리얼 데이터로 변환된다. 이 시리얼 데이터에는 LED(2)에 흐르는 펄스 전류의 진폭을 설정하는 소정의 펄스 진폭 데이터도 부가된다. 생성된 시리얼 데이터는 클록 발생부(33)가 출력하는 클록에 동기하여 단자 SO에서 각 펄스 폭 변조회로(1)에 출력된다.

또한, 이 시리얼 데이터에 동기하여 인에이블 신호도 생성되어 시리얼 데이터와 동시에 단자 SO에서 각 펄스 폭 변조회로(1)에 출력된다.

다음에, 펄스 폭 변조회로(1)의 동작에 대해 설명한다.

도 6은 제1 실시예에 따른 펄스 폭 변조회로(1)의 블록도이다.

도 6에 있어서, 11은 데이터 비교회로를, 12는 펄스 주기 카운터를, 13은 시프트 레지스터를, 14는 D/A 컨버터를, 15는 npn 트랜지스터를, 16a 및 16b는 저항을, 17은 AND 회로를, 18은 카운터를, 19는 지연 회로를 각각 나타내고 있다.

또한, 도 4에서 제어부(3)의 단자 SO로부터 각 펄스 폭 변조회로(1)에 출력되는 신호는 도 6에서 인에이블 신호 S1 및 시리얼 데이터 신호 S2의 2개의 신호에 상당한다.

데이터 비교회로(11)는 펄스 주기 카운터(12)가 출력하는 클록 신호 S3에 의한 클록의 계수값 S6과 시프트 레지스터(13)가 출력하는 펄스 폭 데이터 S7의 대소를 비교하고, 이 비교 결과에 따라 신호 S9를 온 상태 또는 오프 상태로 설정하여 D/A 컨버터(14)에 출력한다. D/A 컨버터(14)의 출력 신호 S10은 이 신호 S9에 따라 온 또는 오프 상태로 설정되며, npn 트랜지스터(14)는 이 신호 S10에 따라 온 또는 오프로 설정된다. 즉, 펄스 폭 데이터 S7의 값에 따라 신호 S9가 온 상태 또는 오프 상태로 설정되는 시간이 가변되고, 이에 따라 npn 트랜지스터(14)가 온 또는 오프로 설정되는 시간이 가변됨에 따라 LED(2)에 흐르는 펄스 전류의 듀티비가 제어된다.

또한, 데이터 비교회로(11)는 인에이블 신호 S1이 인에이블 상태인 때에 출력 신호 S9를 오프 상태로 설정한다. 출력 신호 S9가 오프 상태인 때 D/A 컨버터(14)에서 출력 신호 S10을 오프 상태로 설정하고, 이에 따라 npn 트랜지스터(15)는 오프로 설정된다. 즉, 인에이블 신호 S1이 인에이블 상태인 때 출력 신호 S9는 초기화되고, 이에 따라 LED(2)의 발광은 정지된다.

펄스 주기 카운터(12)는 인에이블 신호 S1이 디스인에이블 상태인 때에 소정의 초기값으로부터 클록 신호 S3에 의한 클록을 계수한다. 그리고, 그 계수값 S6이 소정 값에 도달하면 계수값 S6을 소정 초기값으로 리셋하여 초기값으로부터 다시 계수를 반복한다. 계수값 S6은 데이터 비교회로(11) 및 D/A 컨버터(14)에 출력된다.

또한, 펄스 주기 카운터(12)는 인에이블 신호 S1이 인에이블 상태인 때에 계수값 S6을 소정 초기값으로 리셋한다. 그리고, 인에이블 신호 S1이 인에이블 상태로부터 디스인에이블 상태로 변화되어 소정 수의 클록 신호 S3이 입력된 후에 다시 클록 신호 S3의 계수를 개시한다.

시프트 레지스터(13)는 인에이블 신호 S1이 인에이블 상태인 기간에 AND 회로(17)로부터 입력되는 클록 신호에 동기하여 제어부(3)로부터 보내져 오는 시리얼 데이터 S2를 내부의 레지스터에 전송하여 이 데이터를 유지한다. 제어부(3)로부터 보내져 오는 시리얼 데이터 S2에는 펄스 전류의 펄스 폭을 설정하는 데이터와 펄스 진폭을 설정하는 데이터가 포함되고 있으며, 시프트 레지스터(13)는 각각의 데이터를 펄스 폭 데이터 S7 및 펄스 진폭 데이터 S8로서 데이터 비교회로(11) 및 D/A 컨버터(14)에 출력한다.

펄스 폭 데이터 S7 및 펄스 진폭 데이터 S8을 출력하는 타이밍은 인에이블 신호 S1에 의해서 결정된다. 시프트 레지스터(13)는 인에이블 신호 S1이 인에이블 상태로부터 디스인에이블 상태로 변화되어 소정 수의 클록 신호 S3이 입력된 후에 펄스 폭 데이터 S7을 데이터 비교회로(11)에, 펄스 진폭 데이터 S8을 D/A 컨버터(14)에 각각 출력한다.

D/A 컨버터(14)는 펄스 주기 카운터(12)에 의한 클록 계수값 S6 및 시프트레지스터(13)에 의한 펄스 진폭 데이터 S8에 따른 크기의 출력 신호 S10을 저항(16a)을 통하여 npn형 트랜지스터(15)의 베이스에 입력한다. 즉, 클록 계수값 S6 및 펄스 진폭 데이터 S8의 값에 따라 npn형 트랜지스터(15)의 베이스 전류가 제어되고 LED(2)의 전류가 제어되며 이에 따라 휘도가 가변된다.

D/A 컨버터(14)의 출력 신호 S10은 펄스 진폭 데이터 S8과 클록 계수값 S6의 적에 비례한 값으로 설정된다.

이것은 예를 들면 2개의 D/A 컨버터에 의해 실현된다. 우선 하나의 D/A 컨버터에서 펄스 진폭 데이터 S8을 아날로그 전압으로 변환하고, 이것을 다른 쪽 D/A 컨버터의 기준 전압으로 하며, 이 D/A 컨버터에서 클록 계수값 S6에 비례한 출력 신호 S10을 생성시킨다. 이렇게 해서 생성된 출력 신호 S10은 펄스 진폭 데이터 S8 및 클록 계수값 S6에 비례한다.

또한, 승산기를 이용하여 출력 신호 S10을 생성시켜도 된다. 예를 들면, 펄스 진폭 데이터 S8 및 클록 계수값 S6을 승산기로 승산하고, 이 승산결과를 D/A 컨버터에서 아날로그 신호로 변환한 출력 신호 S10을 생성시킨다. 이렇게 해서 생성된 출력 신호 S10도 펄스 진폭 데이터 S8 및 클록 계수값 S6에 비례한다.

또한, D/A 컨버터(14)는 데이터 비교회로(11)가 출력하는 신호 S9에 따라 출력 신호 S10을 온 상태 또는 오프 상태로 설정한다. 출력 신호가 온 상태로 설정되면, 펄스 진폭 데이터 S8과 클록 계수값 S6의 적에 비례한 출력 신호 S10이 저항(16a)을 통하여 npn형 트랜지스터(15)의 베이스에 공급되어 npn형 트랜지스터(15)가 온 상태로 된다. 또한 출력 신호가 오프 상태로 설정되면, 출력신호 S10은 로우 레벨로 되어 npn형 트랜지스터(15)의 베이스에 전류는 흐르지 않고 npn형 트랜지스터(15)가 오프 상태로 된다.

npn 트랜지스터(15)는 저항(16a)을 통하여 베이스로 받은 D/A 컨버터(14)의 출력 신호 S10에 따라 LED(2)에 펄스 전류를 흘린다. Vpd는 각 LED(2)의 애노드에 공급되는 전압을 나타내고 있고, 도 4에 나타내는 각 LED(2)의 애노드에는 이 공통의 전압 Vpd가 공급되어 있다.

출력 신호 S10이 온 상태인 때, 저항(16a)을 통하여 베이스로 전류가 흘러 npn 트랜지스터(15)의 컬렉터-이미터 사이가 온 상태로 된다. 이에 따라 LED(2)에는 전원 전압 Vpd에서 npn 트랜지스터(15)의 컬렉터, 이미터 및 저항(16b)을 통하여 접지 전위로 향하는 전류가 흐르고, LED(2)는 이 전류값에 따른 휘도로 발광한다.

출력 신호 S10이 오프 상태인 때, 베이스로 전류가 흐르지 않기 때문에 npn 트랜지스터(15)의 컬렉터-이미터 사이는 오프 상태로 된다. 이에 따라 LED(2)에는 전류가 흐르지 않아 LED(2)의 발광은 정지된다.

AND 회로(17)는 인에이블 신호 S1 및 클록 신호 S3을 받아 인에이블 신호 S1이 인에이블 상태인 기간에 클록 신호 S3을 시프트 레지스터(13)로 출력한다.

카운터(18)는 종속 접속되는 펄스 폭 변조회로(1)에 공급하는 인에이블 신호를 생성하기 위한 회로이다. 인에이블 신호 S1이 인에이블 상태로부터 디스인에이블 상태로 변화하는 것을 검출한 후 소정의 클록 폭의 인에이블 신호 S4를 출력한다.

지연 회로(19)는 입력된 시리얼 데이터 신호 S2에 소정 클록 수의 지연을 부여한 데이터를 출력한다. 이 지연은 카운터(18)가 출력하는 인에이블 신호 S4와 시리얼 데이터 신호 S5를 동기시키기 위한 지연이다.

상술한 구성을 가지는 펄스 폭 변조회로(1)에서 종속 접속에 의해 입출력되는 시리얼 데이터와 인에이블 신호에 대해 설명한다.

도 7은 펄스 폭 변조회로(1)에서 입력 및 출력되는 시리얼 데이터와 인에이블 신호의 타이밍 차트를 도시한 도면이다.

도 7(A)은 펄스 폭 변조회로(1)에 입력된 시리얼 데이터 신호 S2를, 도 7(B)은 클록 신호 S3을, 도 7(C)은 펄스 폭 변조회로(1)에 입력된 인에이블 신호 S1을, 도 7(D)은 펄스 폭 변조회로(1)로부터 출력되는 시리얼 데이터 신호 S5를, 도 7(X)은 펄스 폭 변조회로(1)로부터 출력되는 인에이블신호 S4를 각각 나타내고 있다.

이미 설명한 바와 같이, 도 4에 있어서 제어부(3)의 단자 SO에서 각 펄스 폭 변조회로(1)에 출력되는 신호는 도 3에서 인에이블 신호 S1 및 시리얼 데이터 신호 S2에 상당한다. 이 중 시리얼 데이터 신호 S2는 펄스 진폭을 설정하는 데이터 및 펄스 폭을 설정하는 데이터로 구성되어 있다. 도 7의 예에서는 펄스 진폭을 설정하는 데이터를 4비트로 하여 각 비트를 ID1∼ID4로서 나타내고 있다. 또한, 펄스 폭을 설정하는 데이터를 10비트로 하여 각 비트를 PD1∼PD10으로서 나타내고 있다. 따라서, 제어부(3)로부터 각 펄스 폭 변조회로(1)에 출력되는 시리얼 데이터의 1 워드의 길이는 도 7의 예에서 14 비트가 된다.

또한, 펄스 전류의 펄스 진폭 및 펄스 폭을 설정하는 데이터의 비트 수나 시리얼 데이터의 1 워드의 길이는 도 7의 예에 한정되지 않으며, 시프트 레지스터(13)에 보존되는 데이터의 길이에 따라 임의로 설정하는 것이 가능하다.

펄스 설정 데이터 생성부(32)에 의해서 인에이블 신호 S1이 디스인에이블 상태로부터 인에이블 상태로 설정되고 클록 신호 S1에 동기하여 시리얼 데이터 S2가 펄스 폭 변조회로(1)에 입력되면, 시리얼 데이터 신호 S2의 데이터는 AND 회로(17)로부터 출력되는 클록에 동기하여 시프트 레지스터(13)의 내부 레지스터에 입력된다.

또한, 인에이블 신호 S1의 디스인에이블 상태에서 펄스 주기 카운터(12)의 계수값 S6은 소정의 초기값으로 리셋되며 또한 데이터 비교회로(11)의 신호 S9가 오프 상태로 설정되어 LED(2)의 발광이 정지되어 있다.

시프트 레지스터(13)의 내부 레지스터에 1 워드분의 시리얼 데이터가 보존된 시점(도 7의 예에서는 시리얼 데이터 SDI에 PD10이 출력된 시점)에서 펄스 설정 데이터 생성부(32)에 의해 인에이블 신호 S1이 인에이블 상태로부터 디스인에이블 상태로 설정되면, 이것에 동기하여 인에이블 출력 신호 S4는 디스인에이블 상태로부터 인에이블 상태로 설정된다.

출력 신호 S4가 인에이블 상태를 보존하는 기간은 카운터(18)에서 1 워드의 길이에 따른 소정의 클록 수로 설정되고 있으며, 도 7의 예에서 출력 신호 S4는 14 클록의 기간 인에이블 상태로 유지된다.

시리얼 데이터의 출력 신호 S5는 시리얼 데이터의 입력신호 S2를 지연 회로(19)에서 소정의 클록 수(도 7의 예로서는 2 클록)만큼 지연시킴으로써 생성된다. 지연의 길이는 카운터(18)가 생성하는 인에이블 신호 S4가 인에이블 상태로 변화되는 시점과, 14 비트의 시리얼 데이터의 선두 데이터(도 7에서는 ID1)가 단자 SDO에 나타나는 시점이 일치하도록 설정되어 있다.

1 워드분의 길이에 따라 설정된 일정한 길이의 인에이블 신호 S4와 시리얼 데이터 S5가 서로 동기하여 펄스 폭 변조회로의 단자 ENO 및 단자 SDO에서 출력되기 때문에, 단자 SDI와 단자 SDO 및 단자 ENI와 단자 ENO가 종속 접속된 펄스 폭 변조회로(1)를 통과하는 시리얼 데이터는 종속 접속된 순번으로 각 펄스 폭 변조회로(1)의 시프트 레지스터(13)에 순차 설정된다. 즉, 제어부(3)의 단자 SDO에 접속된 펄스 폭 변조회로(1)에는 제어부(3)로부터 최초에 출력된 시리얼 데이터가 설정되며 또한 종속 접속의 말미, 즉 단자 SDI에 접속된 펄스폭 변조회로(1)에는 제어부(3)로부터 최후에 출력된 시리얼 데이터가 설정된다.

이상 설명한 바와 같이 하여, 펄스 진폭 데이터(도 7에서의 데이터 ID1∼ID4 ) 및 펄스 폭 데이터(도 7에서의 데이터 PD1∼PD10)로 이루어지는 14 비트의 시리얼 데이터가 제어부(3)로부터 펄스 폭 변조회로(1)에 출력되고, 각 펄스 폭 변조회로(1)의 시프트 레지스터(13)에 보존된다. 그리고, 각 LED(2)에는 각 펄스 폭 변조회로(1)의 시프트 레지스터(13)에 보존된 데이터에 따른 펄스 진폭과 펄스 폭을 가지는 전류가 흐른다.

또한, 도 6에 나타낸 펄스 폭 변조회로(1)는 제어부(3)로부터 펄스 폭 변조회로(1)에 출력되는 휘도 데이터가 시리얼의 데이터인 경우의 회로이지만, 이미 설명한 바와 같이 본 발명에서 제어부(3)로부터 펄스 폭 변조회로에 설정하는 데이터는 시리얼 데이터에 한정되지 않으며, 예를 들면 패러렐 데이터가 될 수도 있다. 예를 들면 어드레스 버스와 데이터 버스를 설치하여 지정한 어드레스의 펄스 폭 변조회로에 휘도 데이터를 설정시키는 일반적인 전송방식을 사용할 수도 있다.

다음에, 레지스터(13)에 설정된 시리얼 데이터에 따라 LED(2)의 전류가 구동되는 동작에 대해 설명한다.

인에이블 신호 S1이 인에이블 상태로부터 디스인에이블 상태로 변화된 시점에서 시프트 레지스터(13)에 입력된 펄스 폭 데이터 S7 및 펄스 진폭 데이터 S8은 데이터 비교회로(11) 및 D/A 컨버터(14)에 출력된다.

또한, 이 시점에서 펄스 주기 카운터(12)는 소정의 초기값으로부터 클록 신호 S3의 계수를 개시한다. 또한, 데이터 비교회로(11)의 신호 S9는 오프 상태로부터 온 상태로 설정되어 LED(2)에는 펄스 계수값 S6과 펄스 진폭 데이터 S8의 적에 비례한 전류가 흐른다.

펄스 폭 데이터 S7이 시프트 레지스터(13)로부터 데이터 비교회로(11)에 출력되면, 클록 계수값 S6과 입력된 펄스 폭 데이터 S7이 비교된다. 그리고 이 비교 결과에 따라 데이터 비교회로(11)의 신호 S9는 온 상태 또는 오프 상태로 설정된다.

여기서는 펄스 폭 데이터 S7이 펄스 계수값 S6보다 큰 경우에 신호 S9가 온 상태로 설정되며, 펄스 계수값 S6보다 작은 경우에 오프 상태로 설정되는 경우에 대해 설명한다. 이 경우, 펄스 폭 데이터 S7이 클록 계수값 S6의 초기값보다 크면 펄스 주기 카운터(12)의 계수 개시 시점에서 LED(2)는 구동되어 발광하고 있다.

이 LED(2)의 발광 휘도는 D/A 컨버터(14)에 입력되는 펄스 계수값 S6과 펄스 진폭 데이터 S8의 적에 비례하고 있으며, 예를 들면 클록 계수값 S6이 클록의 계수와 동시에 증분되어 증대되는 경우, LED(2)에 흐르는 전류는 최소값으로부터 시간에 비례하여 증대된다. 그리고 이 증대되는 시간적인 변화율은 펄스 진폭 데이터 S8에 따라 설정된다.

다음에, 클록 계수값 S6이 클록의 계수와 동시에 증분되어 증대되는 경우 에 대해 설명한다.

클록 계수값 S6이 클록의 계수와 동시에 증대되어 펄스 폭 데이터 S7의 값을 넘으면, 데이터 비교회로(11)의 출력 신호 S9는 온 상태로부터 오프 상태로 설정되어 LED(2)에는 전류가 흐르지 않고 LED(2)의 발광이 정지된다.

그리고, LED(2)의 발광 정지 후에도 펄스 주기 카운터(12)에서 클록의 계수는 계속되어 클록 계수값 S6이 소정값에 도달하면 클록 계수값 S6은 다시 초기값으로 리셋된다. 그리고, 그 초기값으로부터 다시 계수가 시작된다. 이와 같이 클록 계수값 S6이 소정값으로 리셋되는 동작이 반복된다.

펄스 주기 카운터(12)에 의한 이러한 클록 계수의 반복에 따라 LED(2)에는 펄스 폭 데이터 S7에 따른 듀티비를 가지는 펄스 전류가 흐른다. 또한 그 펄스 전류의 진폭은 클록 계수값 S6에 따라 시간과 더불어 증대되고 있다.

LED(2)에 흐르는 펄스 전류의 주기는 클록의 주기와 펄스 주기 카운터에 의한 클록의 계수 횟수에 의해서 결정된다. 예를 들면 클록 주기가 1㎲이며, 클록 계수값 S6이 0∼255에서 변화되는 경우에 펄스 전류의 주기는 256㎲로 된다.

도 8은 제1 실시예에서 LED(2)에 흐르는 전류의 파형을 도시한 도면이다.

도 8에 있어서, 각 파형도의 종축은 전류치를, 횡축은 시간을 나타내고 있고, 도 8(A)은 펄스 진폭이 변화하지 않는 보통의 펄스 폭 변조회로에 의한 펄스 전류의 파형도를, 도 8의 (B), (C) 및 (D)는 도 6에 나타내는 펄스 폭 변조회로(1)에 의해서 LED(2)에 흐르는 펄스 전류의 파형도를 각각 나타내고 있다.

또한, 도 8의 Pu1se1, Pu1se2 및 Pu1se3은 각각 펄스 폭이 상이한 펄스 파형의 예를 나타내고 있고, 파형 Pu1se1은 파형도 도 8(B)의 펄스 파형, 파형 Pulse2은 파형도 도 8(C)의 펄스 파형, 파형 Pu1se3은 파형도 도 8(D)의 펄스 파형과 각각 동등한 펄스 폭을 가지고 있다.

또한, 도 8의 T는 펄스 파형의 1 주기의 시간을 나타내고 있고, T0∼T3은 시각을 나타내고 있다.

시각 T0에 있어서, 펄스 주기 카운터(12)가 리셋되어 펄스 계수값 S6이 초기화되면, LED(2)에 전류가 흘러 LED(2)는 발광을 개시한다. 이 때, 보통의 펄스 폭 변조회로에서는 파형도 도 8(A)에 나타낸 바와 같이 일정한 전류가 LED(2)에 흐른다. 한편, 본 실시예의 펄스 폭 변조회로(1)에 의한 파형도 도 8(B)∼(D)에서는 LED(2)에 흐르는 펄스 전류의 진폭이 시간의 경과에 비례하여 증대되고 있다.

시각 T1∼T3에 있어서, 펄스 주기 카운터(12)의 계수값 S6이 펄스 폭 데이터 S7과 같아지면, 데이터 비교회로(11)의 S9는 오프로 설정되고, 이에 따라 LED(2)의 전류는 흐르지 않게 된다.

이미 설명한 바와 같이, 사람의 시각에 느껴지는 LED의 휘도는 LED에 흐르는전류의 시간적인 평균값과 같다. 따라서, 파형도 도 8(A)에 나타내는 보통의 펄스 폭 변조와 같이 펄스전류의 진폭을 일정하게 해야 하는 필연적인 이유는 없고, 본 발명과 같이 하여 펄스 폭과 동시에 펄스 전류의 진폭을 가변시켜도 된다. 이 경우에도 LED의 휘도는 전류의 시간적 평균값과 같아진다.

파형도 도 8(A)에서의 펄스전류의 시간적 평균값은 펄스 폭에 비례하는 반면, 파형도 도 8(B)∼(D)에서의 펄스전류의 시간적 평균값은 1 주기에서의 펄스전류의 적분값에 비례하는 것부터 펄스 폭의 2승에 비례하는 것을 알 수 있다. 또한, 펄스 폭은 각 화소의 휘도 데이터에 비례한다. 따라서, 본 실시예에서는 LED의 발광 휘도가 휘도 데이터의 2승에 비례한다.

전술한 바와 같이, CRT의 감마 특성에서는 일반에 휘도가 휘도 데이터의 2.2승에 비례하고 있기 때문에 본 실시예에 의하면 휘도와 휘도 데이터의 관계를 CRT의 감마특성에 거의 가까운 특성에 맞출 수 있다.

또한, 전술한 설명에서는 펄스 주기 카운터(12)가 출력하는 클록 계수값 S6이 클록의 계수와 동시에 증대되는 경우를 예에 설명하고 있지만, 클록 계수값 S6이 클록의 계수와 동시에 감소하는 경우라도 펄스 폭 데이터 S7에 따른 펄스 폭의 전류를 LED(2)에 흘리는 것은 가능하다.

이 경우, 펄스 주기 카운터(12)에서 소정의 초기값, 예를 들면 255로부터 계수가 시작되어 클록의 입력과 동시에 클록 계수값 S6이 디크리먼트된다. 또한, 펄스 주기 카운터(12)에서 계수가 시작되는 시점에서는 클록 계수값 S6이 펄스 폭 데이터보다 크기 때문에 데이터 비교회로(l1)의 출력 신호 S9가 오프 상태로 설정되어 LED(2)의 발광은 정지된다. 클록 계수값 S6의 값이 시간과 동시에 감소되며 펄스 폭 데이터 S7보다도 작아진 시점에서 데이터 비교회로(11)의 출력 신호 S9가 온 상태로 설정되어 LED(2)의 전류발광이 시작된다. 그 후, 펄스 주기 카운터(12)에서 소정의 최소값, 예를 들면 제로까지 계수되고 나서 클록 계수값 S6이 리셋되어 다시 소정의 초기값으로부터 디크리먼트가 시작된다. 펄스 주기 카운터(12)에서 다시 디크리먼트가 시작되면, 데이터 비교회로(11)의 신호 S9는 오프 상태로 설정되고, 클록 계수값 S6이 펄스 폭 데이터 S7보다 작아지는 시점에서 다시 온 상태로 설정된다. 이 동작이 반복됨에 따라 LED(2)에는 펄스 폭 데이터 S7의 값에 따른 펄스 폭의 펄스 전류가 흐른다.

또한, 펄스 진폭 데이터 S8을 조절함으로써 D/A 컨버터(14)에 의한 출력 신호 S10의 최대값, 즉 휘도의 최대값을 조절할 수가 있다. 이에 따라 예를 들면 각 펄스 폭 변조회로(1)마다 펄스 진폭 데이터 S8을 설정하여 각 LED의 개체 차이에 의한 특성의 편차를 보정시킬 수 있다.

또한, 각 펄스 폭 변조회로(1)에 설정되는 펄스 폭 데이터에 각 LED의 편차를 보정시키는 전처리를 행하고, 이 처리를 거친 펄스 폭 데이터를 각 펄스는 변조회로(1)에 설정시키는 것도 가능하다. 이 경우에는 펄스 진폭 데이터 S8을 제어부(3)로부터 각 펄스 폭 변조회로(1)에 설정할 필요는 없어지며 도 6에서의 D/A 컨버터(14)의 제어 데이터는 데이터 비교회로(11)에 의한 신호 S9 및 클록 계수값 S6만큼으로 된다.

<제2 실시예>

다음에, 본 발명의 제2 실시예에 대해 설명한다.

제1 실시예에서는 클록 계수값 S6에 따라 펄스 전류의 진폭을 가변시키고 있다. 제2 실시예에서는 펄스 전류의 1 주기를 몇 가지의 서브 프레임 기간으로 분할하고, 각 서브 프레임 기간마다 펄스 전류의 진폭을 정하고 있다. 이로 인해 스텝은 제1 실시예에 비해 진폭이 가변되는 스텝이 거칠게 되지만 펄스 폭 변조회로(1)가 간략화되어 있다.

도 9는 제2 실시예에 따른 제어부(3)의 동작을 설명하는 블록도이다.

도 9에 있어서, 34는 서브 프레임 데이터 생성부를, 32a는 펄스 설정 데이터 생성부를 각각 나타내고 있다. 기타, 도 9와 도 5의 동일부호는 동일한 구성 요소를 나타내고 있다.

서브 프레임 데이터 생성부(34)는 데이터 입력부(31)로부터 받은 휘도 데이터로부터 상술한 각 서브 프레임 기간에서의 펄스 폭 데이터 및 펄스 진폭 데이터를 생성하고, 각 서브 프레임 기간의 처음에 이들 데이터를 펄스 설정 데이터 생성부(32a)에 출력한다. 펄스 설정 데이터 생성부(32a)에 이들 데이터를 출력하는 타이밍은 클록 발생부(33)에 의한 클록 신호에 의해서 측정된다.

펄스 설정 데이터 생성부(32a)는 서브 프레임 데이터 생성부(34)로부터 출력되는 펄스 폭 데이터 및 펄스 진폭 데이터를 각 서브 프레임 기간의 처음에 펄스 폭 변조회로(1)에 출력한다. 제1 실시예에서의 펄스 설정 데이터 생성부(32)와의 차이는 펄스 폭 데이터 및 펄스 진폭 데이터가 입력된 타이밍에서 이들 데이터를 펄스 폭 변조회로(1)에 출력하는 것에 있다. 기타, 시리얼 데이터로의 변환이나인에이블 신호의 생성에 관해서는 펄스 설정 데이터 생성부(32)와 같다.

각 서브 프레임 기간에서의 펄스 폭 데이터 및 펄스 진폭 데이터는, 예를 들면 다음과 같이 하여 생성된다.

먼저, 펄스 주기 카운터(12)와 동등한 카운터에 의해서 클록 발생부(33)에 의한 클록 신호가 계수되어 주기적으로 변화하는 계수값이 생성된다. 이 계수값이 변화되는 주기는 펄스 전류의 주기와 같기 때문에, 이 계수값은 펄스 전류의 1 주기에서의 위상에 대응한 위상값으로 볼 수 있다.

이 위상값에 있어서, 각 서브 프레임의 초기 위상을 나타내는 서브 프레임 초기 위상값이 각각 설정되어 있다. 예를 들면 펄스의 1 주기에서의 가장 처음의 서브 프레임 기간에서는 1 주기의 초기 위상값과 서브 프레임 초기 위상값이 동등하다. 펄스 전류의 진폭은 이 서브 프레임 초기 위상값에서 전환된다.

생성된 위상값이 시간과 동시에 변화되어 하나의 서브 프레임 초기 위상값과 같아지면, 이 서브 프레임 초기 위상값과 입력된 휘도 데이터의 값이 비교된다. 그리고, 이 서브 프레임 초기 위상값이 입력된 휘도 데이터의 값보다 작은 경우, 즉 서브 프레임 초기 위상값이 나타내는 위상이 입력된 휘도 데이터가 나타내는 위상에 대하여 앞서가는 경우에, 입력된 휘도 데이터의 값과 이 서브 프레임 초기 위상값의 차이가 구해져서 이 차이의 값이 펄스 폭 데이터로서 펄스 설정 데이터 생성부(32a)에 출력된다. 서브 프레임 초기 위상값이 입력된 휘도 데이터의 값보다 큰 경우에는 펄스 폭 데이터는 생성되지 않는다.

예를 들면, 위상값이 0∼255까지 변화하고 3개의 서브 프레임 초기 위상값이0과 100과 200으로 설정되고 있으며 입력된 휘도 데이터가 150이라고 한다. 이 경우, 우선 위상값이 0으로 되는 1 주기의 초기에서 서브 프레임 초기 위상값 0과 휘도 데이터 150의 값이 비교된다. 이 경우, 서브 프레임 초기 위상값이 휘도 데이터보다 작기 때문에, 휘도 데이터 150과 서브 프레임 초기 위상값 0의 차이인 펄스 폭 데이터 150이 펄스 설정 데이터 생성부(32a)에 출력된다. 마찬가지로 위상값이 100이 되는 시점에서 서브 프레임 초기 위상값 100과 휘도 데이터 150의 값이 비교되고, 이 경우에도 서브 프레임 초기 위상값이 휘도 데이터보다 작기 때문에, 휘도 데이터 150과 서브 프레임 초기 위상값 100의 차이인 펄스 폭 데이터 50이 펄스 설정 데이터 생성부(32a)에 출력된다. 또한, 위상값이 200이 되는 시점에서 서브 프레임 초기 위상값 200과 휘도 데이터 150의 값이 비교되고, 이 경우에는 서브 프레임 초기 위상값이 휘도 데이터보다 커지고 있기 때문에 펄스 폭 데이터는 생성되지 않는다.

즉, 휘도 데이터 150에 대하여 펄스 폭 데이터 150 및 펄스 폭 데이터 50이 생성되어 위상값이 각각 서브 프레임 초기 위상값 0 및 서브 프레임 초기 위상값 100과 같아지는 시점에서 펄스 설정 데이터 생성부(32a)에 출력된다.

또한, 펄스 폭 데이터 150이 펄스 폭 변조회로(1)에 입력된 경우에는 펄스 전류의 펄스 폭은 위상값에 대하여 150으로 설정되고, 이 값은 서브 프레임 초기 위상값 100을 넘는다. 이 경우, 펄스 폭 데이터 50이 펄스 폭 변조회로(1)에 입력된 시점에서 시프트 레지스터(13)에 보존된 펄스 폭 데이터는 150으로부터 50으로 갱신되는 때문에 서브 프레임 기간을 넘은 펄스 폭은 설정되지 않는다.

펄스 진폭 데이터는 각 서브 프레임 기간마다 정해진 값이며 펄스 폭 데이터와 동시에 펄스 설정 데이터 생성부(32a)에 출력된다.

이와 같이 하여 생성된 펄스 폭 데이터 및 펄스 진폭 데이터는 이들 데이터가 펄스 설정 데이터 생성부(32a)에 입력된 시점에서 시리얼 데이터로 변환되어 각 펄스 폭 변조회로(1)에 출력된다.

다음에, 본 실시예에 따른 펄스 폭 변조회로(1)에 대해 설명한다.

도 10은 제2 실시예에서의 펄스 폭 변조회로(1)의 블록도이다.

도 10에 있어서 14a는 D/A 컨버터를 나타내고 있고, 기타 도 6과 도 10의 동일 부호는 동일한 구성 요소를 나타내고 있다.

도 10에 나타내는 본 실시예의 펄스 폭 변조회로(1)는 펄스 계수값 S6이 D/A 컨버터에 입력되어 있지 않은 점에서 도 6에 나타내는 제1 실시예의 펄스 폭 변조회로(1)와 다르다. 즉, 도 6에서의 D/A 컨버터(14)의 출력 신호 S10은 펄스 진폭 데이터 S8과 클록 계수값 S6의 적에 비례한 신호로서 생성되는 반면, 도 10에 나타내는 D/A 컨버터(14a)의 출력 신호 S10은 펄스 진폭 데이터 S8을 단순히 D/A 변환하여 생성된다. 따라서, 도 6에서의 D/A 컨버터(14)와 같이 D/A 컨버터를 2개 이용하거나 승산기를 이용하지 않아도 되므로 회로가 간략화되어 있다.

도 11은 제2 실시예에서 LED(2)에 흐르는 전류의 파형을 도시한 도면이다.

도 11에 있어서, 각 파형도의 종축은 전류치를, 횡축은 시간을 나타내고 있고, 도 11(A)은 펄스 진폭의 변화하지 않는 보통의 펄스 폭 변조회로에 의한 펄스 전류의 파형도를, 도 11(B), (C) 및 (D)은 도 10에 나타내는 펄스 폭 변조회로(1)에 의해서 LED(2)에 흐르는 펄스 전류의 파형도를 각각 나타내고 있다.

또한, 도 11의 SF1, SF2 및 SF3은 각각 다른 서브 프레임 기간을 나타내고 있다. 또한, 도의 Pu1se1, Pu1se2 및 Pu1se3은 각각 펄스 폭이 상이한 펄스 파형의 예를 나타내고 있고, 파형 Pu1se1은 파형도 도 11(B)의 펄스 파형, 파형 Pu1se2은 파형도 도 11(C)의 펄스 파형, 파형 Pu1se3은 파형도 도 11(D)의 펄스 파형과 각각 동등한 펄스 폭을 가지고 있다.

또한, 도 11의 T는 펄스 파형의 1 주기의 시간을 나타내고 있고, T0∼T3은 시각을 나타내고 있다.

시각 T0에 있어서, 펄스 주기 카운터(12)가 리셋되어 펄스 계수값 S6이 초기화되면, LED(2)에 전류가 흘러 LED(2)는 발광을 개시한다. 이 때, 보통의 펄스 폭 변조회로에서는 파형도 도 11(A)에 나타낸 바와 같이 일정한 전류가 LED(2)에 흐른다. 한편, 본 실시예의 펄스 폭 변조회로(1)에 의한 파형도 도 11(B)∼(D)에서는 서브 프레임 기간마다 LED(2)에 흐르는 펄스 전류의 진폭이 달라서 시간과 동시에 각 서브 프레임 기간에서의 펄스 전류의 진폭은 커지고 있다.

단지, 각 서브 프레임 기간에서의 펄스 전류의 진폭은 일정하며, 이 점에서 도 8의 파형도 (B)∼(D)와는 상이하다. 즉, 도 6의 D/A 컨버터(14)에서는 클록 계수값 S6의 변화에 따라 시간과 동시에 출력 신호 S10이 변화되고 이에 따라 펄스 전류의 진폭도 변화되고 있지만, 도 10의 D/A 컨버터(14a)에서는 각 서브 프레임 기간마다 입력되는 펄스 진폭 데이터 S8에 따른 일정한 출력 신호 S10이 생성되고 이에 따라 서브 프레임 기간 내에 펄스 전류의 진폭은 일정하게 되어 있다.

시각 T1∼T3에 있어서, 펄스 주기 카운터(12)의 계수값 S6이 펄스 폭 데이터 S7과 같아지면, 데이터 비교회로(11)의 신호 S9는 오프로 설정되고 이에 따라 LED(2)의 전류는 흐르지 않게 된다.

또한, 각 서브 프레임 기간의 초기에서 펄스 전류가 약간 기간 제로로 되어 있지만, 이것은 시프트 레지스터(13)에 데이터가 전송되어 있는 기간을 나타내고 있다. 이 기간에는 인에이블 신호 S1이 인에이블 상태로 되어 있기 때문에 D/A 컨버터(12a)의 출력 신호 S10이 오프 상태로 설정되어 LED(2)에 전류가 흐르지 않는다.

도 8의 파형도 (B)∼(D)에서는 펄스 전류의 시간적 평균값이 휘도 데이터의 2승에 비례하는 특성을 가지고 있지만, 도 11의 파형도 (B)∼(D)에서도 서브 프레임 기간의 수가 적절하게 설정되며 또한 위상값의 변화에 따라 각 서브 프레임 기간에서의 펄스 전류의 진폭을 적절히 변화시키는 펄스 진폭 데이터가 적절하게 설정됨으로써 펄스 전류의 시간적 평균값과 휘도 데이터의 관계를 소정의 특성에 근접시킬 수 있다.

도 12는 제2 실시예에 따른 발광 휘도와 휘도 데이터의 관계를 도시한 도면이다.

도 12에 있어서, 종축은 LED(2)의 발광 휘도를, 횡축은 휘도 데이터를 각각 나타내고 있다. 또한, SF1∼SF5는 서브 프레임 기간을 나타내고 있다.

도 12에 도시한 바와 같이, 서브 프레임 기간 SF1∼SF5의 각각에 대응하여 펄스 진폭 데이터가 설정되어 펄스 전류의 진폭이 서브 프레임 기간마다 다른 크기로 됨으로써 발광 휘도와 휘도 데이터는 꺾인 선형의 그래프로 표시되는 관계가 된다. 이 꺾인 선형 그래프가 CRT의 감마 특성과 근사하도록 서브 프레임 기간 및 펄스 진폭 데이터가 설정된다.

또한, 각 서브 프레임마다 설정되는 펄스 진폭 데이터 S8을 각 화소마다 조절함으로써 각 LED의 개체 차이에 의한 특성의 편차를 보정시킬 수 있다.

또한, 각 펄스 폭 변조회로(1)에 설정되는 펄스 폭 데이터에 각 LED의 편차를 보정시키는 전처리를 행하고, 이 처리를 거친 펄스 폭 데이터를 각 펄스 폭 변조회로(1)에 설정시킬 수도 있다. 이 경우에는 D/A 컨버터(14a)에 LED의 편차를 보정시키기 위한 미세 분해능은 필요가 없기 때문에, D/A 컨버터(14a)를 서브 프레임 기간에 따른 전류원으로 변경하고 펄스 진폭 데이터 S8에 의해서 이 전류원을 전환하여 LED(2)를 구동시킬 수도 있다. 이와 같이 하여 펄스 폭 변조회로(1)의 회로를 간략화할 수 있다.

이상 설명한 바와 같이, 본 발명의 제1 실시예에 의한 LED 디스플레이 장치에 의하면, 펄스전류의 1주기에서의 위상에 따른 클록 계수값 S6이 펄스 주기 카운터(12)에서 생성되고, 이 클록 계수값 S6과 펄스 폭 데이터 S7이 데이터 비교회로(11)에서 비교되며, 펄스 전류의 1주기에서의 초기 위상 및 클록 계수값 S6과 펄스 폭 데이터 S7이 일치하는 위상에서, 데이터 비교회로(11)의 신호 S9가 온 상태 또는 오프 상태로 변화하고 D/A 컨버터(14)의 출력 신호 S10이 온 상태 또는 오프 상태로 됨으로써 LED(2)에 펄스 전류가 흐른다. 또한, 데이터 비교회로(11)의 신호 S9가 온 상태인 때, D/A 컨버터(14)의 출력 신호 S10은 클록계수값 S6에 비례하여 변화되기 때문에, 펄스 전류의 진폭은 펄스 전류의 위상에 따라 변화된다. 이에 따라, 휘도 데이터의 비트 수를 증가시키거나 휘도 데이터에 보정 등의 전처리를 실시하지 않고 휘도 데이터와 LED의 발광 휘도의 관계를 CRT의 감마 특성에 맞출 수 있다. 또한, 이에 따라 회로의 규모를 작게 억제할 수 있기 때문에, 소비 전력을 적게 할 수 있게 되어 저렴하게 제조할 수 있으며 장치를 소형으로 할 수 있다.

또한, 본 발명의 제2 실시예에 의하면, 서브 프레임 데이터 생성부(34)에서 각 서브 프레임 기간의 초기 위상과 휘도 데이터가 지정하는 위상이 각각 비교되어 휘도 데이터가 지정하는 위상보다 앞서가는 서브 프레임 기간의 초기 위상과 휘도 데이터가 지정하는 위상의 위상차에 따른 펄스 폭 데이터 및 이 서브 프레임 기간에 대응하여 설정된 펄스 진폭 데이터가 이 서브 프레임 기간의 초기 위상에서 제어부(3)로부터 각 펄스폭 제어회로(1)에 출력된다. 펄스 폭 데이터 및 펄스 진폭 데이터의 입력에 따라 펄스 주기 카운터(12)에서 소정의 초기값으로부터 클록 펄스의 계수가 시작되고, 데이터 비교회로(11)에서 클록 계수값 S6과 펄스 폭 데이터 S7이 비교되어 클록 계수값 S6이 소정의 초기값 및 펄스 폭 데이터 S7과 같아지는 시점에서 데이터 비교회로(11)의 신호 S9가 온 상태 또는 오프 상태로 변화하며 D/A 컨버터(14)의 출력 신호 S10이 온 상태 또는 오프 상태로 됨으로써 LED(2)에 펄스 전류가 흐른다. 또한, 펄스 전류의 진폭은 펄스 진폭 데이터 S8에 따라 서브 프레임 기간마다 변화된다. 이에 따라, 휘도 데이터의 비트 수를 증가시키거나 휘도 데이터에 보정 등의 전처리를 실시하지 않고 휘도 데이터와 LED의 발광 휘도의관계를 CRT의 감마 특성에 근사시킬 수 있다. 또한, 제1 실시예에 비해 회로를 간략화할 수 있다. 또한, 회로 규모를 작게 억제할 수 있기 때문에, 소비 전력을 적게 할 수 있게 되어 저렴하게 제조할 수 있으며 장치를 소형으로 할 수 있다.

본 발명에 의하면, 입력 데이터에 따라 변조한 소정 주기의 펄스 신호를 출력하는 변조회로에 있어서, 입력 데이터의 비트 수를 증가시키거나 입력 데이터에 보정 등의 전처리를 실시하지 않고 입력 데이터와 펄스 신호의 펄스 폭을 소정의 특징에 맞춰 설정할 수가 있으며, 예를 들면 이 변조회로를 이용한 LED 등에 의한 화상 표시 장치에서 CRT의 감마 특성을 보정할 수 있다. 이에 따라 회로의 규모를 작게 억제할 수 있다.

Claims

입력 데이터를 입력 데이터 값에 따라 펄스 폭 및 펄스 진폭으로 변조하고 소정 주기의 펄스 신호를 생성하는 변조 회로로서,

그 값이 상기 주기에서의 위상에 따라 변하는 위상 데이터를 생성하는 위상 데이터 생성회로와,

매 주기의 시작시의 제1 레벨에서 제어 신호를 설정하고, 상기 위상 데이터와 상기 입력 데이터의 값을 비교하고, 상기 위상 데이터와 상기 입력 데이터가 일치하는 경우의 제2 레벨에서 상기 제어 신호를 설정하는 데이터 비교 회로와,

매 주기의 시작시의 기준 레벨에서 펄스 신호의 레벨을 설정하고, 상기 제어 신호가 상기 제1 레벨에 있을 때 위상 데이터에 따라 상기 펄스 신호의 레벨을 변경하고, 상기 제어 신호가 상기 제2 레벨로 변경될 때 상기 기준 레벨에서 상기 펄스 신호의 레벨을 설정하고, 그 결과의 펄스 신호를 출력하는 펄스 신호 생성회로

를 포함하는 변조 회로.
제1항에 있어서,

상기 펄스 신호 생성회로는 상기 제어 신호가 제1 레벨에 있을 때 입력 펄스 진폭 데이터와 위상 데이터의 곱에 비례하여 펄스 신호의 레벨을 변경하는 변조 회로.
제1항에 있어서,

상기 펄스 신호 생성회로는,

입력 펄스 진폭 데이터를 입력 데이터 값에 대응하는 레벨을 갖는 아날로그 신호로 변환하는 제1 변환 회로와,

위상 데이터를 상기 아날로그 신호를 기준으로 상기 위상 데이터 값에 대응하는 레벨을 갖는 펄스 신호로 변환하는 제2 변환 회로를 포함하는 변조 회로.
제1항에 있어서,

상기 펄스 신호 생성회로는,

입력 펄스 진폭 데이터의 값과 위상 데이터의 값을 곱하는 승산기와,

상기 승산기로부터의 승산 결과를 그 결과의 값에 대응하는 레벨을 갖는 펄스 신호로 변환하는 변환 회로를 포함하는 변조 회로.
제1항에 있어서,

상기 위상 데이터 생성회로는 입력 클록 펄스를 계수하고, 상기 계수값을 미리 설정된 초기값으로 초기화하여 상기 계수값이 미리 설정된 값에 도달할 때 다시 클록 펄스를 계수하고, 상기 계수값을 위상 데이터로서 출력하는 변조 회로.
입력 데이터를 입력 데이터 값에 따라 펄스 폭 및 펄스 진폭으로 변조하고 소정 주기의 펄스 신호를 생성하는 변조 회로로서,

초기 위상 데이터에 대응하는 주기의 위상에서 입력 데이터를 복수의 미리 설정된 초기 위상 데이터와 비교하고, 상기 초기 위상 데이터 중의 하나에 대응하는 위상이 상기 입력 데이터에 대응하는 위상보다 빠를 때 초기 위상 데이터 중의 하나의 값 및 상기 초기 위상 데이터에 대응하는 입력 데이터와 지정 펄스 진폭 데이터의 값의 차이에 대응하는 펄스 폭 데이터를 비교 결과로서 출력하는 데이터 출력회로와,

그 값이 상기 주기에서의 위상에 따라 변하는 위상 데이터를 생성하는 위상 데이터 생성회로와,

매 주기의 시작시의 제1 레벨에서 제어 신호를 설정하고, 상기 위상 데이터와 상기 펄스 폭 데이터를 비교하고, 상기 위상 데이터와 상기 펄스 폭 데이터가 일치하는 경우의 제2 레벨에서 상기 제어 신호를 설정하는 데이터 비교 회로와,

매 주기의 시작시의 기준 레벨에서 펄스 신호의 레벨을 설정하고, 상기 제어 신호가 상기 제1 레벨에 있을 때 펄스 진폭 데이터에 따라 상기 펄스 신호의 레벨을 변경하고, 상기 제어 신호의 레벨이 상기 제2 레벨로 변경될 때 상기 기준 레벨에서 상기 펄스 신호의 레벨을 설정하고, 그 결과의 펄스 신호를 출력하는 펄스 신호 생성회로

를 포함하는 변조 회로.
제6항에 있어서,

상기 데이터 출력회로는 입력 클록 펄스를 계수하고, 상기 계수값을 미리 설정된 초기값으로 초기화하여 상기 계수값이 미리 설정된 값에 도달할 때 다시 클록 펄스를 계수하고, 상기 초기 위상 데이터 중의 하나를 그 계수값이 상기 초기 위상 데이터와 일치하는 위상에서 상기 입력 데이터의 값과 비교하는 변조 회로.
제6항에 있어서,

상기 위상 데이터 생성회로는 입력 클록 펄스를 계수하고, 상기 계수값을 미리 설정된 초기값으로 초기화하여 상기 계수값이 미리 설정된 값에 도달할 때 다시 클록 펄스를 계수하고, 상기 계수값을 위상 데이터로서 출력하는 변조 회로.
입력 데이터를 입력 데이터 값에 따라 펄스 폭 및 펄스 진폭으로 변조하고 소정 주기의 펄스 신호를 생성하는 복수의 변조 회로와,

이차원적으로 배치되어 화상 표시 부재를 형성하며 상기 펄스 신호의 레벨에 대응하는 휘도로 각각 발광하는 복수의 발광 소자

를 포함하며,

상기 각각의 변조 회로는,

그 값이 상기 주기에서의 위상에 따라 변하는 위상 데이터를 생성하는 위상 데이터 생성회로와,

매 주기의 시작시의 제1 레벨에서 제어 신호를 설정하고, 상기 위상 데이터와 상기 입력 데이터의 값을 비교하고, 상기 위상 데이터와 상기 입력 데이터가 일치하는 경우의 제2 레벨에서 상기 제어 신호를 설정하는 데이터 비교 회로와,

매 주기의 시작시의 기준 레벨에서 펄스 신호의 레벨을 설정하고, 상기 제어 신호가 상기 제1 레벨에 있을 때 위상 데이터에 따라 상기 펄스 신호의 레벨을 변경하고, 상기 제어 신호의 레벨이 상기 제2 레벨로 변경될 때 상기 기준 레벨에서 상기 펄스 신호의 레벨을 설정하고, 그 결과의 펄스 신호를 출력하는 펄스 신호 생성회로

를 포함하는 화상 표시 장치.
제9항에 있어서,

각각의 변조 회로는,

입력 데이터를 입력하는 제1 입력 단자와,

상기 입력 데이터를 출력하는 제1 출력 단자와,

인에이블 신호를 입력하는 제2 입력 단자와,

상기 인에이블 신호를 출력하는 제2 출력 단자와,

상기 제2 입력 단자로부터 입력된 인에이블 신호가 인에이블 상태로부터 디스인에이블 상태로 변경될 때 상기 인에이블 신호를 상기 제2 출력 단자로부터 출력하는 인에이블 신호 생성회로 ―여기서 상기 인에이블 신호는 소정 주기 동안 인에이블 상태로 설정된 후 디스인에이블 상태로 설정됨 ―와,

상기 인에이블 신호가 인에이블 상태에 있을 때 상기 제1 입력 단자로부터 입력된 입력 데이터를 보존하고, 상기 인에이블 신호가 상기 인에이블 상태로부터 디스인에이블 상태로 변경될 때 상기 보존된 입력 데이터를 출력하는 데이터 보존회로를 포함하며,

각 변조 회로의 상기 제1 출력 단자 및 제2 출력 단자는 다음 스테이지에서 변조 회로의 제1 입력 단자 및 제2 입력 단자와 각각 직렬 접속되며,

상기 위상 데이터 생성회로는 상기 인에이블 신호가 인에이블 상태에 있을 때 위상 데이터의 값을 미리 설정된 초기 데이터로 설정하고, 상기 인에이블 신호가 디스인에이블 상태에 있을 때 상기 위상 데이터의 값을 상기 주기로 주기적으로 변경하며,

상기 데이터 비교회로는 상기 인에이블 신호가 인에이블 상태에 있을 때 상기 제어 신호를 제2 레벨로 설정하고, 상기 인에이블 신호가 디스인에이블 상태에 있을 때 상기 데이터 보존 회로로부터 출력된 입력 데이터를 상기 위상 데이터와 비교하는 화상 표시 장치.
제9항에 있어서,

상기 제어 신호는 상기 제1 레벨에 있으며, 상기 펄스 신호 생성회로는 상기 펄스 신호의 레벨을 입력 펄스 진폭 데이터와 위상 데이터의 곱에 비례하여 변경하는 화상 표시 장치.
제9항에 있어서,

상기 펄스 신호 생성회로는,

입력 펄스 진폭 데이터를 입력 데이터 값에 대응하는 레벨을 갖는 아날로그신호로 변환하는 제1 변환 회로와,

위상 데이터를 상기 아날로그 신호를 기준으로 상기 위상 데이터 값에 대응하는 레벨을 갖는 펄스 신호로 변환하는 제2 변환 회로를 포함하는 화상 표시 장치.
제9항에 있어서,

상기 펄스 신호 생성회로는,

입력 펄스 진폭 데이터의 값과 위상 데이터의 값을 곱하는 승산기와,

상기 승산기로부터의 승산 결과를 그 결과의 값에 대응하는 레벨을 갖는 펄스 신호로 변환하는 변환 회로를 포함하는 화상 표시 장치.
제9항에 있어서,

상기 위상 데이터 생성회로는 입력 클록 펄스를 계수하고, 상기 계수값을 미리 설정된 초기값으로 초기화하여 상기 계수값이 미리 설정된 값에 도달할 때 다시 클록 펄스를 계수하고, 상기 계수값을 위상 데이터로서 출력하는 화상 표시 장치.
입력 데이터를 입력 데이터 값에 따라 펄스 폭 및 펄스 진폭으로 변조하고 소정 주기의 펄스 신호를 생성하는 복수의 변조 회로와,

이차원적으로 배치되어 화상 표시 부재를 형성하며 상기 펄스 신호의 레벨에 대응하는 휘도로 각각 발광하는 복수의 발광 소자

를 포함하며,

상기 각각의 변조 회로는,

초기 위상 데이터에 대응하는 주기의 위상에서 입력 데이터를 복수의 미리 설정된 초기 위상 데이터와 비교하고, 상기 초기 위상 데이터 중의 하나에 대응하는 위상이 상기 입력 데이터에 대응하는 위상보다 빠를 때 초기 위상 데이터 중의 하나의 값 및 상기 초기 위상 데이터에 대응하는 입력 데이터와 지정 펄스 진폭 데이터의 값의 차이에 대응하는 펄스 폭 데이터를 비교 결과로서 출력하는 데이터 출력회로와,

그 값이 상기 주기에서의 위상에 따라 변하는 위상 데이터를 생성하는 위상 데이터 생성회로와,

매 주기의 시작시의 제1 레벨에서 제어 신호를 설정하고, 상기 위상 데이터와 상기 펄스 폭 데이터를 비교하고, 상기 위상 데이터와 상기 펄스 폭 데이터가 일치하는 경우의 제2 레벨에서 상기 제어 신호를 설정하는 데이터 비교 회로와,

매 주기의 시작시의 기준 레벨에서 펄스 신호의 레벨을 설정하고, 상기 제어 신호가 상기 제1 레벨에 있을 때 펄스 진폭 데이터에 따라 상기 펄스 신호의 레벨을 변경하고, 상기 제어 신호의 레벨이 상기 제2 레벨로 변경될 때 상기 기준 레벨에서 상기 펄스 신호의 레벨을 설정하고, 그 결과의 펄스 신호를 출력하는 펄스 신호 생성회로

를 포함하는 화상 표시 장치.
제15항에 있어서,

각각의 변조 회로는,

상기 펄스 폭 데이터 및 펄스 진폭 데이터를 입력하는 제1 입력 단자와,

상기 펄스 폭 데이터 및 펄스 진폭 데이터를 출력하는 제1 출력 단자와,

인에이블 신호를 입력하는 제2 입력 단자와,

상기 인에이블 신호를 출력하는 제2 출력 단자와,

상기 제2 입력 단자로부터 입력된 인에이블 신호가 인에이블 상태로부터 디스인에이블 상태로 변경될 때 상기 인에이블 신호를 상기 제2 출력 단자로부터 출력하는 인에이블 신호 생성회로 ―여기서 상기 인에이블 신호는 소정 주기 동안 인에이블 상태로 설정된 후 디스인에이블 상태로 설정됨 ―와,

상기 인에이블 신호가 인에이블 상태에 있을 때 상기 제1 입력 단자로부터 입력된 상기 펄스 폭 데이터 및 펄스 진폭 데이터를 보존하고, 상기 인에이블 신호가 상기 인에이블 상태로부터 디스인에이블 상태로 변경될 때 상기 보존된 펄스 폭 데이터 및 펄스 진폭 데이터를 출력하는 데이터 보존 회로를 포함하며,

각 변조 회로의 상기 제1 출력 단자 및 제2 출력 단자는 다음 스테이지에서 변조 회로의 제1 입력 단자 및 제2 입력 단자와 각각 직렬 접속되며,

상기 위상 데이터 생성회로는 상기 인에이블 신호가 인에이블 상태에 있을 때 위상 데이터의 값을 미리 설정된 초기 데이터로 설정하고, 상기 인에이블 신호가 디스인에이블 상태에 있을 때 상기 위상 데이터의 값을 상기 주기로 주기적으로 변경하며,

상기 데이터 비교회로는 상기 인에이블 신호가 인에이블 상태에 있을 때 상기 제어 신호를 제2 레벨로 설정하고, 상기 인에이블 신호가 디스인에이블 상태에 있을 때 상기 데이터 보존 회로로부터 출력된 펄스 폭 데이터를 상기 위상 데이터와 비교하는 화상 표시 장치.
제15항에 있어서,

상기 데이터 출력회로는 입력 클록 펄스를 계수하고, 상기 계수값을 미리 설정된 초기값으로 초기화하여 상기 계수값이 미리 설정된 값에 도달할 때 다시 클록 펄스를 계수하고, 상기 초기 위상 데이터 중의 하나를 그 계수값이 상기 초기 위상 데이터와 일치하는 위상에서 상기 입력 데이터의 값과 비교하는 화상 표시 장치.
제15항에 있어서,

상기 위상 데이터 생성회로는 입력 클록 펄스를 계수하고, 상기 계수값을 미리 설정된 초기값으로 초기화하여 상기 계수값이 미리 설정된 값에 도달할 때 다시 클록 펄스를 계수하고, 상기 계수값을 위상 데이터로서 출력하는 화상 표시 장치.