KR20010101763A - 박리 웨이퍼의 재생처리방법 및 재생처리된 박리 웨이퍼 - Google Patents

박리 웨이퍼의 재생처리방법 및 재생처리된 박리 웨이퍼 Download PDF

Info

Publication number
KR20010101763A
KR20010101763A KR1020017009511A KR20017009511A KR20010101763A KR 20010101763 A KR20010101763 A KR 20010101763A KR 1020017009511 A KR1020017009511 A KR 1020017009511A KR 20017009511 A KR20017009511 A KR 20017009511A KR 20010101763 A KR20010101763 A KR 20010101763A
Authority
KR
South Korea
Prior art keywords
wafer
peeled
peeling
ion implantation
heat treatment
Prior art date
Application number
KR1020017009511A
Other languages
English (en)
Other versions
KR100733113B1 (ko
Inventor
쿠와바라수수무
미타니키요시
테잇네오토
나카노마사타게
바지치에리
마레빌크리스토퍼
Original Assignee
와다 다다시
신에쯔 한도타이 가부시키가이샤
아우 베르똥
에스오아이테크 실리콘 온 인슐레이터 테크놀로지스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 와다 다다시, 신에쯔 한도타이 가부시키가이샤, 아우 베르똥, 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 filed Critical 와다 다다시
Publication of KR20010101763A publication Critical patent/KR20010101763A/ko
Application granted granted Critical
Publication of KR100733113B1 publication Critical patent/KR100733113B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02032Preparing bulk and homogeneous wafers by reclaiming or re-processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/906Cleaning of wafer as interim step
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/974Substrate surface preparation
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/977Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Weting (AREA)
  • Element Separation (AREA)

Abstract

이온주입박리법에 의해 결합 웨이퍼를 제조할 때 부생(副生)되는 박리 웨이퍼를 재생처리하는 방법에 있어서, 상기 박리 웨이퍼의 적어도 모서리부분의 이온주입층을 제거한 후, 웨이퍼 표면을 연마한다. 또는 상기 웨이퍼를 열처리한 후 연마한다. 재생처리된 박리 웨이퍼에 열처리를 실시하여도 파-티클이 발생되지 않으며, 재생된 웨이퍼의 품질이 우수하고 수율이 양호한 박리 웨이퍼의 재생처리방법 및 재생된 박리 웨이퍼가 제공된다.

Description

박리 웨이퍼의 재생처리방법 및 재생처리된 박리 웨이퍼{METHOD FOR RECYCLED SEPARATED WAFER AND RECYCLED SEPARATED WAFER}
종래, SOI 구조의 웨이퍼의 제작법으로서는, 산소이온을 실리콘 단결정에 고농도로 주입한 후에 고온에서 열처리를 행하여 산화막을 형성하는 SIMOX( separation by implanted oxgen)법에 의한 것과, 2장의 경면연마된 실리콘 웨이퍼를 접착제를 이용함이 없이 결합하여 한쪽의 웨이퍼를 박막화하는 결합법이 있다.
그러나, 최근 SOI 웨이퍼의 제작방법으로서 이온주입된 웨이퍼를 결합후에 박리시켜 SOI 웨이퍼를 제조하는 방법(이온주입박리법: 스맛트 캇트(smart cut)법(등록상표)라 불리우는 기술)이 새롭게 주목되기 시작하고 있다. 이 방법은 2장의 실리콘 웨이퍼중에 적어도 한쪽에 산화막을 형성함과 함께, 한쪽 실리콘 웨이퍼의 상부면으로부터 수소이온 또는 희가스(rare gas)이온을 주입하고, 상기 웨이퍼의 내부에 미소기포층(봉입층)을 형성한 후, 상기 이온이 주입된 쪽의 면을 산화막을사이에 두고 다른 쪽 실리콘 웨이퍼와 결합시키고, 그후 열처리를 가하여 미소기포층을 벽개면(劈開面)으로 하여 한쪽의 웨이퍼를 박막상으로 박리하며, 더욱이 열처리를 가하여 강고하게 결합시켜 SOI 웨이퍼로 하는 기술(특개평5-211128호참조)이다. 이 방법에서는 벽개면은 양호한 경면이며, SOI층의 막 두께의 균일성도 높은 SOI 웨이퍼가 비교적 용이하게 얻을 수 있다.
더욱이, 최근에는 이온주입박리법의 일종이지만 주입되는 수소이온을 여기시켜 플라즈마 상태에서 주입함으로써 특별한 열처리를 가함이 없이 실온에서 박리를 행할 수 있는 기술도 개발되어 있다.
또한, 이러한 이온주입박리법에 의하면, 이온주입후 산화막을 사이에 두지 않고 직접 실리콘 웨이퍼끼리 결합할 수도 있고, 실리콘 웨이퍼끼리를 결합하는 경우 뿐만 아니라 실리콘 웨이퍼에 이온주입하여 이에 SiO2, SiC, Al2O3등의 절연성 웨이퍼등을 직접 결합시켜 SOI층을 형성하는 경우도 있다. 또한, 이온주입하는 웨이퍼로서 실리콘 웨이퍼이외의 웨이퍼(SiO2, SiC, Al2O3등)을 이용하면 이러한 박막을 갖는 결합 웨이퍼를 얻을 수 있다.
이러한 이온주입박리법으로 SOI 웨이퍼등 결합 웨이퍼를 제작하면, 필연적으로 1장의 실리콘 박리 웨이퍼가 부생(副生)하게 된다. 종래, 이온주입박리법에서는, 이 부생(副生)된 박리 웨이퍼를 재생하여 실질상 1장의 실리콘 웨이퍼로부터 1장의 SOI 웨이퍼를 얻을 수 있기 때문에 비용을 대폭적으로 낮추는 것이 가능했었다.
그런데, 이러한 박리 웨이퍼는, 그 상태로는 통상의 실리콘 경면 웨이퍼로서 사용될 수 있는 것은 아니며, 웨이퍼 주변에 단차(段差)가 있거나 박리면에 이온주입에 의한 손상(damage)층이 존재하고 표면조도가 크다. 따라서 경면 웨이퍼로서 재생시킴에는 표면을 연마(재생연마)함으로써 단차와 손상층을 제거하고 표면조도를 개선할 필요가 있다.
그러나, 상기와 같이 연마를 행하여 박리 웨이퍼의 표면조도를 개선하여도 이하의 문제가 있음이 본발명자들에 의해 발견되었다. 도 4는 그 문제점을 모식도로서 표현한 것이다.
도 4(1)에 나타나 있는 바와 같이, 수소이온 주입을 행한 본드(bond) 웨이퍼2의 외주부는, 통상, 가공시 균열, 결함등을 방지하기 위하여 모서리라고 불리우는 가공에 의해 모서리부분8이 형성되어 있다. 이 본드 웨이퍼에 도 4(2)에 나타난 바와 같이 필요에 따라 열산화처리함으로써 표면에 산화막3이 형성된다.
다음으로, 이러한 본드 웨이퍼2의 상부면으로부터 수소이온을 주입하면, 도 4(3)에 나타난 바와 같이, 웨이퍼 상부면에 평행하게 미소기포층4이 형성되고(이하, 웨이퍼의 상부면에서부터 주입된 이온에 의하여 형성된 미소기포층4까지를 이온주입층이라고 한다), 모서리부분8에도 이온주입층9이 형성된다.
이와 같이 이온주입층9이 형성된 본드 웨이퍼2는 산화막3을 사이에 두고 베이스(base) 웨이퍼와 밀착되고, 다음으로 열처리를 실시하여 결합된 후 SOI 웨이퍼와 박리 웨이퍼5로 분리된다.
이때, 이온주입이 되었음에도 불구하고 베이스 웨이퍼 표면과 결합되지 않은모서리부분8의 이온주입층9은, 도4 (4)에 나타난 바와 같이, 박리후에도 박리 웨이퍼5에 잔류하게 된다. 덧붙여, 도시되어 있지는 않지만 모서리부분8보다 다소 내측의 박리 웨이퍼 외주부분, 소위 연마 마모가 발생되어 있는 부분에 대해서도 동일하게 베이스 웨이퍼와 결합되지 않고, 박리후 박리 웨이퍼5에 잔류하는 것이 있다.
이와 같이, 부생(副生)된 박리 웨이퍼5를 경면 웨이퍼로서 재생하기 위하여 웨이퍼 표면을 경면연마한 경우, 박리 웨이퍼5의 표면상 단차10와 표면조도는 제거된다.
그런데, 이와 같이 연마된 박리 웨이퍼5는, 도 4(5)와 같이 모서리부분8의 이온주입층9 일부가 잔류되어 있으며, 이 웨이퍼5에 열산화등 열처리를 행하면 그 열처리공정중에 도 4(6)와 같이 모서리부분8에 잔류되어 있는 이온주입층9의 박리가 발생하고, 박리된 이온주입층은 파-티클(particle:13)로 되어 웨이퍼에 부착되는 것을 알았다. 더욱이, 이러한 열처리중에 부착된 파-티클은 그 후 세정을 행하여도 제거가 어렵기 때문에 재생 웨이퍼의 품질, 수율등을 저하시키는 문제가 있음이 본 발명자들에 의하여 밝혀졌다. 또한, 이러한 문제점은 실리콘 웨이퍼를 이용하는 경우 뿐만 아니라 이온주입하는 웨이퍼로서 SiO2, SiC, Al2O3등의 웨이퍼를 이용한 경우의 재생처리에 있어서도 동일하게 발생한다.
본 발명은 이온 주입된 웨이퍼를 다른 웨이퍼와 결합한후 박리시켜 SOI(silicon on insulator)웨이퍼등의 결합 웨이퍼를 제조하는, 소위 이온주입박리법에 있어서, 부생(副生)되는 박리 웨이퍼의 재생처리방법 및 재생처리된 웨이퍼에 관한 것이다.
도 1(a)~(h)는 이온주입박리법에 의한 SOI 웨이퍼의 제조공정의 일예를 나타내는 흐름도이다.
도 2는 재생 웨이퍼의 열산화처리후에 부착된 파-티클 수를 나타내는 그래프이다.
도 3은 열산화처리 전후의 재생 웨이퍼에 부착된 파-티클의 분포도로서,
(A)는 모서리면 가공후 표면연마하여 재생된 웨이퍼(실시예 2)
(B)는 열처리후 표면연마하여 재생된 웨이퍼(실시예 3)
(C)는 표면연마만된 웨이퍼(비교예 2)를 나타낸다.
도 4(1)~(6)은 종래방법으로 박리 웨이퍼의 표면을 연마하여 평탄화할때의 문제점을 나타내고 있는 설명도이다.
따라서, 본 발명은, 재생처리된 박리 웨이퍼에 열처리를 실시하더라도 파-티클이 발생되지 않고, 재생된 웨이퍼의 품질이 우수하고 수율이 양호한 박리 웨이퍼의 재생처리방법 및 재생된 웨이퍼를 제공하는 것을 목적으로 한다.
본 발명에 의하면, 상기 목적을 달성하기 위하여, 이온주입박리법에 의하여 결합 웨이퍼를 제조할 때 부생(副生)되는 박리 웨이퍼를 재생처리하는 방법에 있어서, 상기 박리 웨이퍼의 적어도 모서리부분의 이온주입층을 제거한 후, 웨이퍼 표면을 연마하는 것을 특징으로 하는 박리 웨이퍼의 재생처리방법이 제공된다.
이와 같이, 박리 웨이퍼의 적어도 모서리부분의 이온주입층을 확실하게 제거한 후 웨이퍼 표면을 연마함으로써 박리 웨이퍼 전체에서 이온주입층이 완전하게 제거되기 때문에, 그 후 열처리되더라도 파-티클이 발생되지 않고 품질이 우수한 웨이퍼를 높은 수율로 재생할 수 있다.
또한, 본 발명에 의하면, 이온주입박리법에 의하여 결합웨이퍼를 제조할 때 부생(副生)되는 박리 웨이퍼를 재생처리하는 방법에 있어서, 상기 박리 웨이퍼의 적어도 모서리부분의 에칭처리 및/또는 모서리 가공을 한 후 웨이퍼 표면을 연마하는 것을 특징으로 하는 박리 웨이퍼의 재생처리방법이 제공된다.
이와 같이, 재생연마를 행하기 전에 미리 박리 웨이퍼의 적어도 모서리부분의 에칭처리 및/또는 모서리 가공을 함으로써 박리 웨이퍼의 모서리부분에서의 이온주입층을 제거할 수 있다. 그리고 다음의 연마에 의하여 모서리부분보다 내측의 외주부 부근에 잔류하여 있는 이온주입층이 제거됨과 함께, 박리 웨이퍼 표면의 손상층의 제거 및 표면조도도 동시에 개선될 수 있다. 따라서, 연마후에 이온주입층이 잔류하여 있지 않기 때문에 그 후 열처리되어도 파-티클이 발생되지 않고 품질이 우수한 웨이퍼를 높은 수율로 확실하게 재생할 수 있다.
이 경우, 상기 적어도 모서리부분의 에칭처리 및/또는 모서리 가공에 의하여 상기 박리 웨이퍼의 적어도 모서리부분의 이온주입층을 제거하는 것이 바람직하다.
이와 같이, 적어도 모서리부분의 이온주입층을 제거함으로써 파-티클 발생원인으로 되고 있는 이온주입층을 확실하게 제거할 수 있으며, 그 후 연마를 행함으로써 파-티클 발생이 없는 재생 웨이퍼를 확실하게 얻을 수가 있다.
더욱이 본 발명에 의하면, 이온주입박리법에 의해 결합 웨이퍼를 제조할때 부생(副生)되는 박리 웨이퍼를 재생처리하는 방법에 있어서, 상기 박리 웨이퍼를 열처리한 후 웨이퍼 표면을 연마하는 것을 특징으로 하는 박리 웨이퍼의 재생처리방법도 제공된다.
이와 같이, 박리 웨이퍼를 미리 열처리함으로써 박리 웨이퍼 주변부근에 잔류하여 있는 이온주입층의 박리를 발생시켜, 세정한 후, 또는 직접 연마함으로써 이를 제거할 수 있다. 또한, 연마를 함으로써 표면조도가 개선되고, 품질이 우수한 웨이퍼를 양호한 수율로 재생할 수가 있다.
더욱이 본 발명에 의하면, 상기 방법으로 재생처리되는 것을 특징으로 하는 웨이퍼도 제공된다.
이와 같이 재생처리된 웨이퍼는 이온주입층이 전부 제거되고, 그리고 박리 웨이퍼 표면의 손상층이 제거되며, 또한 표면조도도 개선되어 있으므로 그 후 열처리를 받더라도 파-티클이 발생되지 않고, 고품질의 경면 웨이퍼로서 적절하게 사용될 수 있다.
특히, CZ 실리콘 웨이퍼로부터 부생(副生)된 박리 웨이퍼를 베이스 웨이퍼또는 통상의 실리콘 경면 웨이퍼로 이용하는 경우에는, 재생처리된 박리 웨이퍼중에 박리 열처리등으로 산소석출이 발생되어 있으므로 이것이 겟-트링(gettering)효과를 발휘하기 때문에 적절한 것으로 된다.
또한, FZ 실리콘 웨이퍼로부터 부생(副生)된 박리 웨이퍼 또는 에피텍셜층을 갖는 박리 웨이퍼의 경우에는, CZ 실리콘 웨이퍼와 같이 COP(Crystal Originated Particle)와 산소석출물등의 결정결함이 없기 때문에 본드 웨이퍼로서 재이용함에 적절하다.
이상 설명에서와 같이, 본 발명에 의해 재생처리된 박리 웨이퍼는, 모서리부분에 있어서도 확실하게 이온주입층이 제거되어 있기 때문에, 그 후 열처리를 가하여도 이온주입층으로 기인하는 파-티클이 발생하지 않으며, 박리 웨이퍼 표면의 손상층의 제거 및 표면조도도 개선되어 있어, 품질이 우수한 웨이퍼를 양호한 수율로 재생할 수 있다.
이하, 본 발명의 실시형태를 도면을 참조하여 설명하지만 본 발명은 이에 한정되는 것은 아니다.
여기에서, 도 1은 수소이온박리법에 의한 SOI 웨이퍼의 제조공정의 일예를 나타내고 있는 흐름도이다.
이하, 본 발명을 2장의 실리콘 웨이퍼를 결합하는 경우를 중심으로 설명한다.
먼저, 도 1의 수소이온박리법에 있어서, 공정(a)에서는 2장의 실리콘 경면 웨이퍼를 준비하는데, 디바이스의 사양에 부합되는 토대가 되는 베이스 웨이퍼1와 SOI층으로 되는 본드 웨이퍼2를 준비한다.
다음 공정(b)에서는 그중 적어도 한쪽의 웨이퍼, 여기에서는 본드 웨이퍼2를 열산화시키고, 그 표면에 약 0.1~2.0㎛ 두께의 산화막3을 형성한다.
공정(c)에서는, 표면에 산화막이 형성된 본드 웨이퍼2의 한쪽 면에 대하여 수소이온 또는 희가스이온을 주입하고, 이온의 평균진입깊이에서 표면에 평행한 미소기포층(보입층)4을 형성시키기 때문에 이 주입온도는 25~450℃가 바람직하다.
공정(d)는 수소이온이 주입된 본드 웨이퍼2의 수소이온 주입면에 베이스 웨이퍼1를 산화막을 사이에 두고 밀착시키는 공정으로서, 상온의 청정한 분위기하에서 2장의 웨이퍼 표면끼리를 접촉시킴으로써 접착제등을 사용함이 없이 웨이퍼끼리를 접착한다.
다음으로, 공정(e)는 봉입층4을 경계로 하여 박리됨으로써 박리 웨이퍼5와 SOI 웨이퍼6(SOI층7 + 내장된 산화막3 + 베이스 웨이퍼1)로 분리되는 박리 열처리공정으로서, 예컨데 불활성가스나 산화성가스 분위기하 약 500℃이상의 온도에서 열처리를 가하면 결정의 재배열과 기포의 응집등에 의하여 박리 웨이퍼5와 SOI 웨이퍼6으로 분리된다.
그리고, 공정(f)에서는, 상기 공정 (d)(e)의 밀착공정 및 박리 열처리공정에서 밀착된 웨이퍼끼리의 결합력으로는 그 상태로 디바이스 공정에서 사용되면 약하기 때문에, 결합 열처리로서 SOI 웨이퍼6에 고온 열처리를 실시하여 결합강도가 충분하도록 한다. 이 열처리는, 예컨데 불활성가스나 산화성가스 분위기하, 1050 ~ 1200℃에서 30분에서부터 2시간의 범위로 행함이 바람직하다.
또한, 공정(e)의 박리 열처리와 공정(f)의 결합 열처리를 행하거나, 또는, 공정(e)의 박리 열처리와 공정(f)의 결합 열처리를 동시에 겸하여 행하여도 된다.
다음으로, 공정(g)는 텃치 폴-리싱(touch polishing)이라 불리우는 연마량이 극히 적은 경면연마 공정으로서, SOI층7의 표면인 벽개면(박리면)으로 존재하는 결정결함층의 제거와 표면조도를 제거하는 공정이다.
이상의 공정을 경유하여 결정품질이 우수하고, 막두께의 균일성이 높은 SOI층7을 갖는 고품질의 SOI웨이퍼6를 제조할 수 있다(공정(h)).
이러한 수소이온박리법에서는, 도 1(e) 공정에서 박리 웨이퍼5가 부생(副生)된다. 수소이온박리법에 의해 제작되는 SOI층의 두께는 통상 0.1~1.5미크론 정도로서, 두꺼워도 2 미크론 이하이기 때문에 박리 웨이퍼5는 충분한 두께를 가진다. 따라서, 이것을 실리콘 웨이퍼로서 재생하여 재이용하면 SOI 웨이퍼의 제조비용을 현저히 낮추는 것이 가능해 진다.
그런데, 상기 도 4(4)에 박리 웨이퍼5의 부분확대 모식도를 나타낸 바와 같이, 이 박리 웨이퍼5의 주변부에는 잔류된 이온주입층9에 의한 단차10가 발생하고, 그 상태로는 실리콘 웨이퍼로서 사용될 수 없는 것으로 된다. 이 주변부의 단차10는 본드 웨이퍼의 주변부가 베이스 웨이퍼와 결합되지 않고 미결합으로 되는 것에서 발생하는 것이다.
또한, 박리 웨이퍼 5의 박리면 11에는 수소이온 주입에 의한 손상층12이 잔존하고, 그 표면조도도 통상의 경면 웨이퍼에 비하여 나쁘다.
그래서, 본 발명에서는 수소이온박리법에서 부생(副生)된 박리 웨이퍼에, 적절한 재생처리를 실시하여 실제 실리콘 웨이퍼로서 재생하기 위하여, 상기 박리 웨이퍼의 적어도 모서리부분의 이온주입층을 제거한 후 웨이퍼 표면을 연마한다.
본 발명에 따른 재생처리방법의 제1의 태양으로는, 먼저, 박리 웨이퍼 5에 적어도 모서리부분8의 에칭처리 및/또는 모서리 가공을 행함으로써 모서리부분8의 이온주입층9을 제거한다.
모서리부분8의 에칭처리로는, 통상 이용되는 혼합산, 예컨데, 혼합산(불산과 초산의 혼합물)등의 산에칭액이나 KOH, NaOH등이 용해된 알칼리 에칭액을 이용하여 에칭을 행할 수 있다. 이 경우, 적어도 모서리부분에 잔존하는 이온주입층9을 제거하면 되기 때문에, 적어도 모서리부분8을 에칭액에 침적하여 에칭하면 된다.
또한 다른 방법으로는, 박리 웨이퍼5 전체를 상기 혼합산등의 에칭액에 침적하여 전체면을 에칭하여도 된다. 상기한 바와 같이, SOI 웨이퍼의 SOI층 두께는 기껏해야 2미크론 이하이고, 또한 산화막3의 두께도 약 0.1~2.0미크론이기 때문에, 박리 웨이퍼5의 모서리부분 8에 잔존하는 이온주입층9은 두꺼워도 수 미크론이내로 된다. 따라서 박리 웨이퍼5 전체를 에칭하여도 전체적으로 제거되는 두께는 이온주입층9의 두께만큼, 즉, 수 미크론 이내로 충분하며, 문제는 없다. 또한, 이러한 박리 웨이퍼5 전체를 에칭하는 방법은 모서리부분8만을 에칭액에 침적하여 에칭을 행하는 방법보다도 작업이 용이한 잇점이 있다.
상기와 같이 모서리부분8의 에칭을 행하는 외에, 박리 웨이퍼5의 모서리 가공을 행하여 모서리부분8의 이온주입층9을 제거할 수가 있다. 모서리 가공방법으로는, 잉곳(ingot)을 얇게 잘라내어 얻어진 웨이퍼에 모서리 가공을 실시하여 도 4(1)과 같은 모서리부분을 형성하는 통상의 방법을 적용할 수 있지만, 면을 거칠게 할 수도 있기 때문에 모서리부분을 연마하는 소위 경면연마(경면 모서리가공)를 행함이 바람직하다. 이 연마에서는 불과 수㎛이하의 가공량으로 확실하게 이온주입층을 제거할 수 있다.
덧붙여, 모서리부분의 에칭처리 또는 모서리 가공을 하기 전에 표면 산화막3을 제거하는 것이 바람직하다.
특히, 에칭을 행한 경우, 산화막3과 박리면11등에서는 에칭속도가 다르게 되고, 사용되는 에칭용액에 따라서는 박리면 11이 이온주입층9의 두께이상으로 에칭되어 버릴 우려가 있기 때문이다. 또한, 산화막3의 제거는, 예컨데 박리 웨이퍼5를 불산중에 침적함으로써 간단히 행할 수가 있다.
상기와 같이, 적어도 모서리부분의 에칭처리나 모서리 가공을 행하여 적어도 모서리부분8의 이온주입층9을 제거한 후, 박리 웨이퍼5의 박리면11에 대한 연마(재생연마)를 행한다. 이 연마에 관해서도 웨이퍼에 대한 통상의 연마를 적용할 수 있지만, 이 경우, 박리 웨이퍼의 주변부에 잔존하는 이온주입층이나 박리면의 손상층을 제거하는 연마후 마무리 연마를 함이 바람직하다.
이것은, 미리 행하여진 모서리부분의 에칭처리나 모서리 가공에 의해 미처 제거되지 못한 모서리부분보다 내측 표면상의 이온주입층을 제거하는 외에 박리면의 표면조도를 개선하기 위하여 행해지지만, 잔류하는 이온주입층등을 제거하는 1단 연마만으로 연마면을 마무리하는 것 보다는 보다 결이 미세한 연마재를 이용하여 복수단으로 연마하는 편이 연마면의 표면조도나 평탄도등을 보다 양호하게 할 수 있으며, 통상의 실리콘 경면 웨이퍼의 표면조도 또는 평탄도와 동등의 품질을 달성할 수 있기 때문이다. 또한 이 마무리 연마도 반드시 1단으로 행할 필요는 없으며, 2단 또는 그 이상으로 하여도 된다.
이리하여, 박리 웨이퍼 모서리부분8의 이온주입층9, 박리면11에 잔존하는 이온주입에 따른 손상층12, 및 박리면11의 표면조도를 제거할 수 있고, 통상의 경면 웨이퍼에 비하여 어떤 손색도 없는 표면을 갖는 재생 웨이퍼를 얻을 수가 있다.
본 발명에 따른 재생처리방법의 제2 태양으로서, 박리 웨이퍼를 열처리한 후 웨이퍼 표면을 연마할 수가 있다.
상술한 바와 같이, 모서리부분등에 이온주입층이 잔존하고 있는 박리 웨이퍼에 열산화등의 열처리를 행하면, 그 열처리공정중 모서리부분에 잔존하고 있는 이온주입층에서 박리가 발생하고, 파-티클로 되어서 웨이퍼에 부착하는 문제가 생기는 것이 본 발명에서 밝혀졌다.
따라서 본 발명에 따른 재생처리방법의 제2 태양으로는, 이러한 열처리에 의한 이온주입층 박리를 이용하여 이온주입층을 미리 제거하는 것이다. 즉, SOI 웨이퍼등 결합 웨이퍼를 제조할 때 부생(副生)되는 박리 웨이퍼에 먼저 열처리를 행한다. 이 때의 열처리조건으로서는, 500℃이상의 온도에서 수분에서 수시간, 예컨데, 산화성분위기중에서 1000℃, 30분의 열처리에 의해 잔류하는 이온주입층을 박리할 수가 있다. 이 열처리 후, 통상 행해지는 세정공정을 거치고 나서, 또는 직접 재생연마를 행함에 의하여 박리되어 발생된 파-티클을 제거할 수가 있다. 덧붙여, 이러한 열처리를 행하기 전에, 상기 제1의 태양과 동일하게, 박리 웨이퍼를 불산중에 침적함으로써 산화막을 제거하는 것이 바람직하다.
그런데 박리 웨이퍼는, 상술한 바와 같이 500℃이상의 박리 열처리에 의하여 박리되기 때문에 당연히 그러한 저온열처리를 받고 있는 것으로 된다. CZ 웨이퍼와 같이, 산소를 포함하는 실리콘 웨이퍼에 저온열처리를 실시하면 산소 도너(donner)가 발생하고, 예컨데 p형 실리콘 웨이퍼의 저항율이 비정상적으로 높게 되는등의 현상이 발생하는 것은 잘 알려져 있다. 따라서 이온주입박리법에 의하여 부생하는 박리 웨이퍼에서도, 박리 열처리에 의해 산소 도너가 발생하고, 박리 웨이퍼의 저항율이 비정상적으로 되는 것이 있다. 이 때문에, 예컨데 웨이퍼 두께를 측정할때 일반적으로 사용되고 있는 정전용량방식의 측정기로 박리 웨이퍼의 두께를 측정할 수 없다는 문제가 발생한다.
그래서 본드 웨이퍼로서 CZ 실리콘 웨이퍼를 사용하는 경우, 그 박리 웨이퍼를 본 발명에 따른 재생처리방법의 제2 태양에 따라서 재생처리함으로써 이온주입층의 박리를 발생시키는 열처리를 도너(donner) 소거열처리와 겸하여 할 수가 있다. 즉, 박리 웨이퍼의 이온주입층을 박리함과 동시에, 박리 열처리등에 의해 박리 웨이퍼중에 발생된 산소 도너를 소거하고, 박리 웨이퍼의 저항이상이 없도록 할 수가 있다.
이러한 열처리로서는, 도너 소거열처리로서 일반적으로 행해지고 있는 것처럼 600℃이상의 열처리를 가하면 되며, 관용되고 있는 방법으로서는 예컨데 650℃에서 20분 열처리를 하도록 하면 된다.
이상과 같이 열처리를 행한 후, 필요에 따라 웨이퍼를 세정하고 다음으로 연마를 행한다. 이 연마는 상기 제1 태양의 경우와 동일하게 행할 수가 있다.
또한, 연마전에 행해진 열처리에 의해 웨이퍼 표면에 산화막이 형성되어 있는 경우에는, 열처리후 연마를 행하기 전에 불산등으로 산화막 제거를 하는 것이 바람직하다.
이리하여, 상기 본 발명의 어떤 방법에 의해 재생처리된 실리콘 웨이퍼도 통상의 실리콘 경면 웨이퍼와 완전히 같게 균일하게 연마된 면상태를 갖기 때문에, 접합 SOI 웨이퍼의 원료 웨이퍼로 이용할 수가 있으며, 통상의 집적회로등의 제작용 실리콘 웨이퍼로서 이용되어도 된다. 또한, 소위 에피텍셜 웨이퍼의 서버스트레일 (substrate)으로 이용하여도 되며, 특히 그 재이용의 용도가 한정되는 것은 아니다.
이 경우, 본 발명의 재생처리된 박리 웨이퍼를 베이스 웨이퍼 또는 통상의 실리콘 경면 웨이퍼로 이용하는 경우에는, 재생처리된 박리 웨이퍼중에는 수소이온 주입전의 열산화처리(통상 900℃이상), 및 약 500℃이상에서의 박리 열처리에 의해 산소석출이 발생하고 있기 때문에, 이것이 소위 인트린식 겟-트링(intrinsic gettering) 효과(IG효과)를 발휘하게 때문에 적절한 것으로 된다.
또한, 박리 웨이퍼를 SOI 웨이퍼를 제작할때의 베이스 웨이퍼 또는 본드 웨이퍼로서 이용하면, 실질상 1장의 웨이퍼로부터 1장의 SOI 웨이퍼를 얻을 수 있기 때문에 SOI 웨이퍼의 제조비용을 현저히 감소시킬 수가 있다.
또한, 본 발명에서 재생된 박리 웨이퍼(재생 웨이퍼)는, 원하는 실리콘 웨이퍼로서 재이용되지만, 이온주입박리법에서 미리 이용하는 박리되는 측의 웨이퍼인 본드 웨이퍼의 두께를 재생 웨이퍼로 필요로 하는 두께보다 약간 두껍게 해두고, 본 발명에 따른 재생처리를 행한 후, 재이용에서 원하는 웨이퍼 두께가 되도록 할 수가 있다.
이하, 실시예 및 비교예를 들어 본 발명에 대하여 구체적으로 설명한다.
(실시예1, 비교예1 및 2)
본드 웨이퍼로서 직경 6인치의 FZ 웨이퍼 표면에 두께 400nm의 열산화막을 형성하고, 그 열산화막을 통하여 웨이퍼 상부면으로부터 수소 이온을 주입하였다.이 웨이퍼를 동일 구경의 베이스 웨이퍼와 결합하고, 박리 열처리를 가하여 두께 약 400nm의 SOI층을 갖는 웨이퍼를 제작하였다. 그 때, 부생(副生)된 박리 웨이퍼 18장을 이용하여 표면 산화막을 제거한 후 이하의 재생처리를 행하였다.
실시예1 (6장): 혼합산 에칭(3㎛)후 표면연마(10㎛)
비교예1 (6장): 표면연마(15㎛)
비교예2 (6장): 표면연마(10㎛)
또한, 상기 처리에서 괄호내의 수치는 제거된 두께(가공량)를 나타내며, 혼합산 에칭은 통상 이용되는 불산과 초산의 혼합액인 산에칭액을 이용하여 웨이퍼 전체면을 에칭하였다.
그리고, 이러한 18장의 재생 웨이퍼와 레프런스(reference)로서 통상의 경면연마 웨이퍼 14장을 종형 열처리로에 투입하여 열산화처리(1050℃, 1시간)를 행한 후, 파-티클 계산기를 이용하여 0.2㎛이상 크기의 파-티클 수를 측정하였다. 측정결과는 도 2에 나타내었다.
또한, 열처리로내의 각 웨이퍼의 배치는, 로내 상방으로부터 하방(로구)으로 실시예1 (6장), 레프런스 (7장), 비교예1 (6장), 비교예2 (6장), 레프런스 (7장)순으로 하였다.
도 2의 결과로 부터, 본 발명의 실시예1의 재생 웨이퍼에는 파-티클 발생이 거의 없는데 대하여, 비교예1,2는 상당수의 파-티클이 발생되어 있는 것을 알았다.
여기에서, 로의 하방측에 배치된 레프런스 7장중 상부의 3장에 파-티클 발생이 많이 보이는 것은, 비교예1 및 2의 웨이퍼에서 발생된 파-티클이 낙하하여 부착된 것으로 생각된다.
(실시예2 및 3)
실시예1과 동일한 조건으로 제작된 박리 웨이퍼를 이용하여 표면 산화막을 제거한 후 경면 모서리 가공(가공량 약1㎛)을 행하고 다음으로 표면연마된 웨이퍼(실시예2)와, 표면 산화막을 제거한 후 산화성분위기중에서 1000℃, 30분의 열처리를 행하고 나서 다시 표면 산화막을 제거하고 다음으로 표면연마된 웨이퍼 (실시예3)에 대하여, 실시예1과 동일한 열산화처리를 행하고 그 열산화 전후에서의 파-티클 발생상황을 측정하였다. 그 결과를 도 3(A) (B)에 나타내었다. 또한, 비교를 위해 상기 비교예2의 재생 웨이퍼의 열산화처리 전후에서의 파-티클 발생상황도 도 3(C)에 병기하였다.
이 도면으로부터 알 수 있는 바와 같이, 열산화처리전의 각 웨이퍼는 어느 것이라도 파-티클 발생이 거의 보이지 않았다. 한편, 열산화처리후에는 실시예2 및 실시예3의 웨이퍼에는 파-티클 발생을 보이지 않았지만 비교예2의 웨이퍼에는 주변부에 상당수의 파-티클 부착이 관찰되었다.
도 3과 상기 도 2에 나타난 측정결과에서 밝혀진 바와 같이, 본 발명에 따른 재생처리를 실시하여 제조된 웨이퍼는 그 후 열산화처리를 받더라도 파-티클이 생기지 않는 것이 증명되었다.
또한, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는 예시이며 본 발명의 특허청구범위에 기재된 기술사상과 실질적으로 동일한 구성을가지며 동일한 효과를 내는 것이면 어느 것이라도 본 발명의 기술적 범위에 포함된다.
예컨데, 상기 실시태양에는 이온주입박리법에 의하여 2장의 실리콘 웨이퍼를 산화막을 사이에 두고 결합시켜 SOI 웨이퍼를 제작할때 부생(副生)되는 박리 웨이퍼에 대하여 설명하지만, 본 발명은 다른 결합 웨이퍼를 제작하는 경우, 즉 이온주입후 산화막을 사이에 두지 않고 직접 실리콘 웨이퍼끼리를 결합시켜 결합 웨이퍼를 제작하는 경우, 또는 실리콘 웨이퍼끼리를 결합하는 경우 뿐만 아니라 실리콘 웨이퍼에 이온을 주입하여 이것을 SiO2, SiC, Al2O3등의 절연성 웨이퍼와 직접 결합시켜 SOI 웨이퍼를 제작하는 경우등에서 부생(副生)되는 박리 웨이퍼를 경면 웨이퍼로 하여 재생시키는 경우에도 적용할 수가 있다. 더욱이, 이온을 주입하는 웨이퍼로서 실리콘 이외의 웨이퍼(SiO2, SiC, Al2O3등)를 이용하여, 이러한 박막을 갖는 결합웨이퍼를 제작한 경우에 부생(副生)되는 박리 웨이퍼에도 적용될 수 있다.
또한, 상기 실시형태에는 수소이온박리법에서 실시하여 박리하는 경우에 대한 설명이지만, 본 발명은 수소이온을 여기시켜 플라즈마 상태로 이온주입을 행하고, 특별한 열처리를 가함이 없이 실온에서 박리를 행함으로써 얻어지는 박리 웨이퍼에도 적용할 수 있음은 말할 것도 없다.

Claims (5)

  1. 이온주입박리법에 의해 결합 웨이퍼를 제조할 때 부생(副生)되는 박리 웨이퍼를 재생처리하는 방법에 있어서, 상기 박리 웨이퍼의 적어도 모서리부분의 이온주입층을 제거한 후, 웨이퍼 표면을 연마하는 것을 특징으로 하는 박리 웨이퍼의 재생처리방법.
  2. 이온주입박리법에 의해 결합 웨이퍼를 제조할 때 부생(副生)되는 박리 웨이퍼를 재생처리하는 방법에 있어서, 상기 박리 웨이퍼의 적어도 모서리부분의 에칭처리 및/또는 모서리 가공을 한 후, 웨이퍼 표면을 연마하는 것을 특징으로 하는 박리 웨이퍼의 재생처리방법.
  3. 제 2항에 있어서, 상기 적어도 모서리부분의 에칭처리 및/또는 모서리 가공에 의하여 상기 박리 웨이퍼의 적어도 모서리부분의 이온주입층을 제거하는 것을 특징으로 하는 박리 웨이퍼의 재생처리방법.
  4. 이온주입박리법에 의해 결합 웨이퍼를 제조할 때 부생(副生)되는 박리 웨이퍼를 재생처리하는 방법에 있어서, 상기 박리 웨이퍼를 열처리한 후, 웨이퍼 표면을 연마하는 것을 특징으로 하는 박리 웨이퍼의 재생처리방법.
  5. 상기 청구항 1항 내지 4항중 어느 한항에 기재된 방법으로 재생처리된 것을 특징으로 하는 웨이퍼.
KR1020017009511A 1999-11-29 2000-11-27 박리 웨이퍼의 재생처리방법 KR100733113B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-1999-00338137 1999-11-29
JP33813799A JP3943782B2 (ja) 1999-11-29 1999-11-29 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ

Publications (2)

Publication Number Publication Date
KR20010101763A true KR20010101763A (ko) 2001-11-14
KR100733113B1 KR100733113B1 (ko) 2007-06-27

Family

ID=18315273

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017009511A KR100733113B1 (ko) 1999-11-29 2000-11-27 박리 웨이퍼의 재생처리방법

Country Status (5)

Country Link
US (2) US6596610B1 (ko)
EP (1) EP1156531B1 (ko)
JP (1) JP3943782B2 (ko)
KR (1) KR100733113B1 (ko)
WO (1) WO2001041218A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886620B1 (ko) * 2006-03-14 2009-03-05 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 복합물 웨이퍼 제조방법 및 사용한 도우너 기판의리싸이클링 방법

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6912330B2 (en) * 2001-05-17 2005-06-28 Sioptical Inc. Integrated optical/electronic circuits and associated methods of simultaneous generation thereof
JP4526818B2 (ja) * 2001-07-17 2010-08-18 信越半導体株式会社 貼り合わせウエーハの製造方法
JP2003204048A (ja) * 2002-01-09 2003-07-18 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
US20030228689A1 (en) * 2002-05-31 2003-12-11 Isis Pharmaceuticals Inc. Antisense modulation of G protein-coupled receptor kinase 6 expression
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
EP1427002B1 (en) * 2002-12-06 2017-04-12 Soitec A method for recycling a substrate using local cutting
EP1427001A1 (en) 2002-12-06 2004-06-09 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for recycling a surface of a substrate using local thinning
TWI233154B (en) * 2002-12-06 2005-05-21 Soitec Silicon On Insulator Method for recycling a substrate
FR2849714B1 (fr) * 2003-01-07 2007-03-09 Recyclage par des moyens mecaniques d'une plaquette comprenant une structure multicouches apres prelevement d'une couche mince
US20090325362A1 (en) * 2003-01-07 2009-12-31 Nabil Chhaimi Method of recycling an epitaxied donor wafer
EP1588415B1 (en) * 2003-01-07 2012-11-28 Soitec Recycling by mechanical means of a wafer comprising a taking-off structure after taking-off a thin layer thereof
WO2004061944A1 (en) * 2003-01-07 2004-07-22 S.O.I.Tec Silicon On Insulator Technologies Recycling of a wafer comprising a multi-layer structure after taking-off a thin layer
JP4794810B2 (ja) * 2003-03-20 2011-10-19 シャープ株式会社 半導体装置の製造方法
US20040193301A1 (en) * 2003-03-31 2004-09-30 Chen-Lin Chao Inventory control via a utility bill of materials (BOM) to minimize resource consumption
KR20060030911A (ko) * 2003-07-29 2006-04-11 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 공동-임플란트 및 열적 아닐링에 의한 개선된 품질의 박층제조방법
JP2005093869A (ja) * 2003-09-19 2005-04-07 Mimasu Semiconductor Industry Co Ltd シリコンウエーハの再生方法及び再生ウエーハ
EP1605498A1 (en) * 2004-06-11 2005-12-14 S.O.I. Tec Silicon on Insulator Technologies S.A. A method of manufacturing a semiconductor wafer
CN101036222A (zh) * 2004-09-21 2007-09-12 S.O.I.Tec绝缘体上硅技术公司 通过实施共注入获得薄层的方法和随后的注入
EP1667223B1 (en) * 2004-11-09 2009-01-07 S.O.I. Tec Silicon on Insulator Technologies S.A. Method for manufacturing compound material wafers
US7402520B2 (en) * 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7919391B2 (en) * 2004-12-24 2011-04-05 S.O.I.Tec Silicon On Insulator Technologies Methods for preparing a bonding surface of a semiconductor wafer
JP2006294737A (ja) 2005-04-07 2006-10-26 Sumco Corp Soi基板の製造方法及びその製造における剥離ウェーハの再生処理方法。
FR2888400B1 (fr) * 2005-07-08 2007-10-19 Soitec Silicon On Insulator Procede de prelevement de couche
JP2007149723A (ja) * 2005-11-24 2007-06-14 Sumco Corp 貼り合わせウェーハの製造方法
JP4715470B2 (ja) 2005-11-28 2011-07-06 株式会社Sumco 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ
US7829436B2 (en) 2005-12-22 2010-11-09 Sumco Corporation Process for regeneration of a layer transferred wafer and regenerated layer transferred wafer
KR100755368B1 (ko) * 2006-01-10 2007-09-04 삼성전자주식회사 3차원 구조를 갖는 반도체 소자의 제조 방법들 및 그에의해 제조된 반도체 소자들
FR2896618B1 (fr) * 2006-01-23 2008-05-23 Soitec Silicon On Insulator Procede de fabrication d'un substrat composite
JP5082299B2 (ja) * 2006-05-25 2012-11-28 株式会社Sumco 半導体基板の製造方法
US7700488B2 (en) * 2007-01-16 2010-04-20 International Business Machines Corporation Recycling of ion implantation monitor wafers
JP4820801B2 (ja) * 2006-12-26 2011-11-24 株式会社Sumco 貼り合わせウェーハの製造方法
FR2911597B1 (fr) 2007-01-22 2009-05-01 Soitec Silicon On Insulator Procede de formation et de controle d'interfaces rugueuses.
FR2911598B1 (fr) 2007-01-22 2009-04-17 Soitec Silicon On Insulator Procede de rugosification de surface.
FR2912258B1 (fr) 2007-02-01 2009-05-08 Soitec Silicon On Insulator "procede de fabrication d'un substrat du type silicium sur isolant"
FR2917232B1 (fr) * 2007-06-06 2009-10-09 Soitec Silicon On Insulator Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion.
EP2015354A1 (en) * 2007-07-11 2009-01-14 S.O.I.Tec Silicon on Insulator Technologies Method for recycling a substrate, laminated wafer fabricating method and suitable recycled donor substrate
US20100193900A1 (en) * 2007-07-13 2010-08-05 National University Corporation Tohoku University Soi substrate and semiconductor device using an soi substrate
US8101501B2 (en) * 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP5522917B2 (ja) 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Soi基板の製造方法
FR2929758B1 (fr) 2008-04-07 2011-02-11 Commissariat Energie Atomique Procede de transfert a l'aide d'un substrat ferroelectrique
JP5264018B2 (ja) * 2008-04-11 2013-08-14 株式会社半導体エネルギー研究所 半導体基板の作製方法
US8210904B2 (en) * 2008-04-29 2012-07-03 International Business Machines Corporation Slurryless mechanical planarization for substrate reclamation
US7883988B2 (en) * 2008-06-04 2011-02-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
US20100022070A1 (en) * 2008-07-22 2010-01-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
EP2213415A1 (en) 2009-01-29 2010-08-04 S.O.I. TEC Silicon Device for polishing the edge of a semiconductor substrate
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
EP2219208B1 (en) * 2009-02-12 2012-08-29 Soitec Method for reclaiming a surface of a substrate
US8198172B2 (en) 2009-02-25 2012-06-12 Micron Technology, Inc. Methods of forming integrated circuits using donor and acceptor substrates
SG183670A1 (en) 2009-04-22 2012-09-27 Semiconductor Energy Lab Method of manufacturing soi substrate
EP2246882B1 (en) 2009-04-29 2015-03-04 Soitec Method for transferring a layer from a donor substrate onto a handle substrate
CN102460642A (zh) 2009-06-24 2012-05-16 株式会社半导体能源研究所 半导体衬底的再加工方法及soi衬底的制造方法
US8278187B2 (en) 2009-06-24 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate by stepwise etching with at least two etching treatments
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
KR101752901B1 (ko) * 2009-08-25 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 재생 방법, 재생 반도체 기판의 제작 방법, 및 soi 기판의 제작 방법
KR101731809B1 (ko) 2009-10-09 2017-05-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 재생 방법, 재생된 반도체 기판의 제조 방법, 및 soi 기판의 제조 방법
JP5634210B2 (ja) * 2009-10-27 2014-12-03 株式会社半導体エネルギー研究所 半導体基板の作製方法
US8562849B2 (en) * 2009-11-30 2013-10-22 Corning Incorporated Methods and apparatus for edge chamfering of semiconductor wafers using chemical mechanical polishing
FR2953988B1 (fr) * 2009-12-11 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de detourage d'un substrat chanfreine.
JP2011228651A (ja) * 2010-03-30 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体基板の再生方法、再生半導体基板の作製方法、及びsoi基板の作製方法
US8404562B2 (en) 2010-09-30 2013-03-26 Infineon Technologies Ag Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core
JPWO2012169060A1 (ja) * 2011-06-10 2015-02-23 三菱電機株式会社 半導体装置の製造方法
WO2012169060A1 (ja) * 2011-06-10 2012-12-13 三菱電機株式会社 半導体装置の製造方法
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP5799740B2 (ja) * 2011-10-17 2015-10-28 信越半導体株式会社 剥離ウェーハの再生加工方法
JP5888286B2 (ja) 2013-06-26 2016-03-16 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6136786B2 (ja) 2013-09-05 2017-05-31 信越半導体株式会社 貼り合わせウェーハの製造方法
WO2015084868A1 (en) 2013-12-02 2015-06-11 The Regents Of The University Of Michigan Fabrication of thin-film electronic devices with non-destructive wafer reuse
JP6423004B2 (ja) 2014-05-13 2018-11-14 ラシリック, インコーポレイテッドRASIRC, Inc. プロセスガスを重要工程処理に送達するための方法および系
WO2019113891A1 (en) * 2017-12-14 2019-06-20 Boe Technology Group Co., Ltd. Donor substrate for depositing deposition material on acceptor substrate, method of depositing deposition material, and method of fabricating donor substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52111128A (en) 1976-03-11 1977-09-17 Toyo Umpanki Co Ltd Steering device
JPH0562951A (ja) * 1991-09-02 1993-03-12 Fujitsu Ltd 接着型soi基板用支持基板
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH05226305A (ja) * 1992-02-10 1993-09-03 Hitachi Ltd 張合せウェハの製造方法
JP3580600B2 (ja) * 1995-06-09 2004-10-27 株式会社ルネサステクノロジ 半導体装置の製造方法およびそれに使用される半導体ウエハ並びにその製造方法
SG65697A1 (en) 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
JP3257624B2 (ja) 1996-11-15 2002-02-18 キヤノン株式会社 半導体部材の製造方法
JPH11121310A (ja) * 1997-10-09 1999-04-30 Denso Corp 半導体基板の製造方法
JP3932369B2 (ja) * 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
US6608370B1 (en) * 2002-01-28 2003-08-19 Motorola, Inc. Semiconductor wafer having a thin die and tethers and methods of making the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886620B1 (ko) * 2006-03-14 2009-03-05 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 복합물 웨이퍼 제조방법 및 사용한 도우너 기판의리싸이클링 방법

Also Published As

Publication number Publication date
KR100733113B1 (ko) 2007-06-27
EP1156531A1 (en) 2001-11-21
EP1156531B1 (en) 2014-10-15
JP2001155978A (ja) 2001-06-08
US6596610B1 (en) 2003-07-22
EP1156531A4 (en) 2007-04-11
US6720640B2 (en) 2004-04-13
JP3943782B2 (ja) 2007-07-11
WO2001041218A1 (fr) 2001-06-07
US20030219957A1 (en) 2003-11-27

Similar Documents

Publication Publication Date Title
KR100733113B1 (ko) 박리 웨이퍼의 재생처리방법
JP3932369B2 (ja) 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
KR101364008B1 (ko) 박리 웨이퍼를 재이용하는 방법
KR100796249B1 (ko) 접합 웨이퍼의 제조방법
JP4846915B2 (ja) 貼り合わせウェーハの製造方法
KR100789205B1 (ko) 실리콘 웨이퍼 및 에스오아이 웨이퍼의 제조방법, 그리고그 에스오아이 웨이퍼
JP4934966B2 (ja) Soi基板の製造方法
KR100327840B1 (ko) Soi기판의 재생방법 및 재생기판
KR101229760B1 (ko) Soi 웨이퍼의 제조방법 및 이 방법에 의해 제조된soi 웨이퍼
JP5799740B2 (ja) 剥離ウェーハの再生加工方法
KR20070116224A (ko) 접합 웨이퍼의 제조방법 및 접합 웨이퍼
KR101650166B1 (ko) 도너 기판으로부터 핸들 기판 상으로의 층 전달 방법
WO2004055871A1 (ja) Soiウエーハの製造方法
KR20010101155A (ko) 접합웨이퍼의 제조방법 및 접합웨이퍼
JP6607207B2 (ja) 貼り合わせsoiウェーハの製造方法
JP4474863B2 (ja) 剥離ウェーハの再生処理方法及び再生されたウェーハ
JP2001094080A (ja) 半導体用薄膜ウェハの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150515

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160517

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180530

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 13