KR20010096408A - Method of forming metal interconnects - Google Patents

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Abstract

PURPOSE: A method for forming a metal wire is provided to form a metal line by depositing selectively a metal layer using a chemical vapor deposition method. CONSTITUTION: An interlayer dielectric is formed on an upper portion of a semiconductor substrate(101). An interlayer dielectric pattern(103) having a depressed portion is formed by etching a part of the interlayer dielectric. A seed layer(107a) is formed on the interlayer dielectric pattern(103) except for a sidewall of the depressed portion. A surface catalyzer is supplied to a surface of the above structure. The surface catalyzer is acted only on the seed layer(107a). A chemical deposition material is provided to the structure including the surface catalyzer in order to form a metal layer. The metal layer is grown only on the seed layer(107a) by performing the chemical vapor deposition method. The depressed portion is filled by growing the metal layer. A metal layer pattern(109a) is formed by removing the remaining metal wire(109a) except for the metal line(109a) formed on the depressed portion from the structure.

Description

금속 배선 형성방법 {Method of forming metal interconnects} Metal wiring forming method of forming metal interconnects} {Method

본 발명은 금속 배선 형성방법에 관한 것으로서, 특히 표면촉매를 도입한 화학증착(chemical vapor deposition)을 이용하여 금속막을 선택적으로 증착시킴으로써 금속 배선을 형성하는 방법에 관한 것이다. The invention relates to a method of forming a metal interconnection by selectively depositing relates to a method for forming metal wiring, in particular a metal film using a chemical vapor deposition (chemical vapor deposition) the introduction of the catalyst surface.

반도체소자의 고집적화에 따라 금속 배선의 최소 선폭은 계속적으로 축소되고 있으며, 이에 따라, 금속 배선의 저항이 커져 RC 지연에 따라 반도체 소자의 동작 속도를 더 빠르게 할 수 없는 것이 문제가 되고 있다. The minimum line width of a metal wiring according to the high integration of semiconductor devices has been continuously reduced to, thereby, the resistance of metal leads increases becoming a problem that can not be faster the operating speed of the semiconductor device according to the RC delay. 지금까지 반도체 소자의 금속 배선에 주로 쓰인 알루미늄보다 전기전도성이 높은 구리를 배선 재료로 써서이 문제를 해결할 수 있다. Copper to a high electrical conductivity than the aluminum principally used in the metal wiring of a semiconductor device with a wiring material now has to solve the problem sseoseoyi.

구리는 습식 식각(wet etch)할 수 있지만 건식 식각(dry etch)할 수 없기 때문에 알루미늄에 비해 선택적 식각이 어렵다. Copper is a wet etching can (wet etch), but it is difficult to selectively etch than aluminum because it is not possible to dry etching (dry etch). 따라서, 알루미늄 배선에서처럼 금속막을 기판 전면에 형성한 다음 선택적 식각을 통해 배선에 필요한 부분에만 금속선을 남기는 방법은 구리 배선에 적용할 수 없다. Thus, by forming the metal film at the substrate as in the aluminum wires through the front, and then selectively etching to leave a metal wire only where needed in the wiring it can not be applied to the copper wiring. 그 대신 절연막을 형성한 후 식각하여 금속 배선이 필요한 부분에 구멍이나 도랑을 만들고 이 구멍이나 도랑에만 구리를 채워서 금속 배선을 완성할 수 있다. The etching after forming the insulating film instead of making a hole or a ditch the areas for the metal wiring by filling copper only in the hole or trench can be completed by metal wires. 이 방법을 이른바 상감 또는 다마신(damascene) 또는 인래이(inlay) 공정이라고 부른다. This method is called a so-called inlay or damascene (damascene) or a ray (inlay) process. 반도체 기판 전면에 구리막을 형성하고 절연막 위의 금속 배선에 필요 없는 구리를 화학기계적 연마(chemical mechanical planarization) 방법으로 제거하여 구리 배선을 형성하는 방법이 미국 특허 제4,944,836호에 공개되었다. A method of forming a copper film on a semiconductor substrate to form a copper wiring without the need for copper metallization of the insulating film above is removed by a chemical mechanical polishing method (chemical mechanical planarization) was disclosed in US Patent No. 4,944,836.

구리 채움 기술로 현재 가장 널리 적용되고 있는 방법은 전기도금법 (electrochemical deposition)이다. Method being currently the most widely applied technique to a copper fill is an electrical plating (electrochemical deposition). 그러나 전기도금법은 전기도금법을 적용하기 전에 전류를 흘릴 수 있는 씨앗층(seed layer)을 다른 방법으로 형성해야 한다는 단점이 있다. However, electroplating method has a disadvantage in that the need to form the seed layer, which can flow a current prior to applying the electroplating process (seed layer) in a different way. 전류가 흐르지 않는 부분에는 전기도금법으로 구리막을 형성할 수 없기 때문에 전기도금법으로는 원하는 부위에만 선택적으로 금속막을 형성할 수 없다. Since part which does not carry electric current is not able to form a film of copper by electroplating to the electric plating method it can not be formed of a metal film selectively only the desired portion. 또한 전기도금법은 수용액을 사용하기 때문에 진공 중에서 반도체 기판을 다루는 물리증착법이나 화학증착법에 비해 전기도금 공정 후 반도체 기판을 매우 깨끗한 물로 여러 번 씻어야 하는 등의 번거로움이 있다. There are also electric plating method has the inconvenience, such as wash several times a semiconductor substrate very clean with water after the electroplating process in comparison to a physical deposition method or a chemical vapor deposition method for covering the semiconductor substrate in a vacuum due to the use of an aqueous solution.

스퍼터링법 등의 물리증착법(physical vapor deposition)은 직시형(line ofsight) 증착 특성 때문에 폭에 비해 깊이가 깊은 구멍이나 도랑을 채울 때 구멍이나 도랑을 내부가 채울 때 구멍이나 도랑의 내부가 다 채워지기 전에 구멍이나 도랑의 입구가 닫혀서 내부에 공극(void)이 남는 문제가 있다. Being a sputtering method such as physical vapor deposition (physical vapor deposition) is a direct-view type (line ofsight) depth of the interior is filled with the inside of the hole or trench to fill the hole or trench to fill the deep hole or the trench than in width, the deposition characteristics of the the inlet of the hole or the ditch remains closed so there is a problem in the air gap (void) therein before. 따라서 스퍼터링법으로는 폭이 마이크로미터보다 훨씬 작은 구멍이나 도랑의 내부만을 선택적으로 채우는 것은 불가능하다. Therefore, the sputtering method it is not possible to fill only the width of the interior of a much smaller hole or ditch than micrometer selectively.

한편 종래의 화학 기상 증착의 경우에도 절연막 패턴의 요철을 따라 일정한 두께로 금속막이 증착되며 성장하는 경우 구멍 및 도랑의 내부에 측벽에서 자란 금속막이 만나게 되는 영역인 이음새(seem)가 발생하게되며, 이 경우 이음새 부위에서의 미세한 표면 거칠기로 인하여 미소 공극(micro void)의 형성을 억제하기 어려운 점이 있다. On the other hand a constant thickness in the case of the conventional chemical vapor deposition in accordance with the unevenness of the insulating film pattern and to the hole and an inner metal film area, the seam (seem) met grown in the side wall of the gutter occurs when the metal film is deposited and grown, the If point is difficult to suppress the formation of micro voids (micro void) due to the microscopic surface roughness of the joint region. 그러나 화학 기상 증착법은 기판의 표면에서 일어나는 화학 반응을 통해 막을 형성하기 때문에 표면에 따라 반응이 달라지는 현상을 이용하면 기판에 노출된 여러 물질 중 특정한 물질의 표면에서만 선택적으로 화학증착을 할 수 있으며, 따라서 기판위의 구멍이나 도랑 같은 영역에서는 화학증착시 측벽에서의 성장을 억제하고 바닥에서부터 일방향으로 금속막의 성장을 이루게 되면, 상기한 미소 공극의 형성도 제거할 수 있게 된다. However, chemical vapor deposition may be by using the varied reaction in accordance with the surface of the developing selective chemical vapor deposition with only the surface of the specific material of the various materials exposed on the substrate because the film is formed through a chemical reaction occurs at the surface of the substrate, and thus when the hole or trench, such areas on the substrate inhibit the growth of the side wall during the chemical vapor deposition, and in one direction from the bottom constitute a metal film growth, the formation of the minute pores is also able to be removed.

성장하는 막에 묻히지 않고 표면에 계속 남아서 화학증착 속도를 높이는 표면 촉매를 이용하는 구리막 형성 방법이 대한민국 특허출원 제98-53575호에 개시되었다. Not walk in the growth film is still A method of forming a copper film remains using the catalyst surface increase the chemical vapor deposition rate on the surface have been disclosed in the Republic of Korea Patent Application No. 98-53575. 이 기술의 화학증착법은 같은 원료를 쓰는 보통의 화학증착법보다 증착 속도가 수십배 빠르고 보통의 화학증착법으로는 구리막이 형성되지 않는 낮은 온도에서도 구리막을 충분히 빠른 속도로 형성할 수 있다. Chemical vapor deposition of this technology in the deposition rate several orders of magnitude than the usual chemical vapor deposition, such as writing materials quickly and the usual chemical vapor deposition may be sufficient to form a copper film at a high speed even at low temperatures the copper film is not formed. 그리고 이 기술을 응용하여 구멍이나 도랑의 내부를 공극없이 구리막으로 채워 금속 배선을 형성하는 방법이 본 발명자들에 의해 대한민국 특허 출원 제2000-1232호에 개시되었다. And it has been disclosed in the Republic of Korea Patent Application No. 2000-1232 by the present inventors how the application of this technology to form the metal wiring filled in the inside of the hole or trench with a copper film with no pores. 상기 발명에서 구멍이나 도랑과 같은 함몰 부위에서 증착속도가 빠른 이유 중 하나가 함몰 부위에서는 구리막이 성장하면서 기하학적으로 표면적이 감소되므로 상기 부위 구리막 표면에서의 표면촉매 농도가 증가하게 되고 이에 비례하여 증착속도가 증가되는 것이다. In the above invention, part is one of the reasons why the deposition rate on the depressed portion such as a hole or a ditch rapid depression, because the copper film is grown while the reduced surface area to the geometric and increases the surface catalyst concentration at the portion of copper film surface The proportion by evaporation speed will be increased. 그러나 상기 발명의 경우에서도 구멍이나 도랑이 매우 좁은 경우에는 측벽에서의 성장을 최대한 억제할 필요가 있다. However, even in the case of the invention a very narrow hole or ditch, it is necessary to minimize the growth of the side wall. 이는 종횡비가 큰 구멍 또는 도랑에서는 느린 측벽에서의 성장만으로도 바닥에서 성장해오는 구리막이 구멍이나 도랑을 모두 채우기 전에 개구부를 막을 수 있기 때문이다. This is because the copper film in an aspect ratio of larger hole or a trench only slow growth in the side wall coming to grow from the bottom to stop the opening before filling all of the hole or trench.

한편 상기한 표면 촉매를 도입하기 위해 기상으로 공급되는 화학 원료는 기판 물질에 따라 서로 다른 흡착 및 분해의 특성을 갖는다. The chemical raw material to be supplied in the gas phase in order to introduce the catalyst surface has a different absorption characteristics and the decomposition depending on the substrate material. 따라서 상기 표면 촉매의 흡착 및 작용이 촉진되는 물질 영역과 그렇지 않은 물질 영역으로 함께 구성된 기판에서는 금속막의 화학 증착이 선택적으로 이루어지게 된다. Therefore, the substrate is configured with a material region and non material region in which the absorption and action of the catalyst surface accelerate the chemical deposition of the metal film is made to be selective. 이와같은 표면촉매의 특성을 이용하면, 기판의 영역 및 위치에 따라 성장하는 금속막의 증착속도를 달리할 수 있다. With this characteristic of the same catalyst surface, it is possible to vary the deposition rate of the metal film grown in accordance with the area and the position of the substrate. 따라서 본 발명은 화학증착시 상기한 표면 촉매의 특성을 이용하여 구멍내지 도랑에서 공극이나 이음새없이 금속막을 메우는 방법에 관한 것이다. Therefore, the present invention relates to a method of filling using the characteristics of the catalyst surface during the chemical vapor deposition film of metal without voids or seams in the trench to the hole. 본 발명은 반도체 소자, LCD 소자 등의 금속 배선을 이루는데 적용할 수 있다. The present invention can be applied to achieve a metal wiring such as semiconductor devices, LCD devices.

본 발명이 이루고자 하는 기술적 과제는, 대한민국 특허출원 제98-53575호에개시된 바 있는 표면촉매를 이용하여 구멍이나 도랑처럼 원하는 부분에만 금속을 선택적으로 증착하되 측벽에서의 증착을 최대한 억제하여 구멍이나 도랑의 바닥에서부터 금속막을 형성시킴으로써 공극이나 이음새가 없는 금속 배선을 형성하는 방법을 제공하는 것이다. The present invention is, Republic of Korea Patent Application but selectively deposit metal only to desired portions as holes or trench using a bar surface in the catalyst disclosed in the No. 98-53575 to minimize the deposition of the side wall in the hole or ditch from the bottom by forming a metal film to provide a method of forming a metal line without a gap or seam.

도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 금속 배선 형성 방법을 설명하기 위한 단면도들; FIG. 1a to 1e are sectional views illustrating the metal wiring forming method according to the first embodiment of the present invention; And

도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 금속 배선 형성 방법을 설명하기 위한 단면도들이다. Figures 2a and 2b are sectional views for explaining a metal wiring forming method according to a second embodiment of the present invention.

본 발명에서 이용하는 표면촉매는 대한민국 특허출원 제98-53575호에 개시된 바와 같이 기체 상태로 공급되는 원료를 이용한 금속막의 화학 기상 증착에 있어서, 증착과정 중 형성되는 막에 매몰되지 않고 그 막의 표면으로 이동하여 상기 기체 원료의 표면 증착반응을 계속적으로 촉진하는 촉매 화학종, 예컨데 할로겐족의 아이오딘 또는 브롬 등을 이른다. Surface of the catalyst used in the present invention is moved to the film surface is not buried in the film it is in the Republic of Korea Patent Application No. 98-53575 of the metal film using a chemical vapor deposition material to be fed into the gas phase as disclosed in, formed during the deposition process to reach the catalytic species, e.g., such as iodine or bromine in the halogen group to continuously facilitate the surface deposition reaction of said gas source.

상기 아이오딘 표면촉매는 본 발명자들이 조사한 바에 의하면, 아이오딘화에탄(C 2 H 5 I)의 형태로 공급될 경우 전이금속 계열의 금속 예컨데 구리막 표면에서는 잘 흡착하여 작용하지만 TaN, SiO 2 등의 표면에서는 작용하지 않는 것으로 나타났다. The iodine surface catalysts reportedly investigated by the present inventors, iodine Chemistry ethane if supplied in the form of (C 2 H 5 I) the transition operation by the metal for example copper film surface of the metal-based adsorption but TaN, SiO 2, etc. in the surface it was found not to work. 반도체 소자에 금속 배선을 형성함에 있어 최근 구리 배선을 위한 방법으로 기대를 모으고 있는 다마신 공정의 경우 절연막 위에 구멍 또는 도랑과 같은 함몰부를 식각해 내고 상기 식각된 영역에 구리막을 메우는 방식이다. For it as the semiconductor device to form a damascene metal interconnection, which collect in a manner expected for the last step a copper wiring way out to depression, such as a hole or trench etching on the insulating film to fill in the etched area, the copper film. 따라서 상기한 구멍 또는 도랑 같은 구리막을 형성하고자 하는 부분에서 바닥부위에는 표면촉매 흡착 및 작용이 이루어지는 전이 금속 계열의 씨앗층을, 그리고 측벽에는 표면촉매 작용이 일어나지 않는 물질 예컨데 TaN, SiO 2 등을 노출시키고 표면촉매원료로 처리하여 선택적으로 촉매층을 형성한 후, 보통의 화학 기상 증착법으로 막이 형성되는 온도보다 낮고 촉매가 있는 경우에는 충분한 속도로 화학 기상 증착이 일어나는 온도에서 화학 기상 증착을 수행하면 표면촉매층을 형성한 바닥 부분에서만 구리막을 빠르게 성장시키면서 구멍 및 도랑을 메우는 금속배선을 형성할 수 있다. Therefore, the in part to form a copper film as the one hole or the trench bottom region is formed of a surface catalyst adsorption and functional transition seed layer of the metal line, and the side wall material that is a surface catalyzed occur e.g. TaN, SiO 2, such as an impression and the surface of the catalyst when treated with a material performing the optionally after forming the catalyst layer, low chemical vapor deposition in the temperature of chemical vapor deposition takes place at a sufficient rate if the catalyst than the temperature at which the film is formed in the usual chemical vapor deposition surface of the catalyst layer a copper film is rapidly grown only on the bottom part forms a while it is possible to form a metal wiring to fill the hole and the trench.

상기 기술적 과제를 달성하기 위한 본 발명의 제1 실시예에 따른 금속 배선 형성 방법은, 반도체 집적회로의 접촉 구멍(contact hole), 비아 구멍(via hole) 및 도랑(trench)의 배선을 형성하기 위한 것으로 구멍 내지 도랑이 있는 절연막 패턴을 형성하는 단계; Metal wiring forming method according to the first embodiment of the present invention for achieving the above-mentioned technical problems is the semiconductor integrated circuit contact hole (contact hole), for forming the wiring of a via hole (via hole) and the trench (trench) of by forming an insulating film pattern that hole to ditch; 상기 절연막 패턴 위에 전도성 확산 방지막을 형성하는 단계; Forming a conductive diffusion preventing film on the insulating film pattern; 상기 전도성 확산방지막 위에 촉매가 흡착하는 씨앗층을 이방성있는 증착을 이용하여 형성하는 단계; Forming a seed layer for the catalyst is adsorbed on the conductive diffusion preventing film using an anisotropic deposition in; 상기 씨앗층에만 표면촉매층을 형성하는 단계; Forming a surface catalyst layer only on the seed layer; 상기 표면촉매층이 형성된 결과물에 화학증착원료를 공급하여 상기 구멍 내지 도랑내에서 금속막이 바닥에서부터 성장하며 메우는 단계; The surface catalyst layer is supplied to the chemical vapor deposition material in the resultant metal film is formed the growth from the ground in said hole to fill the trench and the step; 상기 구멍 내지 도랑을 메운 금속막만을 남기고 나머지 부분의 금속막을 제거하여 금속막 패턴을 형성하는 단계를 구비한다. Leaving only the holes through the metal film meun ditch and a step of forming a metal film pattern by removing the metal film of the remaining portion. 접촉 구멍에 배선을 형성하는 경우에는 절연막 패턴을 형성하는 단계와 전도성 확산 방지막을 형성하는 단계 사이에 접촉 저항을 낮추기 위해 저항성 금속막을 형성하는 단계를 삽입할 수 있다. In the case of forming the wiring on the contact hole, it is possible to insert a step of forming a metal film resistant to lower the contact resistance between the step of forming a film forming a dielectric film pattern and a conductive diffusion.

이 때, 상기 표면촉매 원료로서 아이오딘 또는 아이오딘을 포함한 화합물, 예컨대 아이오딘화에탄, 아이오딘화메탄, 다이아이오딘화메탄 또는 트라이플루오르화아이오딘화메탄이 사용될 수 있으며, 이 경우 상기 화학 기상 증착 공정의 원료로서 구리(I)-헥사플루오로아세틸아세토네이트-비닐트라이메틸실란을 이용하여 구리 배선을 형성할 수 있다. In this case, compounds containing iodine or iodine as the surface catalyst materials, such as iodine Chemistry ethane, iodine Chemistry methane, dayiahyi Odin screen methane or tri-fluoride, iodine and Chemistry methane can be used, in which case the chemical vapor as a raw material for the deposition of copper (I) - it can be used a vinyl trimethyl silane to form a copper wiring-hexafluoro acetylacetonate.

또한, 상기 씨앗층은, 구리, 티타늄, 금, 은, 팔라듐, 텅스텐, 백금 및 알루미늄으로 구성된 금속 군으로부터 선택된 적어도 하나의 재질로 형성시킬 수 있다. In addition, the seed layer, copper, titanium, gold, silver, may be formed of at least one material selected from palladium, tungsten, platinum, and the group consisting of aluminum metal.

본 발명의 제2 실시예는 상기 제1 실시예의 방법을 변형한 것으로서, 상기 씨앗층에 표면촉매층을 형성하기 전에 절연막 패턴 상부의 평탄면에 있는 씨앗층을 제거한다. The second embodiment of the present invention is to remove the seed layer on the flat surface of as a modification of the method of the first embodiment, the insulating film pattern before forming the catalyst layer on the surface of the seed layer thereon. 따라서, 이 경우 절연막 패턴 상부 평탄면에서의 금속막 형성을 억제할 수 있으므로 이후 과정에서 여분의 금속막을 제거하기 위한 공정을 진행하지 않아도 된다. Therefore, in this case, the insulating film pattern can suppress the metal film formed on the upper flat surface is not necessary to proceed with the process for removing a film of excess metal in a later process.

이하에서, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명한다. In the following, with reference to the accompanying drawings an embodiment of the present invention will be described in detail. 도면의 설명에 있어서 동일 구조는 동일 참조번호를 붙이며 중복을 피하기 위해 반복된 설명은 생략하였다. In the description of drawings the same structure is repeated description to avoid duplication assigned the same reference numerals is omitted.

도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 구멍 내지 도랑의 금속 배선 형성방법을 설명하기 위한 단면도들이다. FIG. 1a to 1e are sectional views illustrating a first exemplary method of the trench to the hole formed in the metal wire in accordance with examples of this invention.

도 1a는 절연막 패턴 형성을 설명하기 위한 단면도이다. Figure 1a is a cross-sectional view illustrating an insulating film pattern is formed. 구체적으로, 기판(101)상의 전면에 층간 절연막을 형성한 후, 사진/식각 공정을 통해 구멍 내지 도랑(A)이 형성된 층간절연막 패턴(103)을 만든다. Specifically, making the front inter-layer insulating film and then forming a photo / etching process, the interlayer insulating layer pattern 103 to the trench hole (A) is formed on the substrate through a 101. 구멍(A)이 접촉구멍인 경우에는, 기판(101)은 n형 또는 p형 불순물이 함유된 실리콘 기판일 수 있으며, 구멍이비아 구멍인 경우에는 금속배선패턴이 포함된 하부 절연막일 수 있다. If the hole (A) is a contact hole, the substrate 101 may be a silicon substrate containing an n-type or p-type impurity may be a lower insulating film, if the hole is the via hole includes a metal wiring pattern. 또한 도면에 도시하지는 않았지만 절연막과 절연막 사이에는 금속의 확산을 막고 식각 멈춤(etch stop) 위치로 적용하기 위한 비전도성 확산방지막, 예를 들어 구리 배선의 경우 질화 규소막을 형성하고 식각하여 비아 구멍 내지 도랑을 형성할 수도 있다. In addition, although not shown in the figure between the insulating film and the insulating film prevents the diffusion of the metal etch stop (etch stop) film nonconductive spread for application to a position, for example, in the case of the copper wiring to form a silicon nitride film and etching a via hole through the ditch a may form.

도 1b는 전도성 확산방지막(105)을 형성하는 단계를 설명하기 위한 단면도이다. Figure 1b is a cross-sectional view for explaining the step of forming a conductive diffusion preventing film 105. 구체적으로, 배선 금속이 기판이나, 절연막을 통해 확산되지 못하도록 확산방지막(105)을 스퍼터링, 화학기상증착 및 원자층 증착(atomic layer deposition)과 같은 방법을 통해 형성한다. Specifically, the metal wiring is formed over the substrate and, from being diffused through the insulating film sputtering the diffusion barrier film 105, the same method as chemical vapor deposition and atomic layer deposition (atomic layer deposition). 상기한 확산방지막은 표면촉매가 작용하여 금속막을 성장시키지 않거나 금속막 성장에 필요한 잠복시간(incubation time)이 충분히 긴 물질 예컨데, TaN, TiN 등을 사용하는 것이 바람직하며, 일반적인 전도성 확산방지막에 입계를 산화물로 채운(stuffing)것일 수도 있다. Wherein the anti-diffusion is desirable to use a surface catalyst function by either not grown metal film latency time required for a metal film growth (incubation time) is long enough material for example, TaN, TiN or the like, the grain boundary in common conductive diffusion barrier may be filled (stuffing) an oxide. 또한 확산방지막의 두께는 절연막 패턴의 요철형태를 따라서 일정한 두께가 되도록 하는 것이 바람직하다. In addition, it is preferable that the thickness of the diffusion barrier film is such that a constant thickness along the concave-convex shape of the insulating film pattern. 한편 도면에 나타내지는 않았지만 함몰부가 접촉 구멍일 경우에는 접촉 저항을 낮추고 오믹 접촉(ohmic contact)을 이루기 위해 저항성 금속막(ohmic metal layer), 예컨데 Ti, Co 등의 금속막을 확산방지막을 형성하기에 앞서서 먼저 형성한다. Meanwhile, although not shown in the figure one depression contact hole, (ohmic metal layer) resistant metal film in order to lower the contact resistance to achieve an ohmic contact (ohmic contact), for example, prior to forming the barrier metal film is spread, such as Ti, Co first formed. 상기 저항성 금속막은 차후 열처리 수행 과정에서 불순물층의 실리콘과의 반응을 통해 계면에서 실리사이드를 형성하도록 하는 것이 바람직하다. That the heat treatment performed in a later process, the resistive metal film to form a silicide at the interface with the reaction with the impurity layer of silicon is preferred.

도 1c는 씨앗층을 형성하는 단계를 설명하기 위한 단면도이다. Figure 1c is a cross-sectional view for explaining the step of forming a seed layer. 구체적으로, 산화물 등으로 이루어진 절연막 패턴(103)의 상부 평탄면상의 씨앗층(107)과구멍(A) 내부 바닥면상의 씨앗층(107a)을 수에서 수백 Å 범위의 적절히 얇은 두께로 형성한다. Specifically, to form the upper seeds of the flat surface of the seed layer 107 and the hole (A) the inner bottom surface layer (107a) of the insulation film pattern 103 is made of an oxide, such as in number to adequately thin thickness of several hundred Å range. 이때 씨앗층의 증착은 콜리메이터(collimator)가 장착된 스퍼터링 장치 등을 이용하여 증착 원자들의 직진성을 높임으로써 구멍 내지 도랑(A)의 내부 측벽에는 씨앗층이 거의 증착되지 않게 하여 연속된 씨앗층이 형성되지 못하도록 한다. At this time, to prevent deposition of the seed layer is a collimator (collimator) the inner side wall of as to increase the straightness of the deposition atoms the like equipped with a sputtering apparatus hole to ditch (A) has no seed layer is substantially deposited forming a continuous seed layer It should not prevent. 필요에 따라서는 구멍 내지 도랑의 폭이 구멍깊이가 깊어짐에 따라 아주 조금씩 넓어지도록 식각하면 상기한 측벽에서의 씨앗층 형성을 보다 더 억제할 수 있다. If necessary, it can be further suppressed than the seed layer is formed in said one side wall when so spread very slightly etched in accordance with the width of the hole to ditch the polarization hole depth. 또한 측벽에서의 씨앗층의 증착을 최대한 억제하기 위해서는 다음과 같은 방법을 택할 수도 있다. In addition, in order to suppress as much as possible the deposition of the seed layer at the side wall may take any of the following methods: 우선 상기 설명한 바와 같이 이방성(anisotropy) 증착에 의해 씨앗층을 형성하고, 상기 결과물의 측벽에 형성된 두께 만큼이 다시 제거될 수 있도록 이를 등방성(isotropic) 이온 식각한다. First anisotropy (anisotropy) forming a seed layer by vapor deposition, and the side wall thickness by the ion-etching this isotropy (isotropic) to be removed again formed on the resultant product, as described above. 그리고 이와같은 과정을 수차례 반복하면 원하는 두께 만큼의 씨앗층을 측벽에의 증착없이 형성할 수 있다. And if the above process is repeated several times can be formed without depositing on the side wall of the seed layer of the desired thickness.

씨앗층(107 및 107a)은 배선 금속의 화학 증착 속도를 높이는 표면촉매층이 형성될 수 있는 금속, 예컨데 구리, 티타늄, 금, 은, 팔라듐, 텅스텐, 백금, 또는 알루미늄으로 이루어지거나, 적어도 이들 중의 어느 하나를 포함하는 합금으로 이루어져도 무방하다. Seed layer (107 and 107a) it is made or a metal with a surface of the catalyst layer to increase the chemical vapor deposition rate of the wiring metal can be formed, for example, copper, titanium, gold, silver, palladium, tungsten, platinum, or aluminum, at least one of these but it may also consist of an alloy containing one.

도 1d는 씨앗층을 촉매원료를 처리하고 금속막(109)을 형성하는 단계를 설명하기 위한 단면도이다. Figure 1d is a cross-sectional view for explaining the step of treating the catalyst material the seed layer to form the metal film 109. 상기 씨앗층이 형성된 결과물 상에 표면촉매원료, 예를 들어 후술할 배선금속이 구리의 경우에는 아이오딘화에탄 등의 촉매원료로 처리한다. If the surface material on the catalyst result that the seed layer formed, for example, later-described wiring metal is copper, the material is treated with a catalyst such as iodine Chemistry ethane. 상기 표면촉매원료처리는 화학 기상 증착과 동일한 방법을 이용하여 수행될 수 있다. The catalyst material surface treatment can be carried out using the same method as chemical vapor deposition. 도면에 나타내지는 않았지만 표면촉매는 씨앗층에만 보다 많이 흡착되어 형성되며, 확산방지막이 드러나는 측벽에는 상대적으로 표면촉매가 흡착하지 않거나 흡착하더라도 작용하지 않게 된다. Although not shown in the figure is formed by the surface of the catalyst than the much adsorbed only to seed layer, and the diffusion preventing film revealed no side wall is not applied even if relatively absorption or adsorption to the surface of the catalyst. 계속해서, 화학증착원료가 스스로 분해하는 온도보다는 낮고 표면촉매가 있는 경우에만 충분한 속도로 화학증착 반응이 일어나는 온도 범위에서, 표면촉매층이 형성된 상기 결과물에 배선 금속의 화학증착원료, 예를 들어 구리 배선의 경우 구리(I)-헥사플루오로아세틸아세토네이트-비닐트라이메틸실란을 공급하여 씨앗층(107 및 107a)에만 선택적으로 금속막을 형성한다. Subsequently, lower than the temperature at which chemical vapor deposition material is decomposed by itself surface temperature range only in a chemical vapor deposition reaction at a rate sufficient if the catalyst is taking place, the surface catalyst layer containing the resultant chemical vapor deposition material of the wiring metal to, for example, the formed copper wiring If the copper (I) - hexafluoro acetylacetonate - supplying a plastic-trimethyl-silane to form a metal film selectively only on seed layer (107 and 107a). 이 경우 접촉 구멍 측벽에서의 금속막의 성장을 최대한 억제할 수 있게되어 금속막의 형성을 바닥쪽에서부터 윗쪽으로 성장시키면서 이룰 수 있게 되며, 따라서 좁은 구멍 크기의 경우에도 공극이나 이음새 없이 금속막을 채울 수 있게된다. In this case is so the metal film is grown in the contact hole in the side wall can be significantly suppressed, and able to achieve while growing upwards to form the metal film from the bottom side, and thus it is possible to fill the pores and a metal film is seamless, even when a narrow pore size . 또한 측벽이 표면촉매원료가 흡착은 되지만 표면촉매로 작용하지는 않게 하는 재질로 구성된 경우에는 함몰부내 바닥 씨앗층(107a)에서의 금속막의 성장속도가 성장에 따라 더욱 커지게 되는데, 이는 측벽에 흡착만 되어있던 표면촉매원료가 성장하는 금속막 표면에 흡수되어 표면촉매의 농도를 증가시키기 때문이다. In addition, the side wall surface catalyst material is adsorbed, but is configured of a material that does not act as surface catalyst, there is further increased depending on the metal film, the growth rate growth in the recessed portion bottom seed layer (107a), which only adsorb in the side walls is the surface of the catalyst material is absorbed into the metal film surface, which growth was due to increase the concentration of the catalyst surface. 따라서 함몰부의 금속막 성장속도가 절연막 상단 평탄면에 존재하는 씨앗층(107)에서의 성장속도보다 상대적으로 커지게 되며 따라서 일정두께까지 증착하는 동안 구멍내에서 자라난 금속막이 그 외 영역에서 자란 금속막과 거의 높이를 맞추게 된다. As a result, the depression of metal film growth rate, and be relatively greater than the growth rate of the seed layer 107 is present in the top flat surface insulating film according metal overgrowth metal film in the hole during deposition to a certain thickness grown in other areas matchuge is almost flush with the film. 한편 금속막 형성 후 금속막과 확산방지막과의 접착특성을 향상시키기 위해 열처리(annealing)를 수행하는 과정을 더 할 수 있다. On the other hand it is possible to further the step of performing a heat treatment (annealing) after the metal film is formed to improve the adhesive property between the metal film and the diffusion preventive film.

도 1e는 기판 위에 금속막 패턴(109a)을 형성하는 단계를 설명하기 위한 단면도이다. Figure 1e is a cross-sectional view for explaining the step of forming a metal film pattern (109a) on the substrate. 도 1d와 같이 형성된 금속막을 화학 기계적 연마 공정(chemicalmechanical polishing, CMP)을 통해 구멍 내부에만 금속막이 남도록 여분의 금속막을 제거함으로써 금속막 패턴(109a)을 통한 금속배선을 형성한다. Through the metal film is a chemical mechanical polishing process (chemicalmechanical polishing, CMP) is formed as shown in Figure 1d the inner hole to leave only the metal film to form a metal wiring by a metal film pattern (109a) by removing excess metal film.

도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 금속 배선 형성 방법을 설명하기 위한 단면도들이다. Figures 2a and 2b are sectional views for explaining a metal wiring forming method according to a second embodiment of the present invention. 제2 실시예의 방법은, 상기한 도 1a 내지 도 1c에 설명된 과정을 동일하게 진행한 후, 도 1c의 씨앗층(107 및 107a)이 형성된 결과물에서 절연막 상부 평탄면에 존재하는 씨앗층(107)과 확산방지막(105)을 미리 제거하여, 도 2a에 도시한 바와 같이 구멍(A)의 내면을 둘러싸는 확산방지막 패턴(105a)과 그 내부 바닥면상의 씨앗층(107a)만을 남긴다. The second embodiment method, the above-described Fig. 1a to then equally proceeds the process described in Figure 1c, the seed of FIG. 1c layers (107 and 107a) seed layer present on the insulating upper flat surface in the formed output (107 ) and by pre-removing the diffusion preventive film 105, leaving only the diffusion prevention layer is pattern (105a) and the inner bottom surface of the seed layer (107a) surrounding the inner surface of the hole (a) as shown in Figure 2a. 이 경우 절연막 상부 평탄면에서의 금속막 형성을 억제할 수 있으므로 이 후 과정에서 여분의 금속막을 제거하기 위한 화학 기계적 연마 공정을 생략할 수 있게 된다. In this case, the insulating film it is possible to suppress the metal film formed on the upper flat surface it is possible to omit the chemical mechanical polishing step to remove excess metal film in the process after this. 절연막 상부 평탄면의 씨앗층(107)과 확산방지막을 제거함에 있어 화학 기계적 연마 등의 방법을 이용할 경우 구멍이나 도랑의 내부가 연마 입자로 오염되는 것을 막으려면 고체 입자가 들어 있지 않은 액체 용액을 사용하는 화학기계적 연마(slurryless CMP) 방법을 사용하는 것이 바람직하다. A liquid solution that insulating the stop surfaces of solid particles to the interior of the hole or the ditch is contaminated with abrasive particles not included when using a method such as seed layer 107 and diffusion barrier for in the removal of chemical mechanical polishing of the upper flat surface to use a chemical-mechanical polishing (CMP slurryless) method is preferred to.

이어서, 구멍 내부 바닥면상의 씨앗층(107a)을 표면촉매원료로 처리하고, 도 1d의 설명과 마찬가지 방법으로 금속막을 형성하여 구멍을 메워, 도 2b에 도시된 구조를 완성한다. Then, the forming process the seed layer (107a) of the hole in the inner bottom surface to the surface of the catalyst material, and a metal film as described in Fig. 1d the method similar to bridge the holes, to complete the structure shown in Figure 2b.

상술한 바와 같은 본 발명에 따른 금속 배선 형성방법에 의하면, 구멍이나도랑의 내부 등과 같이 원하는 부분에만 금속을 선택적으로 증착 시킬 수 있으며, 구멍이나 도랑의 내부 바닥에서부터 금속막이 형성됨에 따라 공극이나 이음새가 없는 금속 배선을 이룰 수 있다. According to the metal wiring forming method according to the invention as described above, it is possible to selectively deposit metal only to desired portions, such as the inside of the hole or trench, the gap or seam in accordance with the metal film is formed from the inside bottom of the hole or the ditch the metal wiring can not be achieved.

본 발명은 상기 실시예들에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다. The present invention is not limited to the above embodiments, many modifications by one of ordinary skill in the art within the technical concept in the present invention is obvious.

Claims (40)

  1. 반도체 기판의 상부에 층간 절연막을 형성하는 단계; Forming an interlayer insulating film on top of a semiconductor substrate;
    상기 층간 절연막의 일정 영역을 식각하여 함몰부를 갖는 층간 절연막 패턴을 형성하는 단계; Forming an interlayer insulating film having a pattern by etching a predetermined region of the interlayer insulating film depression;
    상기 층간 절연막 패턴이 형성된 결과물 전면에 씨앗층을 형성하되 함몰부 패턴 측벽에는 씨앗층 형성이 억제되도록 하는 단계; Stage such that the interlayer insulating unit pattern is formed, but the result front depression forming a seed layer on the pattern side wall is suppressed is formed seed layer;
    상기 씨앗층이 형성된 결과물상의 씨앗층 위에서만 작용하는 표면촉매를 공급하는 단계; Supplying a surface of the catalyst which acts only on the seed layer on the result that the seed layer is formed;
    상기 표면촉매가 공급된 결과물에 금속막 형성을 위한 화학 증착 원료를 공급하여 화학 기상 증착함으로써 상기 씨앗층위에만 금속막이 성장하여 함몰부를 바닥에서부터 메우는 단계; Wherein the catalyst surface is to fill from the bottom step, only a metal film portion growing by depressions on the seed layer by chemical vapor deposition by supplying a CVD raw material for the metal film formed on the supply output; And
    상기 함몰부 부분의 금속막만을 남기고 나머지 부분의 금속막을 제거하여 금속막 패턴을 형성하는 단계를 구비하는 금속 배선 형성 방법. Metal wiring forming method for leaving only the metal layer of the recessed portion includes a portion forming a metal film pattern by removing the metal film of the remaining portion.
  2. 제1항에 있어서, 상기 씨앗층을 형성하는 단계 전에, 상기 절연막 패턴위에 확산방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 금속 배선 형성 방법. The method of claim 1, wherein before the step of forming the seed layer, the metal wiring forming method according to claim 1, further comprising the step of forming a diffusion preventing film on the insulation film pattern.
  3. 제1항 또는 제2항에 있어서, 상기 씨앗층 형성 직전 단계에 상기 층간 절연막 또는 금속확산 방지막과 상기 금속막과의 접착을 향상시키기 위하여 상기 씨앗층으로 사용되는 금속을 제외한 기타의 접착용 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속배선 형성 방법. Claim 1 or 2, wherein said seed layer forming a last stage in the inter-layer insulating film or a metal diffusion prevention layer and the metal layer used for the seed layer in order to improve the adhesion between the metal and other bonding metal film for the exception that the metal wiring forming method according to claim 1, further comprising the step of forming.
  4. 제1항에 있어서, 상기 함몰부가 반도체 기판의 일정 영역을 노출시키는 접촉 구멍인 것을 특징으로 하는 금속 배선 형성 방법. The method of claim 1, wherein the metal wire forming method, characterized in that the contact hole for exposing a predetermined region of the depression a semiconductor substrate.
  5. 제1항에 있어서, 상기 함몰부가 하단 금속배선층의 일정 영역을 노출시키는 비아 구멍인 것을 특징으로 하는 금속 배선 형성 방법. The method of claim 1, wherein the metal wire forming method, characterized in that the via hole exposing the certain area of ​​the depressions at the bottom metal wire layer.
  6. 제1항에 있어서, 상기 함몰부가 도랑인 것을 특징으로 하는 금속 배선 형성 방법. The method of claim 1, wherein the metal line forming method which is characterized in that the depressions ditch.
  7. 제1항에 있어서, 상기 함몰부가 반도체 기판의 일정 영역을 노출시키는 접촉 구멍과 도랑이 함께 존재하는 이중 구조인 것을 특징으로 하는 금속 배선 형성 방법. The method of claim 1, wherein the metal wire forming method, characterized in that a double structure existing with the contact hole and the ditch to expose a predetermined region of the depression a semiconductor substrate.
  8. 제1항에 있어서, 상기 함몰부가 하단 금속배선층의 일정 영역을 노출시키는 비아 구멍과 도랑이 함께 존재하는 이중 구조인 것을 특징으로 하는 금속 배선 형성 방법. The method of claim 1, wherein the metal wiring formation method of a constant region of the depression at the bottom metal wire layer characterized in that the double structure existing with the via-hole and the ditch is exposed.
  9. 제2항에 있어서, 상기 확산방지막을 형성하는 단계 전에 상기 절연막 패턴 상에 저항성 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 배선 형성 방법. The method of claim 2, wherein the metal wiring forming method according to claim 1, further comprising the step of forming resistance metal film on the insulating layer pattern before the step of forming the diffusion preventing film.
  10. 제1항에 있어서, 상기 씨앗층을 형성함에 있어 함몰부 패턴 측벽에의 증착을 억제하기 위해 이방성 증착을 이용하는 것을 특징으로 하는 금속 배선 형성 방법. Method, the metal wire forming method characterized by using an anisotropic deposition in order to suppress the deposition of the side wall's depression pattern in forming the seed layer according to claim 1.
  11. 제10항에 있어서, 상기 이방성 증착 방법으로서 콜리메이티드 스퍼터링 공정을 이용하는 것을 특징으로 하는 금속 배선 형성 방법. 11. The method of claim 10, wherein the metal wiring forming method characterized by using the collimator suited sputtering process as the anisotropic deposition method.
  12. 제1항에 있어서, 상기 씨앗층을 형성함에 있어 이방성 증착과 등방성 식각을 적어도 1회 이상 반복 수행하여 형성하는 것을 특징으로 하는 금속 배선 형성 방법. The method of claim 1, wherein the metal wiring forming method for the anisotropic deposition and isotropic etching it in forming the seed layer so as to form at least perform one or more iterations.
  13. 제12항에 있어서, 상기 이방성 증착 방법으로서 콜리메이티드 스퍼터링 공정을, 등방성 식각 방법으로서 반응성 이온 식각공정을 각각 이용하는 것을 특징으로 하는 금속 배선 형성 방법. 13. The method of claim 12, wherein the metal wiring forming method for the collimator suited sputtering process as the anisotropic deposition method, characterized in that as the isotropic etching method using a reactive ion etching process, respectively.
  14. 제1항에 있어서 상기 금속막 패턴 형성 단계에서 화학 기계적 연마 공정을이용하는 것을 특징으로 하는 금속 배선 형성 방법. Claim 1 wherein the metal wire forming method characterized by using the chemical mechanical polishing process in the metal film pattern forming step for.
  15. 제1항 또는 제2항에 있어서, 상기 금속막 패턴 형성단계 이후 상기 금속막과 그 하부막과의 접착 특성을 개선하기 위해 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 금속 배선 형성 방법. According to claim 1 or 2, wherein the metal wiring forming method according to claim 1, further comprising the step of performing a heat treatment to improve the adhesion properties with the metal layer and the lower layer after the step of forming the metal film pattern.
  16. 반도체 기판의 상부에 층간 절연막을 형성하는 단계; Forming an interlayer insulating film on top of a semiconductor substrate;
    상기 층간 절연막의 일정 영역을 식각하여 함몰부를 갖는 층간 절연막 패턴을 형성하는 단계; Forming an interlayer insulating film having a pattern by etching a predetermined region of the interlayer insulating film depression;
    상기 층간 절연막 패턴이 형성된 결과물 전면에 씨앗층을 형성하되 함몰부 패턴 측벽에는 씨앗층 형성이 억제되도록 하는 단계; Stage such that the interlayer insulating unit pattern is formed, but the result front depression forming a seed layer on the pattern side wall is suppressed is formed seed layer;
    상기 층간 절연막 상부 평탄면의 씨앗층을 제거하는 단계; Removing the seed layer of the interlayer insulating film above the flat surface;
    상기 씨앗층 위에서만 작용하는 표면촉매를 공급하는 단계; Supplying a surface of the catalyst which acts only on the seed layer; And
    상기 표면촉매가 공급된 결과물에 금속막 형성을 위한 화학 증착 원료를 공급하여 화학 기상 증착함으로써 상기 씨앗층위에만 금속막이 성장하여 함몰부를 바닥에서부터 메우는 금속막 패턴을 형성하는 단계를 구비하는 금속 배선 형성 방법. A metal wiring formed comprising the step of forming a metal film pattern to fill from the bottom of metal film portion growing by depression only on the seed layer by the surface of the catalyst is deposited chemical vapor supplying a CVD raw material for forming the metal film on the supplied output Way.
  17. 제16항에 있어서, 상기 층간 절연막 상부 평탄면의 씨앗층을 제거하는 단계에서 화학 기계적 연마 방법을 이용하는 것을 특징으로 하는 금속 배선 형성 방법. Method, the metal wire forming method characterized by using the chemical mechanical polishing method in the step of removing the seed layer of the interlayer insulating film above the flat surface of claim 16.
  18. 제17항에 있어서, 상기 화학 기계적 연마 방법에서 고체 입자가 들어 있지 않은 액체 용액을 사용하는 것을 특징으로 하는 금속 배선 형성 방법. 18. The method of claim 17, wherein the metal wiring forming method characterized by using a liquid solution that does not contain solid particles in the chemical mechanical polishing method.
  19. 반도체 기판의 상부에 층간 절연막을 형성하는 단계; Forming an interlayer insulating film on top of a semiconductor substrate;
    상기 층간 절연막의 일정 영역을 식각하여 함몰부를 갖는 층간 절연막 패턴을 형성하는 단계; Forming an interlayer insulating film having a pattern by etching a predetermined region of the interlayer insulating film depression;
    상기 층간 절연막 패턴이 형성된 결과물 전면에 씨앗층을 형성하되 함몰부 패턴 측벽에는 씨앗층 형성이 억제되도록 하는 단계; Stage such that the interlayer insulating unit pattern is formed, but the result front depression forming a seed layer on the pattern side wall is suppressed is formed seed layer;
    상기 씨앗층이 형성된 결과물상에 아이오딘 또는 아이오딘을 포함한 화합물을 공급하는 단계; Supplying a compound containing iodine or iodine on the result that the seed layer is formed;
    상기 아이오딘 또는 아이오딘을 포함한 화합물이 공급된 결과물에 구리막 형성을 위한 화학 증착 원료를 공급하여 화학기상증착을 수행함으로써 상기 씨앗층위에만 구리막이 성장하여 함몰부를 바닥으로부터 메우는 단계; The child step filling from the bottom or iodine eye by performing a chemical vapor deposition by supplying a CVD raw material for forming a copper film on the resultant compound is supplied to the seed layer including iodine only parts of the copper film is grown over the recessed; And
    상기 함몰부 부분의 구리막만을 남기고 나머지 부분의 구리막을 제거하여 구리막 패턴을 형성하는 단계를 구비하는 금속 배선 형성 방법. Metal wiring forming method for leaving only the copper layer in the depression portion provided with the step of forming a copper film pattern by removing the copper film with a remaining portion.
  20. 제19항에 있어서, 상기 아이오딘 또는 아이오딘을 포함한 화합물을 공급하는 단계에서, 상기 아이오딘을 포함한 화합물이 아이오딘화에탄, 아이오딘화메탄, 다이아이오딘화메탄 및 트라이플루오르화아이오딘화메탄으로 구성된 군으로부터 선택된 것을 특징으로 하는 금속 배선 형성 방법. 20. The method of claim 19, wherein in the step of supplying the compound containing the iodine or iodine, Chemistry The compounds containing the iodine iodine Chemistry ethane, iodine Chemistry methane, dayiahyi Odin screen methane and tri fluorine iodine Chemistry methane how to form the metal wire, it characterized in that it is selected from the group consisting of.
  21. 제19항에 있어서, 상기 씨앗층이 구리로 형성된 것을 특징으로 하는 금속 배선 형성 방법. 20. The method of claim 19, wherein the metal wiring is formed characterized in that the seed layer is formed of copper.
  22. 제19항에 있어서, 상기 씨앗층을 형성하는 단계 전에, 상기 절연막 패턴 위에 확산방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 금속 배선 형성 방법. 20. The method of claim 19 wherein before the step of forming the seed layer, the metal wiring forming method according to claim 1, further comprising the step of forming a diffusion preventing film on the insulation film pattern.
  23. 제19항 또는 제22항에 있어서, 상기 씨앗층 형성 직전 단계에 상기 층간 절연막 또는 확산방지막과 상기 구리막과의 접착을 향상시키기 위하여 상기 씨앗층으로 사용되는 금속을 제외한 기타의 접착용 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 배선 형성 방법. Claim 19 according to any one of claims 22, formed just before the step of forming the seed layer film is the interlayer insulating film or a diffusion preventing film and the other adhesive metal for in order to improve the adhesion of the copper film except for the metal used as the seed layer a metal wiring method for forming a step, characterized in that it further comprises.
  24. 제19항에 있어서, 상기 화학 기상 증착 공정의 원료로서 구리(I)-헥사플루오로아세틸아세토네이트-비닐트라이메틸실란을 이용하는 것을 특징으로 하는 금속 배선 형성 방법. The method of claim 19, wherein the copper (I) as a raw material for the chemical vapor deposition process -vinyl metal wiring forming method characterized by using the trimethylsilanylethynyl-acetylacetonate hexafluoropropane.
  25. 제19항에 있어서, 상기 화학 기상 증착 공정을 200℃ 이하의 온도에서 실시하는 것을 특징으로 하는 금속 배선 형성 방법. 20. The method of claim 19, wherein the metal wiring forming method for the chemical vapor deposition process characterized in that it carried out at a temperature not higher than 200 ℃.
  26. 제19항에 있어서, 상기 함몰부가 반도체 기판의 일정 영역을 노출시키는 접촉 구멍인 것을 특징으로 하는 금속 배선 형성 방법. 20. The method of claim 19, wherein the metal wire forming method, characterized in that the contact hole for exposing a predetermined region of the depression a semiconductor substrate.
  27. 제19항에 있어서, 상기 함몰부가 하단 금속배선 층의 일정 영역을 노출시키는 비아 구멍인 것을 특징으로 하는 금속 배선 형성 방법. 20. The method of claim 19, wherein the metal wire forming method, characterized in that the via hole exposing a predetermined region of the depression bottom of the metal wiring layer.
  28. 제19항에 있어서, 상기 함몰부가 도랑인 것을 특징으로 하는 금속 배선 형성 방법. The method of claim 19, wherein the metal line forming method which is characterized in that the depressions ditch.
  29. 제19항에 있어서, 상기 함몰부가 반도체 기판의 일정 영역을 노출시키는 접촉 구멍과 도랑이 함께 존재하는 이중 구조인 것을 특징으로 하는 금속 배선 형성 방법. 20. The method of claim 19, wherein the metal wire forming method, characterized in that a double structure existing with the contact hole and the ditch to expose a predetermined region of the depression a semiconductor substrate.
  30. 제19항에 있어서, 상기 함몰부가 하단 금속배선층의 일정 영역을 노출시키는 비아 구멍과 도랑이 함께 존재하는 이중 구조인 것을 특징으로 하는 금속 배선 형성 방법. 20. The method of claim 19, wherein the metal wire forming method, characterized in that a double structure existing with the via hole exposing the certain area of ​​the depressions at the bottom metal wire layer and gutters.
  31. 제22항에 있어서, 상기 확산방지막을 형성하는 단계 전에 상기 절연막 패턴 상에 저항성 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 배선형성 방법. 23. The method of claim 22, wherein the metal wiring forming method according to claim 1, further comprising the step of forming resistance metal film on the insulating layer pattern before the step of forming the diffusion preventing film.
  32. 제19항 또는 제21항에 있어서, 상기 씨앗층을 형성함에 있어 함몰부 패턴 측벽에의 증착을 억제하기 위해 이방성 증착을 이용하는 것을 특징으로 하는 금속 배선 형성 방법. Claim 19 or claim 21, wherein the metal wire forming method characterized by using an anisotropic deposition in order to suppress the deposition of the side wall's depression pattern in forming the seed layer.
  33. 제32항에 있어서, 상기 이방성 증착 방법으로서 콜리메이티드 스퍼터링 공정을 이용하는 것을 특징으로 하는 금속 배선 형성 방법. 33. The method of claim 32, wherein the metal wiring forming method characterized by using the collimator suited sputtering process as the anisotropic deposition method.
  34. 제19항 또는 제21항에 있어서, 상기 씨앗층을 형성함에 있어 이방성 증착과 등방성 식각을 적어도 1회 이상 반복 수행하여 형성하는 것을 특징으로 하는 금속 배선 형성 방법. Claim 19 or claim 21, wherein the metal wiring forming method for the anisotropic deposition and isotropic etching it in forming the seed layer so as to form at least perform one or more iterations.
  35. 제34항에 있어서, 상기 이방성 증착 방법으로서 콜리메이티드 스퍼터링을, 상기 등방성 식각 방법으로서 반응성 이온 식각공정을 각각 이용하는 것을 특징으로 하는 금속 배선 형성 방법. 35. The method of claim 34, wherein the metal wiring formation method of a sputtering suited collimator as the anisotropic deposition method, characterized by using a reactive ion etching process, as the isotropic etching, respectively.
  36. 제19항에 있어서 상기 구리막 패턴 형성 단계에서 화학 기계적 연마 공정을 이용하는 것을 특징으로 하는 금속 배선 형성 방법. 20. The method of claim 19, wherein the metal wire forming method characterized by using the chemical mechanical polishing step in the copper film pattern forming step.
  37. 제19항 또는 제22항에 있어서 구리막 패턴 형성하는 단계 이후, 상기 구리막과 그 하부막과의 접착 특성을 개선하기 위해 열처리를 수행하는 단계를 더 구비하는 것을 특징으로 하는 금속 배선 형성 방법. Claim 19 or after the step of forming a pattern a copper film according to claim 22, wherein the metal wiring forming method according to claim 1, further comprising the step of performing a heat treatment to improve the adhesion properties with the copper film and the lower film.
  38. 반도체 기판의 상부에 층간 절연막을 형성하는 단계; Forming an interlayer insulating film on top of a semiconductor substrate;
    상기 층간 절연막의 일정 영역을 식각하여 함몰부를 갖는 층간 절연막 패턴을 형성하는 단계; Forming an interlayer insulating film having a pattern by etching a predetermined region of the interlayer insulating film depression;
    상기 층간 절연막 패턴이 형성된 결과물 전면에 씨앗층을 형성하되 함몰부 패턴 측벽에는 씨앗층 형성이 억제되도록 하는 단계; Stage such that the interlayer insulating unit pattern is formed, but the result front depression forming a seed layer on the pattern side wall is suppressed is formed seed layer;
    상기 층간 절연막 상부 평탄면의 씨앗층을 제거하는 단계; Removing the seed layer of the interlayer insulating film above the flat surface;
    상기 씨앗층 위에서만 작용하는 아이오딘 또는 아이오딘을 포함한 화합물을 공급하는 단계; Supplying a compound containing iodine or iodine which acts only on the seed layer; And
    상기 아이오딘 또는 아이오딘을 포함한 화합물이 공급된 결과물에 구리막 형성을 위한 화학 증착 원료를 공급하여 화학 기상 증착함으로써 상기 씨앗층위에만 구리막이 성장하여 함몰부를 바닥에서부터 메우는 구리막 패턴을 형성하는 단계를 구비하는 금속 배선 형성 방법. The iodine or eye forming a copper film pattern to fill from the bottom part recessed to the copper film is grown only on the seed layer by depositing the chemical vapor supplying a CVD raw material for forming a copper film on the resultant compound is supplied, including iodine metal wiring forming method comprising a.
  39. 제38항에 있어서, 상기 층간 절연막 상부 평탄면의 씨앗층을 제거하는 단계에서 화학 기계적 연마 방법을 이용하는 것을 특징으로 하는 금속 배선 형성 방법. Method, the metal wire forming method characterized by using the chemical mechanical polishing method in the step of removing the seed layer of the interlayer insulating film above the flat surface of claim 38.
  40. 제39항에 있어서, 상기 화학 기계적 연마 방법에서 고체 입자가 들어 있지 않은 액체 용액을 사용하는 것을 특징으로 하는 금속 배선 형성 방법. 40. The method of claim 39, wherein the metal wiring forming method characterized by using a liquid solution that does not contain solid particles in the chemical mechanical polishing method.
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