KR20010063832A - A method of fabricating semiconductor deveces - Google Patents
A method of fabricating semiconductor deveces Download PDFInfo
- Publication number
- KR20010063832A KR20010063832A KR1019990061932A KR19990061932A KR20010063832A KR 20010063832 A KR20010063832 A KR 20010063832A KR 1019990061932 A KR1019990061932 A KR 1019990061932A KR 19990061932 A KR19990061932 A KR 19990061932A KR 20010063832 A KR20010063832 A KR 20010063832A
- Authority
- KR
- South Korea
- Prior art keywords
- contact
- region
- layout
- metal contact
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 17
- 238000004519 manufacturing process Methods 0.000 title abstract description 5
- 238000000034 method Methods 0.000 claims abstract description 24
- 238000000926 separation method Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 abstract description 15
- 239000011229 interlayer Substances 0.000 abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 10
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 239000000463 material Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 19
- 239000000758 substrate Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000149 argon plasma sintering Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000000877 morphologic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 보다 상세하게는 반도체장치의 특정 콘택에 대한 설계상의 레이 아웃(lay out) 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a design layout method for a specific contact of a semiconductor device.
반도체장치의 소자 고집적화 경향에 따라 칩 내에서 반도체소자나 배선이 차지하는 폭이나 길이는 계속 줄어들고 있으며 이에 따른 디자인 룰은 점차 엄격해지고 있다. 좁은 면적에 다수의 전자 전기 소자를 형성하기 위해서 반도체장치 내에서의 소자의 배치나 구성이 입체화되는 경향을 가지고 있으며, 이에 따라 반도체장치 구조의 다층화, 배선의 다층화가 이루어지고 있다.Due to the trend toward higher integration of semiconductor devices, the width and length of semiconductor devices and wirings in chips are continuously decreasing, and the design rules thereof are becoming increasingly strict. In order to form a large number of electronic and electrical elements in a small area, the arrangement and configuration of the elements in the semiconductor device tend to be three-dimensional, and accordingly, the semiconductor device structure is multilayered and the wiring is multilayered.
이러한 반도체장치 구조 다층화, 배선의 다층화는 필연적으로 소자와 배선 혹은 배선과 배선을 연결하는 콘택의 설치를 늘리고 콘택의 깊이를 증가시킨다. 소자 고집적화에 따라 콘택이 차지하는 면적은 오히려 줄어들게 되므로 콘택 형성시의 가로세로비(aspect ratio)는 점차 늘어가서 콘택홀의 형성과 콘택 채움을 어렵게 하고 있다. 반도체장치의 각 구조는 실질적인 공정에서의 형성 가능함을 전제로 하므로 콘택 형성의 어려움도 설계상에 반영되며 설계를 어렵게 하는 요소가 되고 있다.Such multilayer structure of semiconductor device and multilayer of wiring inevitably increase the installation of contacts connecting the elements and the wiring or the wiring and the wiring, and increase the depth of the contact. As the area occupied by the contact decreases as the device is highly integrated, the aspect ratio during contact formation gradually increases, making contact hole formation and contact filling difficult. Since each structure of the semiconductor device is formed on the premise that it can be formed in a practical process, the difficulty of forming a contact is also reflected in the design, which makes the design difficult.
반도체 장치의 설계상의 콘택의 레이아웃은 디자인 룰에 따라 완성되는 공정의 마아진(margine)을 확보할 수 있도록 이루어진 것이나, 실제 공정에서는 콘택은 주위의 타 구조물과 닿아 불량이 되는 경우가 많다. 이런 현상은 반도체장치의 설계는 평면적인 레이 아웃 도면을 이용하여 일정한 디자인 룰에 따라 이루어지고 있으나, 제조 공정은 3차원적인 구조를 가진 반도체장치의 각 부분을 형성해야 한다는 점, 즉, 입체적으로 이루어지고 있기 때문에 발생할 수 있는 것이다.The layout of the design contacts of the semiconductor device is such that the margin of the process to be completed according to the design rules can be secured. However, in the actual process, the contacts are inferior in contact with other structures around them. This phenomenon is a design of the semiconductor device according to a certain design rule using a plan layout layout, but the manufacturing process has to form each part of the semiconductor device having a three-dimensional structure, that is, three-dimensional It can happen because you are losing.
반도체장치의 고집적화 경향에 따라 공정의 마아진이 줄어들면서 평면적인 디자인 룰과 입체적으로 이루어지는 실제 공정 사이에 종래에는 문제되지 않던 부분이 새롭게 문제가 되고 있으며, 디자인 룰만을 사용하여 완벽한 반도체장치 레이 아웃 도면을 설계하기는 어렵게 되었다.As the margin of the process decreases due to the trend toward higher integration of semiconductor devices, a problem that has not been conventionally solved between the planar design rule and the actual process made in three dimensions becomes a new problem, and a complete semiconductor device layout drawing using only the design rule is used. It became difficult to design.
도1 및 도2는 실제 공정상 주위 여건에 따라 평면적으로 설계된 콘택이 불량을 일으키는 예를 나타내는 도면으로, 도1은 COB 구조의 DRAM에서 캐퍼시터를 형성한 후 메탈 콘택을 형성하기 위해 포토레지스트층(11)에 대한 패터닝을 한 상태를 나타내는 단면도이다. 셀 영역에 캐퍼시터의 전극을 형성하는 스토리지 노드(13) 및 플레이트 전극(15)을 폴리실리콘으로 형성한 상태에서 셀 영역과 주변의 페리(peripheral) 영역에 단차가 심하게 발생된다. 이 상태에서 층간 절연막(17)을 형성하면 셀 영역과 페리 영역은 심한 단차로 인하여 경계부의 층간 절연막(17)층에 상당부분 급하게 경사가 형성된다. 이때, 페리 영역에 메탈 콘택을 형성하기 위해서 포토레지스트를 이용한 노광을 하는데 포토레지스트층(11)도 단차 발생 영역에서 경사가 연장되어 형성되어 있다. 메탈 콘택은 이 경사 부분에 형성된다.1 and 2 are views showing an example in which a planarly designed contact fails according to an ambient condition in an actual process, and FIG. 1 is a photoresist layer (FIG. 1) for forming a metal contact after forming a capacitor in a DRAM having a COB structure. It is sectional drawing which shows the state which patterned about 11). In the state in which the storage node 13 and the plate electrode 15, which form the electrode of the capacitor in the cell region, are formed of polysilicon, a step is severely generated in the cell region and the peripheral region. In this state, when the interlayer insulating film 17 is formed, the cell region and the ferry region are inclined to a considerable portion in the boundary layer of the interlayer insulating film 17 due to the severe step. At this time, in order to form a metal contact in a ferry area | region, exposure is performed using photoresist, The photoresist layer 11 also has the inclination extended in the step | step generation area | region. Metal contacts are formed in this inclined portion.
그런데, 도1에서 나타나듯이 경사 부분에 형성되는 콘택홀 패턴은 하층 절연막의 단차부에 의한 빛의 산란현상으로 직하방으로 형성되지 못하고 일정 각도 기울어지게 형성된다. 이 패턴을 이용하여 일반적인 건식 식각을 진행할 경우에는 도2와 같이 기울어짐이 전사된 콘택홀이 층간 절연막(17,18)층에 형성된다. 결국, 이러한 기울어짐에 의해 콘택의 상부 입구 부분과 저층에 닿는 하부의 평면상 위치가 다르게 되고, 원래의 위치에서 벗어난 콘택의 하부가 닿는 저층에 게이트 패턴(19)과 같은 다른 도전체 구조물이 위치하는 경우에는 형성될 콘택과 도전체 사이에 단락(short fail)이 발생하게 된다.However, as shown in FIG. 1, the contact hole pattern formed on the inclined portion is formed to be inclined at a predetermined angle, not directly downward due to scattering of light due to the stepped portion of the lower insulating film. When general dry etching is performed using this pattern, a contact hole, in which tilt is transferred, is formed in the interlayer insulating layers 17 and 18 as shown in FIG. As a result, this inclination causes the top inlet portion of the contact and the bottom of the bottom to contact the bottom layer to be different, and another conductor structure, such as gate pattern 19, to be placed at the bottom of the bottom of the contact that is out of the original position. In this case, a short fail occurs between the contact to be formed and the conductor.
본 발명은 상술한 단차부 콘택 형성에 있어서의 문제점을 해결하기 위한 것으로, 단차부에서 빛의 산란에 의해 포토레지스트 패턴이 수직에서 기울어지게 형성되는 경우나 기타 하부 구조의 물질 특성에 영향을 받아 패턴이 변형되는 경우에도, 형성될 콘택의 하부가 정확한 영역에 안착될 수 있도록 하는 반도체장치 제조방법을 제공하는 것을 목적으로 한다.The present invention is to solve the above problems in forming the stepped contact, wherein the photoresist pattern is formed to be inclined vertically by the scattering of light in the stepped portion or the pattern is affected by the material properties of other substructures. Even if this is deformed, an object of the present invention is to provide a method for manufacturing a semiconductor device in which a lower portion of a contact to be formed can be seated in an accurate region.
도1은 종래의 COB 구조의 DRAM에서 캐퍼시터를 형성한 후 메탈 콘택을 형성하기 위해 포토레지스트 패터닝을 한 상태를 나타내는 단면도이다.1 is a cross-sectional view illustrating a state in which photoresist patterning is performed to form a metal contact after forming a capacitor in a DRAM having a conventional COB structure.
도2는 도1의 상태에서 건식 식각에 의해 층간절연막에 콘택홀을 형성한 상태를 나타내는 단면도이다.FIG. 2 is a cross-sectional view illustrating a state in which a contact hole is formed in an interlayer insulating layer by dry etching in the state of FIG. 1.
도3은 본 발명에 따라 형성된 DRAM의 단차부 메탈 콘택과 액티브 영역 및 게이트 패턴에 대한 개략적 레이 아웃 도면이다.3 is a schematic layout view of a stepped metal contact, active region and gate pattern of a DRAM formed according to the present invention.
도4는 도3의 평면도를 AA'라인에 따라 절단한 상태를 나타내는 도면이다.4 is a view illustrating a state in which the top view of FIG. 3 is cut along the line AA ′.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
10: 기판 11: 포토레지스트층10: substrate 11: photoresist layer
13: 스토리지 노드 15: 플레이트 전극13: storage node 15: plate electrode
17,18: 층간 절연막 19: 게이트 패턴17,18: interlayer insulating film 19: gate pattern
31: 액티브 영역 33: 게이트 라인31: active region 33: gate line
35: 콘택 37: 셀 영역35: contact 37: cell area
39: 페리 영역39: ferry area
상기 목적을 달성하기 위한 본 발명은 형성될 콘택의 변형이 발생할 수 있는 영역에서의 콘택에 대한 레이 아웃을 작성함에 있어서, 콘택이 닿아야 할 저층의 위치를 정의하는 단계, 콘택의 기울어지는 정도를 확인하는 단계, 상기 기울어지는 정도에 따른 상기 콘택 하부의 이격 거리를 계산하여 레이 아웃 상의 상기 콘택의 위치와 크기를 결정하는 단계를 구비하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method for forming a layout for a contact in a region in which deformation of a contact to be formed may occur, the method comprising: defining a position of a bottom layer to which a contact should reach, and determining a degree of inclination of the contact. And determining the position and size of the contact on the layout by calculating the separation distance of the lower portion of the contact according to the degree of inclination.
본 발명에서 상기 콘택의 기울어지는 정도는 해당 부위의 콘택 기울어짐에 대한 명확한 이론적 근거가 있는 경우에는 이론적인 계산을 통해 도출하는 것이 바람직하며, 실제 공정을 진행하고 결과물을 검사하여 알아낼 수 있다.In the present invention, the degree of inclination of the contact is preferably derived through theoretical calculations when there is a clear theoretical basis for contact inclination of the corresponding part, and can be found by performing the actual process and inspecting the result.
그리고, 본 발명에서 콘택의 하부가 저층에 닿는 이격도를 확인하는 것은 반도체장치 전체를 통해서 실시할 필요는 없고, 콘택의 변형이 심하게 일어나는 곳에서 실시하는 것으로 충분하다.In the present invention, it is not necessary to confirm the separation degree at which the lower part of the contact contacts the bottom layer, but it is sufficient to perform where the contact is severely deformed.
종래 기술의 문제점을 나타낸 예와 같이 본 발명의 전형적인 예는 DRAM의 셀과 페리 영역 사이의 심한 단차에 의해 층간절연막 경사가 급하게 형성되는 지역에서 노광 공정을 통해 층간절연막층에 콘택 패턴을 형성할 때 발생한다. 이 경우의 본 발명은 단차 경계부의 경사지역에서 노광시 빛의 산란에 의해 포토레지스트 패턴이 기울어지게 형성되는 것을 미리 계산하거나 경험적으로 감안하여 콘택 하부가 저층과 만나는 위치의 변화인 이격도를 레이 아웃 도면 작성에 반영하는 형태가 될 것이다.As an example showing the problems of the prior art, a typical example of the present invention is to form a contact pattern on an interlayer dielectric layer through an exposure process in an area where the interlayer dielectric gradient is rapidly formed due to a severe step between the DRAM cell and the ferry region. Occurs. In this case, the present invention lays out the separation distance, which is a change in the position where the contact bottom meets the lower layer in advance, or empirically considering that the photoresist pattern is inclined by the light scattering during exposure in the inclined area of the stepped boundary. It will be in the form reflected in the writing.
이격도가 확인되면 레이 아웃 도면을 작성할 때 이격되는 거리에 비례하여 콘택을 원래의 위치에서 반대편으로 이동시켜서 작성하면 된다. 그리고 크기의 여유도가 있는 경우에는 레이 아웃 도면을 작성할 때 콘택의 크기를 그만큼 줄여서 형성하거나, 크기를 줄이는 동시에 일정 거리 원래의 위치에서 이동시켜 공정 마아진을 늘려서 작성할 수도 있을 것이다.Once the separation is confirmed, the contact can be created by moving the contact from the original position to the opposite side in proportion to the distance to be separated when creating the layout drawing. If there is a margin of size, the contact may be formed by reducing the size of the contact when creating the layout drawing, or may be made by increasing the process margin by reducing the size and moving it from the original position at a certain distance.
이하 도면을 참조하면서 본 발명의 실시예를 통해 본 발명을 좀 더 살펴보기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도3은 본 발명에 따라 형성된 DRAM의 단차부 메탈 콘택과 액티브 영역 및 게이트 패턴에 대한 개략적 레이 아웃 도면이다. 액티브 영역(31)을 가로 지르면서 두 개의 게이트 라인(33)이 지나고 있으며 게이트 라인 사이의 액티브 영역에 메탈 콘택(35)이 형성된다. 도면상의 왼쪽이 높은 단을 가지는 셀 영역(37)이며 오른쪽이 낮은 페리 영역(39)이다. 일반적인 레이 아웃 도면에 따르면 디자인 룰에 따라메탈 콘택은 양 쪽 게이트 라인 정가운데에 배치되고 양 쪽 게이트 라인과의 사이에 0.2㎛ 정도의 균등한 공정 마아진을 가지게 될 것이다. 그러나 본 도면에 관련된 발명의 실시예에서는 콘택(35)이 형성될 때 콘택의 하부가 게이트 라인(33)의 정중앙에 위치해야 함을 정한 상태에서 셀 영역(37)과 페리 영역(39)의 경계부에서 셀 영역(37)이 1㎛ 이상 높게 형성되므로 그 경계부의 포토레지스트 경사지역에 형성되는 콘택(35)의 하부, 기판의 액티브 영역(31)에 닿는 부분이 셀 영역(37)쪽, 즉, 왼쪽으로 10°정도 기울어져 형성될 것을 예측한다. 그리고 콘택홀이 형성되는 층간 절연막 두께가 1㎛ 정도인 경우에 콘택(35)의 하부는 저층과 만날 때 콘택홀 입구 위치에서 왼쪽으로 0.15㎛ 정도 이격되어 만나게 된다고 계산한다. 따라서, 콘택(5)의 레이 아웃 도면상의 위치를 원래의 위치인 게이트 라인(33) 중간에서 오른쪽으로 웨이퍼상에서 0.15㎛ 이동하도록 형성하고 있다. 경사가 심하거나 콘택(35)의 깊이가 깊어질 경우에는 콘택(35) 하부가 저층과 만나는 위치의 이동도 심하게 되므로 레이 아웃 도면상의 메탈 콘택 위치를 오른쪽의 게이트 라인 일부와 겹치게 형성할 수도 있다.3 is a schematic layout view of a stepped metal contact, active region and gate pattern of a DRAM formed according to the present invention. Two gate lines 33 pass through the active region 31, and a metal contact 35 is formed in the active region between the gate lines. The left side of the figure is the cell region 37 with the high stage and the right ferry region 39 with the lower stage. According to a general layout drawing, according to design rules, the metal contacts will be placed in the middle of both gate lines and have an even process margin of about 0.2 μm between the two gate lines. However, in the embodiment of the present invention related to this figure, the boundary between the cell region 37 and the ferry region 39 in a state where the lower portion of the contact should be located at the center of the gate line 33 when the contact 35 is formed. Since the cell region 37 is formed to be 1 μm or more high, the lower portion of the contact 35 formed in the photoresist inclined region of the boundary portion and the portion of the substrate contacting the active region 31 of the substrate are toward the cell region 37. Expect to form by tilting 10 ° to the left. When the thickness of the interlayer insulating layer on which the contact hole is formed is about 1 μm, the lower portion of the contact 35 may be spaced about 0.15 μm to the left from the contact hole inlet when it meets the bottom layer. Therefore, the position on the layout drawing of the contact 5 is formed so that 0.15 micrometer may move on the wafer from the middle to the right of the gate line 33 which is an original position. When the slope is severe or the depth of the contact 35 is deep, the position where the lower portion of the contact 35 meets the lower layer is also severely moved, so that the metal contact position on the layout drawing may overlap with a part of the gate line on the right side.
도4는 도3의 평면도를 AA'라인에 따라 절단한 상태를 나타내는 도면이다. 콘택(35)이 형성되는 층간 절연막(17) 표면은 왼쪽의 셀 영역은 높게 형성되고 오른쪽 페리 영역은 낮게 형성된 상태이다. 레이 아웃 도면상에 메탈 콘택(35)의 위치는 저층의 오른쪽 게이트 라인(35)에 치우쳐서 있으므로 레이 아웃에 의해 형성된 마스크로 노광을 했을 때 포토레지스트 상면에서 콘택(35)의 위치는 평면상으로는 오른쪽 게이트 라인(35)과 거의 겹쳐 있다. 그러나 노광에 이은 식각공정에서 층간절연막(17,18)에 형성되는 콘택홀은 하부로 갈수록 왼쪽으로 치우치게 형성되므로 기판(10)과 만나는 콘택(35)의 하부는 기판(10)에 형성된 게이트 라인(35)의 정 중앙에 위치하고 양 쪽의 게이트 라인(35)과는 정상적인 공정 마아진인 0.2㎛ 정도를 유지하게 된다.4 is a view illustrating a state in which the top view of FIG. 3 is cut along the line AA ′. On the surface of the interlayer insulating film 17 on which the contact 35 is formed, the cell region on the left side is formed high and the ferry region on the right side is formed low. Since the position of the metal contact 35 on the layout diagram is oriented to the right gate line 35 of the lower layer, the position of the contact 35 on the top surface of the photoresist is exposed to the right gate in plan view when exposed with a mask formed by the layout. Almost overlap with line 35. However, since the contact holes formed in the interlayer insulating layers 17 and 18 are deviated to the left toward the lower side in the etching process following the exposure, the lower portion of the contact 35 that meets the substrate 10 is formed by the gate line formed on the substrate 10. Located at the center of the center 35, the gate lines 35 on both sides maintain a normal process margin of about 0.2 μm.
본 발명의 방법을 사용하여 제조되는 반도체장치는 형성되는 콘택이 기울어져 있으면서도 정확한 위치에서 저층의 도전 영역이나 전극과 접하는 형태를 나타내게 될 것이다.A semiconductor device manufactured using the method of the present invention will exhibit a form in which a contact is formed while contacting a conductive layer or an electrode of a lower layer at an accurate position.
본 발명에 따르면 주위의 형태적인 구성이나 전 후 공정의 영향으로 특정 영역에서 콘택의 변형이 발생하고 그 변형에 따라 콘택이 정확한 위치에서 저층 도전 영역이나 전극과 연결되지 못하거나 주위의 구조물과 닿아 단락이 발생하는 것을 예방할 수 있고 결국 공정의 불량 발생을 막아 수율을 향상시킬 수 있다.According to the present invention, the deformation of a contact occurs in a specific region due to the morphological configuration of the surrounding or the back and forth process, and according to the deformation, the contact is not connected to the low-layer conductive region or the electrode at the correct position, or touches the surrounding structure to cause a short This can be prevented and, ultimately, the yield of the process can be prevented by improving the yield.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061932A KR20010063832A (en) | 1999-12-24 | 1999-12-24 | A method of fabricating semiconductor deveces |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061932A KR20010063832A (en) | 1999-12-24 | 1999-12-24 | A method of fabricating semiconductor deveces |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010063832A true KR20010063832A (en) | 2001-07-09 |
Family
ID=19629492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990061932A KR20010063832A (en) | 1999-12-24 | 1999-12-24 | A method of fabricating semiconductor deveces |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010063832A (en) |
-
1999
- 1999-12-24 KR KR1019990061932A patent/KR20010063832A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20200176453A1 (en) | Semiconductor structure with capacitor landing pad and method of make the same | |
| US7365431B2 (en) | Semiconductor device having multilayer structure and method for manufacturing thereof | |
| JP2000353793A5 (en) | ||
| KR950034789A (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JP5426130B2 (en) | Semiconductor device having storage node and method of forming the same | |
| US6566041B2 (en) | Photomask and pattern forming method used in a thermal flow process and semiconductor integrated circuit fabricated using the thermal flow process | |
| US20060276019A1 (en) | Method for production of contacts on a wafer | |
| KR100368569B1 (en) | Semiconductor device and its manufacturing method | |
| JP2000077312A (en) | Semiconductor device | |
| KR20010063832A (en) | A method of fabricating semiconductor deveces | |
| KR100200687B1 (en) | Semiconductor device with new pad layer | |
| US6278151B1 (en) | Semiconductor device having wiring detour around step | |
| KR100645721B1 (en) | Semiconductor device and the manufacturing method thereof | |
| KR20050070861A (en) | Dummy layer of semiconductor device and its fabricating method | |
| US20070032120A1 (en) | Fuse guard ring for semiconductor device | |
| KR950015552A (en) | Photoresist check pattern of highly integrated circuit with multilayer wiring | |
| KR960003003B1 (en) | Vlsi semiconductor device | |
| KR100431817B1 (en) | Method for fabricating capacitor of semiconductor device to prevent pattern from collapsing | |
| KR100192578B1 (en) | Pattern forming method for checking via resistance | |
| KR20060075971A (en) | Method for fabrication of semiconductor device capable of increasing overlay margin | |
| KR19990069987A (en) | Wiring Structure of Semiconductor Device | |
| JPS6245112A (en) | Semconductor device and manufacture thereof | |
| KR19980031105A (en) | Manufacturing Method of Semiconductor Device and Layout Diagram | |
| KR20020031491A (en) | A dummy capacity using dummy pattern and forming method thereof | |
| KR20020068830A (en) | Method for manufacturing contact hole in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |