KR20010058999A - A method of forming trench type isolation layer for improving alignment accuracy - Google Patents

A method of forming trench type isolation layer for improving alignment accuracy Download PDF

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Abstract

PURPOSE: A method for forming a trench type isolation layer for improving alignment accuracy is provided to improve alignment accuracy and irregularity of critical dimension when performing an isolation mask process. CONSTITUTION: A pad oxide layer(41) is formed on a semiconductor substrate(40). A trench for isolation is formed by etching selectively the oxide layer(41) and the semiconductor substrate(40). A nitride layer(42) is formed on the whole structure. An insulating layer(43) for burying the trench is formed on the whole structure. The nitride layer(42) is exposed by recessing the insulating layer(43) for burying the trench. The nitride layer(42) is removed from the pad oxide layer(41). The pad oxide layer(41) is removed.

Description

얼라인먼트 정확도 개선을 위한 트렌치형 소자분리막 형성방법{A METHOD OF FORMING TRENCH TYPE ISOLATION LAYER FOR IMPROVING ALIGNMENT ACCURACY}A method of forming a trench isolation device for improving alignment accuracy {A METHOD OF FORMING TRENCH TYPE ISOLATION LAYER FOR IMPROVING ALIGNMENT ACCURACY}

본 발명은 반도체 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리막 형성 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a device isolation film forming process for electrical isolation between devices, and more particularly, to a method of forming a trench type device isolation film.

트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.The trench trench isolation (STI) process is a process instability factor such as deterioration of the field oxide film due to the reduction of design rules of the semiconductor device, and the reduction of the active area due to the bird's beak. It is emerging as a device isolation process that can fundamentally solve the same problem, and it is a promising technology to be applied to an ultra-high density semiconductor device manufacturing process of 1G DRAM or 4G DRAM level.

종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성한다. 계속하여, 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각 결함의 제거 목적) 및 트렌치 측벽 재산화 공정을 실시하고, 트렌치 매립용 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시한다. 이어서, 질화막 및 패드 산화막을 제거하여 소자분리막을 형성한다.The conventional STI process forms a trench by forming a pad oxide film and a nitride film on a silicon substrate, selectively etching the trench film to form a trench mask, and then dry etching the silicon substrate using the patterned nitride film as an etching mask. Subsequently, a series of trench sidewall sacrificial oxidation processes (for the purpose of removing etching defects on the silicon surface by dry etching) and trench sidewall reoxidation processes are carried out, and an oxide film for filling the trench is deposited to fill the trench, and chemical and mechanical polishing are performed. (chemical mechanical polishing, CMP) process. Subsequently, the device isolation film is formed by removing the nitride film and the pad oxide film.

첨부된 도면 도 1a는 실리콘 국부산화(LOCOS)법에 의해 형성된 필드 산화막의 단면을 도시한 것이며, 도 1b는 종래의 STI 공정에 의해 형성된 필드 산화막의단면을 도시한 것이다. 도시된 바와 같이 STI 공정에 의해 형성된 필드 산화막(12)은 LOCOS법에 의해 형성된 필드 산화막(11)에 비해 단차가 작기 때문에 얼라인먼트 정확도가 저하되며, 후속 게이트 전극 형성 공정, 랜딩 플러그 콘택 공정을 계속하여 거치면서 모 버니어 및 얼라인먼트 키의 콘트라스트(contrast)가 더욱 열악해지는 문제점이 있었다. 미설명 도면 부호 '10'은 실리콘 기판을 나타낸 것이다.1A shows a cross section of a field oxide film formed by a silicon local oxidation (LOCOS) method, and FIG. 1B shows a cross section of a field oxide film formed by a conventional STI process. As shown in the drawing, the field oxide film 12 formed by the STI process has a smaller step difference than the field oxide film 11 formed by the LOCOS method, so that alignment accuracy is lowered, and subsequent gate electrode forming processes and landing plug contact processes are continued. There was a problem in that the contrast of the parent vernier and the alignment key is worse. Unexplained reference numeral 10 denotes a silicon substrate.

첨부된 도면 도 2는 종래의 STI 공정을 통해 모 버니어(주로 HDP 산화막으로 이루어짐)가 형성된 실리콘 기판(20) 상에 자 버니어(예컨대, 게이트 마스크 공정을 통해 형성된 포토레지스트 패턴)(21)가 형성된 상태를 나타낸 것으로, 'B' 부분과 같이 단차가 낮고 콘트라스트가 저하되어 있음을 확인할 수 있다.2 is a diagram showing a vernier (eg, a photoresist pattern formed through a gate mask process) 21 formed on a silicon substrate 20 on which a mother vernier (mostly composed of an HDP oxide film) is formed through a conventional STI process. As shown in the state, it can be seen that the step is low and the contrast is reduced as in the 'B' part.

한편, 소자분리 마스크 공정 진행시 프로덕트 다이(product die) 내의 셀 패턴은 첨부된 도면 도 3에 도시된 바와 같이 질화막(32)을 하지층으로 하기 때문에 질화막(32)의 두께 불균일에 의해 포토레지스트 패턴(33)의 CD(critical dimension)의 불균일 및 프로파일 불량을 야기하는 문제점이 있었다. 미설명 도면 부호 '30'은 실리콘 기판, '31'은 패드 산화막을 각각 나타낸 것이다.On the other hand, since the cell pattern in the product die during the device isolation mask process proceeds as shown in FIG. 3, the photoresist pattern is formed due to the uneven thickness of the nitride film 32 since the nitride film 32 is used as the underlying layer. There was a problem that caused non-uniformity and poor profile of the CD (critical dimension) of (33). Reference numeral 30 denotes a silicon substrate, and 31 denotes a pad oxide film.

본 발명은 얼라인먼트 정확도를 개선하고, 소자분리 마스크 공정시 패턴 CD 불균일 및 프로파일 불량을 개선할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a trench type isolation layer for a semiconductor device, which can improve alignment accuracy and improve pattern CD irregularities and profile defects in a device isolation mask process.

도 1a는 실리콘 국부산화(LOCOS)법에 의해 형성된 필드 산화막의 단면도.1A is a cross-sectional view of a field oxide film formed by the silicon local oxidation (LOCOS) method.

도 1b는 종래의 STI 공정에 의해 형성된 필드 산화막의 단면도.1B is a cross-sectional view of a field oxide film formed by a conventional STI process.

도 2는 종래의 STI 공정을 통해 형성된 오버레이 버니어의 단면도.2 is a cross-sectional view of an overlay vernier formed through a conventional STI process.

도 3은 종래의 STI 공정시 소자분리 마스크 공정 진행 후의 단면도.3 is a cross-sectional view after the device isolation mask process in the conventional STI process.

도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 STI 공정도.4A-4F are STI process diagrams in accordance with one embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따라 형성된 오버레이 버니어의 레이아웃 및 단면 구성도.5 is a layout and cross-sectional view of the overlay vernier formed in accordance with an embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따라 형성된 얼라인먼트 키의 레이아웃도.6 is a layout diagram of alignment keys formed in accordance with one embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

40 : 실리콘 기판40: silicon substrate

41 : 패드 산화막41: pad oxide film

42 : 질화막42: nitride film

43 : HDP 산화막43: HDP oxide film

상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 반도체 소자의 트렌치형 소자분리막 형성방법은, 반도체 기판 상에 패드 산화막을 형성하는 제1 단계; 상기 패드 산화막 및 상기 반도체 기판을 선택 식각하여 소자분리용 트렌치를 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 질화막을 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 트렌치 매립용 절연막을 형성하는 제4 단계; 상기 트렌치 매립용 절연막을 리세싱하여 상기 질화막을 노출시키는 제5 단계; 상기 패드 산화막 상의 상기 질화막을 제거하는 제6 단계; 및 상기 패드 산화막을 제거하는 제7 단계를 포함하여 이루어진다.In order to solve the above technical problem, a method of forming a trench type isolation layer for a semiconductor device according to the present invention may include a first step of forming a pad oxide film on a semiconductor substrate; Forming a device isolation trench by selectively etching the pad oxide layer and the semiconductor substrate; A third step of forming a nitride film along the entire structure surface of the second step; A fourth step of forming an insulating film for trench filling in the entire structure having completed the third step; A fifth step of recessing the trench filling insulating film to expose the nitride film; A sixth step of removing the nitride film on the pad oxide film; And a seventh step of removing the pad oxide film.

즉, 본 발명은 종래 소자분리 마스크 공정 전에 수행하던 질화막 증착 공정을 소자분리 마스크 공정 및 트렌치 식각 공정 이후에 실시하는 것으로 프로세스를 변경함으로써 셀 패턴을 형성하는데 있어서 패턴의 CD 균일도 및 프로파일을 개선할 수 있으며, 셀 패턴 형성시 동시에 형성되는 오버레이 버니어 및 얼라인먼트 키의 측벽에 질화막이 존재하도록 하여 후속 공정에서의 손상에 의한 단차 저하 및 콘트라스트 저하를 개선할 수 있다.That is, the present invention can improve the CD uniformity and profile of the pattern in forming the cell pattern by changing the process by performing the nitride film deposition process performed before the device isolation mask process after the device isolation mask process and the trench etching process. In addition, the nitride film may be present on the sidewalls of the overlay vernier and the alignment key which are simultaneously formed when the cell pattern is formed, thereby reducing the step difference and the contrast decrease due to damage in a subsequent process.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.4A to 4F illustrate an STI process according to an embodiment of the present invention, which will be described below with reference to the accompanying drawings.

본 실시예에 따른 STI 공정은 도 4a에 도시된 바와 같이 실리콘 기판(40) 상에 패드 산화막(41)을 형성한다. 이때, 패드 산화막(41)은 트렌치 식각 공정시 하드 마스크로 사용될 수 있도록 통상의 것에 비해 두꺼운 두께로 형성한다.In the STI process according to the present embodiment, the pad oxide layer 41 is formed on the silicon substrate 40 as shown in FIG. 4A. In this case, the pad oxide layer 41 is formed to a thicker thickness than the conventional one so that it may be used as a hard mask during the trench etching process.

다음으로, 도 4b에 도시된 바와 같이 소자분리 마스크 공정 및 트렌치 식각 공정을 실시한다.Next, as shown in FIG. 4B, a device isolation mask process and a trench etching process are performed.

계속하여, 도 4c에 도시된 바와 같이 전체구조 표면을 따라 질화막(42)을 증착한다.Subsequently, a nitride film 42 is deposited along the entire structure surface as shown in FIG. 4C.

이어서, 도 4d에 도시된 바와 같이 트렌치 매립용 고밀도 플라즈마(HDP) 산화막(43)을 증착하여 트렌치를 매립한다.Next, as shown in FIG. 4D, a trench high density plasma (HDP) oxide film 43 is deposited to fill the trench.

다음으로, 도 4e에 도시된 바와 같이 고밀도 플라즈마 산화막(43)의 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시한다.Next, as shown in FIG. 4E, a chemical mechanical polishing (CMP) process of the high density plasma oxide film 43 is performed.

계속하여, 도 4f에 도시된 바와 같이 노출된 질화막(42) 즉, 패드 산화막(41) 상부의 질화막(42)을 제거한다. 이후, 패드 산화막(41)을 제거하고 후속 공정을 진행한다.Subsequently, as illustrated in FIG. 4F, the exposed nitride film 42, that is, the nitride film 42 on the pad oxide film 41 is removed. Thereafter, the pad oxide film 41 is removed and a subsequent process is performed.

첨부된 도면 도 5는 상기의 일 실시예에 따라 형성된 오버레이 버니어의 레이아웃 및 단면 구성을 도시한 것으로, 모 버니어(53)의 경계선, 즉 트렌치 측벽에 질화막(51)이 존재하고 있어 키 손상을 방지하므로 오버레이 측정시까지 단차 및 콘트라스트를 유지할 수 있음을 확인할 수 있다. 미설명 도면 부호 '50'은 실리콘 기판, '52'는 HDP 산화막, '54'는 패드 산화막이 있던 자리에 형성된 자 버니어(게이트 마스크 공정에 의한 포토레지스트 패턴)를 각각 나타낸 것이다.5 is a view illustrating a layout and a cross-sectional configuration of an overlay vernier formed according to the above embodiment, wherein a nitride film 51 is present at a boundary line of the parent vernier 53, that is, a trench sidewall, to prevent key damage. Therefore, it can be confirmed that the step and contrast can be maintained until the overlay measurement. Reference numeral 50 denotes a silicon substrate, 52 denotes an HDP oxide film, and 54 denotes a magnetic vernier (photoresist pattern formed by a gate mask process) formed at a position where a pad oxide film is located.

첨부된 도면 도 6은 상기의 일 실시예에 따라 형성된 얼라인먼트 키를 도시한 것으로, 얼라인먼트 키의 측벽에 질화막(62)이 존재하기 때문에 후속 공정시 키 손상을 방지하고 산화막에 비해 콘트라스트가 우수하여 얼라인먼트 정확도를 개선할 수 있음을 알 수 있다. 미설명 도면 부호 '63'은 HDP 산화막을 나타낸 것이다.6 is a view illustrating an alignment key formed according to the above-described embodiment. Since the nitride layer 62 is present on the sidewall of the alignment key, the key may be prevented during the subsequent process, and the contrast may be better than that of the oxide layer. It can be seen that the accuracy can be improved. Reference numeral 63 denotes an HDP oxide film.

한편, 상기와 같은 STI 공정을 실시하는 경우, 소자분리 마스크 작업시 하지층에 질화막이 존재하지 않기 때문에 패턴 정의에 유리하여 상기 도 3에 도시된 바와 같은 패턴 CD 불균일 및 프로파일 악화를 방지할 수 있다.On the other hand, when performing the STI process as described above, since the nitride layer does not exist in the underlying layer during the device isolation mask operation, it is advantageous to the pattern definition, thereby preventing the pattern CD nonuniformity and profile deterioration as shown in FIG. 3. .

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

예컨대, 전술한 실시예에서는 트렌치 매립용 절연막으로 HDP 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 절연물을 사용하여 트렌치를 매립하는 경우에도 적용될 수 있다.For example, in the above-described embodiment, the case where the HDP oxide film is used as the insulating film for filling the trench is described as an example. However, the present invention may be applied to the filling of the trench using another insulating material.

전술한 본 발명은 오버레이 및 얼라인먼트 측정시 단차 저하 및 콘트라스트저하를 개선하여 얼라인먼트 정확도를 향상시킬 수 있는 효과가 있으며, 패턴 CD불균일 및 프로파일 악화를 방지할 수 있는 효과가 있다.The present invention described above has the effect of improving the alignment accuracy by improving the step reduction and the contrast reduction during overlay and alignment measurement, and has the effect of preventing the pattern CD non-uniformity and profile deterioration.

Claims (3)

반도체 기판 상에 패드 산화막을 형성하는 제1 단계;Forming a pad oxide film on the semiconductor substrate; 상기 패드 산화막 및 상기 반도체 기판을 선택 식각하여 소자분리용 트렌치를 형성하는 제2 단계;Forming a device isolation trench by selectively etching the pad oxide layer and the semiconductor substrate; 상기 제2 단계를 마친 전체 구조 표면을 따라 질화막을 형성하는 제3 단계;A third step of forming a nitride film along the entire structure surface of the second step; 상기 제3 단계를 마친 전체 구조 상부에 트렌치 매립용 절연막을 형성하는 제4 단계;A fourth step of forming an insulating film for trench filling in the entire structure having completed the third step; 상기 트렌치 매립용 절연막을 리세싱하여 상기 질화막을 노출시키는 제5 단계;A fifth step of recessing the trench filling insulating film to expose the nitride film; 상기 패드 산화막 상의 상기 질화막을 제거하는 제6 단계; 및A sixth step of removing the nitride film on the pad oxide film; And 상기 패드 산화막을 제거하는 제7 단계A seventh step of removing the pad oxide layer 를 포함하여 이루어진 반도체 소자의 트렌치형 소자분리막 형성방법.Trench type device isolation film forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제7 단계에서 오버레이 버니어의 모 버니어 및 얼라인먼트 키가 형성되는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.A trench type device isolation film forming method of a semiconductor device, characterized in that a parent vernier and an alignment key of an overlay vernier are formed in the seventh step. 제2항에 있어서,The method of claim 2, 상기 모 버니어 및 얼라인먼트 키의 측벽에 상기 질화막이 존재하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.And a nitride film on sidewalls of the parent vernier and the alignment key.
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