KR20010046804A - Field emitter of field emission display device and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 전계방출 표시소자의 필드 에미터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 캐소드 전극라인 및 게이트 전극라인의 교차영역을 최소화함으로써 기생캐패시터의 용량을 최소화할 수 있는 전계방출 표시소자의 필드에미터 및 이의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a field emitter of a field emission display device and a method of manufacturing the same, and more particularly, to a field emission display device capable of minimizing the capacitance of a parasitic capacitor by minimizing an intersection area between a cathode electrode line and a gate electrode line. It relates to a field emitter and a method of manufacturing the same.
최근에 표시장치의 대형화 및 고해상도의 추세에 따라 보편적인 표시장치인 CRT로부터 평판표시장치들, 예컨대 LCD(Liquid Crystal Display), ELD(ElectroLuminescent Display), PDP(Plasma Display Panel), VFD(Vacuum Fluorescent Display)의 연구개발이 활발히 이루어지고 있다. 그러나, 상술한 평판표시장치들은 각각 장단점을 가지고 있다.Recently, according to the trend of larger display and higher resolution, flat display devices such as liquid crystal display (LCD), electroluminescent display (ELD), plasma display panel (PDP), and vacuum fluorescent display (VFD) are commonly used. ), Research and development is active. However, the flat panel display devices described above have advantages and disadvantages.
그러나, 평판표시장치의 하나인 FED는 상술한 다른 평판표시장치의 단점들을 거의 동시에 해결할 수 있는 것으로 기대되고 있다.However, the FED, which is one of the flat panel display devices, is expected to solve the above-mentioned disadvantages of the other flat panel display devices at about the same time.
FED는 전극구조가 간단하고, 냉음극방식으로 전력소모가 적고, 내부 지지대를 사용함으로써 대화면화에 유리하고 고속동작, 멀티플렉스 어드레싱, 고해상도, 광시야각, 고광도, 완전한 색수행능력 등의 장점을 가진다.FED has simple electrode structure, cold cathode method, low power consumption, and internal support, which is advantageous for large screen and has advantages of high speed operation, multiplex addressing, high resolution, wide viewing angle, high brightness, and perfect color performance. .
FED는 마이크로 팁을 가진 캐소드 전극, 게이트 전극이 형성된 하부기판과 형광물질이 코팅된 애노드 전극이 형성된 상부기판을 서로 마주보게 하고, 그 사이에 스페이서를 설치하여 소정 간격을 유지시키고 고진공으로 한다. 이와 같은 FED는 캐소드 전극과 게이트 전극 및 애노드 전극 사이에 강한 전계를 형성시키면 진공상태에서 마이크로 팁으로부터 전계방출에 의해 전자가 양자역학적 터널링에 의해 방출된다.FED is a cathode electrode having a micro tip, a lower substrate having a gate electrode and an upper substrate having an anode electrode coated with a fluorescent material to face each other, by installing a spacer therebetween to maintain a predetermined interval and high vacuum. In such a FED, when a strong electric field is formed between the cathode electrode, the gate electrode, and the anode electrode, electrons are released by quantum mechanical tunneling by field emission from the micro tip in a vacuum state.
이와 같은 전계방출형 소자의 제작기술 중 안정성과 재현성에 있어서, 현재 상업적 응용 가능성에 가장 근접된 기술로 이용되고 있는 것은 스핀트형이라 불리는 금속팁 소자이다. 스핀트형 소자의 기본구조는 캐소드 전극 위에 게이트 절연층과 게이트 전극을 형성한 후, 사진전사공정과 식각공정을 이용하여 게이트 금속과 절연층을 식각하여 1㎛내외 크기 직경의 작은 홀(hole)을 캐소드 전극 위에 형성하고, 이 홀 내부에 원추형의 금속팁이 형성되어 있는 구조를 갖고 있다. 이와 같은 소자들을 반복적으로 배열하여 어레이(array)를 구성할 경우, 캐소드 전극 라인과 게이트 전극 라인은 수직으로 교차하여 배열되며, 각각의 교차영역에 전자방출 팁이 놓이는 게이트 홀들이 형성되게 된다. 따라서 MIM(metal-insulator-metal) 구조의 교차영역엔 자연스럽게 캐패시터가 형성되며 두 전극라인 사이에 형성되는 캐패시터는 구조적으로 제거할 수 없게 된다. 또한 여러 가지 설계요소에 따라서 캐패시터의 용량이 변화되고 이 캐패시터 용량이 소자의 특성에 영향을 많이 주게 되므로 이를 피하기 위한 설계와 공정 조건의 설정에 많은 어려움이 따른다.In terms of stability and reproducibility of the field emission device, a metal tip device called a spin type is currently used as a technology closest to a commercial application possibility. The basic structure of the spin type device is to form a gate insulating layer and a gate electrode on the cathode electrode, and then use a photo transfer process and an etching process to etch the gate metal and the insulating layer to form small holes having a diameter of about 1 μm. It is formed on the cathode electrode and has a structure in which a conical metal tip is formed inside this hole. When an array is formed by repeatedly arranging such elements, the cathode electrode line and the gate electrode line are vertically arranged to cross each other, and gate holes in which the electron emission tips are placed are formed in each intersection area. Therefore, a capacitor is naturally formed in the cross region of the metal-insulator-metal (MIM) structure, and the capacitor formed between the two electrode lines cannot be structurally removed. In addition, since the capacity of the capacitor changes according to various design factors and the capacitor capacity affects the characteristics of the device much, it is difficult to set the design and process conditions to avoid this.
상술한 바와 같이 전계방출형 소자 어레이는 구조적으로 캐소드 전극과 게이트 전극 사이 교차영역에 형성되는 캐패시터를 없앨 수 없으며 이로 인한 소자특성에 대한 부정적 영향은 어레이 제작을 어렵게 하고 있다.As described above, the field emission type device array can structurally eliminate the capacitor formed at the intersection area between the cathode electrode and the gate electrode, and the negative effect on the device characteristics makes it difficult to manufacture the array.
전계방출형 표시소자(FED) 제작기술에 있어서, 최근에 개발되고 있는 기술 중의 하나는 게이트 구동전압을 크게 낮춰 기조 액정표시장치 구동회로에 사용되고 있는 동일한 구동소자를 호환하여 응용하려는 시도로 소자의 전기적 특성과 제조경쟁력에 있어서 큰 장점을 갖고 있다. 이렇게 게이트 구동전압을 낮추기 위해선 가장 우선적으로 채택할 수 있는 방법이 게이트 홀의 크기를 지금보다 더 작게 형성하는 것이다. 이 경우 금속팁의 끝을 게이트 전극단과 맞추기 위해서는 게이트 절연층의 두께를 얇게 해야하는 데 이 경우 기생캐패시터의 용량이 함께 커지는 문제점이 있다.In the field emission display device (FED) fabrication technology, one of the recently developed technologies is to significantly reduce the gate drive voltage, thereby attempting to apply the same drive device that is used in the keynote liquid crystal display device driving circuit in an attempt to apply the device's electrical characteristics. It has great advantages in characteristics and manufacturing competitiveness. In order to lower the gate driving voltage, the first method to be adopted is to make the size of the gate hole smaller than it is now. In this case, in order to match the tip of the metal tip with the gate electrode end, the thickness of the gate insulating layer must be made thin. In this case, the capacitance of the parasitic capacitor is increased.
또한, 모든 표시소자의 개발추세 중의 하나는 표시화면의 대면적화로 전계방출형 표시소자도 대면적화가 큰 과제로 대두되고 있다.In addition, one of the trends of the development of all display devices is the large area of the display screen, so that the field emission type display devices have become a big problem.
전계방출형 표시소자를 대면적화하는 경우 에미터 어레이의 구조는 기본적으로 게이트 전극 라인 및 캐소드 전극 라인이 길어져야 하고 이 경우 또한 원치 않는 기생 캐패시터 용량이 커져 전력소모를 증가시키고 구동신호를 왜곡시켜 표시품위를 저하시키는 문제점을 갖고 있다.In the case of large field emission display devices, the structure of the emitter array basically requires a long gate electrode line and a cathode electrode line, and in this case, the unwanted parasitic capacitor capacity increases to increase power consumption and distort the driving signal. There is a problem of degrading the quality.
도 1은 종래의 전계방출 표시소자의 단면구조를 나타낸 것이다.1 shows a cross-sectional structure of a conventional field emission display device.
도 1을 참조하면, 종래의 전계방출 표시소자는 에미터부(10)와 애노드부(20)로 구성된다.Referring to FIG. 1, a conventional field emission display device includes an emitter part 10 and an anode part 20.
상기 에미터부(10)는 하부 유리기판(12) 상에 캐소드 전극(14), 절연층(16), 게이트 전극(18)이 각각 순차적으로 형성된다. 상기 절연층(16)에 형성된 홀(17)내의 상기 캐소드 전극(14) 상에는 원추형 또는 쐐기형의 마이크로 팁 또는 마이크로 팁(15)이 형성된다. 상기 애노드부(20)는 상부 투명 유리기판(22) 일면에 애노드 전극(24) 및 형광물질(26)을 형성하여 이루어진다. 상기 애노드 전극(24)은 ITO(Indium Tin Oxide)와 같은 투명 도전체로 형성된다.In the emitter unit 10, the cathode electrode 14, the insulating layer 16, and the gate electrode 18 are sequentially formed on the lower glass substrate 12. Conical or wedge shaped micro tips or micro tips 15 are formed on the cathode electrodes 14 in the holes 17 formed in the insulating layer 16. The anode part 20 is formed by forming an anode electrode 24 and a fluorescent material 26 on one surface of the upper transparent glass substrate 22. The anode electrode 24 is formed of a transparent conductor such as indium tin oxide (ITO).
도 2는 종래의 전계방출 표시소자의 에미터부의 캐소드 전극과 게이트 전극의 평면구조를 개략적으로 나타낸 도면이다.2 is a schematic view showing a planar structure of a cathode electrode and a gate electrode of an emitter portion of a conventional field emission display device.
도 2를 참조하면, 전계방출 표시소자의 에미터부는 복수의 캐소드 전극선(30)과 복수의 게이트 전극선(32)이 교차되어 있는 구조를 갖는다.Referring to FIG. 2, the emitter portion of the field emission display device has a structure in which a plurality of cathode electrode lines 30 and a plurality of gate electrode lines 32 cross each other.
상기 복수의 캐소드 전극선(30)과 상기 복수의 게이트 전극선(32)의 사이에는 게이트 절연층(도시 안됨)이 형성되어 있으며, 상기 복수의 게이트 전극선(32) 중 상기 복수의 캐소드 전극선(30)과 교차되는 부분에는 복수의 홀(도시 안됨)이 형성되어 상기 홀 내의 상기 캐소드 전극선(30) 상에는 원추형 또는 쐐기형의 마이크로 팁 또는 마이크로 팁(도시 안됨)이 형성되어 있다.A gate insulating layer (not shown) is formed between the plurality of cathode electrode lines 30 and the plurality of gate electrode lines 32, and among the plurality of gate electrode lines 32 and the plurality of cathode electrode lines 30. A plurality of holes (not shown) are formed at the intersections, and conical or wedge-shaped micro tips or micro tips (not shown) are formed on the cathode electrode line 30 in the holes.
그러나, 상술한 바와 같이 캐소드 전극선과 게이트 전극선을 수직으로 교차되도록 배열하여 형성할 경우, 상기 교차영역에 형성되는 층의 구조는 캐패시터의 구조, 즉, 금속-절연층-금속의 구조를 갖게 됨으로써, 원하지 않는 캐패시터의 특성을 갖게 되는 기생 캐패시터가 형성된다.However, as described above, when the cathode electrode line and the gate electrode line are arranged to vertically intersect, the structure of the layer formed in the cross region has a structure of a capacitor, that is, a metal-insulation layer-metal structure. Parasitic capacitors are formed that have the characteristics of unwanted capacitors.
이와 같이 기생 캐패시터가 형성되며, 상기 기생 캐패시터 용량이 소자의 특성에 영향을 주게되고, 이러한 기생 캐패시터는 구조적으로 제거하기 어렵다.Thus, a parasitic capacitor is formed, the parasitic capacitor capacity affects the characteristics of the device, and such parasitic capacitors are difficult to remove structurally.
따라서, 본 발명의 일 목적은 기생캐패시터의 용량 및 생성을 최소화함으로써, 소자의 전력소모량을 감소시킬 수 있고, 구동신호 왜곡에 의한 특성 저하를 방지할 수 있는 전계방출 표시소자의 필드 에미터 및 그 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to minimize the capacity and generation of parasitic capacitors, thereby reducing the power consumption of the device, and to prevent the deterioration of characteristics caused by the distortion of the drive signal field emitter of the field emission display device and its It is to provide a manufacturing method.
도 1은 종래의 전계 방출 표시장치의 단면도이다.1 is a cross-sectional view of a conventional field emission display.
도 2는 종래의 전계방출 표시소자의 게이트 전극라인과 캐소드 전극라인의 구조를 나타낸 평면도이다.2 is a plan view illustrating the structure of a gate electrode line and a cathode electrode line of a conventional field emission display device.
도 3은 본 발명의 제1 실시예에 따른 전계방출 표시소자의 필드 에미터의 게이트전극라인과 캐소드전극라인의 평면구조를 나타낸 도면이다.3 is a view showing a planar structure of a gate electrode line and a cathode electrode line of the field emitter of the field emission display device according to the first embodiment of the present invention.
도 4는 본 발명의 제1 실시예에 따른 전계방출 표시소자의 필드 에미터의 단면도이다.4 is a cross-sectional view of a field emitter of the field emission display device according to the first embodiment of the present invention.
도 5a 내지 도 5f는 본 발명의 제1 실시예에 따른 전계방출 표시소자의 필드 에미터 형성방법을 설명하기 위한 도면들이다.5A to 5F are views for explaining a field emitter forming method of the field emission display device according to the first embodiment of the present invention.
도 6은 본 발명의 제2 실시예에 따른 전계방출 표시소자의 필드 에미터의 게이트전극라인과 캐소드전극라인의 평면구조를 나타낸 도면이다.FIG. 6 is a diagram illustrating a planar structure of a gate electrode line and a cathode electrode line of a field emitter of a field emission display device according to a second exemplary embodiment of the present invention.
도 7은 본 발명의 제2 실시예에 따른 전계방출 표시소자의 필드 에미터의 단면도이다.7 is a cross-sectional view of a field emitter of the field emission display device according to the second embodiment of the present invention.
도 8은 본 발명의 제3 실시예에 따른 전계방출 표시소자의 필드 에미터의 게이트전극라인과 캐소드전극라인의 평면구조를 나타낸 도면이다.FIG. 8 is a view showing a planar structure of gate electrode lines and cathode electrode lines of the field emitter of the field emission display device according to the third exemplary embodiment of the present invention.
도 9는 본 발명의 제4 실시예에 따른 전계방출 표시소자의 필드 에미터의 게이트전극라인과 캐소드전극라인의 평면구조를 나타낸 도면이다.9 is a view showing a planar structure of gate electrode lines and cathode electrode lines of the field emitter of the field emission display device according to the fourth embodiment of the present invention.
도 10은 본 발명의 제4 실시예에 따른 전계방출 표시소자의 필드 에미터의 단면도이다.10 is a cross-sectional view of a field emitter of the field emission display device according to the fourth embodiment of the present invention.
도 11은 본 발명의 제5 실시예에 따른 전계방출 표시소자의 필드 에미터의 게이트전극라인과 캐소드전극라인의 평면구조를 나타낸 도면이다.FIG. 11 illustrates a planar structure of gate electrode lines and cathode electrode lines of a field emitter of a field emission display device according to a fifth exemplary embodiment of the present invention.
도 12는 본 발명의 제5 실시예에 따른 전계방출 표시소자의 필드 에미터의 단면도이다.12 is a cross-sectional view of a field emitter of the field emission display device according to the fifth embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
38, 70, 90, 108 : 기판 40, 62, 80, 92, 110 : 캐소드 전극라인38, 70, 90, 108: substrate 40, 62, 80, 92, 110: cathode electrode line
42, 66, 84, 98, 116 : 게이트 전극라인42, 66, 84, 98, 116: gate electrode line
44, 72, 100, 118 : 게이트 절연층44, 72, 100, 118: gate insulating layer
46, 70, 102, 120 : 게이트 홀 48, 72, 104, 122 : 마이크로 팁46, 70, 102, 120: gate holes 48, 72, 104, 122: micro tips
64, 96, 114 : 저항층 94, 112 : 금속섬64, 96, 114: resistive layer 94, 112: metal island
상술한 본 발명의 목적을 달성하기 위하여 본 발명은, 기판에 형성되고 평면형 요철구조를 갖는 캐소드 전극라인, 평면형 요철구조를 가지며 요부가 상기 캐소드 전극라인의 요부 상에 형성되도록 상기 캐소드 전극라인과 교차하여 형성된 게이트 전극라인, 상기 캐소드 전극라인 및 상기 게이트 전극라인 사이에 형성된 게이트 절연층, 상기 게이트 전극라인 및 상기 게이트 절연층 내에 형성된 복수 개의 홀, 및 상기 복수 개의 홀 내에 형성된 마이크로 팁을 포함하는 것을 특징으로 하는 전계 방출 표시 소자의 필드 에미터를 제공한다.In order to achieve the above object of the present invention, the present invention, the cathode electrode line formed on the substrate and having a planar uneven structure, the planar uneven structure has a planar uneven structure and intersects with the cathode electrode line so that the recess is formed on the recessed portion of the cathode electrode line And a gate electrode layer formed between the gate electrode line and the cathode electrode line and the gate electrode line, a plurality of holes formed in the gate electrode line and the gate insulating layer, and a micro tip formed in the plurality of holes. A field emitter of a field emission display device is provided.
또한, 상술한 본 발명의 목적을 달성하기 위하여 본 발명은, 기판 상에 형성된 다수의 금속섬, 상기 다수의 금속섬의 외측으로 일정거리 이격되어 형성된 캐소드 전극라인, 상기 각각의 금속섬 및 상기 캐소드 전극 라인 상에 형성된 저항층, 평면형 요철구조를 가지며 요부가 상기 캐소드 전극라인의 요부 상에 형성되도록 상기 캐소드 전극라인과 교차하여 형성된 게이트 전극라인, 상기 저항층 및 상기 게이트 전극라인 사이에 형성되며, 복수 개의 게이트 홀을 갖는 게이트 절연층, 및 상기 복수 개의 게이트 홀 내에 형성된 마이크로 팁을 포함하는 것을 특징으로 하는 전계 방출 표시 소자의 필드 에미터를 제공한다.In addition, in order to achieve the above object of the present invention, the present invention, a plurality of metal islands formed on the substrate, the cathode electrode line formed to be spaced apart a predetermined distance to the outside of the plurality of metal islands, the respective metal islands and the cathode A resistive layer formed on the electrode line and a planar uneven structure and formed between the gate electrode line, the resistive layer, and the gate electrode line formed to intersect with the cathode electrode line such that a recess is formed on the recessed portion of the cathode electrode line, A field emitter of a field emission display device includes a gate insulating layer having a plurality of gate holes, and a micro tip formed in the plurality of gate holes.
상기 저항층은 상기 각각의 금속섬의 일측상부로부터 상기 캐소드 전극라인의 상부까지 각각 형성된다.The resistance layer is formed from an upper side of each metal island to an upper portion of the cathode electrode line.
또한, 상술한 본 발명의 목적을 달성하기 위하여 본 발명은, 기판 상에 평면형 요철구조를 갖는 캐소드 전극라인을 형성하는 단계, 상기 캐소드 전극라인의 요부 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 평면형 요철구조를 가지며 요부가 상기 캐소드 전극라인의 요부 상에 형성되도록 상기 캐소드 전극라인과 교차하여 게이트 전극라인을 형성하는 단계, 상기 게이트 전극라인 상에 마스크 패턴을 형성한 후, 이를 식각마스크로 상기 게이트 전극라인 및 상기 게이트 절연층을 식각하여 복수 개의 게이트 홀을 형성하는 단계, 및 상기 복수 개의 홀 내에 마이크로 팁을 형성하는 단계를 포함하는 것을 특징으로 하는 전계방출소자의 필드 에미터의 제조방법을 제공한다.In addition, to achieve the above object of the present invention, the present invention, forming a cathode electrode line having a planar uneven structure on the substrate, forming a gate insulating layer on the recessed portion of the cathode electrode line, the gate Forming a gate electrode line intersecting the cathode electrode line to have a planar uneven structure on the insulating layer and having a recess formed on a recess of the cathode electrode line, and then forming a mask pattern on the gate electrode line. Forming a plurality of gate holes by etching the gate electrode line and the gate insulating layer with an etch mask, and forming a micro tip in the plurality of holes, the field emitter of the field emission device. It provides a method of manufacturing.
본 발명에 따르면, 전계방출 표시소자의 필드 에미터에 있어서, 게이트 전극 라인 및 캐소드 전극라인을 각각 평면 요철구조로 형성하고 이를 교차되도록 형성함으로써, 상기 두 전극라인이 교차되는 부분을 최소화할 수 있으므로, 상기 두 전극라인인 교차되는 부분에서 발생되는 기생캐패시터의 용량을 최소화할 수 있다.According to the present invention, in the field emitter of the field emission display device, the gate electrode line and the cathode electrode line are each formed in a planar uneven structure and formed to intersect, thereby minimizing the intersection of the two electrode lines. In addition, the capacitance of the parasitic capacitor generated at the intersection of the two electrode lines can be minimized.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
실시예 1Example 1
도 3은 본 발명의 제1 실시예에 따른 전계방출 표시소자의 필드 에미터의 게이트전극라인과 캐소드전극라인의 평면구조를 나타낸 개략적으로 나타낸 도면이고, 도 4는 제1 실시예에 따른 전계방출 표시소자의 필드 에미터의 단면도이다. 상기 도면들은 게이트 전극라인과 캐소드 전극라인이 형성된 구조 중 일부분만을 나타낸 것이다.3 is a schematic view showing a planar structure of a gate electrode line and a cathode electrode line of a field emitter of the field emission display device according to the first embodiment of the present invention, and FIG. 4 is a field emission method according to the first embodiment of the present invention. It is sectional drawing of the field emitter of a display element. The drawings show only a part of the structure in which the gate electrode line and the cathode electrode line are formed.
도 3 및 도 4를 참조하면, 전계방출 표시소자의 필드 에미터는 기판(38), 상기 기판(38) 상에 형성된 캐소드 전극라인(40), 상기 캐소드 전극라인(40) 상에 형성되고 게이트홀(46)을 갖는 게이트 절연층(44), 상기 게이트 절연층(44) 상에 형성된 게이트 전극라인(42) 및 상기 게이트홀(46)에 형성된 마이크로 팁(48)을 포함한다.3 and 4, the field emitter of the field emission display device is formed on the substrate 38, on the cathode electrode line 40 formed on the substrate 38, on the cathode electrode line 40, and in the gate hole. A gate insulating layer 44 having a 46, a gate electrode line 42 formed on the gate insulating layer 44, and a micro tip 48 formed in the gate hole 46 are included.
상기 캐소드 전극라인(40) 및 상기 게이트 전극라인(42)은 각각 일측에 다수의 돌출부를 갖는 평면형 요철구조로 형성되며, 상기 게이트 절연층(44)을 사이에 두고 상기 게이트 전극라인(42)의 요부와 상기 캐소드 전극라인(40)의 요부가 겹치도록 서로 교차하여 형성된다.The cathode electrode line 40 and the gate electrode line 42 are each formed in a planar concave-convex structure having a plurality of protrusions on one side thereof, and have the gate insulating layer 44 interposed therebetween. The recess portion and the recess portion of the cathode electrode line 40 are formed to cross each other so as to overlap each other.
상기 캐소드 전극라인(40)은 약 2000Å정도의 두께를 가지며, 상기 캐소드 전극라인(40) 중 돌출부가 형성되지 않은 버스라인 즉, 외부로부터 전류가 인가되는 버스라인의 폭은 약 20㎛이하이고, 상기 게이트 전극라인(42)은 약 3000Å정도의 두께를 갖는다.The cathode electrode line 40 has a thickness of about 2000 μs, and the width of the bus line where no protrusion is formed in the cathode electrode line 40, that is, a bus line to which a current is applied from the outside, is about 20 μm or less. The gate electrode line 42 has a thickness of about 3000 kPa.
서로 교차하여 형성되는 상기 캐소드 전극라인(40) 및 상기 게이트 전극라인(42)을 각각 평면형 요철구조를 갖도록 형성함으로써, 종래에 비하여 전극간 교차면적을 최소화할 수 있다.By forming the cathode electrode line 40 and the gate electrode line 42 formed to cross each other to have a planar uneven structure, it is possible to minimize the cross-sectional area between electrodes as compared with the conventional.
상기와 같이 전극간 교차면적을 최소화하게 되면, 전극간 교차부분에 존재하게 되는 기생캐패시터의 용량을 최소화할 수 있다.When the inter-electrode cross-sectional area is minimized as described above, the capacitance of the parasitic capacitor present at the inter-electrode cross-section may be minimized.
따라서, 게이트 구동신호 인가시 기생캐패시터의 전하축적을 위한 시간 소모를 최소화할 수 있고, 또한, 구동신호 왜곡을 감소시켜 전계방출 표시소자의 응답속도 향상과 팁의 전자방출 특성을 향상시킬 수 있으며, 전력소모를 최소화할 수 있고 소자의 전기적 특성을 향상시킬 수 있다.Therefore, it is possible to minimize the time consumption for charge accumulation of the parasitic capacitor when the gate driving signal is applied, and also to improve the response speed of the field emission display device and the electron emission characteristic of the tip by reducing the distortion of the driving signal. Power consumption can be minimized and the device's electrical characteristics can be improved.
이하, 본 발명의 제1 실시예에 따른 전계방출 표시소자의 필드 에미터 형성방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of forming a field emitter of a field emission display device according to a first embodiment of the present invention will be described in detail with reference to the drawings.
도 5a 내지 도 5f는 본 발명의 제1 실시예에 따른 전계방출 표시소자의 필드 에미터 형성방법을 설명하기 위한 평면도 및 단면도들이다.5A to 5F are plan views and cross-sectional views illustrating a method of forming a field emitter of a field emission display device according to a first embodiment of the present invention.
도 5a 및 도 5b를 참조하면, 기판(38), 예컨대 실리콘이나 유리 기판 상에 금속물질 예를 들면 크롬(Cr), 몰리브덴(Mo), 니오브(Nb), 니켈(Ni) 등의 금속을 스퍼터링 방법 등을 이용하여 1000∼3000Å의 두께로 증착 시켜 제1 금속층(도시 안됨)을 형성한다.5A and 5B, sputtering metals such as chromium (Cr), molybdenum (Mo), niobium (Nb), nickel (Ni), and the like on a substrate 38, for example, silicon or a glass substrate. The first metal layer (not shown) is formed by depositing at a thickness of 1000 to 3000 kPa using a method or the like.
이어서, 사진식각공정으로 도 5a에 도시한 바와 같이 일측에 다수의 돌출부를 갖는 평면형 요철구조로 상기 제1 금속층을 패터닝하여 캐소드 전극라인(40)을 형성한다.Subsequently, as shown in FIG. 5A, the first metal layer is patterned to form a cathode electrode line 40 by a photolithography process, with a planar uneven structure having a plurality of protrusions on one side thereof.
이어서, 상기 캐소드 전극라인(40)이 형성된 기판(38) 전면에 절연물질 예를 들면 산화규소를 플라즈마 증대 화학기상증착 방법 또는 화학기상증착 방법 등으로 증착시켜 게이트 절연층(44)을 형성한다.Subsequently, an insulating material, for example, silicon oxide is deposited on the entire surface of the substrate 38 on which the cathode electrode line 40 is formed by a plasma enhanced chemical vapor deposition method or a chemical vapor deposition method to form a gate insulating layer 44.
도 5c 및 도 5d를 참조하면, 상기 게이트 절연층(44)이 형성된 상기 기판(38) 상에 금속물질 예를 들면, 크롬, 몰리브덴, 니오브 또는 니켈 등의 금속물질을 스퍼터링 방법을 사용하여 1000∼5000Å의 두께로 증착시켜 제2 금속층(도시 안됨)을 형성한다.5C and 5D, a metal material such as chromium, molybdenum, niobium, or nickel is deposited on the substrate 38 on which the gate insulating layer 44 is formed by using a sputtering method. It is deposited to a thickness of 5000 kPa to form a second metal layer (not shown).
이어서, 사진식각공정을 이용하여 상기 제2 금속층을 패터닝하여 도 5c에 도시한 바와 같이 상기 캐소드 전극라인과 교차하면서 일측에 다수의 돌출부가 형성된 평면형 요철구조를 갖는 게이트 전극라인(42)을 형성한다.Subsequently, the second metal layer is patterned using a photolithography process to form a gate electrode line 42 having a planar uneven structure having a plurality of protrusions formed at one side thereof while crossing the cathode electrode line as shown in FIG. 5C. .
따라서, 상기 두 전극라인이 교차되는 면적을 최소화할 수 있고, 이에 따라 상기 두 전극라인이 교차되는 부분에 형성되는 기생캐패시터의 용량을 최소화할 수 있다.Therefore, the area where the two electrode lines intersect can be minimized, thereby minimizing the capacity of the parasitic capacitor formed at the intersection of the two electrode lines.
도 5e를 참조하면, 상기 게이트 전극라인(42) 상에 게이트 홀(46)을 형성하기 위한 마스크 패턴(도시 안됨), 예를 들면 포토레지스트 패턴을 형성한다.Referring to FIG. 5E, a mask pattern (not shown), for example, a photoresist pattern, is formed on the gate electrode line 42 to form the gate hole 46.
이어서, 상기 마스크 패턴을 마스크로 하여 상기 게이트 전극라인(42) 및 상기 게이트 절연층(44)을 상기 캐소드 전극라인이 노출될 때까지 건식식각하여 직경 1㎛ 내외의 게이트 홀(46)을 형성한다.Subsequently, the gate electrode line 42 and the gate insulating layer 44 are dry-etched until the cathode electrode line is exposed using the mask pattern as a mask to form gate holes 46 having a diameter of about 1 μm. .
도 5f를 참조하면, 상기 게이트 전극라인(42) 상에 형성된 마스크 패턴을 제거한 후, 통상의 스핀트 공정을 이용하여 게이트 홀(46) 내에 마이크로 팁(48)을 형성한다. 상기 마이크로 팁(48)은 크롬, 몰리브덴, 니오브 또는 니켈 등의 금속물질을 이용하여 형성한다.Referring to FIG. 5F, after removing the mask pattern formed on the gate electrode line 42, the micro tip 48 is formed in the gate hole 46 using a conventional spin process. The micro tip 48 is formed using a metal material such as chromium, molybdenum, niobium, or nickel.
상술한 전계방출 표시소자의 필드 에미터의 구조는 도 6 내지 도 12에 도시한 바와 같이, 다양한 구조를 가질 수 있다.The field emitter of the field emission display device described above may have various structures, as shown in FIGS. 6 to 12.
실시예 2Example 2
도 6은 본 발명의 제2 실시예에 따른 전계방출 표시소자의 필드 에미터의 게이트전극라인과 캐소드전극라인의 평면구조를 나타낸 도면이고, 도 7은 제2 실시예에 따른 전계방출 표시소자의 필드 에미터의 단면도이다. 상기 도면들은 게이트 전극라인과 캐소드 전극라인이 형성된 구조 중 일부분만을 나타낸 것이다.6 is a view showing a planar structure of a gate emitter line and a cathode electrode line of a field emitter of a field emission display device according to a second embodiment of the present invention, and FIG. 7 is a view of the field emission display device according to the second embodiment. Cross section of field emitter. The drawings show only a part of the structure in which the gate electrode line and the cathode electrode line are formed.
도 6 및 도 7을 참조하면, 전계방출 표시소자의 필드 에미터는 기판(70), 상기 기판(70) 상에 형성된 캐소드 전극라인(62), 상기 캐소드 전극라인(62) 상에 형성된 저항층(64), 상기 저항층(64) 상에 형성되고 게이트홀(70)을 갖는 게이트 절연층(68), 상기 게이트 절연층(68) 상에 형성된 게이트 전극라인(66) 및 상기 게이트홀(70)에 형성된 마이크로 팁(72)을 포함한다.6 and 7, the field emitter of the field emission display device includes a substrate 70, a cathode electrode line 62 formed on the substrate 70, and a resistance layer formed on the cathode electrode line 62. 64, a gate insulating layer 68 formed on the resistance layer 64 and having a gate hole 70, a gate electrode line 66 and the gate hole 70 formed on the gate insulating layer 68. It includes a micro tip 72 formed in.
상기 캐소드 전극라인(62) 및 상기 게이트 전극라인(66)은 상술한 실시예 1과 동일하며, 상기 캐소드 전극라인(62) 상에 형성된 저항층(64)은 도 6에 도시된 바와 같이 상기 캐소드 전극라인(62)과 상기 게이트 전극라인(66)이 교차되는 영역에 형성된다.The cathode electrode line 62 and the gate electrode line 66 are the same as those of Embodiment 1 described above, and the resistive layer 64 formed on the cathode electrode line 62 has the cathode as shown in FIG. 6. The electrode line 62 and the gate electrode line 66 cross each other.
상기 저항층(64)은 불순물이 도핑된 비정질 실리콘 박막으로 이루어지며, 두께는 약 3000Å정도이하이고, 저항 값은 약 104∼106Ω·㎝정도이다.The resistive layer 64 is formed of an amorphous silicon thin film doped with impurities, has a thickness of about 3000 kΩ or less, and a resistance of about 10 4 to 10 6 Ω · cm.
또한, 상기 마이크로 팁(72)은 상기 게이트 홀(70)에 의해 노출된 상기 저항층(64)의 상부에 형성된다.In addition, the micro tip 72 is formed on the resistive layer 64 exposed by the gate hole 70.
실시예 3Example 3
도 8은 본 발명의 제3 실시예에 따른 전계방출 표시소자의 필드 에미터의 게이트전극라인과 캐소드전극라인의 평면구조를 나타낸 도면이다. 상기 도면들은 게이트 전극라인과 캐소드 전극라인이 형성된 구조 중 일부분만을 나타낸 것이다.FIG. 8 is a view showing a planar structure of gate electrode lines and cathode electrode lines of the field emitter of the field emission display device according to the third exemplary embodiment of the present invention. The drawings show only a part of the structure in which the gate electrode line and the cathode electrode line are formed.
도 8을 참조하면, 전계방출 표시소자의 필드 에미터는 캐소드 전극라인(80)이 메쉬형으로 형성된다는 것을 제외하면, 저항층(82), 게이트 절연층 및 게이트 전극라인(84)은 상술한 제2 실시예와 동일한 구조로 형성된다.Referring to FIG. 8, except that the field emitter of the field emission display device has the cathode electrode line 80 formed in a mesh shape, the resistive layer 82, the gate insulation layer, and the gate electrode line 84 are formed as described above. It is formed in the same structure as in the second embodiment.
이 경우, 상기 캐소드 전극라인(80) 중 전류가 인가되는 버스라인의 폭은 약 10㎛이하이며, 마이크로 팁(도시 안됨)은 저항층 중 그 하부에 캐소드 전극라인이 형성되지 않은 부분에만 형성된다.In this case, the width of the bus line to which the current is applied in the cathode electrode line 80 is about 10 μm or less, and the micro tip (not shown) is formed only at a portion of the resistive layer in which the cathode electrode line is not formed. .
실시예 4Example 4
도 9는 본 발명의 제4 실시예에 따른 전계방출 표시소자의 필드 에미터의 게이트전극라인과 캐소드전극라인의 평면구조를 나타낸 도면이며, 도 10은 도 9에 도시된 전계방출 표시소자의 필드 에미터의 단면을 나타낸 도면이다. 상기 도면들은 게이트 전극라인과 캐소드 전극라인이 형성된 구조 중 일부분만을 나타낸 것이다.FIG. 9 is a view showing a planar structure of a gate emitter line and a cathode electrode line of a field emitter of a field emission display device according to a fourth embodiment of the present invention, and FIG. 10 is a field of the field emission display device shown in FIG. A diagram showing a cross section of the emitter. The drawings show only a part of the structure in which the gate electrode line and the cathode electrode line are formed.
도 9 및 도 10을 참조하면, 기판(90)의 중앙부분에는 금속섬(94)이 형성되며, 상기 금속섬(94)과는 소정거리 예컨대 0.1∼20㎛ 이격되도록 캐소드 전극라인(92)을 형성한다.9 and 10, a metal island 94 is formed in a central portion of the substrate 90, and the cathode electrode line 92 is spaced apart from the metal island 94 by a predetermined distance, for example, 0.1 to 20 μm. Form.
이어서, 상기 금속섬(94) 및 캐소드 전극라인(92)이 형성된 기판(90)의 전면에 PH3/SiH40∼1% 의 불순물이 도핑된 비정질 실리콘 박막을 형성한 후 패터닝하여 상기 금속섬(94)과 캐소드 전극라인(92)을 연결하는 저항층(96)을 형성한다. 즉, 상기 저항층(96)은 도 9에 도시한 바와 같이 캐소드 전극라인(92) 및 금속섬(94)과 후에 형성되는 게이트 전극라인(98)의 교차영역에 형성되고, 상기 금속섬(94)으로부터 상기 금속섬(94)과 인접한 부분에 형성된 캐소드 전극라인(92)의 일부를 모두 덮도록 형성된다.Subsequently, an amorphous silicon thin film doped with impurities of PH 3 / SiH 4 0-1% is formed on the entire surface of the substrate 90 on which the metal island 94 and the cathode electrode line 92 are formed, and then patterned to form the metal island. A resistive layer 96 connecting the 94 and the cathode electrode line 92 is formed. That is, the resistance layer 96 is formed at the intersection of the cathode electrode line 92 and the metal island 94 and the gate electrode line 98 formed later, as shown in FIG. 9, and the metal island 94. ) To cover all of a portion of the cathode electrode line 92 formed in a portion adjacent to the metal island 94.
상기 저항층(96)의 상부에 형성되고 게이트 홀(102)을 갖는 게이트 절연층(100), 게이트 전극라인(98) 및 마이크로 팁(104)은 상술한 실시예 2와 동일하다.The gate insulating layer 100, the gate electrode line 98, and the micro tip 104 formed on the resistive layer 96 and having the gate hole 102 are the same as those of the second embodiment.
실시예 5Example 5
도 11은 본 발명의 제5 실시예에 따른 전계방출 표시소자의 필드 에미터의 게이트전극라인과 캐소드전극라인의 평면구조를 나타낸 도면이며, 도 12는 도 11에 도시된 전계방출 표시소자의 필드 에미터의 단면을 나타낸 도면이다. 상기 도면들은 게이트 전극라인과 캐소드 전극라인이 형성된 구조 중 일부분만을 나타낸 것이다.FIG. 11 is a view showing a planar structure of a gate emitter line and a cathode electrode line of a field emitter of a field emission display device according to a fifth embodiment of the present invention, and FIG. 12 is a field of the field emission display device shown in FIG. A diagram showing a cross section of the emitter. The drawings show only a part of the structure in which the gate electrode line and the cathode electrode line are formed.
도 11 및 도 12를 참조하면, 본 실시예에서는 저항층(114)이 금속섬(112)의 양단으로부터 상기 금속섬(112)에 인접한 캐소드 전극라인(110)의 일부를 덮도록 형성된다는 점을 제외하면, 기판(108), 게이트 홀(120)을 갖는 게이트 절연층(118), 게이트 전극라인(116) 및 마이크로 팁(122)은 상술한 실시예 4와 동일하다. 이 때, 마이크로 팁(122)은 상기 금속섬(112)의 상부 즉, 상기 금속섬(112) 중 상기 저항층(114)이 형성되지 않은 부분의 상부에 형성된다.11 and 12, in this embodiment, the resistive layer 114 is formed to cover a portion of the cathode electrode line 110 adjacent to the metal island 112 from both ends of the metal island 112. Except, the substrate 108, the gate insulating layer 118 having the gate hole 120, the gate electrode line 116, and the micro tip 122 are the same as in the above-described fourth embodiment. In this case, the micro tip 122 is formed on the upper portion of the metal island 112, that is, on the portion of the metal island 112 where the resistance layer 114 is not formed.
상술한 바와 같이 본 발명에 따르면, 캐소드 전극라인 및 게이트 전극라인의 구조를 평면형 요철구조로 형성하고, 각 전극라인의 요부가 교차되는 구조를 갖도록 전계방출 표시소자의 필드에미터를 형성함으로서, 상기 캐소드 전극라인 및 상기 게이트 전극라인이 교차되는 영역을 최소화할 수 있으므로, 상기 교차 영역에 형성되는 기생캐패시터의 용량을 최소화할 수 있다. 상기와 같이 기생캐패시터의 용량을 최소화하게 되면, 전계방출 표시소자의 전력소모를 최소화할 수 있고, 상기 기생 캐패시터에 의한 구동신호 지연을 방지할 수 있으므로, 상대적으로 응답속도를 향상시킬 수 있다.As described above, according to the present invention, the structure of the cathode electrode line and the gate electrode line is formed in a planar concave-convex structure, and the field emitter of the field emission display device is formed to have a structure in which the concave portions of each electrode line cross each other. Since the area where the cathode electrode line and the gate electrode line cross each other can be minimized, the capacitance of the parasitic capacitor formed in the crossing area can be minimized. When the capacitance of the parasitic capacitor is minimized as described above, the power consumption of the field emission display device can be minimized, and the driving signal delay caused by the parasitic capacitor can be prevented, thereby improving the response speed.
또한, 기생 캐패시터에 의해 발생되는 게이트 구동신호 왜곡을 방지할 수 있어 표시품위를 향상시킬 수 있을 뿐만 아니라, 상대적으로 게이트 절연막의 두께를 얇게 형성할 수 있어 공정시간 단축 및 제조단가 절감 등의 효과를 얻을 수 있고, 게이트 홀 크기를 축소시키는 기술 적용이 용이하다.In addition, the gate driving signal distortion generated by the parasitic capacitor can be prevented to improve the display quality, and the thickness of the gate insulating film can be relatively thin, thereby reducing the process time and manufacturing cost. It is possible to obtain a technique and to easily apply a technique of reducing the gate hole size.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990050708A KR20010046804A (en) | 1999-11-15 | 1999-11-15 | Field emitter of field emission display device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990050708A KR20010046804A (en) | 1999-11-15 | 1999-11-15 | Field emitter of field emission display device and method for manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010046804A true KR20010046804A (en) | 2001-06-15 |
Family
ID=19620212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990050708A KR20010046804A (en) | 1999-11-15 | 1999-11-15 | Field emitter of field emission display device and method for manufacturing the same |
Country Status (1)
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|---|---|
| KR (1) | KR20010046804A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053544B2 (en) | 2002-07-08 | 2006-05-30 | Hitachi Displays, Ltd. | Display device |
-
1999
- 1999-11-15 KR KR1019990050708A patent/KR20010046804A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053544B2 (en) | 2002-07-08 | 2006-05-30 | Hitachi Displays, Ltd. | Display device |
| US7282851B2 (en) | 2002-07-08 | 2007-10-16 | Hitachi Displays, Ltd. | Display device |
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