KR20010027266A - Stack package - Google Patents

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KR20010027266A
KR20010027266A KR19990038943A KR19990038943A KR20010027266A KR 20010027266 A KR20010027266 A KR 20010027266A KR 19990038943 A KR19990038943 A KR 19990038943A KR 19990038943 A KR19990038943 A KR 19990038943A KR 20010027266 A KR20010027266 A KR 20010027266A
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KR
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Patent type
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semiconductor chip
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lower
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Application number
KR19990038943A
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Korean (ko)
Inventor
이관재
조태제
강인구
Original Assignee
윤종용
삼성전자 주식회사
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    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection

Abstract

PURPOSE: A stacking package is provided to increase a capacity and density of a package by applying a BGA(Ball Grid Array) package method. CONSTITUTION: A stacking package(10) is piled up two unit semiconductor chip packages(10a,10b), containing a PCB(20a,20b). An upper circuit pattern(21a,21b), and a lower circuit pattern(22a,22b) are formed in each unit semiconductor chip package(10a,10b). The upper circuit pattern(21a,21b) and the lower circuit pattern(22a,22b) are connected by a via(23a,23b) through the PCB(20a,20b). In the center of the PCB(20a,20b), a cavity(24a,24b) is made, and a slot(25a,25b), passing through lower part of the cavity(24a,24b), is built. A center pad type of semiconductor chip(30a,30b) is attached on the cavity(24a,24b). An active region of the semiconductor chip(30a,30b) is bound on the PCB(20a,20b), and an electrode pad(31a,31b) is located on the slot(25a,25b). The electrode pad(31a,31b) is wire bound with the lower circuit pattern(22a,22b) using a conductive metal wire(40a,40b) through the slot(25a,25b). A solder ball(70a,70b) is adhered on the lower circuit pattern(22a,22b) as an outer contact electrode. A compound part(60a,60b) protects the semiconductor chip(30a,30b) and the conductive metal wire(40a,40b). The upper unit chip package(10a) and the lower unit chip package(10b) are connected and stacked by the solder ball(70a) of the upper unit chip package(10a) touching the upper circuit pattern(21b) of the lower unit chip package(10b).

Description

적층 패키지{STACK PACKAGE} Stacked packages STACK PACKAGE {}

본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 반도체 칩이 내재되어 봉지된 단위 반도체 칩 패키지를 복수 개 적층하여 구성되는 형태로서 고밀도화에 유리한 구조를 갖는 적층 패키지에 관한 것이다. The present invention relates to a multilayer package with a favorable structure for, and more particularly, to high density of the unit semiconductor chip package sealing the semiconductor chip is embedded in the form configured by a plurality of laminated relates to a semiconductor device.

반도체 소자와 그에 대한 패키지 기술은 상호 부합되어 고밀도화, 고속도화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭해 왔다. Semiconductor device and packaging technologies thereof are consistent with each other has been repeated the ongoing development in the target density, operating speeds, miniaturization and reduction in thickness. 패키지 구조에 있어서 핀 삽입형에서 표면실장형으로 급격히 진행되어 회로기판에 대한 실장밀도를 높여 왔으며, 최근에는 베어 칩(bare chip)의 특성을 그대로 패키지 상태에서 유지하면서도 취급이 용이하고 패키지 크기가 크게 줄어든 칩 크기 패키지(CSP; Chip Scale Package)가 여러 제조 회사에서 개발되어 있으며 계속적인 연구가 활발히 진행되고 있다. Has proceeded rapidly from the pin insertion type in the package structure as a surface-mount increasing the packaging density of the circuit board, in recent years, the bare chip (bare chip) for as easy to handle while maintaining in-package state, and the package size characteristics of the significantly reduced the chip size package; been developed by several manufacturers (CSP chip Scale package) and has been actively continue to study. 또한 용량과 실장밀도의 증가를 위하여 여러 개의 단위 반도체 소자 또는 단위 반도체 칩 패키지를 적층시킨 형태의 3차원 적층 기술도 주목을 받게 되었다. In addition, attention has been given to the three-dimensional stacking technology in the form of a lamination of multiple units of the semiconductor element or unit of the semiconductor chip package to an increase in the capacity and packing density. 그 중에서 3차원 적층 기술이 적용되는 대표적인 예로 적층 패키지를 소개하기로 한다. Among the three-dimensional stacking technology to introduce a typical example stacked package is applied.

적층 패키지는 패키징(packaging)되지 않은 반도체 소자를 여러 개 적층시키는 적층 칩 패키지와는 달리, 개별적으로 조립공정이 완료된 단위 반도체 칩 패키지를 여러 개 적층하여 구성된다. Stacked packages is packaged (packaging), unlike the laminated chip package to be a semiconductor element that is layered more than one, formed by several stacked unit is completed the semiconductor die package individually assembly process. 동일한 기억용량의 반도체 칩 패키지를 3차원적으로 다수 개 적층하여 구성되는 적층 패키지에 대한 예가 도 1에 도시되어 있다. An example of the stacked package is configured by stacking a plurality of semiconductor chip package of the same storage capacity as a three-dimensionally is shown in Fig.

도 1은 종래 기술에 따른 적층 패키지의 일 예를 나타낸 단면도이다. 1 is a sectional view showing an example of a stacked package according to the prior art.

도 1을 참조하면, 이 적층 패키지(400)는 도 1에 도시된 바와 같이 단위 반도체 칩 패키지(410)가 적어도 2개 이상 수직으로 적층되어 각 단위 반도체 칩 패키지(410)들의 외부리드(423)가 서로 접합되어 전기적인 연결을 이루고 있는 구조이다. 1, the laminated package 400 is a unit of the external lead 423 of semiconductor chip package 410 is stacked vertically at least two of each unit of the semiconductor die package 410. As shown in Figure 1 is the structure that make the electrical connections are bonded to each other. 각 단위 반도체 칩 패키지(410)들의 구조는 일반적인 리드프레임의 내부리드(422)에 반도체 칩(411)이 실장되고, 그 반도체 칩(411)의 전극패드(도시안됨)와 내부리드(422)가 도전성 금속선(431)으로 와이어 본딩(wire bonding)되어 전기적 접속을 이루며, 반도체 칩(411)을 포함하여 전기적인 접합 부위가 에폭시 성형 수지(EMC; Epoxy Molding Compound)와 같은 수지 봉지재로 형성된 패키지 몸체(441)에 의해 봉지되어 외부 환경요소로부터 물리적으로나 화학적으로 보호되는 구조이다. Structure of each unit of the semiconductor die package 410. The semiconductor chip 411 is mounted on the inner lead 422 of a typical lead frame, and that the electrode pads (not shown) and the inner leads 422 of the semiconductor chip 411 conductive metal wire wire-bonded to the (431) (wire bonding) is forms an electrical connection, by an epoxy molding resin, an electrical junction between a semiconductor chip (411) (EMC; epoxy molding Compound), and a package body formed of a resin sealing material, such as is sealed by 441 is a structure that is physically and chemically protected from outside environmental elements.

그러나, 이와 같이 리드프레임을 이용하는 구조의 적층 패키지는 외부 접속단자로서 핀의 배열에 한계가 있기 때문에 많은 핀 수가 요구되는 제품에 제한적으로 사용될 수 밖에 없다. However, this way of stacking the package structure using a lead frame can not but be limited in the products that many number of pins required because there is a limit to the arrangement of pins as external connection terminals.

따라서 본 발명의 목적은 다핀화에 유리한 볼 그리드 어레이(BGA; Ball Grid Array) 패키지 기술을 적층 패키지에 접목시켜 용량과 실장밀도의 향상과 더불어 보다 많은 핀 수의 배치 구조를 갖는 데 적합한 적층 패키지를 제공하는 데 있다. Therefore, this object of the invention is advantageous ball grid array on pinhwa; suitable laminate package to which the arrangement of the number by combining the (BGA Ball Grid Array) package described in the stacked package is greater than the addition to the improvement of capacity and packing density pin to provide.

도 1은 종래 기술에 따른 적층 패키지의 일 예를 나타낸 단면도, 1 is a view showing an example of the stacked package in accordance with the prior art cross-sectional view,

도 2는 본 발명에 따른 적층 패키지의 제 1실시예를 나타낸 단면도, Figure 2 is a cross-sectional view showing a first embodiment of a stacked package according to the invention,

도 3은 본 발명에 따른 적층 패키지의 제 2실시예를 나타낸 단면도, Figure 3 is a cross-sectional view showing a second embodiment of a stacked package according to the invention,

도 4는 본 발명에 따른 적층 패키지의 제 3실시예를 나타낸 단면도, 4 is a sectional view showing a third embodiment of a stacked package according to the invention,

도 5는 본 발명에 따른 적층 패키지의 제 4실시예를 나타낸 단면도이다. Figure 5 is a cross-sectional view showing a fourth embodiment of a stacked package according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 * * Description of the Related Art *

100,200,300: 적층 패키지 100200300: Laminated Package

10a,10b,110a,110b,210a,210b,310a,310b: 단위 BGA 패키지 10a, 10b, 110a, 110b, 210a, 210b, 310a, 310b: unit BGA package

20a,20b,110a,110b,220a,220b,320a,320b: 인쇄회로기판 20a, 20b, 110a, 110b, 220a, 220b, 320a, 320b: printed circuit board

21a,21b,121a,121b,221a,221b,321a,321b: 상부 회로패턴 21a, 21b, 121a, 121b, 221a, 221b, 321a, 321b: upper circuit pattern

22a,22b,122a,122b,222a,222b,322a,322b: 하부 회로패턴 22a, 22b, 122a, 122b, 222a, 222b, 322a, 322b: lower circuit pattern

23a,23b,123a,123b,223a,223b,323a,323b: 비아(via) 23a, 23b, 123a, 123b, 223a, 223b, 323a, 323b: a via (via)

24a,24b: 캐버티(cavity) 24a, 24b: a cavity (cavity)

25a,25b,26a,26b,125a,125b,225a,225b,325a,325b: 슬롯(slot) 25a, 25b, 26a, 26b, 125a, 125b, 225a, 225b, 325a, 325b: slot (slot)

30a,30b,130a,130b,230a,230b,330a,330b: 반도체 칩 30a, 30b, 130a, 130b, 230a, 230b, 330a, 330b: semiconductor chip

31a,31b,131a,131b,231a,231b,331a,331b: 전극패드 31a, 31b, 131a, 131b, 231a, 231b, 331a, 331b: an electrode pad

40a,40b,140a,140b,240a,240b,340a,340b: 도전성 금속선 40a, 40b, 140a, 140b, 240a, 240b, 340a, 340b: conductive metal wire

50a,50b,150a,150b,240a,240b,340a,340b: 엘라스토머(elastomer) 50a, 50b, 150a, 150b, 240a, 240b, 340a, 340b: elastomer (elastomer)

60a,60b,160a,160b,260a,260b,360a,360b: 봉지부 60a, 60b, 160a, 160b, 260a, 260b, 360a, 360b: seal portion

70a,70b,170a,170b,270a,270b,370a,370b: 솔더 볼(solder ball) 70a, 70b, 170a, 170b, 270a, 270b, 370a, 370b: a solder ball (solder ball)

상기 목적을 달성하기 위한 본 발명에 따른 적층 패키지는 상면으로부터 하면을 관통하도록 슬롯(slot)이 형성되어 있고, 슬롯의 외곽의 상하면에 각각 상부 회로패턴과 하부 회로패턴이 형성되어 있으며, 상부 회로패턴과 하부 회로패턴이 비아(via)에 의해 서로 전기적으로 연결되어 있는 인쇄회로기판을 이용한다. Stacked package in accordance with the present invention for achieving the above object may have a slot (slot) to penetrate when the upper surface is formed in each upper circuit pattern and the lower circuit pattern on the top and bottom surfaces of the slots outside are formed, the upper circuit pattern and the lower circuit pattern is used for a printed circuit board that is electrically connected to each other by a via (via).

본 발명의 적층 패키지는 상기한 인쇄회로기판을 갖는 단위 반도체 칩 패키지가 복수 개 적층되어 구성된다. Laminate package of the invention is a unit semiconductor chip package substrate having the circuit is printed it consists of a plurality of stacked. 각각의 단위 반도체 칩 패키지는 인쇄회로기판에 부착되어 있는 반도체 칩의 전극패드와 그에 대응되는 상부 회로패턴 또는 하부 회로패턴이 슬롯을 통하여 도전성 금속선으로 와이어본딩되어 전기적으로 연결된다. Each unit of the semiconductor die package is the circuit pattern or an upper electrode pad and the lower circuit pattern corresponding thereto of a semiconductor chip, which is attached to a printed circuit board by wire bonding conductive metal wire through the slot and is electrically connected to. 와이어 본딩이 슬롯을 통해 이루어지도록 하여 와이어 본딩에 필요한 공간이 축소될 수 있게 된다. The wire bonding is possible to be such that the space required for wire bonding achieved reduction through the slot. 하부 회로패턴은 인쇄회로기판의 하면에 부착되어 있는 외부 접속단자와 전기적으로 연결된다. The lower circuit pattern are electrically connected to an external connection terminal that is attached to the lower face of the printed circuit board. 그리고, 반도체 칩을 포함하여 도전성 금속선 및 그 접합 부위들은 수지 봉지재로 형성된 봉지부에 의해 외부 환경으로부터 보호된다. Then, the semiconductor chip including the conductive metal lines and their joining portion are protected from the environment by a sealing member formed of a resin encapsulant.

이러한 구조를 갖는 단위 반도체 칩 패키지들이 복수 개 적층되어 본 발명의 적층 패키지가 구성되는 데, 이때 상부에 위치한 반도체 칩 패키지와 하부에 위치한 반도체 칩 패키지간의 전기적인 상호 연결(inter connection)과 적층은 상부에 위치한 반도체 칩 패키지의 외부 접속단자가 그에 대응되는 하부에 위치한 반도체 칩 패키지의 상부 회로패턴과 접합되어 이루어진다. Units of the semiconductor chip package having such structures to become a laminated package of the present invention configured by a plurality of stacked, wherein the electrical interconnection between the semiconductor die package in a semiconductor chip package, and the bottom located in the upper part (inter connection) and laminating the upper made in the external connection terminal of the semiconductor chip package bottom it is joined and the upper circuit pattern of the semiconductor chip package is located in a corresponding. 외부 접속단자로서는 예컨데 솔더 볼(solder ball)이나 솔더 범프(solder bump)등이 사용될 수 있다. As the external connection terminal and the like for example a solder ball (solder ball) and solder bumps (solder bump) may be used.

한편, 본 발명의 적층 패키지는 외부 접속단자가 칩 부착 영역의 외곽에 배치되도록 하여 봉지부의 형성에 어려움이 없도록 함과 동시에 적층이 용이하도록 하고, 반도체 칩의 부착에는 반도체 칩의 실장을 위한 인쇄회로기판의 제작시 미리 부착되어 조립공정의 진행 중에 접착제 도포 등의 공정이 불필요하여 공정 단순화에 유리한 엘라스토머(elastomer)를 사용하는 것이 효과적이다. On the other hand, the laminated package of the present invention and an external connection terminal to hereinafter as easily at the same time are laminated so that the difficulty in bag forming portion to be disposed outside the chip mounting area, the attachment of the semiconductor chip, the printing for mounting of a semiconductor chip circuit it is effective to pre-adhesion during manufacture of the substrate using a favorable elastomer (elastomer) to simplify the process required by the process, such as adhesive application during the course of the assembly process.

또한, 본 발명의 적층 패키지는 중앙부의 상면으로부터 소정의 깊이로 파여져 캐버티(cavity)가 형성되어 있고, 그 캐버티로부터 하면을 관통하도록 형성된 슬롯이 형성되어 있는 인쇄회로기판과 전극패드가 중앙부에 배열되어 있는 센터패드(center pad)형 반도체 칩을 사용하는 것이 바람직하다. Further, the laminated package of the present invention there is payeojyeo cavity (cavity) to a predetermined depth are formed from the upper surface of the central portion, in its cavity a printed circuit board and the electrode pad and the central portion with a slot is formed is formed to penetrate when from Center pads that are arranged (center pad) type, it is preferable to use a semiconductor chip. 전극패드가 인쇄회로기판의 슬롯에 위치하도록 함과 동시에 캐버티에 반도체 칩이 위치하도록 부착되고 반도체 칩의 전극패드와 하부 회로패턴이 슬롯을 통하여 도전성 금속선으로 접합되어 전기적으로 연결되는 구조를 갖도록 하면 반도체 칩이 인쇄회로기판의 캐버티에 위치하게 되어 상면으로부터 돌출되지 않게 되고 센터패드형 반도체 칩의 사용으로 패키지 크기 감소에 유리하다. When the electrode pads are printed circuit attached to the semiconductor chip located in the cavity and at the same time so as to be positioned in the slot of the substrate and the electrode pad and the lower circuit patterns of the semiconductor chip is bonded to a conductive metal line through the slot so as to have a structure electrically connected to does not protrude from the upper surface of the semiconductor chip is placed in the cavity of the printed circuit board is advantageous for decreasing the package size with the use of the center pad type semiconductor chip.

이하 첨부 도면을 참조하여 본 발명에 따른 적층 패키지를 보다 상세하게 설명하고자 한다. Reference to the accompanying drawings will be described in detail a multilayer package according to the present invention.

도 2는 본 발명에 따른 적층 패키지의 제 1실시예를 나타낸 단면도이다. Figure 2 is a cross-sectional view showing a first embodiment of a stacked package according to the present invention.

도 2에 도시된 본 발명의 제 1실시예로서의 적층 패키지(10)는 인쇄회로기판(20a,20b)을 적용한 단위 반도체 칩 패키지(10a,10b) 2개가 적층되어 구성된다. The first embodiment stacked package 10 of the present invention shown in Figure 2 is composed of two of the laminated printed circuit board (20a, 20b) applied to the semiconductor chip package unit (10a, 10b). 먼저 각 단위 반도체 칩 패키지(10a,10b)의 구조를 상부에 위치한 단위 반도체 칩 패키지(10a)를 중심으로 설명하기로 한다. First it will be described with reference to the unit of the semiconductor chip package (10a) in the structure of each unit of the semiconductor chip package (10a, 10b) on the top.

단위 반도체 칩 패키지(10a)는 상면과 하면에 각각 상부 회로패턴(21a)과 하부 회로패턴(22a)이 형성되어 있고 상부 회로패턴(21a)과 하부 회로패턴(22a)은 비아(23a)에 의해 상호 연결되어 있는 인쇄회로기판(20a)을 포함한다. Units of the semiconductor chip package (10a) are each upper circuit pattern (21a) and a lower circuit pattern (22a) on the upper and lower surfaces is formed and the upper circuit pattern (21a) and a lower circuit pattern (22a) is by a via (23a) a printed circuit which are connected to each other includes a substrate (20a). 인쇄회로기판(20a)의 중앙부에는 상면으로부터 소정의 깊이로 캐버티(24a)가 형성되어 있고, 그 캐버티(24a)로부터 하면을 관통하는 하나의 슬롯(25a)이 형성되어 있다. The central portion of the printed circuit board (20a) had a cavity (24a) to a predetermined depth from the upper surface is formed, and a slot (25a) is formed to penetrate from that when the cavity (24a). 상부 회로패턴(21a)과 하부 회로패턴(22a)은 캐버티(24a)의 외측에 위치하고 있다. An upper circuit pattern (21a) and a lower circuit pattern (22a) is located outside the cavity (24a).

반도체 칩(30a)은 캐버티(24a)에 위치하도록 부착되어 있다. A semiconductor chip (30a) is attached so as to be positioned in the cavity (24a). 캐버티(24a)가 반도체 칩(30a)의 두께와 같거나 그보다는 큰 깊이로 형성되어 반도체 칩(30a)은 인쇄회로기판(20a)의 상면으로부터 돌출되지 않는다. A cavity (24a) is equal to the thickness of the semiconductor chip (30a), or rather, is formed in a depth a semiconductor chip (30a) does not protrude from the upper surface of the printed circuit board (20a). 여기서, 반도체 칩(30a)은 전극패드(31a)가 중앙에 배치되어 있는 센터패드형으로서 전극패드(31a)가 형성되어 있는 활성면이 인쇄회로기판(20a)에 부착되어 있으며 전극패드(31a)가 슬롯(25a)에 위치하고 있다. Here, the semiconductor chip (30a) has an electrode pad (31a) is attached to the active surface is a printed circuit board (20a) with a center pad is arranged is formed on an electrode pad (31a) in the center, and the electrode pad (31a) It is located in the slot (25a). 전극패드(31a)는 슬롯(25a)을 통하여 도전성 금속선(40a)으로 하부 회로패턴(22a)과 와이어 본딩되어 있다. An electrode pad (31a) is the lower circuit pattern (22a) and wire bonding the conductive metal wire (40a) through the slot (25a). 하부 회로패턴(22a)에 외부 접속단자로서 솔더 볼(70a)이 부착되어 있다. A lower circuit pattern (22a) are solder balls (70a) are attached as external connection terminals. 하부 회로패턴(22a)은 그와 전기적으로 연결되도록 하여 솔더 볼(70a)의 부착에 적합하도록 접합 영역을 형성하는 것도 가능하다. And the lower circuit pattern (22a) is to be electrically connected to that it is also possible to form the junction region to fit to the attachment of solder balls (70a).

반도체 칩(30a)은 엘라스토머(elastomer;50a)로 부착되며 솔더 볼(70a)은 반도체 칩(30a)이 부착되는 영역의 외곽에 위치한다. A semiconductor chip (30a) is elastomeric; attached to (elastomer 50a) and the solder ball (70a) is located outside of a region where the semiconductor chip (30a) is attached. 반도체 칩(30a)과 도전성 금속선(40a)은 수지 봉지재로 형성된 봉지부(60a)에 의해 외부환경으로부터 보호되고 있으며, 봉지부(60a)는 인쇄회로기판의 하면쪽에서 솔더 볼(70a)보다는 돌출되지 않도록 형성되고 반도체 칩(30a)의 활성면의 반대쪽인 비활성면은 외부로 노출되도록 하여 열방출이 용이하도록 하고 있다. A semiconductor chip (30a), an electrically conductive metal wire (40a) is protected from the environment by the seal portion (60a) formed of a resin sealing material, a seal portion (60a) is protruded than if the side solder balls (70a) of the printed circuit board inactive surface the other side of the form and not to the active surface of the semiconductor die (30a) has been to facilitate the heat dissipation and so as to be exposed to the outside. 봉지부(60a)의 형성은 일반적으로 알려져 있는 포팅(potting)법에 의해 이루어질 수 있다. Forming a seal portion (60a) may be formed by potting (potting) method generally known.

이러한 구조의 단위 반도체 칩 패키지들(10a,10b)로 이루어지는 제 1실시예의 적층 패키지(10)는 상부에 위치한 단위 반도체 칩 패키지(10a)의 솔더 볼(70a)이 하부에 위치한 단위 반도체 칩 패키지(10b)의 인쇄회로기판 상면에 상부 회로패턴(21b)과 접합되어 적층 및 상호 연결이 이루어지고 있다. The unit semiconductor chip package having such a structure (10a, 10b) of the first embodiment stacked package (10) is a solder ball (70a) located within the upper unit semiconductor chip package (10a) located on the lower unit semiconductor chip package comprising the ( 10b) of the junction with the upper circuit pattern (21b) on the upper surface of the printed circuit board have been made are stacked and interconnected.

적층 패키지의 동작은 반도체 소자의 특성에 따라 공통단자 외에 칩 선택(chip select)에 의한 선택적 동작을 위한 개별 볼 선정을 하거나 공통 단자를 사용하는 래치 업(latch up)에 의해 메모리 밀도 향상의 기능을 수행하게 된다. Operation of the stacked package, the function of improving the memory density by a latch-up (latch up) using separate the ball selected, or a common terminal for selective operation by the chip select (chip select) in addition to the common terminal in accordance with the characteristics of the semiconductor element is performed.

본 발명에 따른 적층 패키지의 제 1실시예서 살펴본 바와 같이 본 발명에 따른 적층 패키지는 반도체 칩이 인쇄회로기판에 내재된 형태이고 슬롯을 통하여 와이어본딩이 이루어지고 있으므로 도전성 금속선을 봉지하기 위한 봉지부의 체적은 종래에 비해 크게 줄어들어 전체적인 적층 패키지 두께의 감소에 유리하다. First exemplary clerical script stack package according to the present invention As described semiconductor chip is the type and volume of sealing portions for sealing a conductive metal wire because it is the wire bonding achieved through the slot inherent to the printed circuit board of a stacked package according to the invention is reduced significantly compared to conventional stacked package is advantageous in the reduction of the overall thickness. 그리고, 외부 접속단자로서 사용되는 솔더 볼을 별도로 큰 크기로 구성하지 않더라도 일반적으로 사용되는 솔더 볼의 사용으로도 적층 패키지의 구성이 가능하다. And, even if you do not configure the solder ball is used as the external connection terminals to separate large size it is generally possible to configure the laminated package also to the use of a solder ball used. 특히, 종래의 적층 패키지와 달리 외부 접속단자가 면배열될 수 있기 때문에 다핀화에 유리한 구조이다. In particular, the structure is advantageous in pinhwa since the external connection terminal, unlike the conventional stacked package may be arranged side.

본 발명에 따른 적층 패키지는 전술한 제 1실시예에 제한되지 않고 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양한 변형 실시가 가능하다는 것은 당업자라면 쉽게 알 수 있다. Stacked package in accordance with the present invention, if it is carried out that various modifications are possible within the scope and spirit of the center of the present invention it is not limited to the first embodiment described above one skilled in the art it is easy to see. 다른 실시예를 간단하게 소개하기로 한다. And to easily introduce different embodiments.

도 3은 본 발명에 따른 적층 패키지의 제 2실시예를 나타낸 단면도이고, 도 4는 본 발명에 따른 적층 패키지의 제 3실시예를 나타낸 단면도이다. Figure 3 is a cross-sectional view showing a second embodiment of a stacked package according to the invention, Figure 4 is a cross-sectional view showing a third embodiment of a stacked package according to the invention.

도 3을 참조하면, 제 2실시예의 적층 패키지(100)는 제 1실시예에서와 같은 캐버티는 형성되어 있지 않고 인쇄회로기판(120a,120b)의 상면으로부터 하면을 관통하는 슬롯(125a,125b)이 형성되어 있고, 단위 반도체 칩 패키지(110a,110b)가 인쇄회로기판(120a,120b)의 하면에 부착되어 있는 구조이다. 3, a second embodiment of the laminated package 100 is a slot (125a, 125b) penetrating if from the upper surface of the first embodiment, cache sustaining not formed in the printed circuit board without (120a, 120b) as in this is formed, a semiconductor chip package unit (110a, 110b) structure that is attached to the lower face of the printed circuit board (120a, 120b). 반도체 칩(130a,130b)과 인쇄회로기판(120a,120b)의 전기적인 연결은 제 1실시예에서와 같이 슬롯(125a,125b)을 통하여 이루어진다. Electrical connection of the semiconductor die (130a, 130b) and a printed circuit board (120a, 120b) is made through a slot (125a, 125b) as in the first embodiment. 그리고, 인쇄회로기판(120a,120b)의 하면에 부착된 반도체 칩(130a,130b)은 센터패드형으로서 역시 활성면이 부착되며 인쇄회로기판(120a,120b)으로부터 솔더 볼(170a,170b)의 돌출 높이보다는 작도록 반도체 칩(130a,130b)이 부착되어 있다. Then, the semiconductor chips (130a, 130b) attached to the lower face of the printed circuit board (120a, 120b) is also attached the active surface as a center paddle of solder balls (170a, 170b) from the printed circuit board (120a, 120b) to be smaller than the projection height is the semiconductor die (130a, 130b) is attached. 물론, 도 4에 도시된 제 3실시예의 적층 패키지(200)와 같이 반도체 칩(230a,230b)이 인쇄회로기판(220a,220b)의 상면에 부착된 형태로 하여도 적층 패키지(200)의 각 단위 반도체 칩 패키지(210a,210b) 사이에 접촉은 일어나지 않게 된다. Of course, each of the third embodiment, the laminated package semiconductor chips (230a, 230b) is a printed circuit board (220a, 220b) is also stacked package 200 and in the form attached to the upper surface of such as 200 shown in Figure 4 between the unit semiconductor chip package (210a, 210b) in contact are not occur. 또한, 도 3에서와 같이 반도체 칩(130a,130b)의 외측면을 봉지하지 않아도 되나 도 4에서와 같이 반도체 칩(230a,230b)의 외측면을 봉지하는 것이 바람직하다. Also, it is preferable that the bag of the outer surface of the semiconductor die (230a, 230b) as shown in Figure 4, but without sealing the outer surface of the semiconductor die (130a, 130b), as shown in FIG.

도 5는 본 발명에 따른 적층 패키지의 제 4실시예를 나타낸 단면도이다. Figure 5 is a cross-sectional view showing a fourth embodiment of a stacked package according to the present invention.

도 5를 참조하면, 제 3실시예의 적층 패키지(300)는 전술한 실시예들이 하나의 슬롯이 형성된 인쇄회로기판과 센터패드형 반도체 칩을 구비하고 있는 것과는 달리 2개의 슬롯(325a,326a)이 형성된 인쇄회로기판(320a,320b)과 전극패드(331a,331b)가 활성면의 가장자리에 배치되어 있는 에찌패드(edge pad)형 반도체 칩(330a,330b)을 구비하고 있는 구조이다. 5, a third embodiment of the laminated package 300 is, unlike those in the foregoing embodiments are provided with a print of the slot is formed a circuit board and a center pad type semiconductor chip, the two slots (325a, 326a) is It is a structure that includes a printed circuit board formed (320a, 320b) and the electrode pad (331a, 331b) is Echigo pad (pad edge) is disposed at the edge of the active side semiconductor chips (330a, 330b). 반도체 칩(330a,330b)의 전극패드(331a,331b)는 각각의 슬롯(325a,326a)에 위치하고 있으며, 역시 슬롯(325a,326a)을 통하여 와이어 본딩이 이루어지고 있고, 도전성 금속선(340a,340b)은 각각의 슬롯(325a,326a)에 수지 봉지재가 채워져 형성되는 봉지부(360a,360b)에 의해 보호되는 구조이다. Electrode pads of the semiconductor die (330a, 330b) (331a, 331b) are located in respective slots (325a, 326a), also have been a wire bonding achieved through the slots (325a, 326a), conductive metal wires (340a, 340b ) is a structure that is covered by the seal portion (360a, 360b) formed resin sealing material is filled in each of the slots (325a, 326a).

이상과 같은 본 발명에 의한 적층 패키지의 구조에 따르면 외부 접속단자의 배치가 일면 전체에서 이루어지는 BGA 패키지 기술을 적용하여 적층 패키지를 구현할 수 있어 용량과 실장밀도의 향상과 더불어 보다 많은 핀 수의 실현이 가능할 뿐만 아니라 전체 두께가 크게 감소된 적층 패키지의 구현이 가능한 이점(利點)이 있다. According to the structure of a stacked package according to the present invention as described above is arranged, the improvement of it to implement the stacked package by applying the BGA package technology takes place in the entire surface capacity and packing density and number of pins can be achieved than with the external connection terminals be possible, as well as there are possible advantages (利 點) implementation of the overall thickness of the laminated package greatly reduced.

Claims (3)

  1. 상면으로부터 하면을 관통하는 슬롯이 형성되어 있고 그 슬롯의 외곽의 상면과 하면에 각각 상부 회로패턴과 하부 회로패턴이 형성되어 있으며 상기 상부 회로패턴과 하부 회로패턴이 비아에 의해 상호 연결되어 있는 인쇄회로기판, 상기 슬롯에 전극패드가 위치하도록 상기 인쇄회로기판에 부착되어 있는 반도체 칩, 상기 반도체 칩을 슬롯을 통하여 상기 상부 회로패턴과 하부 회로패턴 중 어느 하나에 전기적으로 연결시키는 도전성 금속선, 상기 인쇄회로기판에 부착되어 있으며 상기 상부 회로패턴과 하부 회로패턴 중 적어도 어느 하나에 전기적으로 연결되어 있는 외부 접속단자, 및 상기 반도체 칩과 상기 도전성 금속선이 내재되도록 수지 봉지재로 상기 슬롯에 들어차 형성된 봉지부를 포함하는 단위 반도체 칩 패키지 복수 개가 상부에 위치 A slot penetrating the when the upper surface is formed, and when each of the upper circuit pattern and the lower circuit pattern formed on the upper surface of the outer frame of the slot, and printing with the upper circuit pattern and the lower circuit pattern are connected to each other by a via circuit a substrate, a conductive metal wire, the printed electrically connecting the semiconductor chip, the semiconductor chip attached to the printed circuit board so that the electrode pad is located in the slot in either the upper circuit pattern and the lower circuit pattern through the slot circuit include attached to a substrate, and the upper circuit pattern and the lower circuit, at least the outside, which is electrically connected to one connection terminal of the patterns, and parts of a bag formed deuleocha the slots with a resin encapsulant such that the intrinsic semiconductor chip and the conductive metal wires units of the semiconductor chip package, a plurality dog ​​located on top of 단위 반도체 칩 패키지의 외부 접속단자가 하부에 위치한 반도체 칩 패키지의 상부 회로패턴에 접합되어 있는 것을 특징으로 하는 적층 패키지. Units stacked package, characterized in that it is joined to the upper circuit pattern of the external connection terminal, a semiconductor chip package is located in the lower portion of the semiconductor chip package.
  2. 제 1항에 있어서, 상기 단위 반도체 칩 패키지는 상기 인쇄회로기판의 중앙에 상면으로부터 소정의 깊이로 캐버티가 형성되어 있고 그 캐버티로부터 하면을 관통하는 하나의 슬롯이 형성되어 있으며, 상기 반도체 칩이 센터패드형 반도체 칩으로서 그 캐버티에 위치하도록 부착되어 있는 것을 특징으로 하는 적층 패키지. The method of claim 1 wherein the unit of the semiconductor die package has a single slot extending through the if from the cavity cavity at a predetermined depth from the top surface to the center of the printed circuit board cavity is formed is formed, the semiconductor chip laminated package that is characterized that it is attached to be positioned in the cavity as a center pad type semiconductor chip.
  3. 제 1항에 있어서, 상기 외부 접속단자는 솔더 볼인 것을 특징으로 하는 적층 패키지. According to claim 1, wherein said external connection terminals are stacked package, characterized in that the solder bolin.
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