KR20010019146A - Synchronization control apparatus of the DECT system - Google Patents
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Abstract
Description
본 발명은 덱트(DECT:Digital European Cordless Telephone) 시스템의 동기화 장치에 관한 것으로서, 특히, 하나의 덱트 시스템 내에 다수개의 인터페이스 카드가 존재하는 경우 그 인터페이스 카드들 간의 동기를 맞추어 주기 위한 덱트 시스템의 동기화 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization device of a digital European cordless telephone (DECT) system, and more particularly, to a synchronization system of a deck system for synchronizing between interface cards when a plurality of interface cards exist in a single system. It is about.
덱트 시스템이란 ETSI(European Telecommunications Standards Institute)에 의해 표준화된 무선 접속방식으로, TDMA(Time Division Multiple Access)/TDD에 따라 무선통화 서비스를 제공하는 시스템을 말하는 것으로서, 도 1에 이러한 덱트 시스템의 일반적인 구성이 나타나 있다.A dec system is a wireless access method standardized by the European Telecommunications Standards Institute (ETSI), and refers to a system that provides a radio call service according to time division multiple access (TDMA) / TDD. Is shown.
도 1을 참조하면, 종래의 일반적인 덱트 시스템은 다수개의 덱트 단말기(21~23, 31~33, 41~43)와, 그 단말기들을 관할하는 다수의 기지국(20, 30, 40)과, 그 기지국들을 관할하는 덱트 시스템(10)을 포함하여 구성되며, 상기 덱트 시스템(10)은 그 덱트 시스템(10)의 전반적인 동작을 제어하는 중앙 처리 장치(11)와, 상기 덱트 시스템이 관할하는 기지국들간 동기를 맞추어주기 위한 다수개의 덱트 인터페이스 카드(12)를 포함한다.Referring to FIG. 1, a conventional general deck system includes a plurality of deck terminals 21 to 23, 31 to 33, and 41 to 43, a plurality of base stations 20, 30, and 40 that control the terminals, and a base station. And a deck system (10) for jurisdiction of the deck system (10), the deck system (10) which controls the overall operation of the deck system (10) and the synchronization between the base station that the deck system has jurisdiction And a plurality of deck interface cards 12 for fitting.
이 때, 상기 덱트 인터페이스 카드(12) 자체에서 동기 신호를 발생시켜 해당 기지국들간의 동기를 맞추어 주도록 되어 있는데, 이 경우 다수의 덱트 인터페이스 카드를 사용하게 되면 각 인터페이스 카드들마다 자체적으로 동기 신호를 발생하므로 해당 기지국들간에 동기를 맞추기가 어려운 단점이 있었다.At this time, the deck interface card 12 itself generates a synchronization signal to synchronize the corresponding base stations. In this case, when a plurality of deck interface cards are used, each interface card generates its own synchronization signal. Therefore, it was difficult to synchronize synchronization between the base stations.
따라서, 본 발명에서는 상기와 같은 문제점을 해결하기 위해, 다수의 덱트 인터페이스 카드를 포함하여 구성된 덱트 시스템에서 그 인터페이스 카드들간에 동기를 맞추기 위한 기준 클럭을 메인 컨트롤 카드에서 공급하도록 함으로써, 용이하게 해당 기지국들 간의 동기를 맞출 수 있도록 하는 덱트 시스템의 동기화 제어 장치를 제공하는 것을 목적으로 한다.Accordingly, in the present invention, in order to solve the above problems, the main control card easily supplies a reference clock for synchronizing between the interface cards in a deck system including a plurality of deck interface cards. An object of the present invention is to provide a synchronization control device of a deck system that enables synchronization between the two.
상기 목적을 달성하기 위해 본 발명에서 제공하는 덱트 시스템의 동기화 제어 장치는 이중화로 구성되며, 그 각각의 동기화 제어 장치는 상기 덱트 인터페이스들의 동기 신호를 생성하기 위한 기준신호를 시스템 클럭과 동기시켜 출력하는 PLL 회로부와, 상기 PLL 회로에서 출력된 기준신호를 카운팅하여 덱트 동기 신호 주기의 1/2에 해당되는 신호를 발생시키는 카운터부와, 상기 카운터의 출력 신호 및 외부 제어 신호를 받아 상기 다수개의 덱트 인터페이스 카드의 동기를 위한 동기 신호를 발생하는 제어부로 구성된 것을 특징으로 한다.In order to achieve the above object, a synchronization control device of a deck system provided in the present invention is configured with redundancy, and each synchronization control device outputs a reference signal for generating a synchronization signal of the deck interfaces in synchronization with a system clock. A PLL circuit unit, a counter unit for generating a signal corresponding to one half of a deck synchronization signal period by counting a reference signal outputted from the PLL circuit, and receiving the output signal and the external control signal of the counter and the plurality of deck interfaces. And a control unit for generating a synchronization signal for synchronization of the card.
도 1은 일반적인 덱트 시스템에 대한 구성도,1 is a block diagram of a general deck system,
도 2는 본 발명의 일 실시예에 따른 덱트 시스템에 대한 구성도,2 is a block diagram of a deck system according to an embodiment of the present invention,
도 3은 본 발명의 일 실시예에 따라 이중화로 구성된 동기화 제어 장치에 대한 구성도,3 is a block diagram of a synchronization control device configured in redundancy according to an embodiment of the present invention;
도 4는 본 발명의 일 실시예에 따른 동기화 제어 장치에 대한 구성도,4 is a block diagram of a synchronization control device according to an embodiment of the present invention;
도 5는 본 발명의 일 실시예에 따른 동기화 제어 장치의 제어부에 대한 회로도,5 is a circuit diagram of a control unit of a synchronization control device according to an embodiment of the present invention;
도 6은 본 발명의 일 실시예에 따는 동기화 관련 신호들의 상세 타이밍도.6 is a detailed timing diagram of synchronization related signals according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
100 : 덱트 시스템 110 : 중앙 처리 장치100: deck system 110: central processing unit
120 : 덱트 인터페이스부 130 : 동기화 제어 장치120: deck interface unit 130: synchronization control device
20, 30, 40 : 기지국 200 : PLL 회로20, 30, 40: base station 200: PLL circuit
300 : 16진 카운터 400 : 제어부300: hexadecimal counter 400: control unit
이하, 첨부한 도면을 참조하여 본 발명의 동기화 제어 장치를 좀 더 상세히 설명하면 다음과 같다.Hereinafter, the synchronization control device of the present invention will be described in more detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예에 따른 덱트 시스템에 대한 구성도이고, 도 3은 본 발명의 일 실시예에 따라 이중화로 구성된 동기화 제어 장치에 대한 구성도이고, 도 4는 본 발명의 일 실시예에 따른 동기화 제어 장치에 대한 구성도이고, 도 5는 본 발명의 일 실시예에 따른 동기화 제어 장치의 제어부에 대한 회로도이고, 도 6은 본 발명의 일 실시예에 따는 동기화 관련 신호들의 상세 타이밍도이다.2 is a block diagram of a deck system according to an embodiment of the present invention, Figure 3 is a block diagram of a synchronization control device configured in redundancy according to an embodiment of the present invention, Figure 4 is an embodiment of the present invention 5 is a block diagram illustrating a synchronization control device according to an embodiment of the present invention. FIG. 5 is a circuit diagram of a control unit of a synchronization control device according to an embodiment of the present invention, and FIG. 6 is a detailed timing of synchronization related signals according to an embodiment of the present invention. It is also.
먼저, 도 2를 참조하면, 본 발명의 일 실시예에 따른 덱트 시스템은 다수개의 덱트 단말기(21~23, 31~33, 41~43)와, 그 단말기들을 관할하는 다수의 기지국(20, 30, 40)과, 그 기지국들을 관할하는 덱트 시스템(100)을 포함하여 구성되며, 상기 덱트 시스템(100)은 그 덱트 시스템(100)의 전반적인 동작을 제어하는 중앙 처리 장치(110)와, 상기 덱트 시스템이 관할하는 기지국들간 동기를 맞추어주기 위한 다수개의 덱트 인터페이스 카드(120)와, 상기 중앙 처리 장치(110)의 제어 신호에 의해 상기 다수개의 덱트 인터페이스 카드(120)들의 동기를 위한 신호를 출력하는 동기화 제어 장치(130)를 포함하여 구성된다.First, referring to FIG. 2, a deck system according to an embodiment of the present invention includes a plurality of deck terminals 21 to 23, 31 to 33, 41 to 43, and a plurality of base stations 20 and 30 that manage the terminals. And 40, and a deck system 100 that governs the base stations, wherein the deck system 100 includes a central processing unit 110 that controls the overall operation of the deck system 100, and the deck. A signal for synchronizing the plurality of dart interface cards 120 for synchronizing the plurality of dart interface cards 120 according to the control signal of the central processing unit 110 and the plurality of dart interface cards 120 for synchronizing the base stations under the jurisdiction of the system. It is configured to include a synchronization control device 130.
도 3은 상기 동기화 제어 장치(130)가 이중화로 구성된 상태를 나타내는 도면으로서, 상기 동기화 제어 장치(130)는 동작 상태(Active)에서 각 덱트 인터페이스 카드들의 동기를 맞추어 주는 주 제어부(131)와, 대기 상태(Standby)에서 주 제어부(131)에서 전송되는 신호(SYNC_1600A)를 받아 자체 동기를 맞추도록 하여 절체시에도 시차 없이 동기를 맞출 수 있도록 구성된 부 제어부(132)로 구성되며, 이 때, 상기 주 제어부(131)는 각 덱트 인터페이스 카드(DECT I/F Card)(120)로 동기 신호(DECT_SYNC)를 공급하고, 상기 부 제어부(132)와 동기를 맞추기 위한 신호(SYNC_1600A)를 부 제어부(132)측으로 전달한다. 한편, 상기 부 제어부(132)는 덱트 동기 신호(DECT_SYNC)신호의 출력을 비활성화(Disable)하도록 되어 있다.3 is a diagram illustrating a state in which the synchronization control device 130 is configured in redundancy, wherein the synchronization control device 130 includes a main controller 131 for synchronizing each of the deck interface cards in an active state; Receives the signal SYNC_1600A transmitted from the main control unit 131 in the standby state (Standby) to the self-synchronization is configured to the sub-controller 132 configured to synchronize without disparity even when switching, wherein, The main controller 131 supplies a synchronization signal DECT_SYNC to each of the DECT I / F Cards 120, and supplies a signal SYNC_1600A for synchronizing with the secondary control unit 132. To the side. The sub controller 132 is configured to disable the output of the decode synchronization signal DECT_SYNC signal.
도 4는 이와 같이 이중화로 구성된 동기화 제어 장치 각각에 대한 구성도로서, 상기 덱트 인터페이스들의 동기 신호를 생성하기 위한 8khz의 기준신호를 시스템 클럭과 동기시켜 출력하는 PLL 회로(200)와, 상기 PLL 회로(200)에서 출력된 기준신호를 카운팅하여 덱트 동기 신호 주기의 1/2에 해당되는 800msec 신호를 발생시키는 16진 카운터(300)와, 상기 16진 카운터(300)에서 출력되는 800msec 신호 및 외부 제어 신호를 받아 다수 개로 구성된 덱트 인터페이스 카드들의 동기를 맞추어주는 동기 신호(DECT_SYNC)를 발생하는 제어부(400)로 구성된다.FIG. 4 is a configuration diagram of each of the synchronization control devices configured as a redundancy. The PLL circuit 200 outputs a reference signal of 8 kHz to generate a synchronization signal of the deck interfaces in synchronization with a system clock, and the PLL circuit. A hexadecimal counter 300 for generating a 800 msec signal corresponding to one half of a deck synchronization signal period by counting the reference signal output from the 200, and an 800 msec signal and external control output from the hexadecimal counter 300. The control unit 400 receives a signal and generates a synchronization signal DECT_SYNC for synchronizing a plurality of deck interface cards.
이 때, 제어부(400)로 입력되는 외부 제어 신호는 중앙 처리 장치(도 2에 도시됨)에서 출력되는 어드레스 정보(ADD)와 제어 신호(CONTROL)를 포함하며, 이중화와 관련된 신호로서, 동작/대기 상태(Active/Standby) 여부 판별을 위한 신호(ACT)와, 이중화된 장치 상호간에 동기를 위해 타측으로부터 전달받는 신호(IN_SYNC _1600)가 있고, 제어부(400)에서 출력되는 신호는 제어 결과에 의해 발생된 동기화 신호(DECT_SYNC)와, 이중화된 장치 상호간의 동기를 위해 타측으로 전달하는 신호(O_SYNC_1600)와, 상기 동기화 신호(DECT_SYNC)의 상승 에지(Rising Edge)에서 인터럽트(interrupt)를 발생시켜 중앙 처리 장치에서 그 동기화 신호(DECT_SYNC)가 발생된 것을 알려주기 위한 신호(IRQ)를 포함한다.At this time, the external control signal input to the controller 400 includes address information ADD and a control signal CONTROL output from the central processing unit (shown in FIG. 2), and is a signal related to redundancy. There is a signal (ACT) for determining whether a standby state (Active / Standby) and a signal (IN_SYNC _1600) received from the other side for synchronization between the redundant devices, the signal output from the control unit 400 is controlled by the control result Central processing by generating an interrupt at the rising edge of the generated synchronization signal DECT_SYNC, the signal O_SYNC_1600 which is transmitted to the other side for synchronization between the redundant devices, and the synchronization signal DECT_SYNC The device includes a signal IRQ for indicating that the synchronization signal DECT_SYNC has been generated.
또한, 상기 IRQ 신호는 동기 신호(DECT_SYNC)를 사용하지 않는 경우에 중앙 처리 장치(CPU)가 상기 인터럽트를 비활성화(Disable)할 수 있도록 구성된다.In addition, the IRQ signal is configured to enable the CPU to disable the interrupt when the synchronization signal DECT_SYNC is not used.
한편, 상기 제어부(400)에서 출력되는 O_SYNC_1600 신호는 이중화와 관련된 동기를 맞추기 위한 것으로서, 대기측(Standby side)장치에서 이 신호를 받아 자체 카운터를 동작하도록 한다.On the other hand, the O_SYNC_1600 signal output from the control unit 400 is to synchronize the synchronization associated with the redundancy, the standby side device receives this signal to operate its own counter.
도 5는 상기 동기화 제어 장치의 제어부에 대한 회로도로서, 도 5를 참조하면, 본 발명에 의한 제어부는 하나의 D-플립플롭으로 구성되며, 상기 16진 카운터(도 4의 300에 도시됨)의 출력신호를 클럭신호로 받아 덱트용 동기 신호(Sf_out)를 발생시키는 동기신호 발생부(401)와, 하나의 D-플립플롭으로 구성되며, 상기 동기신호 발생부(401)의 출력신호를 클럭신호로 받아 메시지 전송 상태를 표시하는 인터럽트 신호(INT)를 발생시키는 인터럽트 신호 발생부(402)와, 외부 제어 신호에 의해 상기 동기신호 발생부(401)를 구성하는 D-플립플롭을 클리어시켜 덱트용 동기 신호의 상태를 반전시키도록 하는 동기 신호 제어부(403)와, 외부 제어 신호에 의해 상기 인터럽트 신호 발생(402)부를 구성하는 D-플립플롭을 클리어시켜 인터럽트 신호의 상태를 반전시키도록 하는 인터럽트 신호 제어부(404)와, 외부 제어 신호 및 상기 16진 카운터의 상태 신호를 받아 그 카운터를 초기화하는 초기화 제어부(405)로 구성된다.FIG. 5 is a circuit diagram of a controller of the synchronization control device. Referring to FIG. 5, the controller according to the present invention includes one D-flip-flop and the hexadecimal counter (shown in 300 of FIG. 4). A synchronization signal generator 401 which receives the output signal as a clock signal and generates a synchronization signal Sf_out for the deck, and one D-flip-flop, and outputs the output signal of the synchronization signal generator 401 as a clock signal. The interrupt signal generator 402 for generating the interrupt signal INT indicating the message transmission status, and the D-flip flop constituting the sync signal generator 401 by an external control signal for clearing the deck. A synchronization signal control unit 403 for inverting the state of the synchronization signal and a D-flip flop constituting the interrupt signal generation unit 402 by an external control signal to clear the interrupt signal state. Receiving the interrupt signal control section 404 and, the external control signals and status signals of the binary counter 16 is composed of the initialization controller 405 initializing the counter.
상기 동기 신호 제어부(403)는 외부에서 입력되는 제어 신호(Cnt0_Ico, /ACT, /Load)를 받아 상기 동기 신호 발생부(401)의 D-플립플롭을 클리어(CLR)시킴으로써, 16진 카운터로부터 입력되는 800msec 신호를 반전시키도록 한다.The sync signal controller 403 receives a control signal Cnt0_Ico, / ACT, / Load input from the outside to clear (CLR) the D-flip flop of the sync signal generator 401 to input from the hexadecimal counter. To reverse the 800msec signal.
상기 인터럽트 신호 제어부(404)는 외부에서 입력되는 어드레스 신호(A3~A0) 및 제어 신호(FC3~FC0, /INT_ALK, /AS, /POR, /RST, TC)신호를 받아 상기 인터럽트 신호 발생부(32)의 D-플립플롭을 클리어(CLR)시킴으로써, 상기 동기 신호 발생부(401)로부터 입력되는 신호를 반전시키도록 한다.The interrupt signal controller 404 receives the address signals A3 to A0 and control signals FC3 to FC0, / INT_ALK, / AS, / POR, / RST, and TC that are input from the outside, and receives the interrupt signal generator ( By clearing (CLR) the D-flip flop at 32, the signal input from the synchronization signal generator 401 is inverted.
상기 초기화 제어부(405)는 상기 16진 카운터에서 출력되는 카운터 복구 신호(Cnt0_rco) 및 외부 제어 신호(/POR, /ACT, Load)를 받아 16진 카운터를 초기화시키는 신호(Cnt0_Ldn)를 발생시켜 그 16진 카운터로 입력한다.The initialization control unit 405 generates a signal Cnt0_Ldn for initializing the hexadecimal counter by receiving the counter recovery signal Cnt0_rco and the external control signals / POR, / ACT, and Load output from the hexadecimal counter. Enter the binary counter.
도 6은 본 발명의 일 실시예에 따는 동기화 관련 신호들의 상세 타이밍도로서, (a)는 동작 상태(Active)의 동기화 제어 장치에서 출력되는 동기신호(Active 1600msec)이고, (b)는 그 동기 신호와 동기된 시스템 동기 신호(SYNC)이고, (c)는 기지국간 메시지 교환 상태를 나타내는 인터럽트 신호(Interrupt)이고, (d)는 기지국간 메시지 교환이 종료된 경우 인터럽트 신호(Interrupt)를 비활성화(Disable)하도록 덱트 시스템의 중앙 처리 장치에서 출력되는 신호(IACK cycle)이고, (e)는 상기 (a)신호에 의해 자체 동기를 맞춘 대기 상태의 동기화 제어 장치에서 출력되는 동기 신호(Standby 1600msec)를 나타낸다.6 is a detailed timing diagram of synchronization-related signals according to an embodiment of the present invention, where (a) is a synchronization signal (Active 1600 msec) output from a synchronization control device in an active state (Active), and (b) is a synchronization Is a system synchronization signal (SYNC) synchronized with the signal, (c) is an interrupt signal indicating a message exchange state between base stations, and (d) disables an interrupt signal (Interrupt) when message exchange between base stations is terminated ( Is a signal (IACK cycle) output from the central processing unit of the deck system, and (e) is a signal (Standby 1600msec) output from the synchronization control device of the standby state that is synchronized with the signal (a) Indicates.
도 6을 참조하면, 덱트 시스템을 구성하는 다수의 덱트 인터페이스 카드들의 동기를 위한 동기 신호는 시스템의 기준 신호인 8khz에 의해 1600msec를 주기로 동작하도록 구성되었는데, 이는 실험에 의해 각 기지국간의 메시지 전송 상태를 가장 양호하게 유지시켜주는 동기 신호의 주기 값이 1600msec라고 판단되었기 때문이다.Referring to FIG. 6, a synchronization signal for synchronizing a plurality of deck interface cards constituting a deck system is configured to operate at a rate of 1600 msec by 8 kHz, which is a reference signal of the system. This is because it was determined that the period value of the synchronization signal which is best maintained is 1600 msec.
이 때, 상기 인터럽트 신호는 동기 신호(DECT_SYNC)에 의해 기지국간 메시지 전송이 수행되고 있는 경우 상기 동기 신호의 상승 에지(Rising Edge)에서 발생되며, 그 전송이 완료되어 동기 신호(DECT_SYNC)를 사용하지 않는 경우 덱트 시스템의 중앙 처리 장치의 제어에 의해 비활성화(Disable)되므로, 그 타이밍이 경우에 따라 다르다.At this time, the interrupt signal is generated at the rising edge of the synchronization signal when the message transmission between the base stations is performed by the synchronization signal DECT_SYNC, and the transmission is completed so that the synchronization signal DECT_SYNC is not used. If not, the timing is different because it is disabled by the control of the central processing unit of the deck system.
상기와 같은 본 발명의 동기화 제어 장치는 덱트 시스템 내에 다수 개로 구성된 덱트 인터페이스 카드에서 기지국간의 동기화를 위해 각각 발생되던 동기 신호들을 동기화 하기 위해 하나의 메인 컨트롤 카드에서 기준 클럭을 공급하도록 함으로써, 해당 기지국들 간의 동기를 맞출 수 있도록 한다는 장점이 있다.As described above, the synchronization control apparatus of the present invention supplies a reference clock from one main control card to synchronize synchronization signals generated for synchronization between base stations in a plurality of deck interface cards in a deck system. It has the advantage of being able to match the motivation.
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Also Published As
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