KR20010012335A

KR20010012335A - 선형 송신기에서의 주파수 선택성 전치보상

Info

Publication number: KR20010012335A
Application number: KR1019997010287A
Authority: KR
Inventors: 리옌데커로버트알.
Original assignee: 덴 에이치 케이스; 글리네이어 일렉트로닉스 인코포레이티드
Priority date: 1997-05-07
Filing date: 1998-05-05
Publication date: 2001-02-15
Also published as: CA2289133A1; WO1998051005A1; US5867065A; CA2289133C; EP0981854A1; AU7243998A

Abstract

전치 보상을 이용하는 증폭된 출력 신호를 선형적으로 송신하는 시스템이 개시되었다. 시스템은 RF 송신기의 전력증폭기(1002)에 의해 야기되는 왜곡의 역을 더욱 쉽고 정확하게 결정하기 위해 직선적인 역 모델링 기술를 사용한다. 본 발명의 지접 역 모델링 기술는 잠전적 노이즈의 출력 신호 대신에 변조된 입력신호를 사용하여 LUT(1020)를 색인 한다. 전치 보상기 시스템(1010)은 전치 보상기(1022)를 구성하는 디지털 필터의 탭 가중치로서 사용되는 복소 계수를 LUT(1020)에 저장한다. 최종적으로, 트레이너(1008)는 전력증폭기(1002)의 수정된 버전을 사용한다. 수정된 전력증폭기(1002) 출력 신호는 전력증폭기(1002) 출력 신호로부터 제거된 대역내 왜곡을 갖는다.

Description

선형 송신기에서의 주파수 선택성 전치보상{FREQUENCY SELECTIVE PREDISTORTION IN A LINEAR TRANSMITTER}

전형적인 라디오 주파수(RF) 동보통신 송신기의 전력 증폭 스테이지는 첨두용량 근처에서 동작할 때 비선형성 패션임이 공지되어 있다. 이 문제에 대한 하나의 간단한 해결책은 전력 증폭기를 백오프(back off) 하고, 오로지 그것의 선형영역내 포화 이하에서 증폭기를 동작하는 것이다. 그러나 전력 증폭기를 백오프 하는 것은 전력 증폭기의 전력 변환 효율을 떨어뜨리는 경향이 있다. 게다가, 주어진 소정의 송신기 출력 전력에 대해, 사용된 전력 증폭기는 첨두용량에서 동작할 수 있는 전력 증폭기 보다 커야(그리고 더 비싸야)만 한다.

더욱이, 비록 백오프가 전력 증폭기의 전력 출력을 보다 선형적이게 허용하더라도, 전력증폭기의 위상 왜곡을 완화하지 않을 것이다. 진폭변조(AM과 같은)에만 의존하는 변조 기술에 대해, 위상 왜곡은 상대적으로 거의 관련이 없다. 그러나, 다른 형태의 변조 기술는 진폭과 위상 변조에 의존하고, 위상 왜곡은 중요한 관계에 있다.

그래서, 전치 보상된 변조 신호는 차후 전력증폭기에 의해 증폭되고, 전치 보상은 전력증폭기에 의해 야기된 상당범위의 왜곡을 소거한다.

비록, 이러한 종래 전치보상 기술는 전력 증폭기의 왜곡을 감소하기 위한 이전의 기술에 개선점을 기술한다 할지라도, 도시된 본 발명의 발명자는 순간 전력 또는 크기만을 사용하여 전력증폭기 전송 특성을 설계하는 것은 전력증폭기에 의해 야기되는 왜곡을 완전히 정확하게 예견할 수 없다는 것을 관찰 하였다. 결과적으로 그러한 모델에 기초한 전치보상 기술는 전력증폭기에 의해 야기되는 왜곡을 완전히 교정할 수 없다.

도 3은 LUT(203, 도 2)에 저장된 복소값를 계산하는 종래 프로세스를 설명하는 흐름도이다. 단계(301)에서, 트레이너(107, 도1)는 전력증폭기(103, 도1)입력 신호의 순시 크기 및 위상과 증폭된(그리고 왜곡된) 출력 신호의 순시 크기 및 위상을 결정한다. 전형적으로 트레이너(107)는 트레이너내 LUT(도시 안됨)에 이러한 값을 저장하고, 그래서 전력증폭기(103)의 전송 특성을 즉시 모델링할 수가 있다. 단계(302)에서, 이러한 특성은 제 1 룩업 테이블(LUT)에 저장된다. 제 1 트레어너 LUT는 실증폭기출력전력 또는 크기를 사용하여 색인된다. 그리고 다음 단계(303)에서, 트레이너(107)는 전력증폭기의 전송 특성의 수학적 "역(inverse)"을 계산한다. 이 단계는 통상 계산이 철저하여, 트레이너(107)의 하드웨어와 스프트웨어의 복잡성을 바람직하지 않게 증가하고, 처리하는 시간과 전력을 소모한다. 게다가, 트레이너 LUT가 실증폭기출력전력 또는 크기에 의해 색인 되기 때문에, 또 증폭기 출력 신호가 잠재적 노이즈 이므로 번지지정 오류(addressing error)가 생긴다. 그리고 단계(305)에서, 트레이너는 전치보상기(101)의 제 2 LUT(203)에 계산된 역을 저장한다.

종래 전치보상 기술의 상기와 같은 단점을 고려할 때, 순시 포락선 전력 또는 크기를 토대로 한 종래 전치보상 시스템보다 더욱 정확하게 전력증폭기 왜곡을 보상할 전치보상 시스템이 요구된다. 또한 전력증폭기 전송 특성의 역을 제공하기 위하여 덜 복잡하고 더 정확한 기술가 요구된다.

본 발명은 선형 송신기에 관한 것이고, 더 특별히는 전치보상을 이용하는 선형 송신기에 관한 것이다.

본 발명에 대해서 상기한 면과 많은 부수적인 이익은, 첨부된 도면과 함께 다음과 같은 상세 설명을 참조로 더욱 잘 이해되고, 인식될 것이다.

도 1은 종래 전치보상 시스템의 블록도.

도 2는 도 1에 도시된 종래 전치 보상기의 블록도.

도 3은 도 2에 도시된 전치보상기의 복소값을 계산하기 위한 종래 프로세스의 흐름도.

도 4는 본 발명의 한 실시예에 따른 전치 보상 시스템을 사용하는 송신기의 블록도.

도 5는 본 발명의 한 실시예에 따른 전치 보상 시스템의 블록도.

도 5a 및 도 5b는 본 발명의 한 실시예에 따른 직접 인버스 모델링을 설명하는 블록도.

도 6은 도 5에 도시된 전치 보상 시스템의 더욱 상세한 블록도.

도 7은 본 발명의 한 실시예에 따른 전치보상 필터의 블록도.

도 8은 본 발명의 제 2 실시예에 따른 전치보상 필터의 블록도.

도 9는 본 발명의 한 실시예에 따른 포락선 필터의 블록도.

도 9a는 본 발명의 제 2 실시예에 따른 포락선 필터의 블록도.

도 10은 본 발명의 제 3 실시예에 따른 포락선 필터의 블록도.

도 10a는 본 발명의 제 4 실시예에 따른 포락선 필터의 블록도.

도 11은 본 발명의 제 한 실시예에 따른 룩업 테이블 주소 생성기의 기능 블록도.

도 12, 12a 및 12b는 본 발명의 다른 실시예에 따른 트레이너의 기능 블록도.

도 13은 본 발명의 한 실시예에 따른, 도 12에 기술된 트레이너내 연산기(solver)의 기능 블록도.

도 13a 및 13b는 본 발명의 두 실시예에 따른 연산기(solver)의 동작을 설명하는 흐름도.

도 14는 본 발명의 한 실시예에 따라 전치 보상기 및 트레이너를 구성하기 위한 디지털 신호 처리 회로의 블록도.

도 15는 본 발명의 선택적인 실시예의 블록도.

발명의 개요

본 발명에 따라, 전치 보상을 사용하여 증폭된 출력 신호를 선형적으로 전송하는 시스템이 제공된다. 디지털 입력 데이타를 사용하기에 적합한 한 실시예에서, 시스템은 RF 송신기의 전력증폭기에 의해 야기된 왜곡의 역을 더욱 쉽고 정확하게 결정하기 위해 스트레이트 인버스 모델링 기술(straight inverse modeling scheme)를 사용한다. 본 실시예에서, 전력증폭기의 "역"은 역전된 입출력 포트를 갖는 신호처리 블록으로서 전력증폭기를 고려하여 즉시 모델링 된다. 더욱 특별히는 전력증폭기의 출력 신호는 "역" 전력증폭기 모델의 입력 신호로 간주되고, 전력증폭기의 변조된 입력 신호는 "역" 전력증폭기 모델의 출력 신호로 간주 된다. 그 결과, 리소스(resources)에 구속 없고 처리 시간 및 전력 소모를 줄이는 종래 기술에 의해 요구된 계산적으로 철저한 반전은 회피된다. 더욱이, 종래 인버스 모델링 기술와 달리 본 발명의 직접 인버스 모델링 기술는, 잠정적으로 더 많은 노이즈의 출력 신호 대신에 변조된 입력 신호를 사용하여 LUT를 색인하고, 전치보상의 정확도 증가를 돕는다. 게다가, 한 실시예에서 전치 보상기 시스템은 LUT에 복소 계수를 저장하고, 전치 보상기를 구성하는 디지털 필터의 탭 가중치로서 사용된다.

본 발명의 다른 면에 따르면, 트레이너는 전력증폭기 출력 신호의 수정된 버전을 사용한다. 수정된 전력증폭기 출력 신호는 전력증폭기 출력 신호에서 제거된 대역내 왜곡을 갖는다.

4는 본 발명의 한 실시예에 따라 전치 보상 시스템을 사용하는 선형 송신기(400)의 기능 블록도이다. 송신기의 본 실시예는 본 발명의 양수인에게 일반승계되고 본 명세서에 참조된, 미국 특허 출원 번호 08/601,118 의 "Linear Transmitter Using Predistortion"에 도시된 송신기에 본질적으로 유사하다. 바람직한 실시예에서 선형 송신기(400)는, 비록 어느 라디오 주파수(RF)에서 사용될 수 있다 할지라도, 페이징 시스템에서 페이징 송신기용으로 적응된다.

순방향 신호 처리 경로에서, 송신기(400)는 변조기(403), 전치 보상기(407), 디지털 직교변조기(411), 디지털-아날로그 변환기(412), 아날로그 상향변환기(413), 전력증폭기(103) 및 송신 안테나(105)를 포함한다. 송신기(400)의 피드백 루프는 방향성 결합기(419, 전력증폭기(103)와 안테나(105) 사이), 아날로그 하향 변환기(423), 아날로그-디지털 변환기(424), 디지털 직각 복조기(425) 및 트레이너(431)를 포함한다. 트레이너(431)는 디지털 변조기(403)의 출력 신호를 수신하여 전치 보상기(407)와 대화하기 위해 결합된다. 다른 실시예에서, 추가적인 전력증폭기는 송신기(400)의 이득을 증가시키기 위해 전력증폭기(103)에 병렬로 연결될 수 있다.

송신기(400)에 의해 방송되는 디지털 데이타는 화살표(432)로 표시한 바와 같이 변조기(403)에 제공된다. 디지털 데이타는 어떤 소오스에의해 제공된다. 바람직한 실시예에서, 변조기(403)에 의해 수신된 디지털 데이타는 페이징 시스템의 송신기 컨트롤러(도시 안됨)로부터 제공된다. 송신기 컨트롤러는 페이징 터미날로부터 링크 채널 위로 데이타를 수신하여 송신용으로 데이타를 공식화 한다. 송신기 컨트롤러 및 전체 페이징 시스템의 상세한 구조는 본 발명의 양수인 에게 일반승계되고 본 명세서에 참조된, Fawcett 등의 미국특허 No.5,481,258과 Witsaman 등의 미국특허 No.5,365,569 과 Witsaman 등의 미국특허 No.5,416,808에서 찾아볼 수 있다.

바람직한 실시예에서, 데이타는 일련의 디지털 기호이고, 각 기호는 소정의 비트수를 나타내고 있다. 기호당 비트수는 송신기(400)에 의해 송신되는 특정한 변조 기술에 의존한다. 전형적인 종래 페이징 데이타 시스템에서 변조 포맷은 예를들면, 톤(tone) 주파수 편이 키잉(FSK) 변조, 연속위상 FSK(CPFSK), 43K75B8E 형 변조(Motorola 에 의해 개발된 진폭변조 형태) 및 직각 진폭 변조(QAM)를 포함한다. QAM 포맷은 예를들면, 3 비트 기호를 갖는 8 레벨 QAM 기술를 포함한다. 유사하게, 18 레벨 QAM기술는 기호당 4 비트를 갖는다. 3 비트 기호에 대해서는 8 기호가 가능하고, 마찬가지로 4 비트 기호에 대해서는 16 기호가 가능하다.

변조기(403)는 각 특정기호를 소정의 동(위)상(in-phase) 및 직각 출력 신호에 상관 시킨다. 그래서 각 단일 기호에 대해서, 베이스 밴드 신호를 위한 동(위)상 및 직각 성분 신호의 다른 조합은 변조기에 의한 출력이다. 바람직한 실시예에서, 변조기(403)는 그 기호에 대해서 동(위)상 및 직교변조를 실로우하도록 프로그램된 Texas Instruments 회사의 TMS320C44 디지털 신호 처리기(DSP) 마이크로프로세서를 포함한다.

추가적으로, 각 기호가 처리 될때 변조기(403)는 한 기호로 에서 다른 기호로 "순간적으로" 전이 하지 않는다. 동(위)상 및 직각 출력 신호에서 그러한 순간적인 변화는 높은 주파수의 고조파를 야기한다. 대신, 디지털 필터링에 의해서 기호(즉 동(위)상과 직각 출력 신호)사이 완만한 변이가 달성된다. FSK 시스템에 응용할 수 있는 이 기술의 한 실시예가, 본 발명의 동일 양수인에게 양도되고 본 명세서에 참조된 Marchetto등의 미국 특허 No.5,418,818에 보다 상세하게 개시되어 있다.

다음으로, 변조기(403)에 의한 동(위)상 및 직각 성분 신호 출력은 전치보상기(407)로 입력된다. 전치보상기(407)는 전력증폭기(103)에 생기는 왜곡을 보상하기 위해, 변조기(403)로부터 동(위)상 및 직각 성분 신호 출력을 수정하도록 동작한다. 본 발명에 따라, 전치보상기는 샘플의 순시 전력 또는 크기 포락선 뿐만아니라 이전 샘플의 순시 전력 또는 크기 포락선에도 의존하는 전치보상 기술를 사용한다. 이전 샘플의 순시 전력 또는 크기 포락선을 고려함으로써, 현재 샘플의 전력 또는 크기 포락선의 원인이 되는 비상 경로 효과는 또한 현재 샘플의 전치 보상내에서 보상 되어 지고, 전력증폭기(103)로부터 출력신호의 선형성을 개선한다. 이 전치보상 기술는 아래 도 5-13a에 기술되어 있다.

전치보상기(407)의 출력신호는 디지털 직교변조기(411)에 제공된다. 디지털 직교변조기(411)는 동(위)상 및 직각 성분 신호를 실디지털 신호로 변환한다. 디지털 직교변조기(411)로부터 실디지털 신호는, 실디지털 신호를 아날로그 신호로 변환하고 중간 주파수 출력신호를 생성하는 D-A 변환기에 수신된다. 예를들면, 중간 주파수는 대표적인 실시예에서 대략 5.6 ㎒이다. 단일 D-A변환기가 사용되기 때문에, 왜곡은 상대적인 지연에 의해 일어나고, 동(위)상용으로 분리된 D-A 변환기를 사용하는 종래 시스템에 진폭차가 삽입되고, 직각 신호는 송신기(400)내에서 실질적으로 제거된다.

D-A 변환기로부터 중간 주파수 출력 신호는, 중간 주파수 신호를 페이징 시스템의 주파수 대역내 주파수를 갖는 방송 주파수 신호로 변환하는, 아날로그 상향변환기(413)에 제공된다. 예를들면, 방송 주파수는 대표적인 실시예에서 대략 940 ㎒ 이다. 아날로그 상향변환기(413)는 예를들면 국부 발진기 신호를 수신하는 믹서(mixer)와 같은, 적당한 종래의 상향변환기일 수 있다.

전력증폭기(103)는 아날로그 상향변환기(413)로부터 방송주파수 신호를 수신하여, 신호를 증폭하고, 증폭된 신호를 송신하기 위해서 송신용 안테나(105)에 제공한다. 본 실시예에서, 전력증폭기(103)는 본 발명의 동일 양수인 에게 양도되고 본 명세서에 참조된, 공동출원으로서 심사중인 명칭 "High-Power Amplifier Using Parallel Transistors"의 미국 특허 No.08/601,370에 개시된 전력 증폭기와 본질적으로 유사하다. 물론 어떤 적당한 전력증폭기가 다른 실시예에서 사용될 수 있다.

신호의 정확한 전치보상에 조력하기 위해, 피드백 루프는 전력증폭기(103)로부터 증폭된 신호를 모니터 한다. 결합기(419)는 안테나(105)에 상대적으로 가까이에 위치한 종래 방향성 결합기이고, 전력증폭기(103)에서 아날로그 하향 변환기(423)에로의 출력 신호의 상대적으로 작은 부분에 직접 동작한다.

아날로그 하향 변환기(423)는 아날로그 상향변환기(413)와 반대 방법으로 동작한다. 특히, 아날로그 하향 변환기(423)는 전력증폭기에 의해 출력된 수신 신호의 주파수를 중간 주파수로 떨어 뜨린다. 바람직한 실시예에서, 이 중간 주파수는 순방향 신호처리 경로에서 사용된 중간 주파수와 실질적으로 같다,. 아날로그 하향 변환기(423)내에는, 앞서 기술한 No.08/601,118 의 특허 출원에 기술된 바와 같이 일련의 필터링, 증폭 및 중간 주파수 신호를 발생하기 위해 국소 발진기 처리와 믹싱(mixing)하는 것이 있다.

다음, 중간 주파수 신호는 아날로그 중간 주파수 신호에서 디지털 신호로 변환된다. 이것은, 중간 주파수 신호를 샘플로하여 샘플된 중간 주파수 신호를 대표한 디지털 신호를 출력하는, 예를들면 아날로그 디바이스 AD9026 과 같은 종래 A-D 변환기(424)를 사용함으로써 달성된다. 디지털 직각 복조기(425)는 디지털 신호의 디지털 직교변조를 실로우하여 동(위)상 성분 신호와 직각 성분 신호를 출력한다.

트레이너(431)는 디지털 직각 복조기(425)의 출력 신호를 수신한다. 트레이너(431)는 또한 도 6에 도시된 바와 같이 변조기(403) 및 전치보상기(407)로부터 출력 신호를 주기적으로 수신한다. 그래서, 이상적으로 트레이너(431)는 송신 의도된 정확히 변조된 신호(변조기(403)의 출력 신호)와 실질적으로 송신된 신호(디지털 직각 복조기(425)의 출력 신호)의 등가물을 수신한다. 이 기술는 전치 보상기(407)가 왜곡된 출력 샘플과 그것의 대응 입력 샘플에 연합 가능하게 하여, 전치 보상기(407)는 전력증폭기(107)에 의해 야기된 왜곡을 더욱 정확하게 보상할 수 있다. 전형적으로, 트레이너는 전치 보상기의 응답을 동(위)상 및 직각 신호 입력에 갱신 하기 위해 전치 보상기에 하나 이상의 "트레이너" 신호를 제공하고, 온도, 햇수등에 인한 전력증폭기의 응답 변화를 전치 보상기에 제공한다.

게다가, 트레이너는 특별 시퀀스(즉, 노말 데이타 또는 음성 신호가 아님)에 반대되고, 어떤 종래 시스템에 의해 요구되는 전치 보상 기술를 구성하기 위해 송신되는 실제 데이타 또는 음성 신호를 모니터 한다. 그래서 노말 데이타 또는 음성 송신은 특별 데이타 시퀀스를 송신 하기 위해, 종래 시스템에서 전치 보상기를 갱신 하기 위해 중단할 필요가 없다.

더욱 정밀하게는, 송신기(400)는 디지털 보간기(405,409) 및 디지탈 데시메이터(429,decimator)를 포함할 수 있다. 디지탈 보간기(405)는 변조기(403)와 전치 보상기(407)사이에 접속 되어 있고, 디지탈 보간기(409)는 전치 보상기(407)와 디지탈 직교변조기(411)사이에 접속 되어 있고, 디지탈 데시메이터(429)는 디지탈 직각 복조기(425)와 트레이너(431)사이에 접속 되어 있다. 이러한 회로 설계는 순방향 신호 처리 경로에서 추가적인 상향변환(upconversion)과 피드백 경로에서 대응 하향 변환(downconversion)한다.

게다가, 송신기(400)는 아날로그 상향변환기(413) 및 아날로그 하향 변환기(423)에 결속된 신시사이저(435)와 디지탈 직교변조기(411)에 결속된 위상 동기 루프(PLL)를 포함하고 있다. 발진기(433)는 신시사이저(435)와 PLL(437) 양자에 결속 되어 있다. 이러한 타이밍 회로 설계는 변조, 상향변환, 하향 변환을 확실히 하고, 복조는 정확하게 동기 된다.

본 실시예에서, 변조기(403)의 출력 신호는 초당 80,000샘플(80ksps)에서 샘플된 동(위)상과 직각 성분 신호 이다. 변조기의 동(위)상 및 직각 성분 신호는 디지털 보간기(405)에 의해 수신된다. 디지털 보간기(405)는 디지털 보간에 의해서 수신된 신호의 효과적인 샘플링률을 증가하기 위해 동작한다. 바람직한 실시예에서, 디지털 보간기(405)는 대략 800ksps률 에서 동(위)상 및 직각 성분 신호를 출력하고, TMS320C44 DSP 마이크로프로세서를 갖는 DSP 모듈로 구성되고, 아래 도 14에 기술된 것과 같은 메모리에 결합된다.

보간기(405)에 의한 신호 출력은 전치 보상기(407)에 수신된다. 앞서 기술한 전치 보상기(407)는 전력증폭기(103)의 왜곡을 보상하기 위해 수신된 동(위)상 및 직각 성분 신호를 전치 보상 한다. 전치 보상기(407)로부터 전치 보상된 800kps 성분 신호는 디지털 보간기에 수신된다. 디지털 보간기(409)는 효과적인 샘플링률을 증가 시키기 위해 보간기(405)에 유사하게 현대식으로 동작한다. 특히, 동(위)상 및 직교 성분 신호는 두개의 한 팩터로 제 1 단계에서 최초 업컨버터로 변환 한다. 그래서 최초 변환 이후 성분 신호의 효과적인 샘플링률은 대략 1.6 Msps 이다. 그리고 신호는 두개의 다른 팩터에 의해 업컨버터로 변환 하고, 그 결과 대략 3.2 Msps의 효과적인 샘플링률이 된다. 다음으로, 이 두개의 3.2 Msps 신호는 대략 22.4Msps로 7 팩터에 의해 그것들을 업컨버터로 변환 하는추가의 보간기를 통과 한다. 그래서, 디지털 보간기(409)의 출력 신호는 22.4Msps 에서 샘플링 된 동(위)상 및 직각 성분 신호 이다. 보간기 스테이지는 기저밴드 신호의 디지털 필터링을 포함한다. 디지털 보간기(409)의 구성은 앞서 기술한 No.08/601,118의 특허 출원에서 보다 상세하게 기술 되었다.

디지털 직교변조기(411)는 디지털 보간기(409)의 출력 신호를 수신하고, 앞서 기술한 것과 같이 디지털 직교변조 기술를 사용하여 그것들을 변조한다. 본 실시예에서, 디지털 직교변조기(411)는 PLL94370에 제공된 22.4 ㎒신호 에서 비롯된 5.6 ㎒ 반송 신호와 함께 종래의 2중 평형 변조와 등가인 디지털을 사용한다. 실디지털 변조된 출력 신호는 D-A 변환기(412)에 아날로그 신호로 변환된다. 그 결과 D-A 변환기(412)는 아날로그 상향변환기(413)에 5.6 ㎒ 아날로그 중간 주파수 신호를 출력 한다.

아날로그 상향변환기(413)는 신시사이저(435)에 제공된 두개의 국부 발진기 신호를 수신한다. 바람직한 실시예에서 방송 주파수는 940 ㎒ 이고, 신시사이저(435)에 제공된 두개의 주파수는 36.9 ㎒ 국부 발진기 신호와 897.5 ㎒ 국부 발진기 신호이다. 아날로그 상향변환기(413)는 종래의 두개 스테이지 믹싱 기술에서 5.6 ㎒ 중간 주파수로 믹싱하기 위해 국부 발진기 신호를 수신한다. 제 1 스테이지 상향변환에서, 중간 주파수 신호는 36.9 ㎒ 국부 발진기 신호와 믹스 되고, 최종 42.5 ㎒ 신호의 상측대역은 증폭되고, 897.5 ㎒ 국부 발진기 신호와 믹스 되기 전에 대역 통과 필터링 된다. 940 ㎒에서 최종 상측대역은 대역 통과 필터링 되어 전력증폭기(103)에 제공된다. 송신기의 송신 주파수를 변경하는 것은 선형 RF 송신기의 당업자에게는 잘 인식될 것이고, 신시사이저에 의해 발진된 국부 발진기 주파수는 변경될 수 있다. 그래서 940 ㎒ 신호는 전력증폭기(103)에 의해 증폭되고, 앞서 기술한 송신기(400)용 안테나(105)를 통해 방송된다.

바람직한 실시예에서, 신시사이저(535)는 Phillips SA7025 신시사이저 칩 이다. 상술한 바와 같이 신시사이저(435)는 송신 주파수 신호를 사전에 결정하기 위해 다양한 국부 발진기 신호를 제어한다. 바람직한 실시예에서, 신시사이저(435)는 안정 기준이 10 ㎒인 기준 발진기(433)를 사용한다. 바람직한 실시예에서, 이 10 ㎒ 안정기준은 페이징 기지국의 송신기 컨트롤러로부터 얻는다.

결합기(419)로부터 수신한 신호 940 ㎒는 아날로그 하향 변환기(423)에 제공되어, 디지털 직각 복조기(425)에 수신 된다. 디지털 직각 복조기(425)는 22.4 ㎒ 에서 동(위)상 및 직각 성분 신호를 발전 하도록 동작한다. 바람직한 실시예에서, 디지털 직각 복조기는 디지털 직각 복조를 실로우 하도록 구성된 Xilink 4003 필드프로그래머블 게이트어레이(FPGA)를 사용하여 구성된다.

디지털 데시메이터(429)는 디지털 직각 복조기(425)의 출력 신호를 수신하고, 800 ksps 복소 기저대역 신호를 발생하기 우해 28 팩터로 추림(decimation)을 수로우한다. 바람직한 실시예에서, 28로 추림을 하여 기저대역 신호를 필터 하기 위하여 프로그램된 두개의 Harris HSP43220 추림용 필터 칩으로 하향 변환이 수로우된다.

800 ksps 복소 기저대역 신호는 트레이너(431)에 수신된다. 상술한 바와 같이, 트레이너는 전치 보상기(407)를 제어하고 전력증폭기(103)에 의해 야기된 왜곡을 적당히 보상 하기 위해 변조기(403)에서 오는 신호와 상기 수신 신호를 분석한다.

본 발명의 다른 중요한 특징은, 도 4의 각 구성성분에 의해 로우해진 모든 처리과정은 동기 클럭 신호에 벗어나 입력된다는 점이다. 구성성분(403-412)의 변조 기술 및 트레이너(431)에서 사용된 것과 같이 구성성분(424-429)의 복조 기술에서 동일 클럭킹을 이용함으로써, 각 디지털 샘플에 송신된 신호 품질의 모니터가 가능하다. 변조 및 복조는 조절만으로 서로 위상 동기되고, 전력증폭기(103)을 포함하여 아날로그 및 디지털 스테이지를 통해 지연의 필요가 있다.

도 5는 본 발명에 따른 전치 보상 시스템(500)의 기능 블록도로서, 명확성은 생략된채 삽입한 회로 설계를 보이고 있다. 전치 보상 시스템(500)은 전치 보상기(407), 전력증폭기(103) 및 트레이너(431)를 포함하고 있다. 추가적으로, 전치 보상기(407)와 트레이너(431)는 각각 메모리 효과 보상기(501, 도 6-8과 함께 도시됨) 및 직접 역 모델러(503, 도 5a,5b 와 함께 도시됨)를 포함한다.

도 4에 도시한 바와같이, 전치 보상기(407)는 디지털 입력 샘플을 수신하여, 이상적으로 전력증폭기(103)의 전송 특성에 역으로 그것들을 수정한다. 특히 전치 보상기(407)는, 이 순시값 함수로 결정된 전치보상을 갖는 현 샘플의 순시 전력 또는 크기 포락선을 결정한다. 그러나, 다른 전치 보상시스템과 달리 전치 보상기(407)의 메모리 효과 보상기(501)는 하나 이상의 이전 샘플의 전력 또는 크기 포락선을 고려한다. 더욱 특별히는, 본 발명의 발명자는 단지 순시전력 또는 크기만을 사용하여 전력증폭기 전송 특성을 모델링 하는것은, 전력증폭기에 의해 야기된 왜곡을 완전히 정확하게 예측할 수 없다는 것을 발견 하였다. 추가적으로 본 발명의 발명자는, 본 명세서에서 전력증폭기의 "메모리 효과"라고 하는 전력증폭기의 전송 특성은 또한 과거 전력 또는 크기 포락선에 의존한다는 것을 발견 하였다. 전력증폭기의 메모리 효과는,현 샘플의 순시전력 또는 크기 포락선의 원인이 되는 이전 전력 또는 크기 포락선의 전력 또는 크기 비상경로에 관련된다. 이 메모리 효과는 지금까지는 전력증폭기에 의해 야기된 왜곡에서 인정받지 못한 팩터로 여겨졌다. 순시전력 또는 크기 포락선와 과거 전력 또는 크기 포락선 양자의 함수로서 각 샘플에 대한 전치 보상을 결정함으로서, 전치보상의 정확도는 개선될 수 있다. 메모리 효과 보상기(501)로 전치 보상기(407)를 구성하는 것은 도 7 및 도 8과 함께 아래에서 기술된다.

상술한 바와 같이, 트레이너(431)는 적당한 하향 변환과 아날로그-디지털 변환과 전력증폭기 전송 특성의 역을 결정한 후에 전력증폭기 출력 신호를 수신한다. 트레이너(431)는 또한 변조 신호의 디지털 샘플을 수신한다. 다이밍과 샘플링이 동기되기 때문에 트레이너(431)는 입력 디지털 샘플을 전력증폭기 출력신호에 대응하도록 (삽입회로를 통과하는 지연을 고려함으로서)매치한다. 그래서, 트레이너(431)는 샘플 대 샘플 베이스상에 전력증폭기 전송 특성의 역을 모델링 한다. 그리고 트레이너(431)는 트레이너가 유효 데이타상에 오직 트레인 하기 위해 이 "역" 데이타를 "한정한다". 이 한정하는 프로세스가 도 13-13a 와 함께 아래에서 기술된다. 트레이너(431)는 전력증포기 전송 특성의 역을 한전함으로 전치 보상기(407)를 갱신 한다.

처리 시간, 전력 낭비 및 하드웨어를 감소하기 위하여, 트레이너(431)는 직접 역 모델러(503)를 포함한다. 도 5a 와 5b 의 블록도는 직접 역 모델링의 개념을 설명한다. 전력증폭기 전송 특성의 역은 교환된 입출력 리드를 갖는 비선형 필터로서 모델링 된다. 즉 전력증폭기의 출력 신호는 비선형 필터의 입력으로 고려된다. 반면에 전력증폭기의 입력 신호는 도 5a와 같이 비선형 필터의 출력으로 고려된다. 전력증폭기 출력 리드로부터 전력증폭기 입력 리드까지 결정된 복소 "이득"은 "역" 특성을 나타내는데, 전치 보상기는 전력증폭기에 의해 증폭되기 전에 복소 변조 신호 샘플을 체배해야 한다. 결과적으로 전력증폭기의 전방 모델(도 5a) 수립과 그 역을 수학적으로 계산하는 대신에, 트레이너는 전치 보상기를 전력증폭기의 "출력샘플 대 입력샘플" 이득및 위상을 갱신 하고, 변조 신호 샘플의 순시 전력 또는 크기로 색인 한다. 그래서 계산적으로 철저한 수학적 반전 과정은 회피되고, 트레이너가 실시간에서 상대적으로 높은 샘플링 속도에서 전력증폭기의 역 특성을 계산할 수 있게한다. 추가적으로, 전력증폭기 출력 신호를 사용하는 역 특성을 색인하는 다른 전치 보상 기술와 달리, 트레이너(431)는 변조 신호 샘플을 사용하여 역특성을 색인한다. 변조 신호 샘플은 전형적으로 전력증폭기 출력 샘플보다 잡음이 훨씬 적고, 그 결과 전치 보상기(407)에 의해 더욱 정확한 전치보상이 된다.

도 6은 도 5에 도시된 전치보상 시스템(500)의 더욱 상세한 기능 블록도 이다. 본 실시예의 전치 보상기(407)는 전치 보상 필터(601) 와 LUT(603)로 구성된다. 전치보상 필터(601)는 LUT(603)에 저장되어 있는 디지털 필터 회로의 필터 계수 또는 탭을 갖는 디지털 필터 회로(도 7을 본다.)를 사용하여 구성된다. 전치 보상 필터(601)는 현 변조 신호 샘플의 순시전력 또는 크기 포락선와 이전 변조 신호 샘플의 전력 또는 큭기 포락선 양자의 함수로서 전치 보상 기능성을 제공한다. 트래이너 서브시스템(605, 즉 샘플링용 트레이너 및 회로설계, 전력증폭기 출력 신호를 하향 변환 및 디지털화)은 기록 주소를 제공함으로서 전력증폭기(103)의 역 특성을 주기적으로 갱신 하고, 라인(607)에 도시된바 대로 LUT(603)에 필터계수를 갱신 했다. 추가적으로, 트레이너 서브시스템(605)은 라인(609), (611), (613)에 각각 지시된 바와 같이 변조 신호 샘플의 데이타 "배치", 전력증폭기 입력신호 샘플 및 전력증폭기 출력신호 샘플을 주기적으로 수신한다. 트레이너 서브시스템(605은 도 12-13a 와 함께 도시된 바와 같이 LUT(603)에 전력증폭기의 역 특성을 제공한다.

도 7은 본 발명의 한 실시예에 따른 전치보상 필터(601)의 기능 블록도 이다. 전치보상 필터(601)는 복소이득(또는 정적) 브랜치(701)과 메모리 효과 보상기(501, 도 5)의 기능성을 구성하는 병렬 가중 브랜치(703)을 포함한다. 이러한 브랜치의 출력 신호는 필터 출력 신호를 만들기 위해 합하여 진다. 이 필터 출력 신호는 전력증폭기(도 4)에 의해 수신된 입력 신호에 대해 베이스(즉, 상향변환 및 D/A 변환)로서 기여하는 전치 보상된 신호이다. 왜냐하면 필터 출력 신호는 디지털이기 때문에 필터 출력 신호는 필터 출력 샘플로서 또한 본 명세서에 관련된다. 본 실시예에서, 전치보상 필터(601)는 TMS320C44DSP 마이크로프로세서, 디지털 선형 송신기 분야에서 공지된 기술을 사용하는 대응 메모리(도시 안됨)로 구성되어 있다. 또한 전치보상 필터(601)는 LUT(603)에 억세스 하기 위해 판독 주소를 생성하곤 하는 주소 생성기(707)를 포함한다. 주소생성기(707)는 도 11 과 함께 아래에서 기술된다.

정적 브랜치(701)는 LUT(603)로부터 복소 파라미터에 의해 변조 신호 샘플을 체배한다. 주소생성기(707)는 이 복소 파라미터의 주소를 생성하기 위해 현 변조 신호 샘플의 순시 전력 또는 크기 포락선을 사용한다. 복소 파라미터는 현 변조 신호 샘플로 체배된 "역"특성 부분을 의미한다.

가중 브랜치(703)는 이전 전력 또는 크기 포락선 샘플의 함수로서 가중치를 생성하는 포락선 필터(705)를 포함한다. 포락선 필터(705)는 도 9와 도 10와 함께 아래에서 기술된다. 본 실시예에서, 포락선 필터(705)는 전력증폭기의 메모리 효과를 모델링 하기 위해 1차 디지털 필터를 사용하여, 현재 및 이전 변조 신호 샘플의 함수로서 가중치를 생성한다. 그리고 스칼라 가중치는 복소 입력 샘플로 체배된다. 최종 신호는 LUT(603)에 저장된 복소 파라미터로 체배된다. 본 실시예에서, LUT(603)는 가중 브랜치(703)에 적당한 복소 파라미터를 제공하기 위해 변조 샘플의 순시 전력 또는 크기로 색인 되고, 주소생성기(707)로 계산된다. 메모리 효과의 1차 모델링은 단독의 복소 이득보다 더 좋은 정확도를 이루면서 상대적으로 단순하게 구성된다. 다른 실시예에서, 더 높은 차수의 디지털 필터는 전력 증폭기의 메모리 효과를 모델링 하기 위해 사용될 수 있다. 추가적으로 다른 실시예에서, LUT(603)는 다른 적당한 파라미터에 의해 색인 되는 추가적인 디멘전 또는 표(테이블)를 포함한다. 예를들면, LUT 표(테이블)는 순시 전력 또는 크기와 또한 이전 샘플의 포락선 전력 또는 크기의 평균 양자에 의해 주소지정될 수 있다. 추가적으로 다른 표(테이블)는 다른 변조 기술에 대해 또는 전력증폭기에 전력의 램프 업 또는 램프 다운 되는 동안 사용될 수 있다. 물론, 추가적인 테이블을 추가하는 것은 전치 보상 시스템의 메모리 필요, 처리 시간 및 전력 소모를 증가하는 경향이 있다. 그러나 증가된 DSP 마이크로프로세서와 메모리 디바이스 실로우은 장래 이러한 시스템을 더욱 용이하게 구성할 수 있도록 한다.

도 8은 본 발명의 다른 실시예에 따라, 전치보상 필터(603, 도 7)에 비교하여 추가적인 색인을 갖는 전치보상 필터(800)의 기능 블록도 이다. 본 실시예에서, 전치보상 필터(800)는 체배 포락선 필터(802₁-802_N), 주소생성기(803) 및 LUT(804)를 갖는다. LUT(804)는 현 변조신호 샘플의 순시전력 또는 크기 포락선와 과거 변조 신호 샘플전력 또는 크기 포락선의 함수로서 주소생성기(803)에 의해 색인되는,각 포락선 필터와 연관된 컬럼을 갖는다. 주소생성기(803)는 도 11과 함께 아래에서 기술된다.

추가적으로, 선택적 LUT(806₁-806_N)는 과 함께 상술한 다중 테이블 전치보상 필터를 구성하기 위해 포함될 수 있다. 전치보상 필터(800)는, 다른 메모리 효과를 설명하기 위해 추가적인 가중 브랜치를 제공하는 추가적인 포락선 필터를 갖는, 전치보상 필터(603, 도 7)와 실질적으로 유사한 방법으로 동작한다. 예를들면 포락선 필터(802₁-802_N)는 전치 보상기(603, 도 7)에서 과거 전력 또는 크기 포락선 샘플의 평균 보다는 실제의 과거 전력 또는 크기 포락선 샘플에 대응할 수 있다. 또한 포락선 필터는 과거 샘플 전력 또는 크기의 다른 필터 평균에도 대응할 수 있다.

도 9는 본 발명의 한 실시예에 따라 유한 임펄스 응답(FIR) 디지털 필터로 구성된 포락선 필터(900)의 기능 블록도 이다. 포락선 필터(900)는 샘플 전력 계산기(902), 지연회로(904) 및 가산기(906)를 포함한다. 지연회로(904) 및 가산기(906)는 FIR 디지털 필터를 형성한다. 특히, 샘플 전력 계산기(902)는 현재 변조신호 샘플의 전력을 나타내는 신호를 지연회로(904)와 가산기(906)에 제공한다. 그리고 지연회로(904)는 이전 변조신호 샘플의 전력을, 포락선 필터의 출력 신호를 생성하기 위해 현재 변조신호 전력으로부터 이전 변조신호 전력을 감산하는, 가산기(906)에 제공한다. 샘플 전력 계산기(902)와 FIR 필터는 TMS320C44 DSP 마이크로프로세서, 디지털 선형 송신기 분야에서 공지된 기술을 사용하는 대응 메모리(도시 안됨)로 구성되어 있다.

도 9a는 도 9에 있는 것과 유사한 포락선 필터(910)를 도시하고 있는데, 다만 샘플 전력 계산기는 샘플 크기 계산기(912)로 대체된다.

도 10은 본 발명의 다른 실시예에 따라 무한 임펄스 응답(IIR) 디지털 필터로 구성된 포락선 필터(1000)의 기능 블록도 이다. 포락선 필터(1000)는 샘플 전력 계산기(902), 지연회로(904), 가산기(906), 제 2 지연회로(1002) 및 이득 블록(1004)을 포함한다. 지연회로(904), 가산기(906), 지연회로(1002) 및 이득 블록(1004)는 IIR 디지털 필터를 형성한다. 특히, 샘플 전력 계산기(902)는 현재 변조신호 샘플의 전력을 나타내는 신호를 지연회로(904)와 가산기(906)에 제공한다. 그리고 지연회로(904)는 이전 변조신호 샘플의 전력을 가산기(906)에 제공한다. 가산기(906)는 또한 지연회로(1002)와 이득블록(1004)으로부터 포락선 필터의 이전출력 샘플의 스케일된 버전을 수신한다. IIR 디지털 필터의 안정도를 보장하기 위해, 이득 블록(1004)은 출력 샘플이 지연기(1002)에 저장되기 전에 각 출력 샘플을 스케일 한다. 그리고 가산기(906)는 포락선 필터의 출력 신호를 생성하기 위해 현재 변조신호 전력과 이전 포락선 필터 출력 샘플의 합으로부터 이전 변조샘플 전력을 감산한다. 샘플 전력 계산기(902)와 IIR 필터는 TMS320C44 DSP 마이크로프로세서, 디지털 선형 송신기 분야에서 공지된 기술을 사용하는 대응 메모리(도시 안됨)로 구성되어 있다.

도 10a는 도 10에 있는 것과 유사한 포락선 필터 블록(1010)을 도시하고 있는데, 거기에서 샘플 전력 계산기는 샘플 크기 계산기(1012)로 대체된다.

도 11은 본 발명의 한 실시예에 따른 전치보상 필터(601, 도7)의 주소생성기(707)의 기능 블록도 이다. 주소생성기(707)는 샘플전력 계산기(1101), 곱셈기(1103, 1109), 양자화기(1105, 1111) 및 평균화기(averager,1107)를 갖는다. 샘플 전력 계산기(1101)는 현재 변조신호 샘플을 수신하여, 현재 변조신호 샘플의 순시 전력 포락선의 크기를 나타내는 신호를 출력한다. 선택적으로, 샘플 크기 계산기는 전치보상 기술가 전력대신 변조신호의 크기에 기초를 둔 다른 실시예에서 샘플 전력 계산기(1101) 대신에 사용될 수 있다. 전치보상 필터(601)를 구성하고 있는 상술한 TMS320C44 DSP 마이크로프로세서(도시 안됨)는 디지털 변조 신호 샘플로부터 전력 또는 크기를 계산하기 위해 프로그램 된다.

샘플 전력(또는 크기) 계산기(1101)로부터 순시 전력 또는 크기 샘플은 곱셈기(1103)에 수신되고, 곱셈기는 테이블 메모리 주소의 범위에 일치시키기 위해서 순시 전력 또는 크기 샘플을 상수로 스케일 한다. 스케일된 순시 전력 또는 크기 샘플은 양자화기(1105)에 의해 양자화 된다. 양자화된 값은 전치보상 필터의 브랜치에 대해 복소 역 특성을 나타내는 값을 저장하는, LUT(603, 도 7)에 대한 테이블 주소로서 기여한다.

추가적으로, 샘플 전력(또는 크기) 계산기(1101)로부터 순시 전력 또는 크기 샘플은 평균화기(1107)에 수신된다. 본 실시예에서, 평균화기(1107)는 현재의 순시 전력 또는 크기 샘플과 하나 이상의 이전 전력 또는 크기 샘플의 평균을 계산한다. 이 단순한 기술는 상대적으로 다량의 처리 시간, 메모리 및 하드웨어를 요구함이 없이, 현재 전력 또는 크기 샘플의 순시 전력 또는 크기 포락선의 비상경로의 상대적으로 양호한 지시를 제공한다. 물론 다른 실시예에서, 평균은 다른 기술를 사용하여 계산 될 수 있다. 예를들면 평균은 다른 다수의 이전 전력 또는 크기 샘플로부터, 또는 가장 오래된 전력 또는 크기 샘플에 대해 적은 가중치를 주는 가중된 평균 기술를 사용함으로서 계산될 수 있다. 그리고 곱셈기(1109)와 양자화기(1111)는 위에 도시된 곱셈기(1103)와 양자화기(1105)와 같이, 택일적 테이블(806₁-806_M, 도 8)의 선택용 테이블 주소를 제공한다.

다중 테이블 실시예(예를들면, 도 8의 LUT(806₁-806_M)를 본다)의 더 상세예에서, 송신의 개시 또는 종료시 송신기가 전력에서 램프업하든지 램프다운 하든지, 주소 생성기는 또한 현재 변조 포맷(즉, FSK,QAM등)을 지시하는 송신기 컨트롤러(도시 안됨)로부터 제어 신호를 수신한다. 도 4에 도시한 바와 같이, 송신기 컨트롤러는 변조신호 샘플을 변조기(403)에 제공한다. 이러한 관점에서, 디지털 송신기 분야에서 당업자는 과도한 실험이 없이도 이러한 제어신호를 제공하기 위해 송신기 컨트롤러를 적합하게 할 수 있다. 이러한 제어 신호에 대한 응답으로, 주소생성기는 변조 포맷과 송신기의 상태의 현재 조합에 대응하는 LUT를 선택한다.

도 12는 본 발명의 한 실시예에 따라, 연산기(solver,1203), 유효화기(validator,1203), 보간기/외삽기(1205) 및 평균화기(1207)를 포함하는 트레이너(431, 도5)의 기능 블록도이다. 연산기(1201)는 또한 직접 역 모델러(503)의 기능성을 포함한다. 연산기(1201)를 포함하는 트레이너(431)는 다음과 같이 작용하는 TMS320C44 DSP 마이크로프로세서 와 대응 메모리로 구성된다. 트레이너(431)는 트레이너 컨트롤러(도시 안됨)로부터 변조신호 샘플을 수신하고 저장한다.

트레이너(431)는 또한 디지털 데시메이터(429, 도 4)로부터, 전력증폭기 출력 신호가 스케일 다운(scale down)되고, 하향 변환되고, 디지털화된 샘플인 복소 디지털 신호를 수신하여 저장한다. 이러한 신호는 본 명세서에서 PA_out샘플로 참조된다.

게다가, 트레이너는 전력증폭기 입력신호에 대응하여 복소 디지털 신호 샘플을 수신하여 저장한다. 바람직한 실시예에서, 트레이너(431)는 전력증폭기에 수신된 동일 입력신호(먼저 보간, 외삽, D/A 변환)를 발진하기 위해 전치 보상기 기능성을 복제함으로서 전력증폭기 입력신호를 발진한다. 이러한 신호는 본 명세서에서 PA_in샘플로 참조된다. 본 실시예는 트레이너(431)에 요구되는 상호접속을 감소하기 위해 유용하게 사용된다. 물론 다른 실시예에서, 트레이너(431)는 전치 보상기로부터 직접 PA_in샘플을 수신하기 위해 전치 보상기의 출력 포트에 결합된 입력포트를 갖는다. 그리고 트레이너(431)는 PA_in샘플과 PA_out샘플을 일치시키기 위해서 적당한 지연과 동기를 제공한다.

연산기(1201)는 전치 보상기의 LUT를 갱신 하기 위해 사용된 복소 파라미터를 발생 시키기 위해서, 이 저장된 데이타의 "배치" 또는 "블록"을 주기적으로 처리한다. 특히, 트레이너가 직접 역 모델러(503)(변조신호 샘플을 사용하여 LUT를 색인)에 의해 획득한 복소 역 특성을 저장할 때, 전치 보상기 LUT 의 기록 주소를 생성하기 위해 트레이너는 변조신호 샘플의 순시 전력 또는 크기를 사용한다. 기록 주소는 도 11에 도시된 판독 주소와 같은 방법으로 얻어진다.

연산기(1201)의 한 실시예에서, 연산기는 트레이닝에서 사용된 샘플의 수와 시간 해상도를 증가시키기 위해 보간을 최초로 수로우한다. 실시예에서, 이러한 보간은 48M 샘플/초의 샘플링 속도로 효과적으로 달성되곤 한다. 이 보간은 송신기 출력 신호의 선형성을 증가 시키기는 것으로 알려져 있다. 그리고 트레이너(431)는 전치 보상기 LUT 에서 테이블 주소의 수와 같은 수가 있는 "빈(bin)"에 샘플을 양자화 한다. 바람직한 실시예에서, 유효화기(1203)는 충분한 데이타 샘플이 빈 안에 있는지 체크하고, 그것들의 분포가 통계학상으로 중요한 것(즉, 큰변화가 아님)인지를 체크한다. 만약 빈에 관련된 값이 유효화기(1203)에 의해 한정하게 되면, 이 값의 평균은 각 빈에 대해 새로운 복소 파라미터 값을 도출하도록 계산된다. 예를들면 실시예에서, 최소제곱법은 각 빈에 대해 복소 파라미터의 평균 값을 결정하는데 사용된다. 각 빈에 대해 계산된 값은 전치 보상기 LUT를 갱신 하는데 사용될 수 있다. 상세예에서 각 계산된 파라미터는 갱신된 파라미터를 생성하기 위해 이전에 트레인된 파라미터(또는 선택적으로 이전에 트레인된 파라미터의 가중 평균치)에 대응하여 평균되어 지거나 필터링된다. 이러한 평균화는 파라미터내 변화를 매끄럽게 하도록 사용되어서 더 양호한 파라미터를 얻는다. 이 값은 전치 보상기 LUT를 갱신 하는데 사용될 수 있다.

한정 과정에서, 유효화기(1203)는 각 파라미터 값이 신뢰할 수 있는지를 결정하기 위해서 각 파라미터 값을 체크한다. 각각 신뢰할 수 있는 파라미터는 전치 보상기의 LUT의 대응 주소(즉, 양자화된 변조 신호 샘플에 대해 주소생성기에 의해 한정된 주소)에 저장된다. 게다가, 소정의 임계값 이하 많은 샘플을 갖는 빈에 대해 계산된 파라미터는 폐기되고 최종적으로 빈이 비워지게 된다. 그리고 보간/외삽(1205)회로는 다른 주위의 빈으로부터 보간 또는 외삽으로 비워있는 빈의 파라미터를 결정한다. 그리고 평균화기(1207)는 전치 보상기 LUT에 현재 저장된 대응 파라미터를 갖는 계산된 파라미터를 평균한다. 전치 보상기 LUT에서 대응하는 현재 파라미터를 갖는 계산된 파라미터를 평균할 때, 트레이너는 전치 보상기 LUT의 목록을 트레이너로 판독한다. 유사하게, 과거 파라미터의 가중평균을 갖는 계산된 파라미터를 평균할 때, 트레이너는 실로우 가중 평균을 저장하는 메모리 어레이를 포함할 수 있다. 그리고 이 평균값은 전치 보상기 LUT를 갱신 하는데 사용된다. 본 실시예에서, 연산기, 유효화기, 보간/외삽 및 평균하는 기능들은 TMS320C44 DSP 마이크로프로세서, 디지털 선형 송신기 분야에서 공지된 기술을 사용하는 대응 메모리(도시 안됨)로 구성되어 있다. 트레이너(431)의 동작은 도 13과 13a와 함께 아래에서 더 도시되어 있다.

전치 보상기의 LUT에 저장된 파라미터는 각 주소, LUT의 각 컬럼에 대해 하나(즉, 도 7의 LUT(603)를 본다)에 대해 한 쌍의 복소치를 갖는 것으로 인식될 것이다. 이러한 값들중 하나는 변조신호 샘플의 복소 이득(정적) 브랜치에 체배되도록 복소 파라미터에 대응하고, 다른값은 변조신호 샘플의 가중 브랜치에 체배되도록 복소 파라미터에 대응한다.

도 12a는 본 발명의 다른 실시예에 따른 트레이너(431, 도 5)의 기능 블록도 이다. 본 실시예는 연산기(1201)의 한 부분인 유효화기(1203)를 제외하고, 도 12의 실시예와 실질적으로 유사하다. 본 실시예는 파라미터 계산이 완료되기 전에 데이타를 한정하기 위해 유용하게 사용될 수 있다. 그래서 유효화기(1203)가 특정 빈에 대해 신뢰할 수 없는 데이타를 검출할 때, 빈은 즉시 비위질 수 있고, 그 빈에 대한 계산은 처리 시간을 감소하기 위해 중지된다.

도 12b는 트레이너(431)의 다른 실시예의 기능 블록도이다. 이 실시예는 연산기(1201)와 보간기/외삽기(1205) 사이에 결합된 평균화기(1207)를 제외하고 도 12a의 실시예와 실질적으로 유사하다. 그래서 계산된 파라미터는 보간/외삽 과정전에 저장된 파라미터로 평균된다. 본 실시예의 동작은 도 13b 와 함께 아래에서 더 기술되어 있다.

도 13은 연산기(1201, 도 12)의 기능 블록도 이다. 연산기(1201)는 포락선 필터(1301), 곱셈기(1303,1304,1305), 로우렬 전치기(1307), 데이타 버퍼(1309) 및 파라미터 계산기(1311)를 포함한다. 이러한 기능들은 TMS320C44 DSP 마이크로프로세서 와 트레이너의 대응 메모리(도 7)에서 구현된다. 연산기(1201)는 PA_in샘플과 PA_out샘플과 변조신호 샘플로부터 나오는 전치 보상기의 LUT내에서 이러한 샘플에 대응하는 주소를 수신한다. 샘플 대 샘플 기저상에 연산기내에서 일어나는 프로세스를 고려할 때, 각 엔벨로프 필터(1301)는 각 PA_out샘플을 필터링 하고, 이전 PA_out샘플의 함수로서스칼라 출력 샘플을 곱셈기(1303)에 제공한다. 본 실시예에서, 포락선 필터(1301)는 전치 보상기의 포락선 필터(900)(도9 또는 도9a, 10, 10a에서 도시된 다른 버전)와 같은 방법으로 구성된다. 결국, PA_out샘플의 메모리 효과는 전치 보상기와 같은 방법으로 결정된다.

그리고 곱셈기(1303)는 각 PA_out샘플을 포락선 필터(1301)의 대응 스칼라 출력 신호와 곱셈을 로우한다. 이 연산결과와 PA_out샘플은 블록(1313)에 지시한 바와 같이 로우 벡터에 포맷되고 정컬럼된다. 그리고 로우렬 전치기(1307)는 로우 벡터의 복소 공액을 전치하고 실로우하여, 컬럼 벡터를 형성한다. 그리고, 곱셈기(1304)는 이 컬럼 벡터를 대응하는 PA_in샘플과 곱셈을 로우하고, 최종적으로 컬럼 벡터가 된다. 컬럼 벡터 F는 PA_out샘플에 대한 대응 전치 보상기 LUT 주소에 따라 데이타 버퍼(1309)에 저장된다. 유사하게 곱셈기(1305)는 블록(1313)으로부터 로우 로우렬과 로우렬 전치기(1307)로부터 컬럼 로우렬을 곱셈하여, 최종적으로 2×2 정방로우렬 R 이되고, 이것은 대응 전치 보상기 LUT 주소에 따라 데이타 버퍼(1309)에 저장된다.

파라미터 계산기(1311)는 전치 보상기 LUT를 갱신 하기 위해 베이스로서 기여하는 복소 파라미터 값을 계산하기 위해서, 데이타 버퍼내에 있는 데이타를 억세스 한다. 파라미터는 도 13a와 함께 아래에서 더 기술된 바와 같이, 전치 보상기 LUT용 값을 생성하기 위해, 유효화기(1203), 보간기/외삽기(1205) 및 트레이너(431, 도 12)의 평균화기(1207)에 의해 처리된다.

선택적 실시예에서, 추가적인 포락선 필터와 곱셈기는 다른 메모리 효과 모델링 알고리즘을 구현하기 위해 연산기(1201, 도 13에 대시라인으로 지시됨)에 포함될 수 있다. 각 추가적인 포락선 필터는 블록(1313)에 제공된 로우벡터에 다른 컬럼벡터를 더하고, 뿐만아니라 곱셈기(1305)에 의해 생성된 정방로우렬 R 에 다른 컬럼과 로우를 더한다. 예를들면 1 추가 포락선 필터의 추가는 블록(1313)으로부터 로우벡터가 3개의 컬럼을 갖도록 하고, 로우렬 R 이 3×3의 정방로우렬이 되게 한다. 그리고, 연산기(1201)는 증가된 양의 데이타를 처리하기 위해,물론 데이타의 각 블록에 대한 처리시간도 증가하고, 두개의 메모리 효과 모델과 같은 알고리즘을 실질적으로 사용한다.

도 13a는 본 발명의 한 실시예에 따라, 전치 보상기 LUT를 갱신 하기 위해 복소 파라미터를 결정하는 과정을 설명하는 흐름도이다. 도 12, 13 및 13a를 참조로, 연산기(1201)는 도 13a의 흐름도에서 블록(1321)로 지시된 전치 보상기 LUT에 대응하는 복소 "역" 파라미터를 계산한다. 특히, 연산기(1201)는 동기된 변조신호 샘플, PA_in샘플, PA_out샘플 및 LUT 주소를 수신한다. 도 12와 함께 상술한 바와 같이, 이들 샘플은 LUT주소에 대응하는 빈(bin)에 양자화 된다. 샘플은 또한 도 12와 함께 도시된 바와 같이 그 수를 증가 시키기 위해 보간된다. 연산기(1201)는 도 13과 함께 상술한 바와 같이, 의사-선형 최소제곱 기법을 구현 하기 위해 각 테이블 빈에 대한 F 및 R 로우렬을 형성함으로서 복소 파라미터를 계산한다. F 및 R 로우렬은 유도 되어 식(1)에 적용된다:

RP=F (1)

여기서 P는 복소 역 파라미터의 벡터이다. 그래서 식(1)은 표준 선형 대수 기법(예를들면 크래머 공식)을 사용하여 P에대해 푼다.

더욱 특별히는 각 빈에 대해, 블록(1313)은 수신된 복소 PA_out샘플과 곱셈기로부터 출력샘플(PA_out샘플과 포락선 필터(1301)로부터 출력샘플의 연산결과)을 배컬럼하고, 로우벡터를 형성한다. 로우렬 전치기(1307)는 블록(1313)으로부터 로우벡터를 복소 공액의 컬럼벡터로 복소 공액을 하여 전치 한다. 그리고 곱셈기(1305)는 이 로우벡터와 컬럼벡터를 곱셈하여 2×2로우렬 R을 만든다. 로우렬 R은 현 배치에 대해 곱셈기(1305)에 의해 생성된 연산결과의 어큐뮬레이터 이다.(즉, 각 빈에 대해 곱셈기(1305)의 연산결과는 현 배치의 데이타로부터 생성된 로우렬 R의 이전 값에 가산된다). j 번째 빈에 대한 로우렬 R의 요소는 아래 표 1로 요약된다.

표 1

용어 ENVfilterout_i는 j번째 빈에서 샘플 수 N_j를 갖는,i번째 PA_out샘플에 대응한 포락선 필터(예를들면, 포락선 필터(1301)에 대해 FIR 디지털 필터 구성의 도 9를 본다)의 스칼라 출력샘플을 의미한다. 용어 PAoutpower_i는 아래 식(2)에서 정의된 바와 같이 i번째 PA_out샘플의 전력이다.

PAoutpower_i=PAoutI_i ²+PAoutQ_i ²(2)

여기에서, PAoutI_i및 PAoutQ_i는 각각 i 번째 PA_out샘플의 I와 Q성분이다.

게다가, 각 빈에 대해 곱셈기(1304)는 PA_out샘플을 로우렬전치기(1307)의 컬럼벡터와 곱셈을 수로우하여 컬럼벡터 F를 만든다. j번째 빈에 대해 컬럼벡터의 요소는 아래 표2에 보이고 있다.

표 2

전치 보상기 LUT에 저장된 역 특성을 나타내는 복소 파라미터들은 각 LUT주소에 대해 아래 표3 에서 보인대로 계산된다. 표3은 식(1)의 벡터 P에 대한 해답을 요약한다. 도 7과 함께 상술한 바대로, 전치 보상기 LUT는 현재 순시 전력 포락선(전치보상 필터의 정적 브랜치에 대응)에 대한 복소 이득과 이전 샘플의 평균 전력 포락선(전치보상 필터의 가중 브랜치에 대응)에 대한 복소 이득을 갖는다.

표 3

표 3에서 사용된 용어 det R은 로우렬 R의 로우렬식을 의미한다. 그리고 단계(1323)에서, 유효화기(1203)는 신뢰할 수 없거나(예를들면, 소정의 한계밖 이거나 통계적으로 너무 변하하는 것) 너무 적은 샘플로 부터 생성된 파라미터를 갖는 빈을 비운다.

특정 빈에 있는 값이 유효화기에 의해 한정된 트레이닝을 하기에 신뢰할 수 없을 경우, 다음과 같은 선택적인 방법이 트레이닝용으로 어떤 값을 도출하기 위해 사용될 수 있다. 가중치는 과거 가중치를 보간하여 계산된다. 게다가, 정적값은 PA_out과 PA_in에 대응하는 샘플의 각각에 대한 아래 식(3),(4)를 사용하여 계산된다.

static_I=F_I/(PAout_I ²+PAout_q ²) (3)

static_Q=F_Q/(PAout_I ²+PAout_q ²) (4)

여기에서 PAin_I, PAin_q, PAout_I및 PAout_Q는 각각 비워진 빈의 PA_in과 PA_out샘플의 I와 Q성분의 평균을 나타내고, F_I와 F_Q는 아래 식(5),(6)에서 정의 된다.

F_I=(PAout_I)(PAin_I) + (PAout_Q)(PAin_Q) (5)

F_Q=(PAout_I)(PAin_Q) - (PAout_Q)(PAin_I) (6)

선택적으로, 정적값은 본 명세서에 슬립백 기법(slip-back technique)으로 참조된 기법을 사용하여 이전에 트레인된 가중치를 로부터 계산된다. 본 실시예에서, 슬립백 기법은 다음 식을 사용하여 비워진 빈의 정적값을 계산한다:

(7)

(8)

여기에서,PreviousWeighted_I와 PreviousWeighted_Q는 빈의 이전에 트레인 되고 가중된 값(표 3을 본다)의 I와 Q성분이다. 이 기법은 이전에 트레인된 가중치가 이미 알려져 있기 때문에 정적값의 계산을 유용하게 단순화 한다.

다음 단계(1325)에서, 보간기/외삽기(1205)는 트레인된 다른 주위 빈으로부터 보간 및 외삽에 의하여 비워진 빈을 채운다. 타당성 검사를 통과한 가장 가까운 빈 사이에 간단한 선형 보간 또는 외삽은 실로우될 수 있으나, 바람직한 실시예에서 타당성 검사 과정을 통과한 전범위 값을 고려하는 표준 커브 피팅 기법을 사용하여 실로우 된다. 그리고 이 계산 값은 전치 보상기 LUT에 있는 파라미터를 갱신 하기 위해 직접 사용될 수 있다. 그러나 바람직한 실시예에서, 다음 단계(1327)에서 평균화기(1207)는 이 새 파라미터와 현재 파라미터의 가중평균을 찾는다. 전형적으로 평균화는 더욱 많은 가중이 가장 최근의 파라미터에 주어지기 위해서 로우해진다. 그래서 이러한 가중평균은 전치 보상기 LUT를 갱신 하기 위해 사용된다.

도 13b는 본 발명의 다른 실시예에 따라, 전치 보상기 LUT르 보상하기 위해 복소 파라미터를 결정하는 과정을 설명하는 흐름도 이다. 본 실시예는 파라미터 계산전에 타당성 검사 과정이 로우해지는 것을 제외하고는, 도 13a와 함께 기술된 실시예와 실질적으로 유사하다. 특히 초기단계(1331)에서, 연산기는 동기된 변조신호 샘플, PA_in샘플, PA_out샘플 및 단계(1321, 도13a)에서와 같은 LUT주소를 수신한다. 각 테이블 빈에 대한 복소 데이타를 계산하기 전에, 유효화기는 배리데이터(1203, 도12a)에 유사한 방법으로 파라미터를 한정한다. 예를들면, 한 빈에서 샘플의 표준 편이는 계산될 수 있는데, 만약 소정의 임계치를 초과하면 그 빈은 비워지게 될 것이다. 만약 데이타가 신뢰할 수 없다면, 그 특정 빈에 대한 계산과정은 로우해지지 않아서 트레이너 처리시간이 감소한다. 그리고 그 과정은 도 13a와 함께 상술한 바와 같이 단계(1325, 1327, 1329)에 선로우한다.

다른 실시예에서도 여전히 단계(1327)는 단계(1325)전에 실로우될 수 있다. 그것은 계산된 파라미터 값이 대응전류(또는, 선택적으로 과거의 실로우 가중평균),비워진 빈이 보간되고 외삽되기전 전치 보상기 LUT로 평균되어 질 수 있다. 따라서 평균화는 오직 타당성 검사 과정을 통과한 계산된 파라미터로만 된다.

도 14는 본 발명의 한 실시예에 따른, 전치 보상기와 트레이너를 구성하는 DSP 모듈(1400)의 블록도 이다. DSP 모듈(1400)는 상술한 No.08/601,118 특허 출원에서 개시된 DSP 모듈과 실질적으로 유사하지만, 완벽을 기하여 여기에서 간단한 설명을 덧붙인다. DSP 모듈(1400)은 마이크로프로세서(1401), 정적 램(SRAM)(1403) 및 비휘발성 메모리(NVM)(1405)를 포함한다. 바람직한 실시예에서, 마이크로프로세서(1401)는 비록 어느 적당한 마이크로프로세서가 사용될 수 있다하더라도, Texas Instruments사의 DSP 마이크로프로세서 TMS320C44 가 이용 가능하다. 마이크로프로세서(1401)는 SRAM(1403)과 NVM(1405)에 결합된다. 본 실시예에서 NVM(1405)은 플래시 전기적 프로그램가능 읽기 전용 메모리(EPROM)을 사용하여 구성된다. 그 결과 DSP 모듈(1400)은 예를들면 변조기, 보간기, 트레이너 또는 전치 보상기와 같은 다양한 기능으로 구성되거나 프로그램 될 수 있다. 추가로 DSP 모듈(1400)은 비휘발성 메모리(1405)에 저장된 구성 프로그램을 교체함으로서 그 기능성을 변경하기 위해 재프로그램 될 수 있다.

게다가, DSP 모듈(1400)로 전치 보상기를 구성할 때, 전치 보상기는 비휘발성 메모리(1405)에 전치 보상 값을 저장하고 파워다운 할 수 있다. 그 결과, 전치 보상기는 송신된 전치보상 데이타로 파워업 한 후 즉시 이 저장된 값을 사용할 수 있다. 그래서, 전치 보상기는 많은 종래 시스템에서 요구된 것과 같은 특별한 트레이닝 순서를 갖는 특별 초기화 과정을 요하지 않는다.

추가적으로, 변조기(403, 도 4)내 DSP 모듈은, 곱셈기 인자의 완만하게 경사진 함수를 포함하는 룩업 테이블(LUT)을 사용하는 전력증폭기에 입력신호를 "램프(ramp)"하기 위해 시동하여서 파워다운(powerdown)할 때, 동(위)상 및 직교 출력 신호를 스케일하도록 프로그램 될 수 있고, 그로인해 전원 전압에서 변환점과 전력증폭기로부터 의사 출력 신호를 감소시킨다. 바람직한 실시예에서, 가우스 스케일링이 사용된다. 완만한 경사는 하나이상이 동시에 송신될 때 개개의 부반송파에 개별적으로 적용될 수 있다.

게다가, 상호변조곱과 소요의 방송 RF채널("대역내"(in-band)로 칭함)에 위치한 다른 왜곡(정확히는 왜곡이라고 알려짐)은 전치 보상기의 트레이닝에 역으로 영향을 미치는 것으로 알려졌다. 대역내 왜곡은 전력증폭기의 비선형성에 의해서 뿐만아니라, 전력증폭기에 필연적이지 않은 다른 저주파원으로부터 생성된다. 비-전력증폭기 왜곡의 소오스는 리플과 변환점 잡음을 포함하는 동적 전원공급 효과의 어떤 조합을 포함할 수 있다. 게다가, 전력증폭기 트랜지스터상에 바이어스 비정규성과 컬럼 변환점은 모델링 하고 전치 보상하는데 도움이 되지않는왜곡을 재생할 수 있는 부분이 아닌, 대역내 저주파 효과를 삽입할 수 있다.

게다가, 저주파 왜곡은 전력증폭기 출력 주파수에 상향 변환될 때 대역의 중심에 가까운 곳에 일어난다. 이러한 왜곡은 전력증폭기에 기인 하지 않고, 이러한 왜곡의 모델링과 전력증폭기에 그 역을 적용하는 것은 도움을 줄 필요가 없을 것이다. 그리고 선택적 실시예에서 본 발명은 트레이너에 의해 사용된 전력증폭기 출력 신호로부터 대역내 왜곡을 제거함으로서 이 문제를 해결한다.

특히, 도 15는 본 발명의 선택적 실시예의 블럭도를 보여주고 있다. 블럭도는 전력증폭기 출력으로부터 대역내 왜곡을 제거하기 위해 적용된 추가적인 성분을 제외하고는 바람직한 실시예에서 도시된 것과 유사하다. 송신기(1000)는 전력증폭기(1002), 하향변환기/복조기(1004), 상향변환기/변조기(1006), 트레이너(1008), 전치보상기(1010), 저역통과필터(LPF, 1012), 제 1 합산기(1016), 제 2 합산기(1014), 방송 안테나(1024) 및 방향 결합기(1026)를 포함한다.

동작에 있어서, 변조된 신호는 전치 보상기(1010)에 제공된다. 전치 보상기는 바람직하게 주소 생성기(1018), 룩업 테이블(1020), 및 비선형 전치보상 필터(1022)를 포함한다. 변조된 입력은 동(위)상(I)과 직교성분(Q)을 포함하는 디지털 복소 기저대역 신호이다. 전치 보상기(1010)는 변조된 입력을 전치보상 하기 위하여 변조된 입력을 필터링 하도록 동작한다. 전치보상기(1010)의 출력은 상향변환기/변조기(1006)를 제공한다. 상향변환기/변조기(1006)는 변조된 입력의 동상 및 직교 성분을 결합 하도록 동작한다. 둘째로, 상향변환기/변조기(1006)는 소요의 방송 RF 채널에 신호 주파수를 증가하도록 동작한다. 추가로, 상향변환기(1006)는 또한 전치 보상기(1010)에 의한 디지털 신호 출력을 송신용 아날로그 신호로 변환하기 위해 디지털-아날로그 변환기를 포힘한다. 그리고 상향변환기(1006)의 출력 신호는 증폭하기 위해 전력증폭기(1002)에 제공되고, 방송 안테나(1024)로 방송된다.

방향성 결합기(1026)는 방송 안테나(1024)에 송신된 신호를 모니터링 함으로서 전력증폭기(1002)의 출력을 모니터 한다. 그리고 전력증폭기(1002)의 출력은 하향변환기/복조기(1004)에 입력된다. 하향변환기/복조기(1004)는 상향변환기/변조기(1006)의 정확히 반대 기능을 수로우한다. 이름 그대로 하향변환기/복조기(1004)는 소요의 방송 RF 채널로부터 수신된 신호 주파수를 최초 감소하도록 동작한다. 상향변환기/변조기(1006)와 하향변환기/복조기(1004)는 주파수 변화의 관점에서 서로 정확히 정합한다. 다른말로 하면, 하향변환기/복조기(1004)의 출력 주파수는 상향변환기/변조기(1006)의 입력 주파수에 실질적으로 같다.

다음으로, 하향변환기/복조기(1004)는 또한 수신된 아날로그 신호를 디지털 신호로 변환 하기 위해 아날로그-디지털 변환기를 포함한다. 최종적으로 하향변환기/복조기(1004)는 디지털 신호를 동상(I)과 직교(Q)성분을 갖는 디지털 복소 기저대역 신호로 복조하도록 동작한다.

그리고 하향변환기/복조기(1004)의 출력은 제 1 합산기(1016)와 제 2 합산기(1014)에 입력으로서 제공된다. 제 1 합산기(1016)의 다른 입력은 변조된 입력이다. 제 1 합산기(1016)는 오류 신호를 형성하기 위한 변조된 입력으로부터 하향변환기/복조기(1004)의 출력을 감산 하도록 동작한다. 하향변환기/복조기(1004)의 출력(전력증폭기(1002)의 출력으로부터 나옴)은 변조된 입력으로 감산되어 지기 때문에, 오류 신호는 전력증폭기(1002)에 의해 야기된 왜곡의 부(負)의 값이다.

오류 신호는 LPF(1012)에 제공된다. 바람직한 실시예에서, LPF(1012)는 24㎑의 차단 주파수를 갖는다. 그러나, 당업자에게 차단주파수는 소요의 방송 RF 채널의 대역폭에 기초로 조정될 수 있다. LPF(1012)의 기능은 소요의 방송 RF 채널 밖("대역외"로 칭함)에 있는 오류 신호 부분을 제거하는 것이다. LPF(1012)의 출력은 대역 내 오류신호로 참조 되었다. 대역내 오류 신호는 전력증폭기(1002)에 의해 야기된 대역내 왜곡의 부(負)의 값이다.

다음으로, 대역 내 오류 신호는 제 2 가산기(1014)에서 하향변환기/복조기(1004)의 출력에 가산한다. 이것은 하향변환기/복조기(1004)의 출력으로부터 대역내 왜곡을 감산하는 효과를 갖는다. 제 2 합산기(1014)의 출력은 수정된 전력증폭기 출력 신호로 칭하여 진다. 수정된 전력증폭기 출력 신호는 전치 보상기(1022)의 룩업 테이블(1020)에 저장된 값을 계산하기 위해 (상술한 )트레이너(1008)에 의해 사용된다. 그리고 수정된 전력증폭기 출력은 도 6에 있는 전력증폭기 출력으로 대체한다.

추가로 바람직한 실시예와 같이, 변조된 입력은 트레이너(1008)에 입력으로 작접 제공된다. 또한 바람직한 실시예와 같이, 트레이너는 전력증폭기(1002)에 대한 입력 신호인 제 3 입력을 갖는다. 그래서 트레이너(1008)는 3개의 입력을 갖는다: 수정된 전력증폭기 출력 신호, 변조된 입력, 전력증폭기로의 입력. 이들 3개의 입력 각각은 전치 보상기 (1010) 사용용 룩업 테이블(1020)에 제공되는 수치를 발생하기 위해 상세 설명대로 트레이너(1008)에 의해서 실로우된다.

상술한 전치 보상기의 실시예는 본 발명의 원리를 설명하고, 본 발명을 특정실시예에 한정하지 않코자 한다. 따라서, 본 발명의 바람직한 실시예가 도시되고 설명되는 동안, 현재의 개시에 비추어 본 발명의 사상이나 범위를 일탈하지 않고 상술한 실시예에 대해 다양한 변화가 가능할 수 있다.

Claims

고주파(RF) 송신기에 있는 전력 증폭기에 기인한 왜곡을 보상하는 방법에 있어서,

전력 증폭기의 출력 신호에 의존하는 출력 신호 샘플을 얻는 단계;

수정 출력 신호 샘플을 구성하기 위해 상기 출력 신호 샘플로부터 대역내의 왜곡을 제거하는 단계;

전력 증폭기로의 입력 신호에 의존하는 입력 신호 샘플을 얻는 단계;

수정 출력 신호 샘플 및 출력 입력 신호 샘플을 수신하는 필터 블록 모델을 구성함으로써 상기 필터 블록 모델의 복소 이득의 함수인 복소 전치보상 이득을 결정하는 단계; 및

상기 전력 증폭기가 전치보상된 신호 샘플에 의존하는 입력 신호를 증폭시킬때 전력 증폭기에 기인한 왜곡을 보상하는 상기 복소 전치보상 이득을 전치보상된 신호 샘플을 획득하기 위해 변조 신호 샘플에 적용하는 단계;를 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서, 상기 입력 신호 샘플은 RF 송신기에 의해 사전에 처리된 종전 변조 신호 샘플에 의존하고, 상기 종전 변조 신호 샘플과 상기 변조 신호 샘플 각각은 소정 범위내의 순시 전력을 갖는 것을 특징으로 하는 방법.
제 2 항에 있어서, 소정 범위의 변조 신호 샘플 순시 전력에 의해 색인된 복소 전치보상 필터 계수의 테이블을 구성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서, 상기 입력 신호 샘플은 RF 송신기에 의해 사전에 처리된 종전 변조 신호 샘플에 의존하고, 상기 종전 변조 신호 샘플과 상기 변조 신호 샘플 각각은 소정 범위내의 크기를 갖는 것을 특징으로 하는 방법.
제 4 항에 있어서, 소정 범위의 변조 신호 샘플 크기로 색인된 복소 전치보상 필터 계수의 테이블을 구성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서, 상기 출력 신호 샘플은 상기 입력 신호를 처리하고 있는 RF 송신기에 의해 발생되는 것을 특징으로 하는 방법.
제 1 항에 있어서, 상기 변조 신호 샘플은 진폭 변조 신호 샘플인 것을 특징으로 하는 방법.
제 7 항에 있어서, 상기 진폭 변조 신호 샘플은 직교 진폭 변조 신호 샘플인 것을 특징으로 하는 방법.
제 1 항에 있어서, 상기 변조 신호 샘플은 CPFSK 변조 신호 샘플인 것을 특징으로 하는 방법.
제 1 항에 있어서, 상기 출력 신호 샘플은 전력 증폭기의 상기 출력 신호를 샘플링, 하향변환, 및 디지털화함으로써 얻어지는 것을 특징으로 하는 방법.
제 1 항에 있어서, 전력 증폭기에 의해 수신된 상기 입력 신호는 상기 입력 신호 샘플을 보간, 디지털 대 아날로그 변환, 및 상향변환함으로써 얻어지는 것을 특징으로 하는 방법.
제 1 항에 있어서, 상기 복소 전치보상 이득은 필터 블록의 복소 이득과 사전 복소 전치보상 이득의 가중평균인 것을 특징으로 하는 방법.
고주파(RF) 송신기에 있는 전력 증폭기에 기인한 왜곡을 보상하는 방법에 있어서,

대역내의 왜곡이 제거되고 RF 송신기에 의해 출력된 현재 신호 샘플과 이전 신호 샘플의 함수로써 전력 증폭기의 역 전송 특성을 결정하는 단계; 및

상기 전력 증폭기가 전치보상된 신호 샘플에 의존하는 입력 신호를 증폭시킬때 전력 증폭기에 기인한 왜곡을 보상하는 상기 역 전송 특성을 전치보상 신호 샘플을 구성하기 위해 전력 증폭기에 의해 증폭되도록 변조 신호 샘플에 적용하는 단계;를 포함하는 것을 특징으로 하는 방법.
제 13 항에 있어서, 상기 역 전송 특성은 상기 현재 신호 샘플의 크기와 이전 신호 샘플 크기의 평균의 함수인 것을 특징으로 하는 방법.
제 13 항에 있어서, 상기 역 전송 특성은 상기 현재 신호 샘플의 전력과 이전 신호 샘플 전력의 평균의 함수인 것을 특징으로 하는 방법.
제 15 항에 있어서, 상기 역 전송 특성은 제 1 복소 이득과 제 2 복소 이득을 포함하고, 상기 전치보상 신호 샘플은 정적 이득 샘플과 가중 이득 샘플의 합에 의존하며, 상기 정적 이득 샘플은 상기 현재 신호 샘플과 상기 제 1 복소 이득의 곱에 의존하고, 상기 가중 이득 샘플은 상기 이전 신호 샘플 전력의 평균과 상기 제 2 복소 이득의 곱에 의존하는 것을 특징으로 하는 방법.
제 16 항에 있어서, 상기 제 1 과 제 2 복소 이득은 상기 현재 신호 샘플의 순시 전력 포락선에 대응하는 주소로 테이블에 저장되는 것을 특징으로 하는 방법.
제 17 항에 있어서, 상기 테이블은 상기 테이블의 각 어드레스에 역 전송 특성을 저장하고, 여기에서 각 상기 어드레스는 대응하는 소정 범위의 전력을 가지며, RF 송신기에 의해 수신된 각 신호 샘플은 각 신호 샘플의 순시 전력 포락선에 대응하는 주소로 상기 테이블에 저장된 역 전송 특성을 각 신호 샘플에 적용함으로써 전치보상되는 것을 특징으로 하는 방법.
전력 증폭기에 기인한 왜곡을 보상하는 전송 특성을 결정하는 방법에 있어서,

전력 증폭기에 의해 증폭되도록 복수의 변조 신호 샘플을 저장하는 단계;

복수의 전치보상 신호 샘플을 저장하는 단계;

복수의 출력 신호 샘플을 얻기위해 전력 증폭기의 출력 신호에 의존하는 신호를 샘플링하는 단계;

복수의 수정 출력 신호 샘플을 구성하기 위해 상기 복수의 출력 신호 샘플로부터 대역내의 왜곡을 제거하는 단계;

상기 복수의 수정 출력 신호 샘플을 저장하는 단계;

수정 출력 신호 샘플과 이전 수정 출력 신호 샘플의 함수로써 각각의 수정 출력 신호 샘플에 대하여 전력 증폭기의 역 전송 특성을 결정하는 단계;

각각이 테이블의 대응하는 주소에 매핑되는 복수의 빈으로 상기 복수의 역 전송 특성을 양자화하는 단계;

상기 복수의 빈중 각각의 빈에 대하여 각 빈내에 어떤 역 전송 특성을 평균화하는 단계; 및

각각이 전치보상 이득의 주소에 대응하는 빈의 역 전송 특성의 함수인 전치보상 이득을 상기 테이블의 각 주소에 저장하는 단계;를 포함하며,

여기에서 상기 복수의 변조 신호 샘플의 각 변조 신호 샘플은 상기 복수의 전치보상 신호 샘플의 대응하는 전치보상 신호 샘플을 갖고,

상기 복수의 신호 샘플의 각 전치보상 신호 샘플은 상기 복수의 출력 신호 샘플의 대응하는 출력 신호 샘플을 가지며,

상기 각각의 역 전송 특성은 제 1 복소 이득과 제 2 복소 이득을 포함하고, 상기 제 1 복소 이득은 변조된 신호 출력 신호 샘플의 레벨 대 대응하는 변조 신호 샘플의 레벨의 이득을 나타내며, 상기 제 2 복소 이득은 수정된 출력 신호 샘플과 이전에 수정된 출력 신호 샘플의 레벨의 평균 대 대응하는 변조 신호 샘플과 대응하는 이전 변조 신호 샘플의 레벨의 평균을 나타내고, 그렇게 함으로써 복수의 역 전송 특성이 결정되는 것을 특징으로 하는 방법.
제 19 항에 있어서,

소정 범위 밖에 평균 역 전 송 특성을 갖는 상기 복수의 빈중 하나 이상의 빈을 비우는 단계; 및

비워진 빈을 인접 빈으로부터 보간된 역 전송 특성으로 채우는 단계;를 더 포함하는 것을 특징으로 하는 방법.
제 19 항에 있어서,

소정 범위 밖에 평균 역 전송 특성을 갖는 상기 복수의 빈중 하나 이상의 빈을 비우는 단계; 및

비워진 빈을 인접 빈으로부터 외삽된 역 전송 특성으로 채우는 단계;를 더 포함하는 것을 특징으로 하는 방법.
제 19 항에 있어서, 상기 테이블의 각 주소에 전치보상 이득을 저장하는 것은 상기 테이블을 갱신하는 것을 더 포함하고, 여기에서 상기 테이블의 각 어드레스는 그 어드레스에 저장된 현재 전치보상 이득과 그 어드레스에 대응하는 빈으로부터의 역 전송 특성과의 평균으로써 결정된 갱신 전치보상 이득으로 갱신되는 것을 특징으로 하는 방법.
제 22 항에 있어서, 각 어드레스에 대한 상기 갱신 왜곡 전치보상 이득은 그 어드레스에 저장된 현재의 전치보상 이득과 그 어드레스에 대응하는 빈으로부터의 역 전송 특성과의 가중 평균으로써 결정되는 것을 특징으로 하는 방법.
제 19 항에 있어서, 현재의 신호 샘플과 각각의 수정된 출력 신호 샘플에 대한 이전 신호 샘플과의 함수로서 역 전송 특성을 결정하는 단계는,

수신된 수정 출력 신호 샘플의 레벨과 하나 이상의 이전 수정 출력 신호 샘플 레벨과의 평을 나타내는 복수의 포락선 필터 출력 샘플을 제공하는 포락선 필터를 사용하여 상기 복수의 수정 출력 신호 샘플을 필터링하는 단계;

각각의 수정 출력 신호 샘플에 대하여, 가중 수정 출력 신호 샘플을 얻기 위하여 각각의 포학선 필터 출력 샘플을 상기 포락선 필터에 의해 수신된 수정 출력 신호 샘플과 곱하는 단계;

각각의 수정 출력 신호 샘플에 대하여, 상기 포락선 필터에 의해 수신된 수정 출력 신호 샘플과 그 대응하는 가중 수정 출력 신호 샘플을 갖는 로우 벡터를 형성하는 단계;

각각의 로우 벡터에 대하여, 컬럼 벡터를 형성하기 위해 상기 로우 벡터를 전치하고 복소 공액하는 단계;

각각의 컬럼 벡터와 그 대응하는 로우 벡터에 대하여, 대응하는 R-로우렬를 형성하기 위해 상기 컬럼 벡터와 상기 로우 벡터를 곱하는 단계;

각각의 컬럼 벡터에 대하여, 대응하는 F-컬럼 벡터를 형성하기 위해 상기 컬럼 벡터에 그 대응하는 신호 샘플을 곱하는 단계;

상기 테이블에 있는 각각의 어드레스에 대하여, 결정된 R-로우렬를 그 어드레스에 대응하는 각각의 수정 출력 신호 샘플에 어큐뮬레이팅하는 단계; 및

상기 테이블에 있는 각각의 어드레스에 대하여, 결정된 F-컬럼 벡터를 그 어드레스에 대응하는 각각의 수정 출력 신호 샘플에 어큐뮬레이팅하는 단계;를 더 포함하며,

여기에서 상기 테이블에 있는 각각의 어드레스에 대하여, 대응하는 쌍의 역 전송 특성은 대응하는 어큐뮬레이팅된 R-로우렬와 대응하는 어큐뮬레이팅된 F-컬럼 벡터에 의존하는 것을 특징으로 하는 방법.
제 24 항에 있어서, 상기 레벨은 전력인 것을 특징으로 하는 방법.
제 24 항에 있어서, 상기 레벨은 크기인 것을 특징으로 하는 방법.
제 24 항에 있어서, 상기 테이블의 각 어드레스에 대응하는 역 전송 특성은 대응하는 어큐뮬레이팅된 R-로우렬와 역 전송 특성의 곱이 대응하는 F-컬럼 벡터와 동일하다는 관계에 의존하는 것을 특징으로 하는 방법.
제 27 항에 있어서, 각각의 역 전송 특성은 역 전송 특성을 연산하기 위해 Cramer의 공식을 대응하는 어큐뮬레이팅된 R-로우렬와 F-컬럼 벡터에 적용함으로써 결정되는 것을 특징으로 하는 방법.
고주파(RF) 송신기의 전력 증폭기에 기인한 왜곡을 보상하는 장치에 있어서,

전력 증폭기의 출력 신호에 의존하는 출력 신호 샘플을 얻기 위한 수단;

수정 출력 신호 샘플을 형성하기 위해 대역내의 왜곡을 제거하도록 상기 출력 신호 샘플을 필터링하는 수단;

출력 증폭기로의 입력 신호에 의존하는 입력 신호 샘플을 얻기 위한 수단;

수정 출력 신호 샘플을 수신하고 입력 신호 샘플을 출력하는 필터 블록 모델을 형성함으로써 필터 블록 모델의 복소 이득의 함수인 복소 전치보상 이득을 결정하는 수단; 및

상기 전력 증폭기가 전치보상된 신호 샘플에 의존하는 입력 신호를 증폭시킬때 전력 증폭기에 기인한 왜곡을 보상하는 상기 복소 전치보상 이득을 전치보상된 신호 샘플을 얻기 위해 변조 신호 샘플에 적용하는 수단;을 포함하는 것을 특징으로 하는 방법.
고주파(RF) 송신기에 있는 전력 증폭기에 기인한 왜곡을 보상하는 장치에 있어서,

대역내의 왜곡이 제거되고 RF 송신기에 의해 수신된 이전 신호 샘플과 현재 신호 샘플의 함수로써 전력 증폭기의 역 전송 특성을 결정하는 수단; 및

상기 전력 증폭기가 전치보상된 신호 샘플에 의존하는 신호를 증폭시킬때 전력 증폭기에 기인한 왜곡을 보상하는 상기 역 이득을 전치보상 신호 샘플을 구성하기 위해 상기 현재 샘플에 적용하는 수단;을 포함하는 것을 특징으로 하는 장치.
전력 증폭기에 기인한 왜곡을 보상하는 이득을 결정하는 장치에 있어서,

버퍼;

전력 증폭기에 의해 증폭되도록 복수의 변조 신호 샘플을 버퍼에 저장하는 수단;

복수의 전치보상 신호 샘플을 버퍼에 저장하는 수단;

복수의 출력 신호 샘플을 얻기위해 전력 증폭기의 출력 신호에 의존하는 신호를 샘플링하는 수단;

복수의 수정 출력 신호 샘플을 구성하기 위해 상기 복수의 출력 신호 샘플로부터 대역내의 왜곡을 제거하는 수단;

상기 복수의 수정 출력 신호 샘플을 저장하는 단계;

수정 출력 신호 샘플과 이전 수정 출력 신호 샘플의 함수로써 각각의 수정 출력 신호 샘플에 대하여 전력 증폭기의 역 전송 특성을 결정하는 수단;

버퍼에 연결되고, 각각이 테이블의 대응하는 주소에 매핑되는 복수의 빈으로 상기 복수의 역 전송 특성을 역으로 양자화하도록 구성된 양자기;

버퍼에 연결되며, 상기 복수의 빈중 각각의 빈에 대하여 각 빈내에 어떤 역 전송 특성을 평균화하도록 구성되는 평균화기; 및

각각이 전치보상 이득의 주소에 대응하는 빈의 역 전송 특성의 함수인 전치보상 이득을 상기 테이블의 각 주소에 저장하는 수단;를 포함하며,

여기에서 상기 복수의 변조 신호 샘플의 각 변조 신호 샘플은 상기 복수의 전치보상 신호 샘플의 대응하는 전치보상 신호 샘플을 갖고,

상기 복수의 신호 샘플의 각 전치보상 신호 샘플은 상기 복수의 출력 신호 샘플의 대응하는 출력 신호 샘플을 갖고, 상기 샘플링 수단은 상기 복수의 출력 신호 샘플을 저장하며,

상기 각각의 역 전송 특성은 제 1 복소 이득과 제 2 복소 이득을 포함하고, 상기 제 1 복소 이득은 수정 출력 신호 샘플의 전력 대 대응하는 변조 신호 샘플의 전력의 이득을 나타내며, 상기 제 2 복소 이득은 수정된 출력 신호 샘플과 이전에 수정된 출력 신호 샘플의 전력의 평균 대 대응하는 변조 신호 샘플과 대응하는 이전 변조 신호 샘플의 전력의 평균을 나타내고, 그렇게 함으로써 복수의 역 전송 특성이 결정되는 것을 특징으로 하는 방법.
고주파(RF) 송신기에 있는 전력 증폭기에 기인한 왜곡을 보상하는 시스템에 있어서,

상기 전력 증폭기에 연결되며, 역 이득을 변조 신호 레벨과 사전 변조 신호 레벨의 함수로써 변조 신호에 적용하도록 구성된 전치보상기; 및

상기 전치보상기와 상기 전력 증폭기에 연결되고, 전력 증폭기 출력 신호와 이전 전력 증폭기 출력 신호 레벨과의 함수이고 전력 증폭기에 기인한 왜곡을 보상하는 역 이득을 상기 전치보상기에 제공하도록 구성된 트레이너;를 포함하는 것을 특징으로 하는 시스템.
제 32 항에 있어서, 상기 레벨은 전력인 것을 특징으로 하는 방법.
제 32 항에 있어서, 상기 레벨은 크기인 것을 특징으로 하는 방법.
고주파(RF) 송신기에 있는 전력 증폭기에 기인한 왜곡을 보상하는 시스템에 있어서,

상기 전력 증폭기에 연결되며, 역 이득을 제 1 변조 기술에 따라 변조된 변조 신호의 변조 신호 레벨과 이전 변조 신호의 변조 신호 레벨과의 함수로써 변조 신호에 적용하도록 구성된 전치보상기; 및

상기 전치보상기와 상기 전력 증폭기에 연결되며, 전력 증폭기 출력 신호와 이전 전력 증폭기 신호 레벨과의 함수인 역 이득을 상기 전치보상기에 제공하도록 구성된 트레이너;를 포함하며,

여기에서 상기 전력 증폭기 출력 신호와 상기 이전 전력 증폭기 출력 신호 레벨은 대역내의 왜곡이 제거되고, 더우기 상기 역 이득은 전력 증폭기에 기인한 왜곡을 보상하는 것을 특징으로 하는 시스템.
제 35 항에 있어서, 상기 레벨은 전력인 것을 특징으로 하는 방법.
제 35 항에 있어서, 상기 레벨은 크기인 것을 특징으로 하는 방법.