KR20010004571A - Redundancy circuit - Google Patents

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Abstract

PURPOSE: A redundancy circuit is provided to repair a defective word line or a defective column of a specific bank in any bank by inserting a fuse corresponding to a bank address in a row fuse or in a column fuse of a redundancy. CONSTITUTION: In a semiconductor memory device including a number of banks each comprising a spare cell array block as to a row and a spare cell array block as to a column, a redundancy circuit comprises: a row repair unit(650) driving a redundant word line if an address signal selecting the bank in a word line precharge mode and a signal selecting a block and a signal selecting a word line match a programmed fuse; and a column repair unit(670) which generates a row block enable signal if an address signal selecting the bank and a signal selecting a block match the programmed fuse in a self refresh mode, and at this time, drives a redundant column line if an inputted column selection signal and a sub block selection signal match the programmed fuse. Thus, the circuit can repair a defective cell in a specific bank using a redundancy circuit in another bank, by adding a bank selection address in a row fuse box and a column fuse box.

Description

리던던시 회로{Redundancy circuit}Redundancy Circuit

본 발명은 리던던시 회로(Redundancy circuit)에 관한 것으로, 보다 상세하게는 리던던시의 로오(ROW) 퓨즈 및 컬럼(Column) 퓨즈에 뱅크 어드레스에 해당하는 퓨즈를 삽입하여 특정 뱅크의 결함 워드라인 또는 컬럼을 어떤 뱅크에서나 리페어할 수 있도록 한 리던던시 회로에 관한 것이다.The present invention relates to a redundancy circuit, and more particularly, by inserting a fuse corresponding to a bank address into a ROW fuse and a column fuse of a redundancy to identify a defective word line or column of a specific bank. It is about a redundancy circuit that can be repaired in the bank.

일반적으로, 로오(컬럼) 리던던시 회로는 셀 어레이 내부의 임의의 셀에 결함이 발생하게 되면 결함 셀이 접속된 워드 라인(비트 라인)을 여분의 스페어(spare) 워드 라인(비트 라인)으로 대체하여 결함을 보상해 주는 장치로, 결함이 발생한 셀을 선택하는 어드레스가 소자의 내부로 인가되면 결함 셀을 선택하는 정상적인 패스는 끊어지고, 대신 리던던시 회로가 동작하여 리페어된 셀이 접속된 워드 라인을 인에이블시킴으로써 상기 로오(컬럼) 리던던시 동작이 이루어 지게 된다.In general, a low-frequency redundancy circuit replaces a word line (bit line) to which a defective cell is connected with an extra spare word line (bit line) when a defect occurs in any cell in the cell array. A device that compensates for defects. When an address for selecting a defective cell is applied to the inside of the device, a normal path for selecting a defective cell is broken, and instead, a redundancy circuit operates to check the word line to which the repaired cell is connected. By enabling the row (column) redundancy operation is made.

도 1은 종래의 일반적인 로오 리던던시 회로의 블럭 구성도로서, 왼쪽(left) 및 오른쪽(right) 8M 셀 어레이(10,110)와, 리던던시 워드라인(Redundant Word Line ; 이하 'RWL'이라 함) 제어부(20,120)와, 왼쪽 및 오른쪽 리던던시 워드라인 디코더부(30,130)와, 퓨즈 박스부(40)로 구성된다.1 is a block diagram of a conventional general redundancy circuit, which includes left and right 8M cell arrays 10 and 110, and a redundant word line (hereinafter, referred to as 'RWL'). ), The left and right redundancy word line decoders 30 and 130, and the fuse box 40.

상기 8M 셀 어레이(10,110)는 각각 8개의 셀 어레이 블럭을 가지고 있고, 각각의 셀 어레이 블럭에는 4개씩의 RWL을 가지고 있으며, 상기 RWL 디코더부(30,130)는 각각 32개의 RWL 구동회로부(32,132)를 가지고 있다. 그리고, 상기 퓨즈 박스부(40)는 16개의 퓨즈 박스(42)를 가지고 있다.The 8M cell arrays 10 and 110 each have eight cell array blocks, and each of the cell array blocks has four RWLs, and the RWL decoder units 30 and 130 respectively provide 32 RWL driving circuit units 32 and 132. Have. The fuse box portion 40 includes sixteen fuse boxes 42.

도 1에 도시한 바와 같이, 로오 리던던시 회로의 구성은 퓨즈 박스부(40)를 기준으로 오른쪽과 왼쪽으로 대칭적으로 배치되어 있고, 그 회로의 동작도 마찬가지로 대칭적이다. 따라서, 본 발명에서는 왼쪽에 있는 회로를 중심으로 설명하기로 한다.As shown in Fig. 1, the configuration of the low redundancy circuit is arranged symmetrically to the right and left with respect to the fuse box portion 40, and the operation of the circuit is similarly symmetrical. Therefore, the present invention will be described based on the circuit on the left.

상기 퓨즈 박스부(40)의 퓨즈 박스(42) 출력 신호는 출력의 초기 상태에서 '로우' 레벨을 유지하고, 정상 동작시 '하이' 레벨을 갖으며 리페어 동작시에는 '로우' 레벨을 가진다. 상기 왼쪽 RWL 제어부(20)는 상기 퓨즈 박스(42)의 출력 신호를 입력으로 받아 내부 디코딩에 의해 정상 PX(워드라인 구동신호) 발생부(도시하지 않음)의 동작을 제어하고 리페어 PX 발생부(도시하지 않음)를 동작시켜 여기서 발생된 PX 신호의 출력을 왼쪽 RWL 제어부(20)의 출력 노드(Nd2)로 보내어 RWL 구동부(32)를 동작시키게 된다. 그러면, RWL 구동부(32)는 RWL 어드레스에 의해 RWL 워드라인으로 고전압(PX)을 전달하여 리페어 동작을 하게 된다.The fuse box 42 output signal of the fuse box unit 40 maintains a 'low' level in the initial state of the output, has a 'high' level in normal operation, and has a 'low' level in the repair operation. The left RWL control unit 20 receives an output signal of the fuse box 42 as an input and controls an operation of a normal PX (word line driving signal) generation unit (not shown) by internal decoding and repair PX generation unit ( (Not shown) sends the output of the generated PX signal to the output node Nd2 of the left RWL controller 20 to operate the RWL driver 32. Then, the RWL driver 32 performs a repair operation by transferring a high voltage PX to the RWL word line by the RWL address.

그런데, 이와 같이 구성된 종래의 로오 리던던시 회로에 있어서는, 셀 어레이(8M)에 내장된 리던던시 워드라인(RWL)의 갯수(32개) 중 퓨즈 박스(42)의 갯수(16개)에 해당하는 RWL(16개)만이 리페어에 사용되지 못하므로 리페어 효율(50%)이 저하되는 문제점이 있었다. 또한, 종래의 로오 리던던시 회로는, 왼쪽에 있는 퓨즈 박스는 왼쪽에 위치한 셀 어레이 블럭의 RWL만 리페어가 가능하고, 오른쪽에 있는 퓨즈 박스는 오른쪽에 위치한 셀 어레이 블럭의 RWL만 리페어가 가능하였다. 따라서, 종래의 8M 셀 어레이 블럭에서는 32개의 퓨즈 박스를 가지고도 16개의 워드라인만 리페어가 가능하기 때문에 리페어 효율이 떨어지는 문제점이 있었다.However, in the conventional low-redundancy circuit configured as described above, RWL corresponding to the number (16) of the fuse box 42 among the number (32) of the redundancy word lines RWL built in the cell array 8M is provided. Only 16) can not be used for repair, there was a problem that the repair efficiency (50%) is reduced. In addition, in the conventional low-redundancy circuit, the fuse box on the left side can repair only the RWL of the cell array block located on the left side, and the fuse box on the right side can repair only the RWL of the cell array block located on the right side. Therefore, in the conventional 8M cell array block, only 16 word lines can be repaired even with 32 fuse boxes, which causes a problem in that the repair efficiency is lowered.

이에, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 리던던시의 로오 퓨즈 및 컬럼 퓨즈에 뱅크 어드레스에 해당하는 퓨즈를 삽입하여 특정 뱅크의 결함 워드라인 또는 컬럼을 어떤 뱅크에서나 리페어할 수 있도록 한 리던던시 회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to insert a fuse corresponding to a bank address in a row fuse and a column fuse of redundancy to repair a defective word line or column of a specific bank in any bank. It is to provide a redundancy circuit.

도 1은 종래 기술에 의한 리던던시 회로의 구성도1 is a configuration diagram of a redundancy circuit according to the prior art

도 2는 본 발명에 의한 리던던시 회로의 구성도2 is a block diagram of a redundancy circuit according to the present invention

도 3은 본 발명에 의한 어드레스 경로를 도시한 블럭도3 is a block diagram showing an address path according to the present invention.

도 4는 본 발명에서 사용한 로오 퓨즈 박스의 회로도4 is a circuit diagram of a row fuse box used in the present invention;

도 5는 본 발명에서 사용한 컬럼 퓨즈 박스의 회로도5 is a circuit diagram of a column fuse box used in the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10, 110 : 셀 어레이 블럭 20,120 : RWL 제어부10, 110: cell array block 20, 120: RWL control unit

30, 130 : RWL 디코더부 32, 132 : RWL 구동부30, 130: RWL decoder 32, 132: RWL driver

40 : 퓨즈 박스부 42 : 단위 퓨즈 박스40: fuse box portion 42: unit fuse box

200∼500 : 뱅크 210_0∼15 : 셀 어레이 블럭200 to 500 Bank 210_0 to 15 Cell array block

220 : 리던던트 로오 블럭 230 : 컬럼 디코더부220: redundant row block 230: column decoder

240 : 리던던트 컬럼 블럭 250 : 로오 디코더부240: redundant column block 250: row decoder unit

260_0∼260_3 : 세크먼트부 600 : 어드레스 버퍼부260_0 to 260_3: Segment part 600: Address buffer part

610 : 워드라인 선택 회로부 620 : 블럭 선택 회로부610: word line selection circuit unit 620: block selection circuit unit

630 : 뱅크 선택 어드레스 발생부 640 : 컬럼 블럭 선택 회로부630: bank select address generator 640: column block select circuit

650 : 로오 리페어부 660 : 로오 프리디코더부650: Roo repair part 660: Roo predecoder part

670 : 컬럼 리페어부 680 : 컬럼 프리디코더부670: column repair unit 680: column predecoder unit

상기 목적을 달성하기 위하여, 본 발명에 의한 로오 리던던시 회로는,In order to achieve the above object, the low redundancy circuit according to the present invention,

각 뱅크별로 또는 각 할프 뱅크별로 로오에 대한 여분의 셀 어레이 블럭과 컬럼에 대한 여분의 셀 어레이 블럭을 각각 하나씩 구성한 반도체 메모리 장치에 있어서,A semiconductor memory device comprising an extra cell array block for rows and an extra cell array block for columns for each bank or each half bank, respectively.

워드라인 프리차지 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호 및 워드라인을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 리던던트 워드라인을 구동하는 로오 리페어 수단과,A row repair means for driving a redundant word line when a fuse is programmed by inputting an address signal for selecting the bank, a signal for selecting a block, a signal for selecting a word line, and a signal for selecting a word line in a word line precharge mode;

셀프 리프레시 대기 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 로오 블럭 인에이블 신호를 발생하고, 이때 입력된 컬럼선택신호와 서브블럭선택신호가 프로그래밍된 퓨즈와 매칭되면 리던던트 컬럼 라인을 구동하는 컬럼 리페어 수단을 구비한 것을 특징으로 한다.In the self-refresh standby mode, a row block enable signal is generated when an address signal for selecting the bank and a signal for selecting a block are input and matched with a programmed fuse, and the input column selection signal and sub-block selection signal are programmed. And a column repair means for driving a redundant column line when it is matched with the fuse.

상기 구성에서, 상기 뱅크를 선택하는 어드레스 신호는 퓨즈와 일대일 대응되게 구성한 것이 바람직하다.In the above configuration, the address signal for selecting the bank is preferably configured to correspond one-to-one with the fuse.

그리고, 상기 뱅크를 선택하는 어드레스 신호는 로오 프리디코더와 컬럼 프리디코더에서 디코딩되지 않은 어드레스를 사용한 것이 바람직하다.The address signal for selecting the bank preferably uses an address that is not decoded by the row predecoder and the column predecoder.

그리고, 상기 컬럼 리페어 수단의 퓨즈에 컬럼에 대한 메인 셀 어레이 블럭을 선택하는 어드레스를 사용한 것이 바람직하다.In addition, it is preferable to use an address for selecting a main cell array block for a column in the fuse of the column repair means.

그리고, 상기 컬럼에 대한 블럭을 선택하는 어드레스와 퓨즈를 일대일 대응되게 구성한 것이 바람직하다.In addition, it is preferable that an address and a fuse for selecting a block for the column are configured in a one-to-one correspondence.

그리고, 상기 로오 리페어 수단은 하나의 로오 퓨즈 박스의 출력을 리던던트 워드라인과 일대일 대응되게 구성한 것이 바람직하다.In addition, the row repair means may be configured such that the output of one row fuse box corresponds one-to-one with a redundant word line.

또한, 상기 컬럼 리페어 수단은 하나의 컬럼 퓨즈 박스의 출력을 리던던트 컬럼 선택 라인과 일대일 대응되게 구성한 것이 바람직하다.In addition, the column repair means may be configured such that the output of one column fuse box corresponds one-to-one with a redundant column select line.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.

도 2는 본 발명에 의한 256M 에스디램(SDRAM)을 기준으로 한 리던던시 회로의 구성도로서, 전체를 4개의 뱅크(Bank)(200∼500)로 나누고, 각 뱅크를 다시 왼쪽과 오른쪽으로 나누어 2개의 할프(half) 뱅크로 구성하였다. 각 뱅크는 64메가비트(Mb)이며, 할프 뱅크는 8k 로오(ROW) × 4k 컬럼(Column)으로 구성되어 32Mb이다. 할프 뱅크는 로오 쪽으로 16개 블럭(210_0∼15)으로 구성되며 별도로 하나의 리던던트 로오 블럭(220)이 존재한다. 또한 컬럼 쪽으로 4개의 세그먼트(segment)부(260_0∼3)로 구성되며 별도로 하나의 리던던트 컬럼 블럭(242)이 존재한다. 하나의 블럭은 512 로오(ROW)로 되어 있고, 512 로오는 128 메인 워드라인(mwl)에 의해 선택된다. 리던던트 로오 블럭은 64 로오(ROW)로 되어 있고, 64 로오는 16 리던던트 메인 워드라인(Rmwl)에 의해 선택된다. 하나의 세그먼트는 4개의 256 컬럼으로 구성되며, 1k 컬럼은 256 컬럼 선택 라인(column select line ; csl)에 의해 선택된다. 리던던트 컬럼 블럭은 64 컬럼으로 구성되며 64 컬럼은 16 리던던트 컬럼 선택 라인(Rcls)에 의해 선택된다.FIG. 2 is a block diagram of a redundancy circuit based on 256M SDRAM according to the present invention. The entire circuit is divided into four banks 200 to 500, and each bank is divided into left and right sides again. It consists of two half banks. Each bank is 64 megabits (Mb), and the half bank consists of 8k ROW x 4k columns, which is 32Mb. The half bank is composed of 16 blocks 210_0 to 15 toward the row, and there is one redundant row block 220 separately. In addition, there are four segment parts 260_0 to 3 toward the column, and there is one redundant column block 242 separately. One block is 512 rows, and 512 rows are selected by 128 main word lines (mwl). The redundant row block is 64 rows, and the 64 row is selected by 16 redundant main word lines Rmwl. One segment consists of four 256 columns, and a 1k column is selected by a 256 column select line (csl). The redundant column block consists of 64 columns and the 64 columns are selected by 16 redundant column select lines (Rcls).

본 발명에서는 리던던트 메인 워드라인(Rmwl)을 출력하는 로오 퓨즈 박스와 리던던트 컬럼 선택 라인(Rcsl)을 출력하는 컬럼 퓨즈 박스의 수를 각각 16개로 하여 각 리던던트 메인 워드라인(Rmwl), 리던던트 컬럼 선택 라인(Rcsl)과 1:1 대응되게 함을 원칙으로 하며 필요에 따라 퓨즈 박스와 리던던트 라인을 OR 로직(logic)을 이용하여 2:1, 3:1, 4:1로 퓨즈 박스수를 증가시킬 수 있다.In the present invention, each of the redundant main word line (Rmwl) and redundant column selection line by setting the number of the row fuse box for outputting the redundant main word line (Rmwl) and the column fuse box for outputting the redundant column selection line (Rcsl) each 16 (Rcsl) in 1: 1 correspondence, and fuse box and redundant line can be increased to 2: 1, 3: 1, 4: 1 by using OR logic as needed. have.

도 3는 본 발명에 의한 어드레스들의 경로를 간략히 나타낸 것이다.3 briefly illustrates a path of addresses according to the present invention.

도시한 바와 같이, 뱅크 선택 어드레스를 로오(bkax〈0:3〉), 컬럼(bkay〈0:3〉)으로 구분하였고, 이 뱅크 선택 어드레스를 컬럼 리페어 회로부(670)와 로오 리페어 회로부에 각각 삽입하였다. 그리고, 상기 컬럼 리페어 회로부(670)에는 컬럼에 대한 16개 서브 블럭(4개의 세그먼트×4개의 서브 블럭)을 선택하는 어드레스를 삽입하였다.As shown, bank selection addresses are divided into rows (bkax <0: 3>) and columns (bkay <0: 3>), and the bank selection addresses are inserted into the column repair circuit section 670 and the row repair circuit section, respectively. It was. The column repair circuit 670 inserts an address for selecting 16 subblocks (4 segments x 4 subblocks) for the column.

먼저, 패드(pad)와 연결된 어드레스 an〈0:14〉는 어드레스 버퍼 회로부(600)를 통해 a〈0:14〉로 변환된다. 이 변환된 a〈0:14〉는 먼저 로오쪽 어드레스를 형성하기 위해 메인 로오 어드레스 회로들 중 a〈0:8〉은 워드라인 선택하기 위해 워드라인 선택 회로부(610)에서 ax〈0:8〉, axb〈0:8〉로 변환된다. a〈0:9〉는 블럭 선택하기 위해 블럭 선택 회로부(620)에서 ax〈9:12〉, axb〈9:12〉, xf_ax〈9:12〉, xf_axb〈9:12〉로 변환되며, xf_ax〈9:12〉와 xf_axb〈9:12〉는 로오 퓨즈 박스에서 사용된다. 그리고, a〈13:14〉는 뱅크를 선택하기 위해 뱅크 선택 어드레스 발생부(630)에서 bkax〈0:3〉, bkay〈0:3〉로 변환된다.First, an address an <0:14> connected to a pad is converted into a <0:14> through the address buffer circuit 600. This converted a &lt; 0:14 &gt; first forms a row-side address so that a &lt; 0: 8 &gt; of the main row address circuits is ax &lt; 0: 8 &gt; , axb <0: 8>. a <0: 9> is converted into ax <9:12>, axb <9:12>, xf_ax <9:12>, and xf_axb <9:12> in the block select circuit 620 for block selection, and xf_ax <9:12> and xf_axb <9:12> are used in row fuse boxes. And a <13:14> is converted into bkax <0: 3> and bkay <0: 3> by the bank selection address generator 630 to select a bank.

로오 퓨즈 박스들을 포함하고 있는 로오 리페어 회로부(650)의 입력으로 bkax〈0:3〉, xf_ax〈9:12〉, xf_axb〈9:12〉, ax〈0:8〉, axb〈0:8〉가 사용되며, bkax〈0:3〉은 뱅크 0, 1, 2, 3을 나타내며, xf_ax〈9:12〉와 xf_axb〈9:12〉는 블럭 0∼15를 나타내고, ax〈0:8〉와 axb〈0:8〉는 512 로오(ROW)를 나타낸다.Bkax <0: 3>, xf_ax <9:12>, xf_axb <9:12>, ax <0: 8>, axb <0: 8> as inputs to the row repair circuitry 650 including the row fuse boxes. Bkax <0: 3> represents banks 0, 1, 2, and 3, xf_ax <9:12> and xf_axb <9:12> represent blocks 0 to 15, and ax <0: 8> and axb &lt; 0: 8 &gt; represents 512 rows.

로오 프리디코더 회로부(660)의 입력은 ax〈0:8〉, axb〈0:8〉, ax〈9:12〉, axb〈9:12〉가 사용되며, 출력으로 lxa01〈0:3〉, lxa23〈0:3〉, lxa45〈0:3〉, lxa678〈0:7〉, bsa_9a〈0:3〉, bsa_bc〈0:3〉이 출력된다. 여기서, lxa23〈0:3〉, lxa45〈0:3〉, lxa678〈0:7〉은 128 메인 워드라인(mwl)을 나타내며, bsa_9a〈0:3〉와 bsa_bc〈0:3〉은 16 블럭을 나타낸다.The input of the ROH predecoder circuit unit 660 is ax <0: 8>, axb <0: 8>, ax <9:12>, axb <9:12>, and outputs lxa01 <0: 3>, lxa23 <0: 3>, lxa45 <0: 3>, lxa678 <0: 7>, bsa_9a <0: 3>, and bsa_bc <0: 3> are output. Here, lxa23 <0: 3>, lxa45 <0: 3>, and lxa678 <0: 7> represent 128 main word lines (mwl), and bsa_9a <0: 3> and bsa_bc <0: 3> represent 16 blocks. Indicates.

컬럼 프리디코더 회로부(680)의 입력은 a〈0:12〉가 사용되며, bay01〈0:3〉, bay234〈0:7〉, bay567〈0:7〉, bay8, bay8b, bay9a〈0:3〉, baybc〈0:3〉이 출력된다. 여기서, bay01〈0:3〉, bay234〈0:7〉, bay567〈0:7〉은 256 컬럼 선택 라인(csl)을 나타내며, bay9a〈0:3〉은 세그먼트 0∼3을 나타낸다. baybc〈0:3〉은 한 세그먼트에서 4개의 서브 블럭(256 컬럼)을 나타낸다.A <0:12> is used as the input of the column predecoder circuit 680, and bay01 <0: 3>, bay234 <0: 7>, bay567 <0: 7>, bay8, bay8b, bay9a <0: 3 And baybc <0: 3> are printed. Here, bay01 <0: 3>, bay234 <0: 7>, bay567 <0: 7> represent 256 column select lines csl, and bay9a <0: 3> represent segments 0-3. baybc <0: 3> represents four subblocks (256 columns) in one segment.

컬럼 퓨즈 박스들을 포함하고 있는 컬럼 리페어 회로부(670)의 입력으로는 bkay〈0:3〉, yf_ax〈9:12〉, yf_axb〈9:12〉, bay01〈0:3〉, bay234〈0:7〉, bay567〈0:7〉, bay9a〈0:3〉, baybc〈0:3〉이 사용되며, bkay〈0:3〉은 뱅크 0∼3을 나타내고, yf_ax〈9:12〉와 yf_axb〈9:12〉은 로오(ROW)쪽의 16 블럭을 나타낸다. bay01〈0:3〉, bay234〈0:7〉, bay567〈0:7〉은 한 세그먼트 중 256 컬럼을 나타내고 bay9a〈0:3〉과 baybc〈0:3〉은 16개의 컬럼 서브 블럭을 각각 나타낸다.Inputs to the column repair circuit 670 including the column fuse boxes include bkay <0: 3>, yf_ax <9:12>, yf_axb <9:12>, bay01 <0: 3>, bay234 <0: 7 Bay567 <0: 7>, bay9a <0: 3>, baybc <0: 3> are used, bkay <0: 3> represent banks 0-3, and yf_ax <9:12> and yf_axb <9 : 12> represents 16 blocks on the ROW side. bay01 <0: 3>, bay234 <0: 7>, bay567 <0: 7> represent 256 columns in one segment, bay9a <0: 3> and baybc <0: 3> represent 16 column subblocks, respectively .

도 4는 본 발명에 의한 로오 리페어 회로부(650)의 회로도로서, 워드라인 프리차지 신호(wlcb)가 '로우'일때 노드(Nd3)로 전원전압(Vdd)을 전달하는 PMOS 트랜지스터(P1)로 구성된다. 그리고, 퓨즈(R1)와 뱅크 선택 신호(bkax〈0:3〉)에 의해 스위칭되는 NMOS 트랜지스터(N1)가 상기 노드(Nd3)와 접지전압(Vss) 파워라인 사이에 직렬접속되어 있다. 그리고, 상기 노드(Nd3)와 접지전압(Vss) 파워라인 사이에 퓨즈(R2)와 블럭 선택 신호(xf_ax〈9:12〉)에 의해 스위칭되는 NMOS 트랜지스터(N2)가 직렬접속되어 있다. 그리고, 상기 노드(Nd3)와 접지전압(Vss) 파워라인 사이에 퓨즈(R3)와 블럭 선택 신호(xf_axb〈9:12〉)에 의해 스위칭되는 NMOS 트랜지스터(N3)가 직렬접속되어 있다. 그리고, 상기 노드(Nd3)와 접지전압(Vss) 파워라인 사이에 퓨즈(R4)와 워드라인 선택신호(ax〈0:8〉)에 의해 스위칭되는 NMOS 트랜지스터(N4)가 직렬접속되어 있다. 또한, 상기 노드(Nd3)와 접지전압(Vss) 파워라인 사이에 퓨즈(R5)와 워드라인 선택 신호(axb〈0:8〉)에 의해 스위칭되는 NMOS 트랜지스터(N5)가 직렬접속되어 있다.FIG. 4 is a circuit diagram of the low repair circuit unit 650 according to the present invention, and includes a PMOS transistor P1 that transfers a power supply voltage Vdd to the node Nd3 when the word line precharge signal wlcb is 'low'. do. The NMOS transistor N1 switched by the fuse R1 and the bank selection signals bkax &lt; 0: 3 &gt; is connected in series between the node Nd3 and the ground voltage Vss power line. The NMOS transistor N2 switched by the fuse R2 and the block select signal xf_ax <9:12> is connected in series between the node Nd3 and the ground voltage Vss power line. The NMOS transistor N3 switched by the fuse R3 and the block select signal xf_axb <9:12> is connected in series between the node Nd3 and the ground voltage Vss power line. An NMOS transistor N4, which is switched by the fuse R4 and the word line select signal ax <0: 8>, is connected in series between the node Nd3 and the ground voltage Vss power line. In addition, an NMOS transistor N5, which is switched by the fuse R5 and the word line select signal axb &lt; 0: 8>, is connected in series between the node Nd3 and the ground voltage Vss power line.

상기 구성에 더하여, 상기 노드(Nd3)와 리던던트 메인 워드라인(rmwl)을 구동시키는 신호를 출력하는 출력 단자 사이에 2개의 인버터(INV1,INV2)가 직렬접속되어 있고, 상기 인버터(INV1)의 출력 신호가 '로우'일때 상기 노드(Nd3)로 전원전압(Vdd)을 인가하는 PMOS 트랜지스터(P2)로 구성된다.In addition to the above configuration, two inverters INV1 and INV2 are connected in series between the node Nd3 and an output terminal for outputting a signal for driving the redundant main word line rmwl, and the output of the inverter INV1. It consists of a PMOS transistor P2 that applies a power supply voltage Vdd to the node Nd3 when the signal is 'low'.

상기 구성에 의한 기본적인 동작을 살펴보면, 먼저 워드라인 프리차지 신호인 wlcb가 '로우'가 되면 노드(Nd3)에 전원전압(Vdd)이 인가된다. wlcb가 '하이'가 되고 각 어드레스가 인가되어 절단된 퓨즈와 매칭이 되면 노드(Nd3)는 계속 '하이'를 유지하여 출력단(rmwl)은 '하이'를 출력한다.Referring to the basic operation of the above configuration, first, when the word line precharge signal wlcb becomes 'low', the power supply voltage Vdd is applied to the node Nd3. When wlcb becomes 'high' and each address is applied to match the cut fuse, the node Nd3 keeps 'high' and the output terminal rwl outputs 'high'.

도 5는 본 발명에서 사용한 컬럼 리페어 회로부(670)의 회로도로서, 셀프 리프레시 감지 신호(yf_refb)가 '하이(셀프 리프레시 동작이 끝났을 경우)'일때 전원전압(vdd)을 노드(Nd5)로 전달하는 PMOS 트랜지스터(P3)와, 프리차지 신호(yfpcpgb)가 '로우'일때 상기 PMOS 트랜지스터(P3)를 통해 전달된 전원전압(Vdd)을 상기 노드(Nd5)로 전달하는 PMOS 트랜지스터(P4)와, 상기 셀프 리프레시 감지 신호(yf_refb)가 '로우'일때 상기 노드(Nd5)의 전위를 접지전위(Vss)로 보내는 NMOS 트랜지스터(N6)로 구성된다. 그리고, 상기 노드(Nd5)와 접지전압(Vss) 파워라인 사이에 퓨즈(R6)와 뱅크 선택 신호(bkay〈0:3〉)에 의해 스위칭되는 NMOS 트랜지스터(N7)가 직렬접속된다. 그리고, 상기 노드(Nd5)와 접지전압(Vss) 파워라인 사이에 퓨즈(R7)와 블럭 선택 신호(yf_ax〈9:12〉)에 의해 스위칭되는 NMOS 트랜지스터(N8)가 직렬접속된다. 그리고, 상기 노드(Nd5)와 접지전압(Vss) 파워라인 사이에 퓨즈(R8)와 블럭 선택 신호(yf_axb〈9:12〉)에 의해 스위칭되는 NMOS 트랜지스터(N9)가 직렬접속된다. 그리고, 상기 노드(Nd5)와 로오 블럭 인에이블 신호(xblkeb)를 출력하는 출력 단자 사이에 접속된 인버터(INV4)와, 상기 출력 단자(xblkeb)의 전위 신호에 의해 전원전압(Vdd)을 상기 노드(Nd5)로 전달하는 PMOS 트랜지스터(P5)로 구성된다.FIG. 5 is a circuit diagram of the column repair circuit unit 670 used in the present invention, and transmits the power supply voltage vvd to the node Nd5 when the self refresh detection signal yf_refb is 'high' (if the self refresh operation is completed). A PMOS transistor P3 and a PMOS transistor P4 which transfers a power supply voltage Vdd transferred through the PMOS transistor P3 to the node Nd5 when the precharge signal yfpcpgb is 'low'; When the self refresh detection signal yf_refb is 'low', the NMOS transistor N6 sends a potential of the node Nd5 to the ground potential Vss. The NMOS transistor N7 switched by the fuse R6 and the bank select signal bkay <0: 3> is connected in series between the node Nd5 and the ground voltage Vss power line. The NMOS transistor N8 switched by the fuse R7 and the block select signal yf_ax <9:12> is connected in series between the node Nd5 and the ground voltage Vss power line. The NMOS transistor N9 switched by the fuse R8 and the block select signal yf_axb <9:12> is connected in series between the node Nd5 and the ground voltage Vss power line. The power supply voltage Vdd is connected to the inverter INV4 connected between the node Nd5 and an output terminal for outputting the row block enable signal xblkeb, and a potential signal of the output terminal xblkeb. It consists of the PMOS transistor P5 which transfers to Nd5.

또한, 상기 구성에 더하여, 본 발명에 의한 컬럼 리페어 회로부(670)는, 상기 로오 블럭 인에이블 신호(xblkeb)가 '로우'일때 전원전압(Vdd)을 노드(Nd6)로 전달하는 PMOS 트랜지스터(P6)와, 상기 로오 블럭 인에이블 신호(xblkeb)가 '하이'일때 접지전압(Vss)을 노드(Nd6)로 전달하는 NMOS 트랜지스터(N10)로 구성되고, 상기 노드(Nd6)와 접지전압(Vss) 파워라인 사이에 퓨즈(R9)와 컬럼 선택 신호(bay01〈0:3〉)에 의해 스위칭되는 NMOS 트랜지스터(N11)가 직렬접속된다. 그리고, 상기 노드(Nd6)와 노드(Nd7) 사이에 퓨즈(R10)와 컬럼 선택 신호(bay234〈0:7〉)에 의해 스위칭되는 NMOS 트랜지스터(N12)가 직렬접속된다.In addition, in addition to the above configuration, the column repair circuit unit 670 according to the present invention transmits a power supply voltage Vdd to the node Nd6 when the row block enable signal xblkeb is 'low'. ) And an NMOS transistor N10 which transfers the ground voltage Vss to the node Nd6 when the low block enable signal xblkeb is 'high', and the node Nd6 and the ground voltage Vss. Between the power lines, the NMOS transistor N11 switched by the fuse R9 and the column select signals bay01 &lt; 0: 3 &gt; is connected in series. The NMOS transistor N12 switched by the fuse R10 and the column select signal bay234 <0: 7> is connected in series between the node Nd6 and the node Nd7.

그리고, 상기 노드(Nd6)와 노드(Nd7) 사이에 퓨즈(R11)와 컬럼 선택 신호(bay567〈0:7〉)에 의해 스위칭되는 NMOS 트랜지스터(N13)가 직렬접속되고, 상기 노드(Nd6)와 노드(Nd7) 사이에 퓨즈(R12)와 컬럼 선택 신호(bay9a〈0:3〉)에 의해 스위칭되는 NMOS 트랜지스터(N14)가 직렬접속된다. 그리고, 상기 노드(Nd6)와 노드(Nd7) 사이에 퓨즈(R13)와 컬럼 선택 신호(baybc〈0:3〉)에 의해 스위칭되는 NMOS 트랜지스터(N15)가 직렬접속된다. 또한, 상기 노드(Nd7)와 접지전압(Vss) 파워라인 사이에 프리차지 신호(byprepb)에 의해 스위칭 되는 NMOS 트랜지스터(N16)와, 상기 노드(Nd6)와 리던던트 컬럼 선택 라인(rcsl)을 인에이블 하는 신호를 출력하는 출력 단자 사이에 직렬접속된 2개의 인버터(INV5,INV6)와, 상기 인버터(INV5)의 출력 신호가 '로우'일때 상기 노드(Nd6)로 전원전위(Vdd)를 공급하는 PMOS 트랜지스터(P7)로 구성된다.An NMOS transistor N13 switched by a fuse R11 and a column select signal bay567 <0: 7> is connected in series between the node Nd6 and the node Nd7, and is connected to the node Nd6. Between the node Nd7, the NMOS transistor N14 switched by the fuse R12 and the column select signal bay9a <0: 3> is connected in series. The NMOS transistor N15 switched by the fuse R13 and the column select signal baybc <0: 3> is connected in series between the node Nd6 and the node Nd7. In addition, an NMOS transistor N16 switched by a precharge signal byprepb between the node Nd7 and the ground voltage Vss power line, and the node Nd6 and a redundant column select line rcsl are enabled. Two inverters INV5 and INV6 connected in series between output terminals for outputting a signal, and a PMOS for supplying a power potential Vdd to the node Nd6 when the output signal of the inverter INV5 is 'low'. It consists of transistor P7.

상기 구성에 의한 기본적인 동작을 살펴보면, 셀 리프레시 동작이 끝나면 상기 yf_refb 신호가 '하이'가 되어 노드(Nd5)에 전원전압(Vdd)을 인가한다. 컬럼 퓨즈 프리차지를 끝내기 위해 yfpcgb가 '하이'가 된다. 뱅크 어드레스와 로오 블럭 어드레스가 절단된 퓨즈와 매칭되면 로오 블럭 인에이블 신호 xblkeb가 '로우'가 되어 노드(Nd6)에 전원전압(Vdd)을 인가한다. 각 세그먼트, 서브 블럭, 컬럼 어드레스가 절단된 퓨즈와 매칭되면 리던던트 컬럼 선택 라인(rcsl)은 '하이'가 출력된다.Looking at the basic operation by the above configuration, when the cell refresh operation is completed, the yf_refb signal is 'high' to apply the power supply voltage (Vdd) to the node (Nd5). Yfpcgb goes high to complete the column fuse precharge. When the bank address and the row block address match the cut fuse, the row block enable signal xblkeb becomes 'low' to apply the power supply voltage Vdd to the node Nd6. When each segment, sub-block, and column address match the cut fuse, the high value of the redundant column select line rcsl is output.

리던던트 메인 워드라인(rmwl)과 리던던트 컬럼 선택 라인(rcsl)이 각각 '하이'가 되어 결함 워드라인 또는 결함 컬럼을 대체하게 된다.The redundant main word line rmwl and the redundant column select line rcsl become 'high', respectively, to replace the defective word line or the defective column.

이상에서 설명한 바와 같이, 본 발명에 의한 리던던시 회로에 의하면, 로오 퓨즈 박스와 컬럼 퓨즈 박스에 뱅크 선택 어드레스를 추가하여 특정 뱅크에 많은 결함 셀이 발생할 경우 다른 뱅크의 리던던시 회로도 이용하여 리페어할 수 있으며, 로오 리던던트 셀 어레이와 컬럼 리던던트 셀 어레이를 각각 한 블럭으로 구성하고 각 퓨즈 박스에 블럭 어드레스와 서브 블럭 어드레스를 첨가하여 특정 블럭에서 많은 결함 셀이 발생하더라도 모두 리페어 할 수 있는 효과가 있다.As described above, according to the redundancy circuit according to the present invention, when a bank select address is added to a row fuse box and a column fuse box, and a large number of defective cells occur in a specific bank, the redundancy circuit of another bank can be repaired. By configuring the row redundant cell array and the column redundant cell array into one block, and adding a block address and a sub block address to each fuse box, even if a large number of defective cells occur in a particular block, all of them can be repaired.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (7)

각 뱅크별로 또는 각 할프 뱅크별로 로오에 대한 여분의 셀 어레이 블럭과 컬럼에 대한 여분의 셀 어레이 블럭을 각각 하나씩 구성한 반도체 메모리 장치에 있어서,A semiconductor memory device comprising an extra cell array block for rows and an extra cell array block for columns for each bank or each half bank, respectively. 워드라인 프리차지 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호 및 워드라인을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 리던던트 워드라인을 구동하는 로오 리페어 수단과,A row repair means for driving a redundant word line when a fuse is programmed by inputting an address signal for selecting the bank, a signal for selecting a block, a signal for selecting a word line, and a signal for selecting a word line in a word line precharge mode; 셀프 리프레시 대기 모드시 상기 뱅크를 선택하는 어드레스 신호와 블럭을 선택하는 신호를 입력으로 하여 프로그래밍된 퓨즈와 매칭되면 로오 블럭 인에이블 신호를 발생하고, 이때 입력된 컬럼선택신호와 서브블럭선택신호가 프로그래밍된 퓨즈와 매칭되면 리던던트 컬럼 라인을 구동하는 컬럼 리페어 수단을 구비한 것을 특징으로 하는 리던던시 회로.In the self-refresh standby mode, a row block enable signal is generated when an address signal for selecting the bank and a signal for selecting a block are input and matched with a programmed fuse, and the input column selection signal and sub-block selection signal are programmed. Redundancy circuit comprising a column repair means for driving a redundant column line if matched to the fuse. 제 1 항에 있어서,The method of claim 1, 상기 뱅크를 선택하는 어드레스 신호는 퓨즈와 일대일 대응되게 구성한 것을 특징으로 하는 리던던시 회로.The redundancy circuit of claim 1, wherein the address signal for selecting the bank is configured to correspond to the fuse one to one. 제 1 항에 있어서,The method of claim 1, 상기 뱅크를 선택하는 어드레스 신호는 로오 프리디코더와 컬럼 프리디코더에서 디코딩되지 않은 어드레스를 사용한 것을 특징으로 하는 리던던시 회로.Wherein the address signal for selecting the bank uses an address which is not decoded in a row predecoder and a column predecoder. 제 1 항에 있어서,The method of claim 1, 상기 컬럼 리페어 수단의 퓨즈에 컬럼에 대한 메인 셀 어레이 블럭을 선택하는 어드레스를 사용한 것을 특징으로 하는 리던던시 회로.And an address for selecting a main cell array block for a column in the fuse of the column repair means. 제 4 항에 있어서,The method of claim 4, wherein 상기 컬럼에 대한 블럭을 선택하는 어드레스와 퓨즈를 일대일 대응되게 구성한 것을 특징으로 하는 리던던시 회로.Redundancy circuit characterized in that the address and the fuse for selecting the block for the column are configured in one-to-one correspondence. 제 1 항에 있어서,The method of claim 1, 상기 로오 리페어 수단은 하나의 로오 퓨즈 박스의 출력을 리던던트 워드라인과 일대일 대응되게 구성한 것을 특징으로 하는 리던던시 회로.And the row repair means is configured such that the output of one row fuse box corresponds one-to-one with a redundant word line. 제 1 항에 있어서,The method of claim 1, 상기 컬럼 리페어 수단은 하나의 컬럼 퓨즈 박스의 출력을 리던던트 컬럼 선택 라인과 일대일 대응되게 구성한 것을 특징으로 하는 리던던시 회로.The column repair means is a redundancy circuit, characterized in that the output of one column fuse box configured to correspond one-to-one with a redundant column select line.
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