KR20000040592A - Wafer level chip scale package having dummy solder ball - Google Patents
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Abstract
본 발명은 웨이퍼 상태에서 제작되는 칩 스케일 패키지(CSP)의 구조에 관한 것으로, 더욱 구체적으로는 솔더 볼들(Solder ball)이 일정부분에 형성됨으로 인하여 패키지가 뒤틀리는 등의 외형변형을 방지하고, 기판에 대한 접속의 신뢰성이 저하되는 것을 방지할 수 있는 웨이퍼 레벨 칩 스케일 패키지(WL-CSP)에 관한 것이며, 이를 위하여 종래의 일정영역에 형성된 솔더 볼들에 더하여 일정영역 이외의 부분에 형성되고 본딩패드에 전기적으로 연결되지 않는 더미 솔더 볼들이 추가로 형성된 웨이퍼 레벨 칩 스케일 패키지의 구조를 개시하고, 이러한 구조를 통하여 패키지가 온도 순환 등의 외부환경에 의해 뒤틀리는 현상 등을 방지할 수 있으며, 솔더 볼들에 집중되는 응력이 보다 고르게 분산되도록 한다. 또한, 더미 솔더 볼들에 의해 패키지의 외부 변형이 방지됨으로써 웨이퍼 레벨 칩 스케일 패키지를 표면 실장할 때의 접속 신뢰성이 향상될 수 있다.The present invention relates to a structure of a chip scale package (CSP) manufactured in a wafer state, and more particularly, because solder balls are formed in a predetermined portion to prevent deformation of the package, such as distortion of the package, The present invention relates to a wafer level chip scale package (WL-CSP) which can prevent the reliability of the connection from being deteriorated. Disclosed is a structure of a wafer level chip scale package in which dummy solder balls that are not connected to each other are additionally formed, and the structure prevents the package from being warped by an external environment, such as temperature cycling, and concentrates on the solder balls. Make the stress more evenly distributed. In addition, since external deformation of the package is prevented by the dummy solder balls, connection reliability when surface-mounting the wafer level chip scale package may be improved.
Description
본 발명은 웨이퍼 상태에서 제작되는 칩 스케일 패키지(CSP ; Chip Scale Package ; 이하 CSP라 한다)의 구조에 관한 것이며, 더욱 구체적으로는 솔더 볼들(Solder ball)이 일정부분에 형성됨으로 인하여 기판에 대한 접속의 신뢰성이 저하되는 것을 방지하고, 솔더 볼이 형성된 일정부분에 집중되는 응력을 방지할 수 있는 웨이퍼 레벨 칩 스케일 패키지(WL-CSP ; Wafer level CSP)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a chip scale package (CSP) manufactured in a wafer state, and more specifically, to solder substrates due to the formation of solder balls in a portion thereof. The present invention relates to a wafer level chip scale package (WL-CSP; Wafer level CSP) capable of preventing the reliability of the chip from deteriorating and preventing stress concentrated on a predetermined portion where the solder ball is formed.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다. 칩 스케일 패키지는 근간에 개발되어 제안되고 있는 새로운 패키지 유형으로서, 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지고 있다. 칩 스케일 패키지의 가장 큰 장점은 바로 패키지의 크기이다. 일본전자기계공업협회(EIAJ ; Electronic Industry Association of Japan)와 같은 국제 반도체 협회의 정의에 따르면, 칩 스케일 패키지는 칩 크기의 1.2 배 이내의 패키지 크기로 규정되어 진다.The trend in today's electronics industry is to make products that are lighter, smaller, faster, more versatile, more powerful and more reliable. One of the key technologies that enables these product design goals is package assembly technology. Chip scale packages are a new type of package that have been developed and proposed in recent years, and have many advantages over typical plastic packages. The biggest advantage of a chip scale package is its size. According to the definition of the International Semiconductor Association, such as the Electronic Industry Association of Japan (EIAJ), chip scale packages are defined as package sizes within 1.2 times the chip size.
이와 같은 칩 스케일 패키지의 정의에 따라 인쇄회로기판(PCB), 리드프레임(Leadframe) 등의 부재를 이용한 비지에이(BGA ; Ball Grid Array) 형태의 패키지가 생산되었으며, 최근에는 인쇄회로기판과 같은 부재를 이용하지 않고 웨이퍼 상태에서 직접 솔더 볼을 형성시키는 웨이퍼 레벨 칩 스케일 패키지(WL-CSP)가 생산되고 있다.According to the definition of the chip scale package, a BGA (Ball Grid Array) type package using a printed circuit board (PCB), a leadframe, etc. has been produced, and recently, a member such as a printed circuit board has been produced. Wafer level chip scale packages (WL-CSPs) have been produced that form solder balls directly in the wafer state without the use of.
도 1은 종래의 웨이퍼 레벨 칩 스케일 패키지(100)의 구조를 도시한 단면도이다. 도 1을 참고로 하여 종래의 패키지(100) 구조를 설명하면 다음과 같다.1 is a cross-sectional view illustrating the structure of a conventional wafer level chip scale package 100. Referring to FIG. 1, the structure of a conventional package 100 is described as follows.
종래의 패키지(100)는 본딩패드들(12)이 형성된 활성면(14)이 구비된 반도체 칩(10)과, 활성면(14)의 중심 부분(도 2a의 A)과 같은 일정영역 위로 형성되는 볼 패드(22)와, 본딩패드(12)와 볼 패드(22)를 연결하는 금속배선(20)과, 활성면(14)과 금속배선(20) 위로 형성된 절연층(30) 및 각 볼 패드(22) 위로 형성되는 솔더 볼들(40)을 포함한다.The conventional package 100 is formed over a predetermined region such as a semiconductor chip 10 having an active surface 14 having bonding pads 12 formed thereon, and a central portion of the active surface 14 (A in FIG. 2A). The ball pads 22, the metal pads 20 connecting the bonding pads 12 and the ball pads 22, the insulating layer 30 and the respective balls formed on the active surface 14 and the metal wires 20. Solder balls 40 formed over the pads 22.
도 2a 및 도 2b는 위와 같은 구조로 제작된 웨이퍼 레벨 칩 스케일 패키지(100, 100')의 평면도를 도시한 것이며, 도 2a는 솔더 볼들(40)이 반도체 칩(10)의 중심 부분(A)에 형성된 구성예를 도시하고 도 2b는 솔더 볼들(40')이 반도체 칩(10')의 가장자리 부분(B)을 따라 형성된 구성예를 도시하고 있다.2A and 2B show plan views of wafer level chip scale packages 100 and 100 'fabricated as described above, and FIG. 2A shows that solder balls 40 are the central portion A of the semiconductor chip 10. FIG. 2B shows a configuration example in which the solder balls 40 'are formed along the edge portion B of the semiconductor chip 10'.
이와 같은 구조의 웨이퍼 레벨 칩 스케일 패키지는 기존의 인쇄회로기판 또는 리드프레임과 같은 부재를 사용하지 않고 웨이퍼 상태에서 반도체 칩 위로 솔더 볼을 직접 형성함으로써 제작할 수 있는 특징을 가지고 있으나, 제작된 제품이 최종적으로 표면 실장될 때 접속 신뢰성에 어려움이 있다.The wafer level chip scale package with such a structure has a feature that can be manufactured by directly forming solder balls on a semiconductor chip in a wafer state without using a member such as a conventional printed circuit board or lead frame, but the manufactured product is finally In case of surface mounting, connection reliability is difficult.
도 2a 및 도 2b에 도시된 바와 같이 솔더 볼들이 형성된 위치가 반도체 칩의 일부영역에 국한되기 때문에, 표면 실장 공정에서 발생하는 온도의 순환 및 기타 외부 환경의 영향에 의해 패키지의 미세한 뒤틀림(Micro-distortion)이 발생할 수 있고 또한 이러한 외형 변형으로 인하여 솔더 볼에 응력이 발생되는 등 패키지의 접속 신뢰성을 확보할 수 없다.As shown in FIGS. 2A and 2B, since the positions where the solder balls are formed are limited to a partial region of the semiconductor chip, the package may be minutely warped due to the temperature cycle and other external environment influences in the surface mounting process. distortion), and the contour deformation causes stress on the solder balls, which prevents connection reliability of the package.
좀 더 상세히 설명하면, 패키지의 반도체 칩에 대하여 중심 부분 또는 가장자리 부분 등의 일부영역에 대하여 솔더 볼들이 형성된 구조에 따라 반도체 칩을 지지하는 물리적 힘이 일부영역으로 집중되고, 이러한 구조의 패키지가 표면 실장되는 과정에서 외부환경 등에 의해 뒤틀려짐으로써 결국 패키지의 접속 신뢰성이 저하될 수 있다.In more detail, according to the structure in which solder balls are formed in a partial region such as a center portion or an edge portion of the semiconductor chip of the package, the physical force supporting the semiconductor chip is concentrated to the partial region, and the package of the structure In the process of mounting, the connection reliability of the package may be deteriorated by being warped by an external environment.
본 발명의 목적은 패키지의 뒤틀림을 방지할 수 있는 웨이퍼 레벨 칩 스케일 패키지를 제공하는 것이다.It is an object of the present invention to provide a wafer level chip scale package capable of preventing the package from warping.
본 발명의 또 다른 목적은 웨이퍼 레벨 칩 스케일 패키지를 구조적으로 안정되게 지지함으로써 접속 신뢰성을 향상하는 것이다.It is still another object of the present invention to improve the connection reliability by structurally supporting a wafer level chip scale package.
도 1은 종래의 웨이퍼 레벨 칩 스케일 패키지를 도시한 단면도,1 is a cross-sectional view showing a conventional wafer level chip scale package;
도 2a 및 도 2b는 종래의 웨이퍼 레벨 칩 스케일 패키지를 도시한 평면도,2A and 2B are a plan view showing a conventional wafer level chip scale package,
도 3은 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 도시한 단면도,3 is a cross-sectional view illustrating a wafer level chip scale package according to an embodiment of the present invention;
도 4a 및 도 4b는 본 발명의 다른 실시예들에 따른 웨이퍼 레벨 칩 스케일 패키지를 도시한 평면도이다.4A and 4B are plan views illustrating wafer level chip scale packages according to other embodiments of the invention.
도면의 주요 부분에 대한 설명Description of the main parts of the drawing
10, 10', 110, 110' : 반도체 칩 12, 112 : 본딩패드10, 10 ', 110, 110': semiconductor chip 12, 112: bonding pad
14, 114 : 활성면 20, 120 : 금속배선14, 114: active surface 20, 120: metal wiring
22, 122 : 볼 패드 30, 30', 130, 130' : 절연층22, 122: ball pads 30, 30 ', 130, 130': insulating layer
40, 40', 140, 140' : 솔더 볼(Solder ball)40, 40 ', 140, 140': Solder ball
100, 100', 200, 200' : 웨이퍼 레벨 칩 스케일 패키지(WL-CSP)100, 100 ', 200, 200': wafer level chip scale package (WL-CSP)
124 : 더미 패드124: Dummy Pads
150, 150' : 더미 솔더 볼(Dummy solder ball)150, 150 ': Dummy solder ball
A : 중심 부분 B : 가장자리 부분A: center portion B: edge portion
이러한 목적을 달성하기 위하여 본 발명은 본딩패드들이 형성된 활성면이 구비된 반도체 칩과; 활성면의 위에 형성되며, 활성면의 일정영역에서 소정의 간격으로 배열되는 볼 패드와 각 본딩패드를 연결하는 금속배선과; 활성면과 금속배선 위로 형성되며, 볼 패드들이 노출되는 절연층; 및 각 볼 패드 위로 형성되는 솔더 볼들;을 포함하는 웨이퍼 레벨 칩 스케일 패키지에 있어서, 일정영역을 제외한 활성면 위에 소정의 간격으로 형성되며, 본딩패드에 전기적으로 연결되지 않는 더미 패드들; 및 더미 패드들이 절연층에서 노출된 위로 형성되는 더미 솔더 볼들;을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지를 제공한다.In order to achieve the above object, the present invention provides a semiconductor chip including an active surface on which bonding pads are formed; A metal wiring formed on the active surface and connecting the ball pads and the respective bonding pads arranged at predetermined intervals in a predetermined region of the active surface; An insulating layer formed over the active surface and the metal interconnection and having the ball pads exposed; And solder balls formed over each ball pad, the wafer level chip scale package comprising: dummy pads formed at predetermined intervals on an active surface excluding a predetermined area and not electrically connected to a bonding pad; And dummy solder balls formed on the dummy pads exposed from the insulating layer.
이하, 첨부도면을 참고로 하여 본 발명에 따른 바람직한 실시예들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 일 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(200)의 구조를 도시한 단면도이다. 도 3을 참고로 하여 본 발명에 따른 패키지(200)의 구조를 설명하면 다음과 같다.3 is a cross-sectional view illustrating a structure of a wafer level chip scale package 200 according to an embodiment of the present invention. Referring to Figure 3 describes the structure of a package 200 according to the present invention.
본 발명에 따른 패키지(200)는 종래와 마찬가지로 본딩패드들(112)이 형성된 활성면(114)이 구비된 반도체 칩(110)과, 활성면(114)의 중심 부분(도 4a의 A)과 같은 일정영역 위로 형성되는 볼 패드(122)와, 본딩패드(112)와 볼 패드(122)를 연결하는 금속배선(120)과, 활성면(114)과 금속배선(120) 위로 형성된 절연층(130) 및 각 볼 패드(122) 위로 형성되는 솔더 볼들(140)을 포함한다.The package 200 according to the present invention includes a semiconductor chip 110 having an active surface 114 on which bonding pads 112 are formed, a center portion of the active surface 114 (A of FIG. 4A), and the like. The ball pad 122 formed over the same predetermined region, the metal wiring 120 connecting the bonding pad 112 and the ball pad 122, and an insulating layer formed on the active surface 114 and the metal wiring 120 ( 130 and solder balls 140 formed over each ball pad 122.
이에 더하여, 본 발명에 따른 패키지(200)는 본딩패드(112)와 연결되지 않는 더미 패드들(124)이 활성면(114) 위에 형성되어 있으며, 더미 패드들(124)이 절연층(130)에서 노출된 위로 더미 솔더 볼들(150)이 형성된 것을 특징으로 한다. 이때 더미 솔더 볼들(150)은 솔더 볼들(140)이 형성된 일정영역 이외의 부분에 솔더 볼들(140)과 유사한 간격으로 형성됨으로써, 웨이퍼 레벨 칩 스케일 패키지(200)가 표면 실장되는 과정에서 패키지(200)를 구조적으로 안정되게 지지할 수 있는 것을 특징으로 한다.In addition, in the package 200 according to the present invention, dummy pads 124 which are not connected to the bonding pad 112 are formed on the active surface 114, and the dummy pads 124 are formed of the insulating layer 130. It is characterized in that the dummy solder balls 150 are formed exposed from. In this case, the dummy solder balls 150 are formed at a portion similar to the solder balls 140 at portions other than a predetermined region in which the solder balls 140 are formed, so that the package 200 in the process of surface mounting the wafer level chip scale package 200. ) Can be structurally and stably supported.
도 4a 및 도 4b는 위와 같은 구조로 제작된 웨이퍼 레벨 칩 스케일 패키지(200, 200')의 평면도를 도시한 것이며, 도 4a는 솔더 볼들(140)이 반도체 칩(110)의 중심 부분(A)에 형성되고 더미 솔더 볼들(150)이 중심 부분(A)을 제외한 가장자리 부분을 따라 형성된 구성예를 도시하고, 도 4b는 솔더 볼들(140')이 반도체 칩(110')의 가장자리 부분(B)을 따라 형성되고 더미 솔더 볼들(150')이 가장자리 부분(B)을 제외한 중심 부분에 형성된 구성예를 도시하고 있다.4A and 4B show plan views of wafer level chip scale packages 200 and 200 'fabricated as described above, and FIG. 4A shows that the solder balls 140 have a central portion A of the semiconductor chip 110. And a configuration in which the dummy solder balls 150 are formed along the edge portion excluding the center portion A, and FIG. 4B shows that the solder balls 140 'are edge portions B of the semiconductor chip 110'. The dummy solder balls 150 'are formed along the center portion excluding the edge portion B.
위와 같은 구조에서, 더미 솔더 볼들은 기존의 솔더 볼들과는 달리 본딩패드에 전기적으로 연결되지 않으며, 단지 패키지를 실장함에 있어서 물리적으로 지지하기 위한 역할을 담당하게 된다. 웨이퍼 레벨 칩 스케일 패키지가 표면 실장될 때 실제로 접촉되는 부위는 솔더 볼의 구형의 일부 면적에 지나지 않기 때문에, 보다 많은 솔더 볼들 - 실제로는 전기적으로 연결되지 않은 더미 솔더 볼들 - 이 형성되는 것이다.In the above structure, the dummy solder balls are not electrically connected to the bonding pads, unlike the conventional solder balls, and serve only to support physically in mounting the package. When the wafer level chip scale package is surface mounted, the actual contact area is only a partial area of the sphere of the solder ball, so that more solder balls-actually dummy solder balls that are not electrically connected-are formed.
이와 같이 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 구조에서는 더미 솔더 볼들이 추가적으로 형성됨에 따라 패키지를 고르게 지지할 수 있기 때문에 패키지가 온도 순환 등의 외부환경에 의해 뒤틀리는 현상 등을 방지할 수 있으며, 솔더 볼들에 집중되는 응력이 보다 고르게 분산될 수 있다. 또한, 더미 솔더 볼들에 의해 패키지의 외부 변형이 방지됨으로써 웨이퍼 레벨 칩 스케일 패키지를 표면 실장할 때의 접속 신뢰성이 향상될 수 있다.As described above, in the structure of the wafer-level chip scale package according to the present invention, since the dummy solder balls are additionally formed, the package can be evenly supported, thereby preventing the package from being warped by an external environment such as temperature cycling. The stress concentrated on the balls can be more evenly distributed. In addition, since external deformation of the package is prevented by the dummy solder balls, connection reliability when surface-mounting the wafer level chip scale package may be improved.
이러한 더미 솔더 볼들을 형성하는 방법은 특별한 공정을 필요로 하지 않고, 단지 기존의 볼 패드와 솔더 볼들을 형성할 때 동시에 더미 패드와 더미 솔더 볼들을 형성함으로써 추가적인 공정 없이 기존의 공정을 통하여 본 발명에서 바라는 바를 달성할 수 있다.The method of forming the dummy solder balls does not require a special process, and only by forming the dummy pads and the dummy solder balls at the same time as the conventional ball pads and the solder balls are formed in the present invention through the existing process without additional processes. You can achieve what you want.
이상에서 설명한 바와 같이, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지는 일정영역에 집중되어 형성된 솔더 볼들에 더하여 일정영역을 제외한 부분에 솔더 볼들과 함께 더미 솔더 볼들을 추가로 형성함으로써 표면 실장시의 구조적 안정성을 가져올 수 있으며, 이에 따라 접속 신뢰성을 향상할 수 있다.As described above, in the wafer level chip scale package according to the present invention, in addition to the solder balls formed concentrated in a certain region, the dummy solder balls are additionally formed together with the solder balls in a portion except for the predetermined region, thereby providing structural stability during surface mounting. It can bring, thereby improving the connection reliability.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지는 종래의 일정영역에 집중되어 형성된 솔더 볼들에 더하여 일정영역을 제외한 부분에 솔더 볼들과 함께 형성되는 더미 솔더 볼들을 추가된 구조를 그 특징으로 하며, 이러한 구조적 특징에 따라 패키지가 온도 순환 등의 외부환경에 의해 뒤틀리는 현상 등을 방지할 수 있으며, 솔더 볼들에 집중되는 응력이 보다 고르게 분산될 수 있다. 또한, 더미 솔더 볼들에 의해 패키지의 외부 변형이 방지됨으로써 웨이퍼 레벨 칩 스케일 패키지를 표면 실장할 때의 접속 신뢰성이 향상될 수 있다.The wafer level chip scale package according to the present invention is characterized in that the dummy solder balls are formed together with the solder balls in portions other than the predetermined regions in addition to the solder balls formed in a predetermined region. As a result, the package may be prevented from being warped by an external environment such as temperature cycling, and the stress concentrated on the solder balls may be more evenly distributed. In addition, since external deformation of the package is prevented by the dummy solder balls, connection reliability when surface-mounting the wafer level chip scale package may be improved.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19981218 |
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| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |