KR20000026810A - Method for forming micro pattern of semiconductor element - Google Patents

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Abstract

PURPOSE: A method for forming a micro pattern of a semiconductor element is provided to use TLR(Tri-Level Resist) process, in order to prevent a bridge problem of a pattern in a photo process of the semiconductor element. CONSTITUTION: A method for forming a micro pattern of a semiconductor element comprises the steps of: forming a BCB(benzocyclobutaene) layer(13) on an etching target layer, supplied on a predetermined bottom layer; forming a bottom photosensitive layer, an oxide layer between layers, and an upper photosensitive layer; patterning the bottom photosensitive layer, the oxide layer between layers, and the upper photosensitive layer sequentially; selectively etching the etching target layer by using the patterned bottom photosensitive layer with an etching mask; and selectively etching the etching target layer by using the BCB layer with the etching mask.

Description

반도체 소자의 미세 패턴 형성방법Method of forming fine pattern of semiconductor device

본 발명은 반도체 기술에 관한 것으로, 특히 TLR(Tri-level resist)공정을 이용한 반도체 소자의 미세 패턴 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a method of forming a fine pattern of a semiconductor device using a tri-level resist process.

일반적으로, 반도체 소자의 집적도가 증가함에 따라 포토 공정시 패턴의 기하학적 형태에 의한 노칭(notching), 밀도 차이에 의한 근사효과(proximity effect), 타포러지(topology)에 기인한 촛점심도 차이에 의해 발생하는 넥킹(necking) 및 브리지(bridge) 문제점을 방지하고자 TLR(Tri-level resist)공정의 필요성이 대두되어 왔다.In general, as the degree of integration of a semiconductor device increases, it is caused by notching due to the geometrical shape of the pattern during the photolithography process, approximation effect due to density difference, and depth of focus due to topology. The need for a tri-level resist (TLR) process has emerged to prevent necking and bridge problems.

도 1은 종래의 질화막 베리어 SAC(Self-Aligned Contact) 관련 게이트 전극 형성을 위한 TLR공정시 나타난 경사 프로파일을 나타낸 도면으로, 도면에서 도면부호 '1'은 불순물 주입된 폴리실리콘 게이트, '2'는 텅스텐 실리사이드막, '3'은 하드 마스크 산화막(hard mask oxide)으로 사용되는 중온 산화막(middle temperature oxide, MTO)을 각각 나타내고 있다.FIG. 1 is a view illustrating a tilt profile shown in a TLR process for forming a gate electrode related to a nitride film barrier self-aligned contact (SAC). In the drawing, reference numeral 1 denotes a polysilicon gate impregnated with impurity. Tungsten silicide film '3' represents a middle temperature oxide (MTO) used as a hard mask oxide film, respectively.

도면에 도시된 바와 같이, 종래의 폴리실리콘 게이트 형성 방법은 후속공정에서 증착되는 콘택 전도층과 하드 마스크 산화막 하부의 텅스텐 실리사이드(2)와의 단락을 방지하기 위한 질화막 베리어 SAC 공정의 마진 확보를 위해 중온 산화막(3)의 측벽(4)을 경사지게 형성하고 있다.As shown in the figure, the conventional polysilicon gate formation method is a medium temperature to ensure the margin of the nitride barrier SAC process to prevent the short circuit between the contact conductive layer deposited in the subsequent process and the tungsten silicide (2) under the hard mask oxide film The side wall 4 of the oxide film 3 is formed to be inclined.

그러나, 상기 종래의 폴리실리콘 게이트 형성 방법은, 후속 단계에서 질화막 베리어 SAC 공정마진을 확보하기 위하여는 하드 마스크 산화막의 두께가 높아져야하고, 이에 따라 TLR공정시 MTO막에 발생한 기울기는 하부층과의 단락을 유발하여 소자의 신뢰성을 저하시키는 문제점이 따랐다.However, in the conventional polysilicon gate forming method, the thickness of the hard mask oxide layer must be increased in order to secure the nitride barrier SAC process margin in a subsequent step. It caused a problem to reduce the reliability of the device.

본 발명은 TLR구조의 감광막 패턴 형성에 있어서 수직한 프로파일의 미세 패턴을 형성하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 미세 패턴 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a fine pattern of a semiconductor device capable of improving reliability of a semiconductor device by forming a fine pattern having a vertical profile in forming a photosensitive film pattern of a TLR structure.

도 1은 종래의 질화막 베리어 SAC 관련 게이트 전극 형성을 위한 TLR공정시 나타난 경사 프로파일을 나타낸 도면.1 is a view showing the inclination profile of the conventional nitride film barrier SAC-related gate electrode formation during the TLR process.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 게이트 전극 형성 공정도.2A to 2E are diagrams illustrating a process of forming a gate electrode according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11: 폴리실리콘막 12: 텅스텐 실리사이드막11: polysilicon film 12: tungsten silicide film

13: BCB막 14: 하층 레지스트13: BCB film 14: lower layer resist

15: 저온 산화막15: low temperature oxide film

본 발명은 TLR를 이용한 마스크 패턴 형성시 종래의 MTO 대신에 벤조씨클로부텐(Benzocyclobutene, BCB)막을 증착한 뒤 BCB 식각시 저압력에서 Ar/CF4/O2혼합가스로 식각을 수행하여 수직한 프로파일의 패턴을 형성하는 기술이다.In the present invention, a benzocyclobutene (BCB) film is deposited instead of a conventional MTO when forming a mask pattern using a TLR, followed by etching with an Ar / CF 4 / O 2 mixed gas at low pressure during BCB etching. It is a technique of forming a pattern.

따라서, 본 발명은, 소정의 하부층 상에 제공된 식각대상층 상에 벤조씨클로부텐(benzocyclobutene)막을 형성하는 단계; 상기 벤조씨클로부텐막 상에 하부 감광막, 층간산화막 및 상부 감광막을 형성하는 단계; 상기 상부 감광막, 층간산화막 및 하부 감광막을 차례로 패터닝하는 단계; 패터닝된 상기 하부 감광막을 식각 마스크로 사용하여 상기 벤조씨클로부텐막을 패터닝하는 단계; 및 상기 벤조씨클로부텐막을 식각 마스크로 사용하여 상기 식각대상층을 선택 식각하는 단계를 포함하여 이루어진다.Accordingly, the present invention includes the steps of forming a benzocyclobutene film on the etching target layer provided on a predetermined lower layer; Forming a lower photoresist film, an interlayer oxide film and an upper photoresist film on the benzocyclobutene film; Patterning the upper photoresist film, the interlayer oxide film, and the lower photoresist film in order; Patterning the benzocyclobutene film using the patterned lower photoresist as an etch mask; And selectively etching the etch target layer using the benzocyclobutene film as an etching mask.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

첨부된 도면 도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.2A to 2E illustrate a process of forming a gate electrode according to an exemplary embodiment of the present invention. Hereinafter, the process will be described with reference to the drawings.

본 발명에 따른 폴리실리콘 게이트 형성을 위한 TLR공정은 먼저, 도 2a에 도시된 바와 같이 불순물이 주입된 폴리실리콘막(11), 텅스텐 실리사이드막(12)이 차례로 형성된 구조에서 기존의 MTO막 대신 1500∼2000Å의 BCB막(13)을 텅스텐 실리사이드막(12) 상에 형성한다. 그리고 TLR공정을 수행하기 위하여 BCB막(13) 상에 1.0∼1.2㎛의 하층 i-라인(i-line) 감광막(14), 1000∼1200Å의 저온 산화막(15) 및 0.4∼0.6㎛의 DUV(deep UV) 감광막(16)을 차례로 형성하는데, 후속 공정에서 진행되는 전도층의 콘택물질과 게이트 전극의 전기적 접촉을 방지하기 위하여 BCB막(13)을 두껍게 형성한다. 한편, 하기의 화학식 1은 본 발명에 적용된 BCB막의 큐어링후 분자 구조를 나타낸 것이다.In the TLR process for forming a polysilicon gate according to the present invention, first, as shown in FIG. 2A, the polysilicon film 11 in which impurities are injected and the tungsten silicide film 12 are sequentially formed in place of the conventional MTO film. A BCB film 13 of ˜2000 kV is formed on the tungsten silicide film 12. In order to perform the TLR process, a lower layer i-line photosensitive film 14 having a thickness of 1.0 to 1.2 mu m, a low temperature oxide film 15 having a thickness of 1000 to 1200 microns, and a DUV having a thickness of 0.4 to 0.6 mu m are formed on the BCB film 13. deep UV) The photosensitive film 16 is sequentially formed. The BCB film 13 is thickly formed in order to prevent electrical contact between the contact material of the conductive layer and the gate electrode, which are performed in a subsequent process. Meanwhile, Chemical Formula 1 below shows a molecular structure after curing of the BCB film applied to the present invention.

이어서, 도 2b에 도시된 바와 같이, DUV 감광막(16) 패턴을 형성한후, 이를 식각 마스크로 사용하고 Ar/CHF3/O2혼합가스를 이용하여 저온 산화막(Interlayer PE oxide)(15) 패턴을 형성한다. 이때 저온 산화막(15)의 식각은 압력 40∼60mTorr, RF 전원 500W이상, 자장 50Gauss 이상, Ar은 100∼150sccm정도, CHF3은 50∼70sccm정도, O2는 5∼10sccm정도에서 공정이 진행된다.Subsequently, as shown in FIG. 2B, after forming the DUV photoresist layer 16 pattern, the DUV photoresist layer 16 is used as an etching mask and an interlayer PE oxide 15 pattern is formed using an Ar / CHF 3 / O 2 mixed gas. To form. At this time, the etching of the low temperature oxide film 15 is performed at a pressure of 40 to 60 mTorr, an RF power of 500 W or more, a magnetic field of 50 Gauss or more, Ar of about 100 to 150 sccm, CHF 3 about 50 to 70 sccm, and O 2 about 5 to 10 sccm. .

그리고, 도 2c에 도시된 바와 같이, 저온 산화막(15) 패턴을 식각 마스크로사용하여 하층 i-line 감광막(14) 패턴을 형성하는데, RF전원 500W이하, 압력 5∼10mTorr, 자장 50Gauss 이하, Ar은 20∼40sccm정도, O2는 20∼40sccm정도에서 수행된다.As shown in FIG. 2C, the lower layer i-line photoresist layer 14 pattern is formed using the low temperature oxide layer 15 pattern as an etch mask. Is performed at about 20 to 40 sccm, and O2 is at about 20 to 40 sccm.

계속하여, 도 2d에 도시된 바와 같이, 하층 i-line 감광막(14) 패턴을 식각 마스크로 사용하여 BCB막(13)의 패턴을 형성한다. 이때, 이온의 직진성을 증대시키기 위하여 10mTorr이하의 저압력에서 Ar/CF4/O2함유 가스 플라즈마를 이용하여 MERIE(Magnetically Enhanced Reactive Ion Etcher)에서 BCB막(13)의 식각을 수행한다. 한편, 프로파일의 거칠기를 최소화하기 위하여 CF4:O2의 비율이 적절히 조절되어야 하는데 바람직한 실시예에서 30:70∼50:50의 비율로 실시될 수 있다. 더욱이, 본 발명에서 사용되는 O2플라즈마는 이전 공정의 산화막 식각시 발생되는 폴리머(polymer)와 반응을 하기 때문에 폴리머에 의한 경사 제거 기능도 수행하게 된다. 물론, 캐리어 가스로 사용되는 Ar은 기타 다른 중성 가스로, CF4는 C4F8, SF6와 같은 기타 다른 불소계열 가스로 대체될 수 있을 것이다. 또한, BCB막(13)의 식각은 압력 5∼10mTorr, RF 전원 500W이상, 자장 50Gauss이상, Ar은 20sccm정도, CF4는 5∼10sccm정도, O2는 10∼15sccm정도에서 수행된다.Subsequently, as shown in FIG. 2D, the pattern of the BCB film 13 is formed using the lower layer i-line photosensitive film 14 pattern as an etching mask. At this time, the BCB film 13 is etched by MERIE (Magnetically Enhanced Reactive Ion Etcher) using an Ar / CF 4 / O 2 -containing gas plasma at a low pressure of 10 mTorr or less to increase the linearity of the ions. Meanwhile, in order to minimize the roughness of the profile, the ratio of CF 4 : O 2 should be appropriately adjusted. In a preferred embodiment, the ratio may be 30:70 to 50:50. In addition, since the O 2 plasma used in the present invention reacts with a polymer generated during the etching of the oxide of the previous process, the inclination removal function by the polymer is also performed. Of course, Ar used as a carrier gas may be replaced with other neutral gas, and CF 4 may be replaced with other fluorine-based gas such as C 4 F 8 , SF 6 . In addition, etching of the BCB film 13 is performed at a pressure of 5 to 10 mTorr, an RF power supply of 500 W or more, a magnetic field of 50 Gauss or more, Ar about 20 sccm, CF 4 about 5 to 10 sccm, and O2 about 10 to 15 sccm.

상기 공정을 완료하고 하층 i-line 감광막(14) 패턴을 제거하게 되면, 도 2e에 도시된 바와 같은 수직한 BCB막(13) 패턴이 형성되며, 이후 이러한 BCB막(13) 패턴을 식각 마스크로 사용하여 하부의 텅스텐 실리사이드막(12) 및 폴리실리콘막(11)을 패터닝하게 되면 수직한 프로파일의 게이트 전극을 형성하고, 이를 통해 이후의 공정에서 발생될 수 있는 전도층 간의 단락을 방지 할 수 있다.When the above process is completed and the lower layer i-line photoresist layer 14 pattern is removed, a vertical BCB layer 13 pattern is formed as shown in FIG. 2E. Then, the BCB layer 13 pattern is used as an etching mask. When the lower tungsten silicide layer 12 and the polysilicon layer 11 are patterned, a gate electrode having a vertical profile is formed, thereby preventing a short circuit between conductive layers that may occur in a subsequent process. .

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above-described preferred embodiment, the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

즉, MOS구조의 스페이서 제조시 사용되는 질화막의 스트레스 억제 방법 또는 반도체 제조 공정중 질화막을 사용하는 모든 공정 단계에 확대 적용 가능한 것으로써, 버퍼 산화막 증착의 단일 공정만 추가하여 현재 제조되고 있는 모든 집적 소자에 적용할 수 있다. 예를 들어 상기 BCB막은 반도체 소자의 층간 절연막으로 사용되어 양호한 패턴을 형성할 수 도 있을 것이다.That is, it is widely applicable to the stress suppression method of the nitride film used in the manufacture of the spacer of the MOS structure or to all the process steps using the nitride film during the semiconductor manufacturing process, and all integrated devices currently manufactured by adding a single process of buffer oxide film deposition. Applicable to For example, the BCB film may be used as an interlayer insulating film of a semiconductor device to form a good pattern.

상기와 같이 이루어지는 본 발명은 하드 마스크의 경사로 인한 후속 공정(nitride barrier SAC)시 발생되는 단락을 방지할 수 있어 소자의 신뢰성을 향상시키고, 소자의 수율을 증대시키는 효과가 있다. .The present invention made as described above can prevent a short circuit generated during a subsequent process (nitride barrier SAC) due to the inclination of the hard mask has the effect of improving the reliability of the device, and increase the yield of the device. .

Claims (7)

소정의 하부층 상에 제공된 식각대상층 상에 벤조씨클로부텐(benzocyclobutene)막을 형성하는 단계;Forming a benzocyclobutene film on an etching target layer provided on a predetermined lower layer; 상기 벤조씨클로부텐막 상에 하부 감광막, 층간산화막 및 상부 감광막을 형성하는 단계;Forming a lower photoresist film, an interlayer oxide film and an upper photoresist film on the benzocyclobutene film; 상기 상부 감광막, 층간산화막 및 하부 감광막을 차례로 패터닝하는 단계;Patterning the upper photoresist film, the interlayer oxide film, and the lower photoresist film in order; 패터닝된 상기 하부 감광막을 식각 마스크로 사용하여 상기 벤조씨클로부텐막을 패터닝하는 단계; 및Patterning the benzocyclobutene film using the patterned lower photoresist as an etch mask; And 상기 벤조씨클로부텐막을 식각 마스크로 사용하여 상기 식각대상층을 선택 식각하는 단계Selectively etching the etch target layer using the benzocyclobutene film as an etching mask 를 포함하여 이루어지는 반도체 소자의 미세 패턴 형성방법.Method for forming a fine pattern of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 벤조씨클로부텐막을 패터닝하는 단계에서,In the step of patterning the benzocyclobutene film, 불소계 가스와 산소계 가스를 포함하는 혼합가스를 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.A method of forming a fine pattern of a semiconductor device, characterized by using a mixed gas containing a fluorine-based gas and an oxygen-based gas. 제 2 항에 있어서,The method of claim 2, 상기 혼합가스가 아르곤 가스를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.The method of forming a fine pattern of a semiconductor device, characterized in that the mixed gas further comprises an argon gas. 제 2 항에 있어서The method of claim 2 상기 불소계 가스가 CF4, C4F8, SF6가스 중 어느 하나인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.The method of forming a fine pattern of a semiconductor device, wherein the fluorine-based gas is any one of CF 4 , C 4 F 8 , and SF 6 gas. 제 4 항에 있어서The method of claim 4 상기 벤조씨클로부텐막 식각 가스가 CF4/O2이며, CF4:O2의 비율이 30:70∼50:50인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.Wherein the benzocyclobutene film etching gas is CF 4 / O 2 , and the ratio of CF 4 : O 2 is 30:70 to 50:50. 제 2 항에 있어서,The method of claim 2, 상기 벤조씨클로부텐막을 패터닝하는 단계가,The step of patterning the benzocyclobutene film, 10mTorr 이하의 압력하에서 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.The method of forming a fine pattern of a semiconductor device, characterized in that carried out under a pressure of 10mTorr or less. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 6, 상기 하부 감광막이 1.0∼1.2㎛ 두께이며, 상기 층간산화막이 1000∼1200Å 두께이며, 상기 상부 감광막이 0.4∼0.6㎛ 두께인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.The method of forming a fine pattern of a semiconductor device, wherein the lower photoresist film is 1.0 to 1.2 mu m thick, the interlayer oxide film is 1000 to 1200 mu m thick, and the upper photoresist film is 0.4 to 0.6 mu m thick.
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