KR20000013654A - Capacitor having an al2o3/aln mixed dielectric layer by using an atomic layer deposition and a manufacturing method thereof - Google Patents

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Abstract

PURPOSE: A manufacturing method of a capacitor having an AL2O3/ALN(Alumina/Aluminium Nitride) mixed dielectric layer is provided to obtain a stable high dielectric layer which does not react on polysilicon in a succeeding thermal process without changing a structure of the capacitor. CONSTITUTION: The manufacturing method of the capacitor comprises the step of using a mixed dielectric layer composed of either AL2O3/ALN or ALN/AION(Aluminium Nitride) as a dielectric material between capacitor electrodes by utilizing an ALD(Atomic Layer Deposition) process so that good step coverage with no chemical reaction can be obtained even if conductive polysilicon is used as capacitor electrodes.

Description

원자층 증착 방법으로 형성한 알루미나/알루미늄 나이트라이드 복합 유전체막을 갖는 캐패시터와 그 제조 방법 A capacitor and a method of manufacturing the same having an atomic layer deposition method, the alumina / aluminum nitride composite dielectric film formed by

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 고집적 반도체 디램(DRAM)의 전하 저장용 캐패시터 및 그 제조 방법에 관한 것이다. The present invention relates to that, in particular for charge storage capacitor of a highly integrated semiconductor dynamic random access memory (DRAM) and a method of manufacturing a semiconductor device and its manufacturing method.

반도체 기판 상의 단위 면적당 제조되는 반도체 소자의 집적도가 증가함에 따라 데이터 저장용 전하 캐패시터(storage capacitor)가 점유할 수 있는 공간도 축소되고 있다. Area with a charge capacitor for data storage (storage capacitor) may occupy, as the degree of integration of semiconductor devices to be produced on the semiconductor substrate per unit increase is reduced. 따라서, 주어진 디자인 룰(design rule) 하의 허용된 공간 내에 대용량의 캐패시탄스를 갖는 전하 저장용 캐패시터를 제작하는 것이 필요하다. Therefore, it is necessary to create the electrical charge storage capacitors having a large capacitance sitan's in a given design rule (design rule) under the allowed space.

이렇듯, 허용된 공간 내에서 높은 캐패시탄스 값을 갖는 전하 저장 캐패시터를 제작하기 위하여, 반도체 업계에서는 전하 저장용 캐패시터의 유효 면적을 극대화시키는 방법, 또는 유전률이 큰 물질을 전극간 절연 물질로 사용하는 방법 등을 기본으로 하여 새로운 전하 저장 캐패시터를 개발하고 있다. As such, in order to produce a charge storage capacitor having a high capacitance sitan sequence values ​​within the allowable space, the semiconductor industry, using a method, or an insulating material between the dielectric constant of the electrode to a material to maximize the effective area of ​​the capacitor for charge storage by a method such as the basic developing a new charge storage capacitor.

전하 저장용 캐패시터의 유효 면적을 극대화시키기 위한 한 기술로서, 파잔(Fazan) 등은 미합중국 특허 제5,278,091호에서 스택 구조의 하부 전극 상에 HSG (hemispherical grain) 실리콘 박막을 형성함으로써 전하 저장 캐패시터의 캐패시탄스를 증대시키는 기술을 개시하고 있다. As a technique for maximizing the effective area for the charge storage capacitor, pajan (Fazan) and the like capacitance sitan of the charge storage capacitor by forming HSG (hemispherical grain) silicon film on the lower electrode of the stack structure in U.S. Patent No. 5,278,091 No. It discloses a technique for increasing the scan. 또한, 키타와(T. Kittawa) 등은 1992년도 International Conference on Solid State Devices and Materials 학회 논문 요약집 제90쪽 내지 제92쪽에서, 탄탈륨 산화막(Ta 2 O 3 )과 같은 고유전체막을 사용한 256M 비트 디램의 제조 방법에 관한 기술을 개시하고 있다. Further, the north and (T. Kittawa), etc. of 256M bit DRAM using high dielectric film such as a side Year International Conference on Solid State Devices and Materials Society paper yoyakjip claim 90 side to claim 92, 1992, tantalum oxide (Ta 2 O 3) It discloses a technique concerning a method of manufacturing the same.

그러나, 탄탈륨 산화막 또는 BST(Ba x Sr 1-x TiO 3 ) 물질 등은 유전 상수가 크기 때문에 대용량의 캐패시터를 제조할 수 있을 것으로 기대되지만, 상기 고유전체막을 이용하여 디램 캐패시터를 제작하기 위해서는 극복해야 할 많은 공정 상의 문제점이 있다. However, tantalum oxide or BST (Ba x Sr 1-x TiO 3) material and the like because the dielectric constant, but expected to produce a large-capacity capacitor, must be overcome in order to produce a DRAM capacitor using whole film the unique there are many problems in the process to do. 즉, 양호한 스텝 커버리지(step coverage)를 갖는 탄탈륨 산화막을 제조하기 위해서 표면 운동 영역(surface kinetic regime)의 범위인 저온(low temperature)에서 화학 기상 증착 방식(CVD; chemical vapor deposition)으로 박막을 형성하므로, 산소 결핍 문제 및 하이드로카본(hydrocarbon)의 박막 내 잔류 문제, 결정성 저하 등으로 인한 유전률 열화 현상, 절연 특성 불량 등의 문제점을 야기할 수 있다. That is, good step coverage (step coverage) the surface movement area chemical vapor deposition at a low temperature (low temperature) in the range of (surface kinetic regime) to prepare a tantalum oxide layer having; it forms a thin film (CVD chemical vapor deposition) , the dielectric constant due to the thin film residual problem of oxygen deficit problem and hydrocarbon (hydrocarbon), such as crystallinity degradation can lead to problems such as degradation, poor insulating properties.

이와 같은 탄탈륨 산화막의 누설 전류 및 유전률 열화 등의 문제점을 해결하기 위한 수단으로서, 자외선 오존(UV O 3 ) 및 고온 건식 산소 어닐링(dry O 2 anneal) 등의 공정이 사용되고 있다. As a means for solving the problems of leakage current and dielectric constant, such as deterioration of the tantalum oxide layer, a process such as UV ozone (UV O 3) and high-temperature oxygen annealing dry (dry O 2 anneal) is used. 즉, 건식 산소 어닐링을 통해 탄탈륨 산화막 하부에 생성되는 산화막은 탄탈륨 산화막의 절연 특성을 향상시키고, 그레인 경계면(grain boundary)의 절연성이 양호하지 못한 곳에서는 상대적으로 산소의 확산이 촉진되어 산화막이 한층 두껍게 형성되므로 누설 전류 문제를 치유할 수 있게 된다. That is, the oxide film produced on the tantalum oxide film is lower through the dry oxygen annealing is to improve the insulating properties of the tantalum oxide layer, the grain boundary where insulation has not good for (grain boundary) is relatively promoting the diffusion of oxygen, the oxide film is even thicker forming, so it is possible to cure the leakage current problem.

한편, BST 유전체는 우수한 절연 특성을 확보하기 위하여 쇼트키 장벽(Schottky barrier height)이 큰 금속 전극의 채용이 필요하다. On the other hand, BST dielectric is employed in a large Schottky barrier metal electrode (Schottky barrier height) is required in order to secure excellent insulating property. 또한, 금속 전극과 폴리실리콘 사이에 오믹 접촉(ohmic contact)을 위한 층 및 전극과 폴리실리콘 사이의 화학적 반응을 방지하기 위한 장벽 금속(barrier metal)의 채용이 필수적이다. In addition, it is essential to employ a barrier metal (barrier metal) for preventing chemical reaction between the ohmic contacts (ohmic contact) layer and the electrode and the polysilicon for between the metal electrode and the polysilicon.

상기 BST 유전 물질은 캐패시터의 상하부 전극 형성을 위하여 MIM (metal insulator metal) 구조를 기본으로 하고 있으며, 전술한 탄탈륨 산화막은 MIS(metal insulator semiconductor) 또는 MIM 구조를 채택하고 있으므로, 상기 고유전 물질을 고집적 디램 공정에 적용하기 위해서는 기존의 실리콘산화막(SiO 2 ) 및 ONO(oxide nitride oxide) 절연막에 적용하였던 폴리실리콘을 이용한 SIS (semiconductor insulator semiconductor) 구조를 적용할 수 없게 되는 공정상의 부담이 발생하게 된다. The BST dielectric material is integrated with the dielectric material, and to an MIM (metal insulator metal) structure for forming the top and bottom electrodes of the capacitor to the base, a tantalum oxide layer described above, so we adopted a MIS (metal insulator semiconductor) or MIM structure in order to apply to a DRAM process conventional silicon oxide (SiO 2) and ONO burden on the process that can not be applied to the SIS (semiconductor insulator semiconductor) structure using a polysilicon who applies the (oxide nitride oxide) insulation film is generated.

캐패시터의 면적을 증가시키기 위한 한 수단으로써 당 업계에서는 캐패시터의 높이를 증대시키는 방법이 사용되고 있는데, 제1도를 참조하면 캐패시터의 반경이 축소될수록 캐패시터 높이 증가에 의한 면적 증가 비율이 증가하고, 같은 용량의 캐패시터를 제작하기 위하여 등가 산화막 두께(equivalent T ox )를 얇게 해야 함을 알 수 있다. Capacity as there is a method of increasing the height of the capacitor in the art as a means for increasing the area of ​​the capacitor is used, with reference to FIG. 1 and increases the surface area increasing rate of the capacitor increases in height the more the radius of the capacitors reduced, the capacitors can be seen that the need to thin the equivalent oxide film thickness (equivalent T ox) to production.

따라서, 종래의 ONO 유전체막 보다 얇은 등가 산화막 두께(equivalent T ox )를 갖는 구조에 대해서도 양호한 절연 특성을 보이는 전하 저장 캐패시터의 개발이 필요하다. Therefore, the development of a charge storage capacitor showing a good insulating property even in the structure having a conventional ONO thin equivalent oxide thickness (T ox equivalent) than the dielectric film is necessary.

또한, 종래의 반도체 디램 공정에 채용하고 있는 도전성 폴리실리콘을 하부 전극으로 계속 사용을 하더라도 전극간 유전체 물질과의 치환 등의 화학적 반응을 일으키지 않음은 물론, 양호한 스텝 커버리지 특성을 보이는 고유전률 박막을 구비한 캐패시터의 개발이 고집적 디램 제조를 위해서는 필요하다. In addition, even if a still use the conductive polysilicon that is employed in the conventional semiconductor dynamic random access process of the lower electrode does not cause a chemical reaction such as substitution of the inter-electrode dielectric material, as well as having a high dielectric constant thin film showing a good step coverage characteristic development of the capacitor is required to manufacture a high-density dynamic random access memory.

따라서, 본 발명의 제1 목적은 고집적 반도체 디램 공정에 적용될 수 있는 전하 저장 캐패시터 및 그 제조 방법을 제공하는 데 있다. Accordingly, a first object of the present invention to provide a charge storage capacitor and a manufacturing method that can be applied to highly integrated semiconductor dynamic random access process.

본 발명의 제2 목적은 상기 제1 목적에 부가하여, 대용량의 캐패시탄스를 가지면서도 하부 전극으로 도전성 실리콘을 사용할 수 있는 양호한 특성을 보이는 고집적 디램 전하 저장 캐패시터 및 그 제조 방법을 제공하는데 있다. A second object of the present invention to provide, while having a large amount of capacitance sitan's exhibit good properties that can be used for the conductive silicon of the lower electrode integrated DRAM charge storage capacitor and a method of manufacturing the same, in addition to the first object.

본 발명의 제3 목적은 상기 제1 목적에 부가하여, 양호한 산화력과 우수한 절연 특성을 지니고, 박막 내 잔류 알칼리 이온을 최소화한, 고유전률의 유전체 박막을 구비한 고집적 디램 전하 저장 캐패시터 및 그 제조 방법을 제공하는데 있다. The third object of the present invention is added to the first object, have a satisfactory oxidation ability and excellent insulating properties, the thin film within a minimal residual alkali ions, a high-density dynamic random access memory including a dielectric thin film of a high dielectric constant charge storage capacitor and a method of manufacturing the same to provide for.

본 발명의 제4 목적은 상기 제1 목적에 부가하여, 종래 스택형 전하 저장 캐패시터의 구조 변경 없이 후속 열처리 공정에서도 하부 전극 물질인 폴리실리콘과 반응이 없는 안정된 고유전률 유전체막을 구비한 고집적 디램 전하 저장 캐패시터 및 그 제조 방법을 제공하는데 있다. A fourth object is to, in the conventional stacked-type charge storage structure, the subsequent heat treatment step in the lower electrode material of a high density DRAM charge storage includes polysilicon and the reaction was not stable and the dielectric film is a dielectric constant without change of the capacitor in addition to the first object of the present invention to provide a capacitor and a method of manufacturing the same.

제1도는 반도체 공정의 고집적화에 따른 디램 캐패시터의 구조적 영향을 나타낸 도면. First turning view showing the structural effect of a DRAM capacitor according to the degree of integration of semiconductor processing.

제2a도 내지 제2c도는 본 발명의 제1 실시예에 따른 디램 캐패시터의 형성 방법을 나타낸 공정 순서도. Figure 2a) to (2c the turning process flow chart illustrating a method for forming a DRAM capacitor according to the first embodiment of the present invention.

제3도는 제2c도, 제5도 및 제6도의 점선원(180) 부위에 대한 확대도. The third turning 2c also, FIG. 5 and a sixth-degree dotted circle 180 in an enlarged view of area.

제4도는 본 발명의 제1 실시예에 따른 원자층 증착(ALD) 소스 가스 유입 순서를 나타낸 도면. The fourth turning a view of the first atomic layer deposition (ALD) source gas inlet sequence according to the first embodiment of the present invention.

제5도는 본 발명의 제2 실시예에 따른 디램 캐패시터를 나타낸 단면도. The fifth turning cross-sectional view illustrating a DRAM capacitor according to the second embodiment of the present invention.

제6도는 본 발명의 제3 실시예에 따른 디램 캐패시터를 나타낸 단면도. The sixth turning cross-sectional view illustrating a DRAM capacitor according to a third embodiment of the present invention.

제7a도 내지 제7c도는 본 발명의 제4 실시예에 따른 디램 캐패시터의 형성 방법을 나타낸 공정 순서도. FIG claim 7a) to (7c turning process flow chart illustrating a method for forming a DRAM capacitor according to a fourth embodiment of the present invention.

제8도는 본 발명의 제5 실시예에 따른 디램 캐패시터를 나타낸 단면도. Section 8 of the turning cross-sectional view illustrating a DRAM capacitor according to a fifth embodiment of the present invention.

제9도는 본 발명의 제6 실시예에 따른 디램 캐패시터를 나타낸 단면도. Ninth turn cross-sectional view illustrating a DRAM capacitor according to a sixth embodiment of the present invention.

<도면 주요 부분에 대한 부호의 설명> <Drawings Description of the Related>

100 : 반도체 기판 100: a semiconductor substrate

101 : 실리콘 산화막 101: silicon oxide film

102 : 저장 폴리실리콘 하부 전극 102: Save the polysilicon lower electrode

103 : 알루미나(Al 2 O 3 ) 박막 103: alumina (Al 2 O 3) thin film

104, 200 : 알루미늄 나이트라이드(AlN) 박막 104, 200: aluminum nitride (AlN) films

105, 202 : 플레이트 폴리실리콘 상부 전극 105, 202: plate polysilicon top electrode

115, 125, 135 : Al 2 O 3 /AlN 복합 유전체막 115, 125, 135: Al 2 O 3 / AlN composite dielectric film

201 : 알루미늄 옥시 나이트라이드(AlON) 201: aluminum oxynitride (AlON)

상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 도전층을 형성하는 단계; The present invention to attain the object is a step of forming a conductive layer on a semiconductor substrate; 상기 도전층을 각 셀 단위로 한정되도록 패터닝하여 도전층 패턴을 형성하는 단계; Forming a conductive layer pattern by patterning the conductive layer to be limited by each cell unit; 상기 패턴 형성된 도전층 상부에 원자층 증착(atomic layer deposition; ALD) 방식으로 알루미나(Al 2 O 3 )층과 알루미늄 나이트라이드(AlN)층의 복합 유전체막을 형성하는 단계; Forming; (ALD atomic layer deposition) method as alumina (Al 2 O 3) layer and an aluminum nitride (AlN) layer composite dielectric film of the conductive layer pattern formed atomic layer deposited thereon; 상기 복합 유전체막 상부에 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 디램 캐패시터 제조 방법을 제공한다. It provides a DRAM capacitor manufacturing method comprising the steps of: forming a conductive layer on the dielectric composite film.

본 발명의 또 다른 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 형성된 스택 폴리실리콘 전극과; In accordance with still another aspect of the invention, the invention is a stack formed on a semiconductor substrate poly silicon electrode; 상기 스택 폴리실리콘 전극 상부에 형성된 산화 알루미늄 층과 알루미늄 나이트라이드층의 복합 유전체막과; A composite dielectric layer of said stack poly aluminum layer and the aluminum nitride layer formed on the silicon oxide and the upper electrode; 상기 복합 유전체막 상부에 형성된 플레이트 폴리실리콘 전극으로 구성됨을 특징으로 하는 디램 캐패시터를 제공한다. It provides a DRAM capacitor, characterized in the plate composed of polysilicon electrodes formed on the composite dielectric layer.

본 발명의 또 다른 목적을 달성하기 위하여, 본 발명은 전하 저장용 캐패시터를 갖는 디램 장치에 있어서, 반도체 기판 상에 형성된 스택 폴리실리콘 전극과; In accordance with still another aspect of the present invention, the present invention relates to a dynamic random access memory device having a capacitor for charge storage, poly stack formed on a semiconductor substrate a silicon electrode; 상기 스택 폴리실리콘 전극 상부에 형성된 알루미나층과; An alumina layer formed on the polysilicon electrode stack and the top; 상기 알루미나층 상부에 형성된 알루미늄 옥시 나이트라이드(AlON)층과; Aluminum oxynitride (AlON) layer formed on the aluminum oxide layer and an upper; 상기 알루미늄 옥시 나이트라이드층 상부에 형성된 플레이트 폴리실리콘 전극으로 구성됨을 특징으로 하는 디램 캐패시터를 제공한다. It provides a DRAM capacitor, characterized in the plate composed of polysilicon electrodes formed on the aluminum oxynitride layer.

이하, 본 발명에 따른 전하 저장용 디램 캐패시터 및 그 제조 방법의 양호한 실시예를 첨부하는 도면을 참조하여 상세히 설명한다. With reference to the accompanying drawings a preferred embodiment of a DRAM capacitor, and a manufacturing method for charge storage according to the present invention will be described in detail.

제2a도 내지 제2c도는 본 발명의 제1 실시예에 따른 디램 캐패시터의 제조 방법을 나타낸 공정 순서도 이다. No. 2a) to (2c also is a turning process flow chart illustrating a method of manufacturing a DRAM capacitor according to the first embodiment of the present invention. 제2a도를 참조하면, 먼저 반도체 기판(100) 상에 실리콘 산화막(SiO 2 ; 101)이 형성되어 있으며, 전하 저장용 캐패시터를 구성하는 하부 전극으로서 저장 폴리실리콘(storage polysilicon; 102)이 형성되어 있다. Referring to the 2a also, first, the semiconductor substrate 100 onto the silicon oxide film is;; (102 storage polysilicon) is formed, and a (SiO 2 101) is formed, the charge storage storing polysilicon as a lower electrode constituting the capacitor for have. 그리고, 상기 저장 폴리실리콘(102) 및 절연막(101)의 상부에 알루미나(Al 2 O 3 ; 103)막이 형성되어 있다. Then, the alumina in the top of the storage polysilicon 102 and the insulating film 101; a film (Al 2 O 3 103) are formed.

바람직한 실시예로서, 상기 알루미나층(103)은 원자층 증착(atomic layer deposition; ALD) 방식으로 형성할 수 있다. In a preferred embodiment, the alumina layer 103 is an atomic layer deposition; can be formed by (atomic layer deposition ALD) method. 알루미나(103)를 디램 캐패시터의 유전막으로 사용하기 위해서는 스텝 커버리지가 양호하고 유전체 박막 내에 잔존하는 불순물이 적어야 한다. In order to use the alumina 103 with the dielectric film of a DRAM capacitor must be little impurities in good step coverage and remaining in the dielectric film. 그런데, 일반적으로 반도체 업계에서 통용되고 있는 스퍼터링(sputtering) 방식으로 상기 알루미나막(103)을 형성하는 경우, 유전체 박막 내에 잔존하는 불순물은 감소시킬 수 있으나, 스텝 커버리지가 불량하여 3차원 구조의 유전체 박막으로 사용하기에는 부적합하다. However, in general, when a sputtering (sputtering) method which is commonly used in the semiconductor industry for forming the alumina film 103, the impurities remaining in the dielectric thin film, but can be reduced, the dielectric thin film having a three-dimensional structure is the step coverage and bad it is unsuitable for use.

또한, 상기 알루미나 박막(103)을 형성하기 위한 실시예로서, 화학기상 증착(chemical vapor deposition; CVD) 방식을 적용할 수 있으나 전술한 스퍼터링 방식과는 반대로 스텝 커버리지는 우수하지만 박막 내의 불순물을 제거하기 어려운 문제점이 있다. Further, as an embodiment for forming the alumina thin film 103, a chemical vapor deposition; as opposed to a step coverage and a (chemical vapor deposition CVD) method can be applied, but the above-described sputtering method is excellent, but the removal of impurities in the thin film there are difficult issues.

따라서, 본 발명의 양호한 실시예로서 알루미나 박막(103)은 원자층 증착 방식(ALD)으로 형성할 수 있다. Thus, the alumina thin film 103 as a preferred embodiment of the present invention can be formed by atomic layer deposition (ALD). 이렇듯, 원자층 증착 방식으로 형성된 알루미나막은 비정질(amorphous) 상태이고, 스텝 커버리지는 100%에 근접할 정도로 매우 양호하다. As such, the alumina film is amorphous (amorphous) state is formed by the atomic layer deposition method, the step coverage is very good enough to approach 100%.

제2b도는 원자층 증착 방식으로 형성된 알루미나막 상부에 알루미늄 나이트라이드층(104)을 형성하는 공정 단계를 나타낸 단면도로서, 상기 알루미나층(103)과 알루미늄 나이트라이드층(104)을 원자층 증착 방식으로 인 시추(in-situ)하게 반복적으로 형성함으로써 Al 2 O 3 /AlN 복합 유전체 박막(115)을 형성한다. The cross-sectional views showing the process steps of forming the aluminum nitride layer (104) on the alumina layer above is formed by 2b to turn the atomic layer deposition method, the layer of aluminum oxide 103 and the aluminum nitride layer 104 by the atomic layer deposition method which forms a drilling (in-situ) to repeated Al 2 O 3 / AlN composite dielectric thin film 115 is formed.

제2c도는 플레이트 폴리실리콘층(105)의 형성 공정을 도시한 것으로써, 원자층 증착 방식으로 형성된 Al 2 O 3 /AlN 복합 유전체 박막(115) 상부에 도우핑된 폴리실리콘을 증착함으로써 디램 캐패시터의 상부 전극(105)을 형성한다. The 2c turn written by showing the step of forming the plate layer of polysilicon 105, the DRAM capacitor by depositing polysilicon doped to the upper Al 2 O 3 / AlN composite dielectric thin film 115 formed by the atomic layer deposition method to form the upper electrode 105.

제3도는 제2c도의 점선원(180) 부위에 대한 확대도로서, 알루미나막(Al 2 O 3 ; 103)과 알루미늄 나이트라이드막(AlN; 104)을 원자층 증착(ALD) 방식으로 일원자층(one atomic layer) 크기로 교대로 증착시킴으로써 형성된 Al 2 O 3 /AlN 복합 유전체 박막의 단면을 나타낸 확대도 이다. The third turn as an enlarged view in claim 2c degrees dashed circle 180 region, the alumina film (Al 2 O 3; 103) and an aluminum nitride film (AlN; 104), atomic layer deposition (ALD) method as one atomic layer It is an enlarged view showing the cross section of the Al 2 O 3 / AlN composite dielectric thin film formed by depositing a (one atomic layer) shift in size.

본 발명에 따른 바람직한 실시예로서, 알루미나(103)막과 알루미늄 나이트라이드막(104)을 각각 1.1Å씩 원자층 증착(ALD) 방식으로 수회 반복하여 형성함으로써, 수십Å 두께의 Al 2 O 3 /AlN 복합 유전체 박막을 형성할 수 있다. In a preferred embodiment according to the present invention, alumina 103 film and the aluminum nitride formed by repeating several times the film 104, each atomic layer deposition by 1.1Å (ALD) system, several tens of Å thick Al 2 O 3 / it is possible to form the AlN composite dielectric thin film.

제4도는 본 발명의 양호한 실시예로서, 원자층 증착(atomic layer deposition; ALD) 방식으로 Al 2 O 3 /AlN 복합 유전체 박막을 형성하기 위한 소스 가스 유입 순서를 나타낸 도면이다. A diagram showing a source gas inlet in order to form the Al 2 O 3 / AlN composite dielectric thin films; (ALD atomic layer deposition) method fourth turn a preferred embodiment, the atomic layer deposition as the present invention. 제4도를 참조하여 Al 2 O 3 /AlN 복합 유전체 박막을 원자층 증착 방식으로 형성하기 위한 가스 펄싱(gas pulsing) 증착 순서를 설명하면 다음과 같다. Referring to FIG. 4 to describe the gas pulsing (gas pulsing) sequence deposited for forming the Al 2 O 3 / AlN composite dielectric film atomic layer deposition method as follows.

즉, 챔버의 압력을 일정하게 유지하기 위하여 항상 유입되는 분위기 가스(503) 이외에, TMA(trimethyl aluminum) 소스(500)와 H 2 O 소스(501), NH 3 소스(502)는 일정 시간동안 가스 펄스 형태로 유입되고, 각각의 소스 가스 유입 중간에 퍼징(purge)용 불활성 가스(504)가 유입된다. That is, in addition to always atmospheric gas 503 that flows to maintain a constant chamber pressure, TMA (trimethyl aluminum), a source 500 and the H 2 O source (501), NH 3 source 502 gas for a period of time flows into the pulse shapes, the purging inert gas 504 (purge) is introduced in the middle of each source gas inlet. 본 발명에 따른 바람직한 실시예로서, 분위기 가스 및 퍼징 가스로서 아르곤(Ar), 질소(N 2 ), 또는 헬륨(He) 중의 어느 하나를 사용할 수 있다. In a preferred embodiment according to the present invention, it is possible to use any one of argon (Ar), nitrogen (N 2), Helium or (He) as the atmospheric gas and the purging gas.

제4도를 참조하면, TMA 소스→퍼징→H 2 O 소스→퍼징→TMA 소스→퍼징→NH 3 소스→퍼징의 8단계가 순차적으로 펄스 형태로 가스가 유입되는 과정이 단위 사이클로 정의되며, 증착되는 Al 2 O 3 /AlN 복합 유전체 박막의 두께는 가스 펄싱하는 단위 사이클의 반복 횟수에 의하여 정확히 조절될 수 있다. Referring to FIG. 4, TMA source → purged → H 2 O source → purged → TMA source → purged → NH 3 source → and the step 8 of the purging sequence defined by the cycle the process where the gas is introduced into the pulse-type unit, the deposition Al 2 O 3 / AlN composite thickness of the dielectric thin film can be accurately controlled by the number of repetition of the unit cycle of pulsed gas.

즉, 한번의 가스 펄싱 사이클을 종료할 때마다 Al 2 O 3 /AlN의 복합 유전체막은 2.2Å(1.1Å 두께의 Al 2 O 3 과 1.1Å 두께의 AlN)의 두께로 증착된다. That is, it is deposited to a thickness of the Al 2 O 3 / AlN composite of dielectric film 2.2Å (Al 2 O 3 with a thickness of AlN of 1.1Å 1.1Å thickness) each time to shut down the gas pulsing cycle time. 가스 펄싱 사이클을 반복하면 그 반복 횟수에 따라 복합 유전체 박막의 두께가 비례적으로 증가하게 되므로, 원하는 두께의 박막 증착이 가능하게 된다. Repeating the gas pulsing cycle, so that the thickness of the composite dielectric thin film increased proportionally according to the number of repetitions, thereby enabling the film deposition of the desired thickness.

본 발명에 따른 바람직한 실시예로서, 원자층 증착 방식으로 Al 2 O 3 /AlN 복합 유전체 박막을 형성하기 위한 소스 가스로서 TMA(trimethyl aluminum) 소스 대신에 알루미늄 클로라이드(AlCl 3 ) 소스를 사용할 수 있다. In a preferred embodiment according to the present invention, as the source gas for forming an Al 2 O 3 / AlN composite dielectric thin film as an atomic layer deposition method may be aluminum chloride (AlCl 3) source in place of (trimethyl aluminum) TMA source. 이때에, 원자층 증착을 위한 가스 유입 단계는 알루미늄 클로라이드 소스→퍼징→H 2 O 소스→퍼징→알루미늄 클로라이드 소스→퍼징→NH 3 소스→퍼징의 8단계를 기본 단위로 하여 복합 유전체 박막을 형성하게 된다. At this time, the gas inlet stage for atomic layer deposition in the step 8, the chloride source → purged → H 2 O source → purged → chloride source → purged → NH 3 source → purged with base units to form a composite dielectric film do.

또한, TMA 소스를 이용하여 상기 복합 유전체 박막을 형성하는 경우 증착 온도는 300∼450℃에서 최적의 특성을 갖는 박막을 얻을 수 있으며, TMA 소스 대신에 알루미늄 클로라이드 소스를 사용하는 경우에는 450∼600℃의 증착 온도를 유지함으로써 양질의 복합 유전체 박막을 얻을 수 있다. Further, 450~600 ℃ When using a TMA source deposition temperature when forming the composite dielectric thin film can be obtained a film having optimal characteristics at 300~450 ℃, using a chloride source in place of TMA source by keeping the deposition temperature it is possible to obtain a good quality thin film of the composite dielectric.

한편, 본 발명의 제1 실시예에 따라 형성된 알루미나 박막은 비정질(amorphous) 상태이고, 스텝 커버리지는 100%에 가까운 값을 갖는다. On the other hand, the alumina thin film formed in accordance with a first embodiment of the present invention is an amorphous (amorphous) state, step coverage has a value close to 100%. 바람직한 실시예로서, 전술한 방법으로 형성된 알루미나를 산소 분위기에서 어닐링(annealing) 공정을 진행함으로써 박막의 밀도를 증가시킬 수 있다. In a preferred embodiment, it is possible to increase the density of the film proceeds by the annealing (annealing) process alumina formed by above-described method in an oxygen atmosphere.

그 한 실시예로서, 본 발명의 제1 실시예에 따라 형성된 알루미나 박막을 800℃에서 산소 어닐링을 30분간 실시한 경우, 박막의 굴절률을 파장 633.0nm의 빛에 대하여 1.640에서 1.692로 증가시킬 수 있다. The In one embodiment, it is possible to increase the alumina thin film formed in accordance with a first embodiment of the present invention when subjected to oxygen annealing for 30 minutes at 800 ℃, from about 1.640 and the refractive index of the thin film to light having a wavelength of 633.0nm to 1.692. 따라서, 원자층 증착 방식으로 형성한 알루미나 박막을 후속 어닐링 공정의 최적화로 통하여 유전막 두께의 감소, 유전률 증가 및 등가 실리콘산화막 두께(Tox)의 최소화를 기할 수 있다. Therefore, the reduction in dielectric layer thickness over the alumina thin film formed by an atomic layer deposition method to optimize a subsequent annealing process, it is possible to talk to the minimization of the dielectric constant is increased, and the equivalent silicon oxide film thickness (Tox).

알루미나 박막은 유전률이 실리콘 산화막(SiO 2 )과 실리콘 질화막(SiN)의 복합 유전체막에 비하여 큰 반면에, 실리콘 산화막과 같은 파울러-노드하임(Fowler- Nordheim) 타입의 터널링 누설 전류 메카니즘에 기인한 절연막 항복(dielectric breakdown) 특성이 취약하여지기 쉽다. Alumina thin film dielectric constant is large, on the other hand, Fowler, such as a silicon oxide film compared to the composite dielectric layer of silicon oxide (SiO 2) and silicon nitride (SiN) - insulating film due to Nordheim (Fowler- Nordheim) tunneling type of leakage current mechanism yield (dielectric breakdown) properties are likely to be susceptible to. 따라서, 본 발명의 제1 실시예에 따른 Al 2 O 3 /AlN 복합 유전체 박막을 채용한 디램 캐패시터 장치는, 원자층 증착 방식으로 증착하기 쉽고 풀-프랭켈(Pool-Frenkel) 터널링 누설 전류 메카니즘을 보이는 알루미늄 나이트라이드(AlN) 물질을 알루미나(Al 2 O 3) 와 교대로 형성시킴으로써, 고전계에서의 절연막 항복 특성을 개선시킬 수 있다. Thus, Al 2 O 3 / AlN composite dielectric employing a thin film DRAM capacitor device, to deposit an atomic layer deposition method easily pool in accordance with a first embodiment of the invention the profile raengkel (Pool-Frenkel) tunneling leakage current mechanism by forming a visible aluminum nitride (AlN) material with alumina (Al 2 O 3) and alternately, it is possible to improve the insulation breakdown properties of the high electric field.

제5도는 본 발명의 제2 실시예에 따른 디램 캐패시터를 나타낸 단면도이다. The fifth turning a cross-sectional view illustrating a DRAM capacitor according to the second embodiment of the present invention. 제5도를 참조하면, 반도체 기판(100) 상에 형성된 실리콘 산화막(101) 및 반도체 기판(100) 상부에 반구 모양의 그레인(hemispherical grain; 이하 "HSG"라 한다)을 갖는 하부 전극용 스택 저장 폴리실리콘 전극(102)이 형성되어 있다. Referring to FIG. 5, the silicon oxide film 101 and the semiconductor substrate 100, an upper formed on a semiconductor substrate 100 is hemispherical grain (hemispherical grain; hereinafter "HSG") to which the lower electrode stack for storage the polysilicon electrode 102 is formed.

이어서, 상기 스택 저장 폴리실리콘 전극(102) 상부에 알루미나 박막과 알루미늄 나이트라이드 박막을 제4도에 나타낸 가스 펄싱 방식으로 원자층 증착을 컨트롤함으로써 반구 모양의 Al 2 O 3 /AlN 복합 유전체 박막을 형성하게 된다. Then, the formation of the stack stores a polysilicon electrode 102 is the upper alumina thin film and the aluminum nitride by controlling the atomic layer deposition a gas pulsing scheme showing the thin film in FIG. 4 of the hemispherical Al 2 O 3 / AlN composite dielectric thin film on the It is.

제6도는 본 발명의 제3 실시예에 따른 디램 캐패시터를 나타낸 단면도이다. Claim 6 is a cross-sectional view illustrating a DRAM capacitor according to a third embodiment of the present invention leads. 제6도를 참조하면, 반도체 기판(100) 상에 형성된 스택 폴리실리콘 하부 전극(102)은 표면적을 증대시키기 위하여 원통형(cylindrical) 모양을 하고 있으며, 상기 원통형 스택 폴리실리콘 하부 전극(102) 상부에 전술한 원자층 증착 방식으로 Al 2 O 3 /AlN의 복합 유전체 박막을 형성할 수 있다. Sixth Referring to Figure stacked polysilicon lower electrode 102 formed on the semiconductor substrate 100 to the upper cylindrical (cylindrical) and to the shape of the cylindrical stack of the polysilicon lower electrode 102 to increase the surface area in the above-described atomic layer deposition method can form an Al 2 O 3 / AlN composite dielectric thin film. 제5도 및 제6도의 점선원(180) 부위에 대한 확대도로서 제3도를 참조할 수 있다. As the Figure 5 and an enlarged view of a sixth-degree dotted circle 180 region it can be referred to FIG. 3.

제7a도 내지 제7c도는 본 발명의 제4 실시예에 따른 디램 캐패시터의 형성 방법을 나타낸 공정 순서도이다. FIG claim 7a) to (7c is a turning process flow diagram illustrating a method for forming a DRAM capacitor according to a fourth embodiment of the present invention. 제7a도를 참조하면, 반도체 기판(100) 상에 실리콘 산화막(101)이 형성되어 있으며, 전하 저장용 캐패시터를 구성하는 하부 전극으로서 저장 폴리실리콘(102)이 형성되어 있다. Referring to the Figure 7a, the silicon oxide film 101 on a semiconductor substrate 100 is formed, and there is storage of polysilicon 102 is formed as a lower electrode constituting the capacitor for charge storage. 그리고, 상기 저장 폴리실리콘(102) 및 절연막(101) 상부에 알루미늄 나이트라이드(200)가 형성되어 있다. And, the aluminum nitride 200 is formed above the storage polysilicon 102 and the insulating film 101. 바람직한 실시예로서, 상기 알루미늄 나이트라이드층(200)은 원자층 증착 방식으로 형성할 수 있다. In a preferred embodiment, the aluminum nitride layer 200 may be formed by atomic layer deposition.

제7b도를 참조하면, 원자층 증착 방식으로 증착된 알루미늄 나이트라이드층(200)을 산소(O 2 ) 분위기 하에서 산화시킴으로써, 상기 알루미늄 나이트라이드 박막(200) 상부에 알루미늄 옥시 나이트라이드(AlON; 201)를 형성한다. The 7b Referring to FIG., By oxidizing the aluminum nitride layer 200 is deposited by an atomic layer deposition method in an oxygen (O 2) atmosphere, the aluminum nitride thin film 200, the aluminum on the top oxynitride (AlON; 201 ) to form.

이와 같이, 원자층 증착 방식으로 형성된 알루미늄 나이트라이드(200) 상부에 알루미늄 옥시 나이트라이드(201)를 형성하여 AlN/AlON 복합 유전체 박막을 형성하여 디램 캐패시터의 전극간 유전 물질로 사용하게 되면, 풀-프랭켈 타입의 절연막 항복 메카니즘을 통해 항복 전압 특성을 개선할 수 있을 뿐 아니라, 알루미늄 나이트라이드층(200)의 산화 공정 단계에서 캐패시터 전극(102)과 알루미늄 나이트라이드(200) 사이에 존재하는 계면 결함(interface defect)을 치유할 수 있는 장점이 있다. As such, when using the above aluminum nitride 200 is formed by the atomic layer deposition method to form an oxy-nitride (201) to form an AlN / AlON composite dielectric thin film used in the inter-electrode dielectric material of a DRAM capacitor, the pull- through the insulating film breakdown mechanism of the print raengkel type as well as to improve the breakdown voltage characteristic, surface defects existing between the oxidation process step of the aluminum nitride layer 200, the capacitor electrode 102 and the aluminum nitride 200 there is an advantage that can heal (interface defect).

제7c도를 참조하면, 산화 공정 단계를 거쳐 형성된 알루미늄 옥시 나이트라이드(201) 상부에 캐패시터 상부 전극으로서 플레이트 폴리실리콘(105)이 형성되어 있다. Referring to the Figure 7c, a plate of polysilicon 105 is formed as a capacitor top electrode on the top aluminum oxynitride 201 is formed by the oxidation process step.

제8도는 본 발명의 제5 실시예에 따른 디램 캐패시터를 나타낸 단면도이다. Eighth turn a cross-sectional view illustrating a DRAM capacitor according to a fifth embodiment of the present invention. 제8도를 참조하면, 반도체 기판(100) 상에 형성된 실리콘 산화막(101) 및 반도체 기판 상에 형성된 HSG 저장 폴리실리콘 하부 전극(102)이 형성되어 있다. Referring to the FIG. 8, the storage HSG polysilicon lower electrode 102 formed on the silicon oxide film 101 and the semiconductor substrate formed on a semiconductor substrate 100 are formed. 이어서, 상기 HSG 저장 폴리실리콘 전극(102) 상부에 원자층 증착 방식으로 알루미늄 나이트라이드층(200)이 형성되고, 상기 알루미늄 나이트라이드 박막(200)을 산소 분위기 하에서 산화시킴으로서 반구형태를 갖는 알루미늄 옥시 나이트라이드(201)를 형성한다. Then, an aluminum oxynitride having a hemisphere sikimeuroseo oxidation of the HSG storage polysilicon electrode 102, the aluminum nitride layer 200 to the upper atomic layer deposition method in is formed, and the aluminum nitride thin film 200 under an oxygen atmosphere, to form the nitride 201. the 따라서, 본 발명의 제5 실시예에 따른 디램 캐패시터는 HSG 형태의 AlN/AlON 복합 유전체 박막을 구비한 전극간 유전체 물질을 포함하는 것을 특징으로 한다. Thus, the DRAM capacitor according to a fifth embodiment of the present invention is characterized by including a dielectric material between the electrodes having the AlN / AlON composite dielectric thin film of the HSG form.

제9도는 본 발명의 제6 실시예에 따른 디램 캐패시터를 나타낸 단면도이다. Ninth turn a cross-sectional view illustrating a DRAM capacitor according to a sixth embodiment of the present invention. 제9도를 참조하면, 반도체 기판(100) 상에 실리콘 절연막(101)이 형성되어 있고, 원통형 스택 저장 폴리실리콘 하부 전극(102)이 형성되어 있다. Referring to FIG. 9, a silicon insulating film 101 on the semiconductor substrate 100 is formed, and has a cylindrical stack storage polysilicon lower electrode 102 is formed. 이어서, 전하 저장용 캐패시터의 유전물질 단면적을 증대시키기 위해 고안된 원통형 스택 저장 폴리실리콘 전극(102)의 상부에, 본 발명의 제3 실시예에서 상술한 방식으로 AlN/AlON 복합 유전체막을 형성한다. Then, the charge will be formed on top of the storage stack of the cylindrical storage polysilicon electrode 102 is designed to increase the cross-sectional area of ​​the dielectric material for capacitors, the composite dielectric film 3 carried out in the manner described above in example AlN / AlON of the present invention.

본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. Additional features and advantages constituting the claims of the present invention have been described above will be described below. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다. Concepts and specific embodiments of the disclosed invention is to be understood by the skilled men of the present invention and similar purposes as a basis for designing or modifying other structures can be used immediately there is the art for performing.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. In addition, as a basis for modifying or designing other structures in order to perform the inventive concept and embodiments of the same object of the present invention disclosed in the present invention it may be used by those skilled in the art. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다. Further, the modified or changed equivalent structures, such as that caused by a skilled person in the art is capable of various changes, substitutions and modifications to the extent not departing from the spirit or scope of the invention described in the claims.

이상과 같이 본 발명에 따른 반도체 장치 및 그 제조 방법은 종래의 고유전체 박막을 사용한 디램 캐패시터가 지니는 공정상의 문제점을 해결한 발명으로서, 본 발명은 원자층 증착 방식을 이용하여 알루미나와 알루미늄 나이트라이드(Al 2 O 3 /AlN) 복합 유전체 박막 또는 알루미늄 나이트라이드와 알루미늄 옥시 나이트라이드(AlN/AlON) 복합 유전체 박막을 전극간 유전체 박막으로 형성함으로써, 종래의 반도체 디램 공정에 채용되고 있는 도전성 폴리실리콘을 하부 전극으로 계속 사용하더라도 전극간 유전체 물질과의 치환 등 화학적 반응을 일으키지 않음은 물론, 양호한 스텝 커버리지를 보이는 고유전체 박막을 구비한 디램 캐패시터를 구현하였다. Over the method of the present invention, a semiconductor device and in accordance with the manufacturing steps are as the invention resolve the problem in the process is a DRAM capacitor using a conventional high-dielectric thin film having the present invention is alumina and aluminum night using atomic layer deposition fluoride ( Al 2 O 3 / AlN) composite dielectric thin film or aluminum nitride and aluminum oxynitride (AlN / AlON) composite dielectric by the inter-electrode a thin film formed of a dielectric thin film, a lower conductive polysilicon, which are incorporated in the conventional semiconductor dynamic random access process even if it is still in use as an electrode not undergo chemical reactions, such as substitution of the inter-electrode dielectric material is, of course, we implement the DRAM capacitor having a high dielectric thin film showing a good step coverage.

또한, 양호한 산화력과 우수한 절연 특성을 지니고 박막 내 잔류 알칼리 이온을 최소화한 고유전률의 유전체 박막을 구비한 고집적 디램 전하 저장 용 캐패시터 및 그 제조 방법을 제공한다. In addition, it has an excellent oxidizing ability, and excellent insulating properties and provides a thin film within the capacitor for the residual alkali ions with minimal and a high-density dynamic random access memory including a dielectric thin film of a charge storage dielectric constant and a method of manufacturing the same.

Claims (19)

  1. 반도체 기판 상에 도전층을 형성하는 단계; Forming a conductive layer on a semiconductor substrate;
    상기 도전층을 각 셀 단위로 한정되도록 패터닝하여 도전층 패턴을 형성하는 단계; Forming a conductive layer pattern by patterning the conductive layer to be limited by each cell unit;
    상기 패턴 형성된 도전층 상부에 원자층 증착(atomic layer deposition; ALD) 방식으로 알루미나(Al 2 O 3 )층과 알루미늄 나이트라이드(AlN)층의 복합 유전체막을 형성하는 단계; Forming; (ALD atomic layer deposition) method as alumina (Al 2 O 3) layer and an aluminum nitride (AlN) layer composite dielectric film of the conductive layer pattern formed atomic layer deposited thereon;
    상기 복합 유전체막 상부에 도전층을 형성하는 단계 Forming a composite dielectric film a conductive layer on the substrate
    를 구비하는 것을 특징으로 하는 디램 캐패시터 제조 방법. DRAM capacitor production method, comprising a step of having a.
  2. 제1항에 있어서, 상기 복합 유전체막을 형성하는 단계는 TMA(trimethyl aluminum)를 소스 가스로 하고 기판 온도를 300∼450℃로 유지하여 원자층 증착 방식 (ALD)으로 알루미나층과 알루미늄 나이트라이드층을 교대로 반복하여 복합 유전체막을 형성하는 단계를 포함하는 디램 캐패시터 제조 방법. The method of claim 1, wherein forming the composite dielectric film is a layer of aluminum oxide and aluminum nitride layer by atomic layer deposition (ALD) to maintain the substrate temperature and the (trimethyl aluminum) as the source gases TMA to 300~450 ℃ the method for manufacturing a DRAM capacitor by alternating a step of forming a composite dielectric layer.
  3. 제1항에 있어서, 상기 복합 유전체막을 형성하는 단계는 알루미늄 클로라이드(aluminum chloride)를 소스 가스로 하고 기판 온도를 450∼600℃로 유지하여 원자층 증착 방식 (ALD)으로 알루미나층과 알루미늄 나이트라이드층을 교대로 반복하여 복합 유전체막을 형성하는 단계를 포함하는 디램 캐패시터 제조 방법. The method of claim 1, wherein the composite dielectric to form a film of aluminum chloride (aluminum chloride) as a source gas, and maintaining a substrate temperature of 450~600 ℃ atomic layer deposition (ALD) to the layer of aluminum oxide and aluminum nitride a DRAM capacitor manufacturing method by alternating a step of forming a composite dielectric layer.
  4. 제1항에 있어서, 상기 복합 유전체막을 형성하는 단계는 선정된(pre- determined) 소스 가스 유입 순서에 따라 원자층 증착 방식(ALD)으로 알루미나층과 알루미늄 나이트라이드층을 교대로 반복하여 소정의 두께를 지닌 복합 유전체막을 형성하는 단계를 포함하는 디램 캐패시터 제조 방법. The method of claim 1, wherein the composite dielectric to form a film is selected for the (pre- determined) source gas inlet sequence according to an atomic layer deposition (ALD) to the aluminum oxide layer and the aluminum nitride layer to alternately repeat a predetermined thickness DRAM capacitor manufacturing method which comprises having a step of forming a composite dielectric film.
  5. 제4항에 있어서, 상기 선정된 소스 가스 유입 순서는 TMA(trimethyl aluminum) 소스와 H 2 O 소스 및 NH 3 소스를 소정의 시간동안 가스 펄스 형태로 유입시키고, 상기 TMA 소스 유입, H 2 O 소스 유입 및 NH 3 가스 소스 유입 중간에 퍼징(purging)을 위한 불활성 기체를 유입시키는 것을 특징으로 하는 디램 캐패시터 제조 방법. The method of claim 4, wherein the selection of the source gas inlet sequence and introducing a TMA (trimethyl aluminum) source and the H 2 O source and NH 3 source to a gas pulse shape for a predetermined time, the TMA source inlet, H 2 O source DRAM capacitor production method, comprising a step of introducing an inert gas for purging (purging) to the intermediate inlet and the NH 3 gas source flows.
  6. 제4항에 있어서, 상기 알루미늄 나이트라이드층과 상기 알루미나막의 복합 유전막체막을 교대로 형성하는 단계는 TMA(trimethyl aluminum) 소스, 퍼징, H 2 O 소스, 퍼징, TMA 소스, 퍼징, NH 3 소스, 및 퍼징의 8단계를 단위 사이클로 하여, 상기 단위 사이클을 반복하는 횟수에 따라 상기 소정의 두께를 조절하는 것을 특징으로 하는 디램 캐패시터 제조 방법. The method of claim 4, wherein the aluminum to form a nitride layer and said alumina film composite dielectric body shift film is (trimethyl aluminum) TMA source, purging, H 2 O source, purging, TMA source, purging, NH 3 source, and to cycle the step of purging unit 8, a DRAM capacitor manufacturing method which comprises adjusting the predetermined thickness by the number of times of repeating the unit cycle.
  7. 제4항에 있어서, 상기 선정된 소스 가스 유입 순서는 알루미늄 클로라이드(AlCl 3 ) 소스와 H 2 O 소스 및 NH 3 소스를 소정의 시간동안 가스 펄스 형태로 유입시키고, 상기 알루미늄 클로라이드(AlCl 3 ) 소스 유입, H 2 O 소스 유입 및 NH 3 가스 소스 유입 중간에 퍼징(purging)을 위한 불활성 기체를 유입시키는 것을 특징으로 하는 디램 캐패시터 제조 방법. The method of claim 4, wherein the selection of the source gas inlet order aluminum chloride (AlCl 3) and the inlet to the source and the H 2 O source and NH 3 source to a gas pulse shape for a predetermined time, the aluminum chloride (AlCl 3) Source inlet, a DRAM capacitor production method, comprising a step of introducing an inert gas for purging (purging) in H 2 O and NH 3 gas source inlet source medium flows.
  8. 제4항에 있어서, 상기 알루미늄 나이트라이드층과 상기 알루미나막의 복합 유전막체막을 교대로 형성하는 단계는 알루미늄 클로라이드(AlCl 3 ) 소스, 퍼징, H 2 O 소스, 퍼징, 알루미늄 클로라이드(AlCl 3 ) 소스, 퍼징, NH 3 소스, 및 퍼징의 8단계를 단위 사이클로 하여, 상기 단위 사이클을 반복하는 횟수에 따라 상기 소정의 두께를 조절하는 것을 특징으로 하는 디램 캐패시터 제조 방법. The method of claim 4, wherein the forming in the aluminum nitride layer and said alumina film composite dielectric body shift film is of aluminum chloride (AlCl 3) source, purging, H 2 O source, purging, aluminum chloride (AlCl 3) source, purged, NH 3 source, and to cycle the step of purging unit 8, a DRAM capacitor manufacturing method which comprises adjusting the predetermined thickness by the number of times of repeating the unit cycle.
  9. 제4항 또는 제7항에 있어서, 상기 불활성 기체는 질소(N 2 ), 아르곤(Ar), 또는 헬륨(He) 중 어느 하나인 것을 특징으로 하는 디램 캐패시터 제조 방법. Claim 4 or according to claim 7, wherein the inert gas The method of manufacturing a DRAM capacitor, characterized in that at least one of nitrogen (N 2), argon (Ar), or helium (He).
  10. 반도체 기판 상에 도전층을 형성하는 단계; Forming a conductive layer on a semiconductor substrate;
    상기 도전층을 각 셀 단위로 한정되도록 패터닝하여 도전층 패턴을 형성하는 단계; Forming a conductive layer pattern by patterning the conductive layer to be limited by each cell unit;
    상기 패턴 형성된 도전층 상부에 원자층 증착(ALD) 방식으로 알루미늄 나이트라이드(AlN)층을 형성하는 단계; Forming an aluminum nitride (AlN) layer on the conductive layer formed in the pattern by deposition (ALD) method atomic layer;
    상기 알루미늄 나이트라이드층 상부에 알루미늄 옥시 나이트라이드(AlON)층을 형성하는 단계; Forming an aluminum oxynitride (AlON) layer on the aluminum nitride layer;
    상기 알루미늄 옥시 나이트라이드층 상부에 도전층을 형성하는 단계 Forming a conductive layer on top of the aluminum oxynitride layer
    를 구비하는 것을 특징으로 하는 디램 캐패시터 제조 방법. DRAM capacitor production method, comprising a step of having a.
  11. 제10항에 있어서, 상기 알루미늄 옥시 나이트라이드(AlON)층을 형성하는 단계는 상기 알루미늄 나이트라이드(AlN)를 산소 분위기에서 열처리하는 단계를 포함하는 것을 특징으로 하는 디램 캐패시터 제조 방법. 11. The method of claim 10, wherein forming the aluminum oxynitride (AlON) layer is a DRAM capacitor manufacturing method comprising the steps of: heat-treating the aluminum nitride (AlN) in an oxygen atmosphere.
  12. 제1항 또는 제10항에 있어서, 상기 반도체 기판 상에 형성된 상기 도전층은 도우핑된 폴리실리콘을 포함하는 것을 특징으로 하는 디램 캐패시터 제조 방법. According to claim 1 or 10, wherein a DRAM capacitor manufacturing method which is characterized in that the conductive layer formed on the semiconductor substrate comprises a doping polysilicon.
  13. 제1항 또는 제10항에 있어서, 상기 도전층에 패턴을 형성하는 단계는 HSG (hemispherical grain) 스택 폴리실리콘 노드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 캐패시터 제조 방법. 3. A method according to claim 1 or 10, wherein a DRAM capacitor manufacturing method comprising: forming a pattern in the conductive layer is characterized in that it further comprises the step of forming a HSG (hemispherical grain) polysilicon stack node.
  14. 제1항 또는 제10항에 있어서, 상기 도전층에 패턴을 형성하는 단계는 원통(cylindrical) 타입 스택 폴리실리콘 노드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 캐패시터 제조 방법. According to claim 1 or 10, wherein the DRAM capacitor manufacturing method which comprises the steps of forming a pattern on the conductive layer further comprises forming a cylinder (cylindrical) type polysilicon stack node.
  15. 전하 저장용 캐패시터를 갖는 디램 장치에 있어서, In the dynamic random access memory device having a capacitor for storing charge,
    반도체 기판 상에 형성된 스택 폴리실리콘 전극과; Stack polysilicon electrode formed on the semiconductor substrate;
    상기 스택 폴리실리콘 전극 상부에 형성된 알루미나 층과 알루미늄 나이트라이드층의 복합 유전체막과; A composite dielectric layer of the aluminum oxide layer and the aluminum nitride layer formed on the polysilicon electrode stack and the top;
    상기 복합 유전체막 상부에 형성된 플레이트 폴리실리콘 전극으로 구성됨 The composite dielectric film composed of polysilicon electrodes formed on the top plate
    을 특징으로 하는 디램 캐패시터. DRAM capacitor, characterized by.
  16. 제15항에 있어서, 상기 복합 유전체막은 알루미나 일원자층(one atomic layer) 알루미늄 나이트라이드 일원자층의 적층을 기본 단위로 하여 선정된 횟수만큼 반복적으로 적층된 구조를 구비하는 것을 특징으로 하는 디램 캐패시터. 16. The method of claim 15, the DRAM capacitor comprising: the composite dielectric film alumina one atomic layer (one atomic layer) of aluminum nitride be a laminate structure of a multilayer of an atomic layer repeatedly as to the main unit of a predetermined number of times .
  17. 전하 저장용 캐패시터를 갖는 디램 장치에 있어서, In the dynamic random access memory device having a capacitor for storing charge,
    반도체 기판 상에 형성된 스택 폴리실리콘 전극과; Stack polysilicon electrode formed on the semiconductor substrate;
    상기 스택 폴리실리콘 전극 상부에 형성된 알루미나 층과; An alumina layer formed on the polysilicon electrode stack and the top;
    상기 알루미나층 상부에 형성된 알루미늄 옥시 나이트라이드(AlON)층과; Aluminum oxynitride (AlON) layer formed on the aluminum oxide layer and an upper;
    상기 알루미늄 옥시 나이트라이드층 상부에 형성된 플레이트 폴리실리콘 전극으로 구성됨 The aluminum oxynitride layer consists of polysilicon electrodes formed on the top plate
    을 특징으로 하는 디램 캐패시터. DRAM capacitor, characterized by.
  18. 제15항 또는 제17항에 있어서, 상기 스택 폴리실리콘 전극은 HSG (hemispherical grain) 폴리실리콘 노드를 포함하는 것을 특징으로 하는 디램 캐패시터. Claim 15 according to any one of claims 17, wherein the DRAM capacitor, characterized in that the stack includes a polysilicon electrode (hemispherical grain) HSG polysilicon node.
  19. 제15항 또는 제17항에 있어서, 상기 스택 폴리실리콘 전극은 원통(cylindrical) 타입 스택 폴리실리콘 노드를 포함하는 것을 특징으로 하는 디램 캐패시터. 16. The method of claim 15 or 17, the stack of the polysilicon electrode is a DRAM capacitor, characterized in that it comprises a cylinder (cylindrical) type polysilicon stack node.
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