KR20000001011U - 메모리 모듈의 불량 분석을 위한 클럭신호 위상 변조장치 - Google Patents

Abstract

본 고안은 메모리 모듈의 불량 분석을 위한 클럭신호 위상 변조장치에 관한 것으로써, 특히 본 고안은 시스템의 클럭신호를 지연하거나 또는 전송하는 소스 클럭신호 발생부와, 소스 클럭신호 발생부의 클럭신호를 입력받아 위상을 동기시켜 메모리 모듈로 공급되는 클럭신호를 발생하는 위상동기루프와, 위상동기루프의 피이드백된 클럭신호를 입력받아 위상이 선행하도록 하여 다시 위상동기루프에 입력하는 위상선행조정부를 구비한다. 따라서, 본 고안에 따르면, 위상동기루프의 피이드백된 클럭의 위상차를 가지고 메모리 모듈의 데이터 불량을 손쉽게 분석할 수 있을 뿐만 아니라 모듈의 속도 변수로 인한 차를 쉽게 알아낼 수 있다.

Description

메모리 모듈의 불량 분석을 위한 클럭신호 위상 변조장치

본 고안은 메모리 모듈에 관한 것으로서, 특히 동기 메모리 모듈의 데이터 테스트시 클럭의 위상을 변경하여서 데이터 구동점을 조정할 수 있어 데이터 지연으로 인한 모듈의 속도 차를 분석할 수 있는 메모리 모듈의 불량 분석을 위한 클럭신호 위상 변조장치에 관한 것이다.

SDRAM(Synchronous Dynamic Random Access Memory)은 클럭신호에 동기하여 열어드레스의 취득, 데이터의 읽기, 출력 포트의 출력을 3단 파이프 라인으로 분담해 처리하게 되는 대표적인 동기 메모리이다. 그러므로, SDRAM은 최조의 데이터 출력까지는 3클럭이 걸리지만 이후부터는 1클럭마다 출력이 가능하기 때문에 고속 액세스가 가능하다는 장점을 가지고 있다.

하지만, 이러한 종래의 시스템에서는 SDRAM 모듈의 속도 지연(delay) 또는 선행(lead)에 의한 불량을 분석하기가 매우 어려웠으며 모듈의 속도 변수로 인한 차를 알아내기도 어려웠다.

또한, 속도 지연에 의한 메모리 모듈의 불량을 분석하기 위해서는 양품 모듈의 데이터 출력 단자에 커패시터를 추가하여 인위적인 클럭 지연을 발생하여 이것을 가지고 데이터의 지연에 의한 불량 여부를 검증하였지만 이러한 장치에 의한 메모리 모듈의 분석은 모듈의 속도 차를 판단하는데 많은 어려움이 있었다.

본 고안의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 시스템 클럭을 위상동기루프에 전송한 후에 동기된 클럭신호를 지연시키므로서 위상동기루프를 통해서 발생된 클럭의 위상차에 따라 속도 지연에 의한 메모리 모듈의 데이터 불량을 손쉽게 분석할 수 있는 메모리 모듈의 불량 분석을 위한 클럭신호 위상 변조장치를 제공하는데 있다.

본 고안의 다른 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 시스템 클럭을 지연하여 위상동기루프에 전송하므로서 위상동기루프를 통해서 발생된 클럭의 위상차에 따라 속도 지연에 의한 메모리 모듈의 데이터 불량을 손쉽게 분석할 수 있는 메모리 모듈의 불량 분석을 위한 클럭신호 위상 변조장치를 제공하는데 있다.

도 1은 본 고안의 일 실시예에 따른 메모리 모듈의 불량 분석을 위한 클럭신호 위상 변조장치이며,

도 2는 도 1에 도시된 클럭신호 위상 변조장치를 설명하기 위한 파형도이며,

도 3은 본 고안의 다른 실시예에 따른 메모리 모듈의 불량 분석을 위한 클럭신호 위상 변조장치이다.

*도면의 주요 부분에 대한 부호의 설명*

12: 소스 클럭신호 발생부

14: 위상동기루프

16: 위상 선행 조정부

상기 목적을 달성하기 위하여 본 고안은 시스템의 클럭신호를 지연하거나 또는 전송하는 소스 클럭신호 발생부와, 소스 클럭신호 발생부의 클럭신호를 입력받아 위상을 동기시켜 메모리 모듈로 공급되는 클럭신호를 발생하는 위상동기루프와, 위상동기루프의 피이드백된 클럭신호를 입력받아 위상이 선행하도록 하여 다시 위상동기루프에 입력하는 위상선행조정부를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위하여 본 고안의 다른 장치는 시스템의 클럭신호를 지연하는 소스 클럭신호 발생부와, 소스 클럭신호 발생부의 클럭신호를 입력받아 상기 클럭신호의 위상이 선행하도록 하는 위상선행조정부와, 위상선행조정부의 클럭신호를 입력받아 위상을 동기시키며 출력된 클럭신호를 다시 피이드백하여 메모리 모듈로 공급되는 클럭신호를 발생하는 위상동기루프를 구비하는 것을 특징으로 한다.

본 고안에 따르면, SDRAM 모듈의 속도 지연(delay) 또는 선행(lead)에 의한 데이터 불량을 분석하기 위해서 위상동기루프의 피이드백된 클럭의 위상 차를 가지고 이를 분석할 수 있을 뿐만 아니라 모듈의 속도 변수로 인한 차를 쉽게 알아낼 수 있다.

이하, 첨부한 도면을 참조하여 본 고안의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 1은 본 고안의 일 실시예에 따른 메모리 모듈의 불량 분석을 위한 클럭신호 위상 변조장치로서, 이를 참조하면 본 실시예의 구성은 다음과 같다. 여기서, 클럭신호 위상 변조장치는 설명의 간략화를 위해 메모리 모듈에 4개 클럭 신호를 공급하는 것으로 한다.

클럭신호 위상 변조장치는 시스템의 클럭신호(System Clk)를 버퍼를 통해서 소정 위상으로 지연하거나 또는 이 클럭신호(System Clk)를 지연없이 전송하는 소스 클럭신호 발생부(12)와, 소스 클럭신호 발생부(12)의 출력 단자 중 어느 한 클럭신호를 입력 단자(IN)에 입력받아 입력된 클럭 신호의 위상을 동기시켜 메모리 모듈(도시 않됨)로 공급되는 클럭신호(Clk0∼Clk3)를 발생하는 위상동기루프(14)와, 위상동기루프(14)의 피이드백된 클럭신호(Clk_f)를 입력받아 위상이 선행하도록 하는 커패시턴스를 조정하여 다시 위상동기루프(14)에 입력하는 위상선행조정부(16)로 구성된다.

상기와 같이 구성된 본 고안은 위상동기루프(14)의 출력 단자를 모듈의 클럭 입력 단자 0,1,2, 및 3(도시않됨)으로 연결하여서 위상동기루프(14)로부터 발생된 클럭신호(Clk0∼Clk3)를 모듈의 클럭 신호로 사용한다.

또한 위상동기루프(14)는 통상적으로 입력 클럭를 받아들여서 동일한 주파수의 출력 클럭을 만들어내기 때문에 출력의 위상이 위상동기루프(14)의 클럭에 의해 변경이 가능하게 된다. 즉, 위상선행조정부(16)는 커패시터 값을 증가시켜 위상동기루프(14)로부터 출력되는 클럭신호의 위상이 빠르게 선행하도록 한다.

한편, 클럭신호 위상 변조장치는 위상동기루프(14)로부터 출력되는 클럭신호의 위상을 지연시키기 위해서 소스 클럭신호 발생부(12)의 버퍼를 통해서 지연된 클럭신호를 위상동기루프(14)에 입력한다. 이에 위상동기루프(14)로부터 출력된 클럭신호는 시스템의 클럭신호보다 위상이 지연되어 출력된다.

위와 같은 클럭신호 위상 변조장치를 가지고 SDRAM 모듈에서 데이터 구동을 분석하고자 한다면 데이터의 출력은 클럭신호의 에지에 동기하기 때문에 클럭의 위상이 변화함에 따라 데이터가 출력되는 시점 또한 달라지게 된다.

도 2는 도 1에 도시된 클럭신호 위상 변조장치를 설명하기 위한 파형도로서, 이를 참조하면, 본 고안으로부터 출력된 서로 다른 위상지연을 가지는 클럭신호들에 의해 따라 각기 다른 시점에서 데이터 출력을 발생한다. 즉, /CS가 인에이블된 후에 /RAS 및 /CAS신호가 활성화되면 제 1 클럭신호(Clk1)에 동기하여 제 1 데이터(DATA1)가 발생하며, 제 2 클럭신호(Clk2)에 동기하여 제 2 데이터(DATA2)가 발생하며, 제 3 클럭신호(Clk3)에 동기하여 제 3 데이터(DATA3)가 발생한다.

결국, 본 고안은 메모리 모듈에 공급되는 클럭의 위상을 조정하므로써 모듈의 데이터가 출력되는 시점을 변화시킬 수 있으며, 이에 따라 시스템에서 모듈의 속도 변수 마진을 체크할 수 있으며 속도 지연에 의한 모듈의 불량을 쉽게 분석할 수 있다.

도 3은 본 고안의 다른 실시예에 따른 메모리 모듈의 불량 분석을 위한 클럭신호 위상 변조장치로서, 이를 참조하면 본 고안의 구성은 다음과 같다. 여기서 본 고안의 클럭 신호 위상 변조장치는 설명의 간략화를 위해 일 실시예와 동일하게 메모리 모듈에 4개 클럭 신호를 공급하는 것으로 한다.

본 고안의 다른 실시예인 클럭신호 위상 변조장치는 시스템의 클럭신호(System Clk)를 입력받아 서로 다른 지연을 가지고 출력하도록 하는 버퍼들(B1,B2)을 가지는 소스 클럭신호 발생부(22)와, 소스 클럭신호 발생부(22)의 출력 단자 중 어느 한 클럭신호를 입력 단자(IN)에 입력받아 입력된 클럭 신호의 위상이 선행하도록 하는 위상선행조정부(24)와, 위상선행조정부(24)의 클럭신호를 입력받아 위상을 동기시키며 출력된 클럭신호(Clk_f)를 다시 피이드백하여 메모리 모듈(도시하지 않음)로 공급되는 클럭신호(Clk0∼Clk3)를 발생하는 위상동기루프(26)로 구성된다.

상기와 같이 구성된 본 고안의 위상선행조정부(24)는 사용자의 선택에 따라 가변 커패시턴스를 조정할 수 있는 커패시터 또는 시스템의 클럭신호를 입력받아 그 클럭신호를 논리곱하거나 또는 논리합하는 논리 게이트들, 시스템의 클럭신호를 입력받아 그 클럭신호를 지연시키는 인버터 및 RC 회로들로 구성할 수도 있다.

상기와 같이 구성된 본 고안은 시스템의 클럭신호(System Clk) 위상을 변화시킨 후에 변화된 클럭신호를 위상동기루프(26)에 입력하므로써 메모리 모듈에 공급되는 클럭신호의 위상을 조정한 것이다. 다시 상세하게 본 고안을 설명하면, 클럭신호 위상 변조장치는 시스템의 클럭신호(System Clk)보다 지연되는 위상을 가지는 클럭신호를 메모리 모듈에 공급할 경우에 소스 클럭신호 발생부(22)의 상기 버퍼들 중에서 지연이 작은 버퍼로부터 출력된 클럭신호를 위상동기루프(26)의 입력단자에 입력한다. 한편, 클럭신호 위상 변조장치는 시스템의 클럭신호(System Clk)보다 선행되는 위상을 가지는 클럭신호를 메모리 모듈에 공급할 경우에 소스 클럭신호 발생부(22)의 상기 버퍼들 중에서 지연이 작은 버퍼로부터 출력된 클럭신호를 위상동기루프(26)의 입력단자에 입력한다.

예를 들어 시스템의 클럭신호가 66㎒이면 주기가 약 15㎱이므로 클럭신호 위상 변조장치는 메모리 모듈에 공급되는 클럭신호의 위상을 지연시키고자 할 경우에 소스 클럭신호 발생부(22)의 지연이 13㎱인 버퍼를 통해서 클럭신호를 발생하고 이 클럭신호가 위상동기루프로 입력되어 위상을 동기시켜 출력한다. 실제 시스템과 위상동기루프의 클럭신호의 상승 에지에서의 위상을 비교하여보면 시스템이 위상동기루프에 비해 클럭신호가 2㎱정도가 빠르게 된다.

상기한 바와 같이 본 고안에 따르면, SDRAM 모듈의 속도 지연(delay) 또는 선행(lead)에 의한 불량을 분석하기 위해서 위상동기루프의 피이드백된 클럭의 위상차를 가지고 이를 분석할 수 있을 뿐만 아니라 모듈의 속도 변수로 인한 차를 쉽게 알아낼 수 있기 때문에 모듈의 질을 크게 향상시킬 수 있다.

Claims (2)

1. 시스템의 클럭신호를 지연하거나 또는 전송하는 소스 클럭신호 발생부;

   상기 소스 클럭신호 발생부의 클럭신호를 입력받아 위상을 동기시켜 메모리 모듈로 공급되는 클럭신호를 발생하는 위상동기루프; 및

   상기 위상동기루프의 피이드백된 클럭신호를 입력받아 위상이 선행하도록 하여 다시 위상동기루프에 입력하는 위상선행조정부를 구비하는 것을 특징으로 하는 메모리 모듈의 불량 분석을 위한 클럭신호 위상 변조장치.
2. 시스템의 클럭신호를 지연하는 소스 클럭신호 발생부;

   상기 소스 클럭신호 발생부의 클럭신호를 입력받아 상기 클럭신호의 위상이 선행하도록 하는 위상선행조정부; 및

   상기 위상선행조정부의 클럭신호를 입력받아 위상을 동기시키며 출력된 클럭신호를 다시 피이드백하여 메모리 모듈로 공급되는 클럭신호를 발생하는 위상동기루프를 구비하는 것을 특징으로 하는 메모리 모듈의 불량 분석을 위한 클럭신호 위상 변조장치.