KR19990060654A - Standard Synchronous Time Jitter Compensation Circuit - Google Patents
Standard Synchronous Time Jitter Compensation Circuit Download PDFInfo
- Publication number
- KR19990060654A KR19990060654A KR1019970080896A KR19970080896A KR19990060654A KR 19990060654 A KR19990060654 A KR 19990060654A KR 1019970080896 A KR1019970080896 A KR 1019970080896A KR 19970080896 A KR19970080896 A KR 19970080896A KR 19990060654 A KR19990060654 A KR 19990060654A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- 1pps signal
- pp2s
- jitter
- output
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
Abstract
본 발명은 CDMA 이동통신 시스템의 기지국에서 사용되는 시간/주파수 공급 카드(TFCA)의 이중화시, 두 TFCA에서 출력되는 PP2S 신호의 위상을 보상하여 두 TFCA간의 PP2S 신호의 위상을 일치시키도록 한 기준동기시간 지터 보상회로에 관한 것으로, 19.6608MHz의 시스템 클럭에 따라 직접 GPS에서 수신되는 1PPS 신호의 펄스폭을 조정하고, 이 펄스폭이 조정된 외부 1PPS 신호와 이 외부 1PPS 신호에 동기되는 내부 1PPS 신호의 차이를 비교하며, 이 비교 결과값에 따라 PP2S 신호의 위상이 일치하지 않는 경우 지터 보상 제어신호에 따라 지연부에 의해 지연된 1PPS 신호를 선택하여 펄스폭 조정하고, 이 펄스폭이 조정된 외부 1PPS 신호와 내부 1PPS 신호의 차이를 다시 비교하여 0이라는 안정적인 차이값을 출력하도록 함으로써 두 TFCA간의 PP2S 신호의 위상을 일치시키도록 하여, 시스템 클럭의 지터에 의한 영향을 제거하여 TFCA 절체시 PP2S 신호간의 클럭 수의 변동이 없으며, 이와 같이 기준동기시간인 PP2S 신호의 위상을 일치시킴으로써 시스템이 매우 안정화되는 효과가 있다.The present invention compensates the phase of the PP2S signals output from the two TFCAs in the duplication of the time / frequency supply card (TFCA) used in the base station of the CDMA mobile communication system to match the phase of the PP2S signals between the two TFCAs. A time jitter compensation circuit, which adjusts the pulse width of a 1PPS signal directly received from GPS according to a system clock of 19.6608 MHz, and adjusts the pulse width of the adjusted external 1PPS signal and the internal 1PPS signal synchronized with the external 1PPS signal. If the phases of the PP2S signals do not match according to the comparison result, select the 1PPS signal delayed by the delay unit according to the jitter compensation control signal and adjust the pulse width, and the external 1PPS signal whose pulse width is adjusted And compares the difference between the internal 1PPS signal and the internal 1PPS signal to output a stable difference value of 0 to match the phase of the PP2S signal between the two TFCAs. By eliminating the influence of the jitter of the system clock, there is no change in the number of clocks between the PP2S signals during TFCA switching. Thus, the system is very stabilized by matching the phase of the PP2S signal, which is the reference synchronous time.
Description
본 발명은 CDMA(Code Division Multiple Access) 이동통신 시스템의 기지국에서 사용되는 시간/주파수 공급 카드(Time Frequency Card Assembly ; 이하, 'TFCA'라 칭함)의 이중화시, 두 TFCA에서 출력되는 PP2S(Pulse Per 2Sec) 신호의 위상을 보상하여 두 TFCA간의 PP2S 신호의 위상을 일치시키도록 한 기준동기시간 지터 보상회로에 관한 것이다.The present invention provides a PP2S (Pulse Per) output from two TFCAs at the time of duplication of a Time Frequency Card Assembly (hereinafter referred to as 'TFCA') used in a base station of a Code Division Multiple Access (CDMA) mobile communication system. 2Sec) The reference synchronization jitter compensation circuit for compensating the phase of the signal to match the phase of the PP2S signal between the two TFCA.
일반적으로 기지국내의 TFCA는 GPS(Global Position System)로부터 10MHz 기준신호와 시간정보(Time Of Day) 신호 및 1PPS 신호를 수신하여 19.6608MHz의 시스템 클럭신호와 기지국의 채널카드에서 호처리하거나 핸드오프를 수행하기 위한 기준동기시간인 PP2S 신호를 출력한다.In general, the TFCA in a base station receives a 10 MHz reference signal, a time of day signal, and a 1PPS signal from a global position system (GPS) to process or handoff a system clock signal of 19.6608 MHz and a channel card of the base station. Outputs the PP2S signal, which is the standard synchronous time to perform.
이러한 TFCA는 이중화 구조로 이루어져, 사용중인 TFCA에 이상이 발생될 경우 예비의 다른 TFCA를 통해 PP2S 신호가 출력되도록 하고 있다.The TFCA has a redundant structure, so that when an error occurs in the TFCA in use, a PP2S signal is output through another TFCA in advance.
이때, 상기 TFCA의 절체시 PP2S 신호가 동일한 시간에 발생되어야 하는데, 시스템 클럭에 의해 발생되는 지터로 인하여 두 TFCA간에 PP2S 신호의 위상이 일치하지 않게 된다.At this time, when the TFCA is switched, the PP2S signal should be generated at the same time. Due to jitter generated by the system clock, the phase of the PP2S signal does not match between the two TFCAs.
이에 따라, 종래에는 위상동기 루프회로의 락-업 레인지(Lock-up Range)를 아주 좁게 잡아 지터에 의한 영향을 최소화하도록 하였다.Accordingly, conventionally, the lock-up range of the phase-locked loop circuit is narrowed to minimize the effect of jitter.
그러나, 상기와 같은 방법에 있어서 TFCA 절체시 PP2S 신호의 깨어짐은 없으나, 어느 정도의 오차를 포함하고 있어 PP2S간의 클럭 수의 변동이 발생하여 두 TFCA간의 PP2S 신호의 위상을 정확하게 맞추기는 어려운 문제점이 있었다.However, in the above method, there is no breakage of the PP2S signal during TFCA switching, but it contains a certain amount of error, causing a change in the number of clocks between the PP2Ss, which makes it difficult to accurately match the phase of the PP2S signals between the two TFCAs. .
즉, 종래에는 외부 1PPS 신호와 내부 1PPS 신호의 차이값을 단지 0으로 보정하기만 하여, 차이값이 0으로 안정되지 않는 경우에는 별도의 보정방법이 없어 두 TFCA간의 PP2S 신호의 위상이 불일치되게 되었고, 이러한 PP2S 신호 위상의 불일치는 시스템의 기준동기시간을 변경시켜 전체적으로 시스템의 성능을 저하시키게 되는 요인으로 작용하였다.That is, conventionally, only the difference value between the external 1PPS signal and the internal 1PPS signal is corrected to 0. If the difference value is not stabilized to 0, there is no separate correction method. In addition, this mismatch of PP2S signal phase caused a change in the system's standard synchronous time, which degrades the overall system performance.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 GPS에서 수신되는 1PPS 신호를 지연시켜 두 TFCA에서 출력되는 PP2S 신호의 위상을 보상함으로써 두 TFCA간의 PP2S 신호의 위상을 일치시키도록 한 기준동기시간 지터 보상회로를 제공하는 데에 있다.The present invention has been made to solve the above problems, the object of which is to delay the 1PPS signal received from the GPS to match the phase of the PP2S signal between the two TFCA by compensating the phase of the PP2S signal output from the two TFCA One reference synchronous time jitter compensation circuit is to provide.
이러한 목적을 달성하기 위한 본 발명의 기준동기시간 지터 보상회로는, 19.6608MHz의 시스템 클럭에 따라 직접 GPS에서 수신되는 1PPS 신호의 펄스폭을 조정하고, 이 펄스폭이 조정된 외부 1PPS 신호와 이 외부 1PPS 신호에 동기되는 내부 1PPS 신호의 차이를 비교하며, 이 비교 결과값에 따라 PP2S 신호의 위상이 일치하지 않는 경우 지터 보상 제어신호에 따라 지연부에 의해 지연된 1PPS 신호를 선택하여 펄스폭 조정하고, 이 펄스폭이 조정된 외부 1PPS 신호와 내부 1PPS 신호의 차이를 다시 비교하여 0이라는 안정적인 차이값을 출력하도록 함으로써 두 TFCA간의 PP2S 신호의 위상을 일치시키도록 함을 특징으로 한다.The reference synchronous jitter compensation circuit of the present invention for achieving this purpose adjusts the pulse width of the 1PPS signal directly received from the GPS according to the system clock of 19.6608 MHz, and the external 1PPS signal whose pulse width is adjusted and the external Compare the difference between the internal 1PPS signal synchronized with the 1PPS signal, and if the phase of the PP2S signal does not match according to the comparison result, select the 1PPS signal delayed by the delay unit according to the jitter compensation control signal and adjust the pulse width, The pulse width is adjusted by comparing the difference between the adjusted external 1PPS signal and the internal 1PPS signal to output a stable difference value of 0 to match the phase of the PP2S signal between the two TFCAs.
도 1은 본 발명에 의한 기준동기시간 지터 보상회로의 블록 구성도,1 is a block diagram of a reference synchronization time jitter compensation circuit according to the present invention;
도 2는 도 1의 지터 보상부의 블록 구성도,2 is a block diagram illustrating the jitter compensator of FIG. 1;
도 3은 시스템 클럭과 기준동기시간 신호의 이상적인 타이밍도,3 is an ideal timing diagram of a system clock and a reference synchronous time signal;
도 4는 지터 보상을 하지 않은 경우의 신호 타이밍도,4 is a signal timing diagram when no jitter compensation is performed.
도 5는 본 발명의 기준동기시간 지터 보상회로에 의해 지터 보상을 한 경우의 신호 타이밍도.5 is a signal timing diagram when jitter compensation is performed by the reference synchronous time jitter compensation circuit of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
10 : PLL부 20 : 지터 보상부10: PLL section 20: jitter compensation section
21 : 먹스 22 : 지연부21: mux 22: delay
30 : 펄스폭 조정부 40 : 기준동기시간 발생부30: pulse width adjusting unit 40: reference synchronization time generating unit
50 : 비교기 60 : 제어부50: comparator 60: control unit
이하, 첨부된 도면을 참고하여 본 발명에 의한 기준동기시간 지터 보상회로의 구성과 동작을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation of the reference synchronous jitter compensation circuit according to the present invention.
도 1은 본 발명에 의한 기준동기시간 지터 보상회로의 블록 구성도로서, GPS에서 수신되는 기준신호인 10MHz 신호에 의해 구동되어 19.6608MHz의 시스템 클럭(SYS_CLK)을 출력하는 PLL(Phase Loop Lock)부(10)와, GPS에서 수신되는 1PPS 신호(GPS_1PPS)를 지연하여 출력함으로써 지터에 의한 PPS2 신호의 위상을 보상하도록 하는 지터 보상부(20)와, 상기 PLL부(10)에서 출력되는 시스템 클럭의 라이징(rising) 에지(edge)에서 상기 지터 보상부(20)에서 출력되는 1PPS 신호를 50.863ns의 펄스폭을 갖는 외부 1PPS 신호(EXT_1PPS)로 출력하는 펄스폭 조정부(30)와, 상기 PLL부(10)에서 출력되는 시스템 클럭을 카운팅하여 상기 펄스폭 조정부(30)에서 출력된 외부 1PPS 신호에 동기되는 내부 1PPS 신호(INT_1PPS)와 기준동기시간인 PP2S 신호를 각각 발생하는 기준동기시간 발생부(40)와, 상기 펄스폭 조정부(30)에서 출력되는 외부 1PPS 신호와 상기 기준동기시간 발생부(40)에서 출력되는 내부 1PPS 신호의 차이(Offset)를 비교하는 비교기(50)와, 상기 비교기(50)에서 출력되는 차이값에 따라 지터 보상부(20)의 출력신호를 제어하기 위한 지터 보상 제어신호를 출력하는 제어부(60)로 구성된다.1 is a block diagram of a reference synchronous time jitter compensation circuit according to an embodiment of the present invention, which is driven by a 10 MHz signal, which is a reference signal received from GPS, and outputs a system clock (SYS_CLK) of 19.6608 MHz. And a jitter compensator 20 for delaying and outputting the 1PPS signal (GPS_1PPS) received from the GPS to compensate for the phase of the PPS2 signal due to jitter, and a system clock output from the PLL unit 10. A pulse width adjusting unit 30 for outputting a 1PPS signal output from the jitter compensator 20 as an external 1PPS signal EXT_1PPS having a pulse width of 50.863ns at a rising edge; The reference synchronous time generator 40 generates an internal 1PPS signal INT_1PPS and a PP2S signal which is a reference synchronous time, respectively, in synchronization with the external 1PPS signal output from the pulse width adjusting unit 30 by counting the system clock output from 10). ) And the pulse width adjusting unit 30 ) And a jitter according to the difference value output from the comparator 50 and the comparator 50 comparing the offset (Offset) of the internal 1PPS signal output from the reference synchronization time generation unit 40 And a controller 60 for outputting a jitter compensation control signal for controlling the output signal of the compensator 20.
도 2는 상기 지터 보상부(20)의 블록 구성도로서, GPS에서 수신되는 1PPS 신호(GPS_1PPS)를 지연하는 지연부(21)와 상기 제어부(60)의 지터 보상 제어신호에 따라 GPS에서 수신되는 1PPS 신호(GPS_1PPS) 또는 상기 지연부(21)를 통해 지연된 1PPS 신호를 선택하여 출력하는 먹스(MUX)(22)로 구성된다.2 is a block diagram of the jitter compensator 20, which is received from the GPS according to the delay unit 21 delaying the 1PPS signal GPS_1PPS received from the GPS and the jitter compensation control signal of the controller 60. A mux 22 selects and outputs a 1PPS signal GPS_1PPS or a 1PPS signal delayed through the delay unit 21.
상기와 같이 구성된 본 발명에 의한 기준동기시간 지터 보상회로의 동작을 설명하면 다음과 같다.Referring to the operation of the reference synchronous jitter compensation circuit according to the present invention configured as described above are as follows.
도 3은 두 TFCA, 즉 TFCA #A와 TFCA #B의 시스템 클럭(SYS_CLK)과 PP2S 신호의 이상적인 타이밍도로서, TFCA의 이중화 구현을 위해서는 두 TFCA간의 시스템 클럭(SYS_CLK)과 PP2S 신호의 위상이 서로 일치해야 한다.3 is an ideal timing diagram of a system clock (SYS_CLK) and a PP2S signal of two TFCAs, that is, TFCA #A and TFCA #B. Must match.
도 4는 지터 보상을 하지 않은 경우의 신호 타이밍도이며, 도 5는 본 발명의 기준동기시간 지터 보상회로에 의해 지터 보상을 한 경우의 신호 타이밍도로서, 두 TFCA간의 시스템 클럭(SYS_CLK)과 PP2S 신호의 위상이 서로 일치되게 된다.4 is a signal timing diagram when no jitter compensation is performed, and FIG. 5 is a signal timing diagram when jitter compensation is performed by the reference synchronous time jitter compensation circuit of the present invention. The system clock (SYS_CLK) and PP2S between two TFCAs are shown in FIG. The phases of the signals coincide with each other.
도 5와 같은 타이밍도를 출력하기 위한 지터 보상회로 동작을 설명하면, 먼저 PLL부(10)는 GPS에서 수신되는 10MHz 신호에 의해 구동되어 19.6608MHz의 시스템 클럭을 펄스폭 조정부(30)와 기준동기시간 발생부(40)로 각각 출력한다.Referring to the operation of the jitter compensation circuit for outputting a timing diagram as shown in FIG. 5, first, the PLL unit 10 is driven by a 10 MHz signal received from a GPS to convert a system clock of 19.6608 MHz to the pulse width adjusting unit 30 and the reference synchronization unit. Output to the time generator 40, respectively.
그리고, 지터 보상부(20)에서는 GPS에서 수신되는 1PPS 신호를 펄스폭 조정부(30)로 출력한다.The jitter compensator 20 outputs the 1PPS signal received from the GPS to the pulse width adjusting unit 30.
즉, 초기 지터 보상부(20)의 먹스(22)에서는 제어부(60)의 지터 보상 제어신호에 따라 GPS에서 수신되는 1PPS 신호를 선택하여 그대로 출력하게 된다.That is, the mux 22 of the initial jitter compensator 20 selects and outputs the 1PPS signal received from the GPS according to the jitter compensation control signal of the controller 60.
이어, 상기 펄스폭 조정부(30)는 상기 PLL부(10)에서 출력되는 시스템 클럭의 라이징 에지에서 상기 지터 보상부(20)의 1PPS 신호를 입력하여 펄스폭인 50.863ns인 외부 1PPS 신호를 출력한다.Subsequently, the pulse width adjusting unit 30 inputs a 1PPS signal of the jitter compensator 20 at the rising edge of the system clock output from the PLL unit 10 to output an external 1PPS signal having a pulse width of 50.863ns. .
그리고, 기준동기시간 발생부(40)는 상기 PLL부(10)에서 출력되는 시스템 클럭을 카운팅하여 상기 펄스폭 조정부(30)에서 출력된 외부 1PPS 신호에 동기되는 내부 1PPS 신호를 출력하고, 또한 기지국내의 각종 블록에서 기준시간으로 이용하는 기준동기시간인 PP2S 신호를 발생한다.The reference synchronous time generation unit 40 counts a system clock output from the PLL unit 10 to output an internal 1PPS signal synchronized with the external 1PPS signal output from the pulse width adjusting unit 30, and also known. It generates PP2S signal, which is the reference synchronous time, used as the reference time in various blocks in Korea.
이어, 비교기(50)에서는 상기 펄스폭 조정부(30)에서 출력되는 외부 1PPS 신호와 상기 기준동기시간 발생부(40)에서 출력되는 내부 1PPS 신호의 차이를 비교하여 그 비교 결과값을 제어부(60)로 출력한다.Subsequently, the comparator 50 compares the difference between the external 1PPS signal output from the pulse width adjusting unit 30 and the internal 1PPS signal output from the reference synchronous time generation unit 40, and compares the result of the comparison with the controller 60. Will output
이때, 상기 비교기(50)에서는 0이라는 안정적인 차이값을 출력해야 함에도 불구하고 시스템 클럭에 의한 지터의 영향으로 0과 1 또는 0과 -1의 값을 반복하여 출력하게 된다.At this time, the comparator 50 repeatedly outputs 0 and 1 or 0 and -1 values due to jitter caused by the system clock, although the stable difference value of 0 must be output.
상기와 같은 비교기(50)의 출력으로 두 TFCA간의 PP2S 신호의 위상이 일치하지 않음을 알 수 있다.The output of the comparator 50 as described above can be seen that the phase of the PP2S signal between the two TFCA does not match.
이에 따라, 제어부(60)에서는 지터 보상부(20)내 먹스(22)의 출력을 제어하기 위한 지터 보상 제어신호를 출력하고, 이 지터 보상 제어신호에 따라 먹스(22)에서는 지연부(21)를 통해 지연된 1PPS 신호를 선택하여 펄스폭 조정부(30)로 출력한다.Accordingly, the control unit 60 outputs a jitter compensation control signal for controlling the output of the mux 22 in the jitter compensator 20, and the delay unit 21 in the mux 22 according to the jitter compensation control signal. Select the delayed 1PPS signal through the output to the pulse width adjustment unit 30.
그러면, 상기 펄스폭 조정부(30)에서는 상기와 마찬가지로 지터 보상부(20)의 1PPS 신호를 펄스폭인 50.863ns인 외부 1PPS 신호로 조정하여 비교기(50)로 출력하고, 이에 따라, 비교기(50)에서는 상기와 마찬가지로 외부 1PPS 신호와 이 외부 1PPS 신호에 동기되어 발생된 내부 1PPS 신호의 차이를 비교하여 차이값 0을 출력한다.Then, the pulse width adjusting unit 30 adjusts the 1PPS signal of the jitter compensator 20 to an external 1PPS signal having a pulse width of 50.863ns and outputs the same to the comparator 50 as described above. As described above, the difference value 0 is output by comparing the difference between the external 1PPS signal and the internal 1PPS signal generated in synchronization with the external 1PPS signal.
그러면, 상기 기준동기시간 발생부(40)에서 출력되는 PP2S 신호의 위상은 두 TFCA에 대해 서로 일치하게 된다.Then, the phases of the PP2S signal output from the reference synchronous time generation unit 40 coincide with each other for the two TFCAs.
상기와 같이 본 발명에서는 시스템 클럭의 지터에 의한 영향으로 두 TFCA중에 어느 한 TFCA에서 차이값이 안정화되지 않은 경우에는 지터에 의한 영향을 없애기 위해 지터 보상부(20)를 이용하여 지터 보상을 수행함으로써 두 TFCA간의 PP2S 신호의 위상을 일치시키도록 하고 있다.As described above, in the present invention, when the difference value is not stabilized in any one of the two TFCAs due to the jitter of the system clock, the jitter compensation is performed by using the jitter compensator 20 to eliminate the influence of the jitter. The phases of the PP2S signals between the two TFCAs are matched.
한편, 지터를 보상하는 경우에 다른 TFCA에서 차이값이 안정화되어 있다 하더라도 동일하게 지터 보상을 해야 한다. 왜냐하면 서로 다른 1PPS 신호를 사용할 경우에는 차이값이 안정화되어 있다 하더라도 PP2S 신호의 위상이 일치하지 않는 경우가 발생하기 때문이다.On the other hand, when compensating for jitter, the jitter must be compensated even if the difference is stabilized in other TFCAs. This is because, when different 1PPS signals are used, the phases of the PP2S signals do not coincide even if the difference is stabilized.
따라서, 동일한 1PPS 신호를 사용하도록 두 TFCA간에 지터 보상을 하였는지에 관하여 상호 통신을 하여 어느 한쪽이 지터 보상을 한 경우에는 다른 TFCA에서도 동일하게 지터 보상을 해야 두 TFCA간에 PP2S 신호의 위상이 일치하게 된다.Accordingly, when one of the two TFCAs performs jitter compensation by mutually communicating about whether jitter compensation is performed between two TFCAs to use the same 1PPS signal, the phases of the PP2S signals are identical between the two TFCAs when the jitter compensation is performed.
이상, 상기 설명에서와 같이 본 발명은 GPS에서 수신된 1PPS 신호를 지연하여 지터 보상하는 지터 보상회로를 통해 시스템 클럭의 지터에 의한 영향을 제거하여 TFCA 절체시 PP2S 신호간의 클럭 수의 변동이 없으며, 이와 같이 기준동기시간인 PP2S 신호의 위상을 일치시킴으로써 시스템이 매우 안정화되는 효과가 있다.As described above, the present invention eliminates the influence of the jitter of the system clock through the jitter compensation circuit that delays the 1PPS signal received from the GPS to compensate for jitter so that there is no variation in the number of clocks between the PP2S signals during TFCA switching. As such, by matching the phase of the PP2S signal, which is the reference synchronization time, the system is highly stabilized.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970080896A KR100293413B1 (en) | 1997-12-31 | 1997-12-31 | Circuit for compensating reference synchronous time jitter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970080896A KR100293413B1 (en) | 1997-12-31 | 1997-12-31 | Circuit for compensating reference synchronous time jitter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990060654A true KR19990060654A (en) | 1999-07-26 |
| KR100293413B1 KR100293413B1 (en) | 2001-07-12 |
Family
ID=37527276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970080896A KR100293413B1 (en) | 1997-12-31 | 1997-12-31 | Circuit for compensating reference synchronous time jitter |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100293413B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434492B1 (en) * | 2001-09-27 | 2004-06-05 | 삼성전자주식회사 | Semiconductor memory device having clock generator for controlling memory and method thereof |
| US7505737B2 (en) | 2005-01-05 | 2009-03-17 | Pantech & Curitel Communications, Inc | Apparatus for generating clock signal in mobile communication terminal |
-
1997
- 1997-12-31 KR KR1019970080896A patent/KR100293413B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434492B1 (en) * | 2001-09-27 | 2004-06-05 | 삼성전자주식회사 | Semiconductor memory device having clock generator for controlling memory and method thereof |
| US7505737B2 (en) | 2005-01-05 | 2009-03-17 | Pantech & Curitel Communications, Inc | Apparatus for generating clock signal in mobile communication terminal |
| US7835699B2 (en) | 2005-01-05 | 2010-11-16 | Pantech & Curitel Communications, Inc. | Apparatus for generating clock signal in mobile communication terminal |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100293413B1 (en) | 2001-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4228220B2 (en) | Delay locked loop circuit | |
| US7840228B2 (en) | Inter-base station synchronization system, synchronization control device, and base station | |
| US11777703B2 (en) | Phase transport with frequency translation without a PLL | |
| JP2004222276A (en) | Analog delay fixed loop and analog phase fixed loop equipped with tracking analog/digital converter | |
| KR100305493B1 (en) | Clock generator and clock generating method capable of varying clock frequency without increasing the number of delay elements | |
| US6967536B2 (en) | Phase-locked loop circuit reducing steady state phase error | |
| US7561653B2 (en) | Method and apparatus for automatic clock alignment | |
| JP2003124806A (en) | Multiplied clock generating circuit | |
| KR100293413B1 (en) | Circuit for compensating reference synchronous time jitter | |
| KR100212139B1 (en) | Clock supplying apparatus | |
| US7466745B2 (en) | Synchronizing PCM and pseudorandom clocks | |
| US6801093B2 (en) | Frequency synchronous apparatus and frequency synchronous control method | |
| US6316973B1 (en) | Transmission timing adjusting circuit and method | |
| JPH1032489A (en) | Digital delay controlled clock generator and delay locked loop using the clock generator | |
| KR0129144B1 (en) | Clock synchronization device | |
| US11595032B2 (en) | Signal delay control using a recirculating delay loop and a phase interpolator | |
| KR20020041555A (en) | Apparatus for correcting time clock phase in CDMA BTS | |
| KR20000001673A (en) | Clock synchronization circuit | |
| JP3612497B2 (en) | Clock synchronization system and method for mobile communication base station apparatus | |
| KR100282410B1 (en) | System clock board | |
| KR19990058878A (en) | Clock Synchronization Redundancy Method and Duplexer in Code Division Multiple Access Base Station | |
| KR100518439B1 (en) | Apparatus for Synchronizing Phase of duplicated Clock Module | |
| KR100501138B1 (en) | Reference Time Synchronizer of Redundancy Time / Frequency Generation Card for Mobile Communication System | |
| KR100287946B1 (en) | Clock synchronous apparatus and method for timing/frequency provider | |
| KR19980085920A (en) | Transfer Clock Synchronizer and Phase Compensation Circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070329 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |