KR19990057338A - MOS field effect transistor and manufacturing method of S.O.I device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000002353 field-effect transistor method Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 29
- 238000009792 diffusion process Methods 0.000 claims abstract description 23
- 239000002184 metal Substances 0.000 claims abstract description 16
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 230000015556 catabolic process Effects 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 230000005669 field effect Effects 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 9
- 238000007667 floating Methods 0.000 abstract description 6
- 239000000969 carrier Substances 0.000 abstract description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 3
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- 239000011574 phosphorus Substances 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 32
- 235000012431 wafers Nutrition 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 125000005842 heteroatom Chemical group 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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Abstract
본 발명은 에스.오.아이 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 소오스/드레인 확산영역의 수평 계면에 쇼트키 콘택을 갖는 금속 실리사이드막을 형성함으로서 소수 캐리어를 축적시키지 않고 소오스단으로 이동시켜 소자부유효과를 제거할 수 있어 소자의 내압을 증가시키며, PSG막의 절연 스페이서를 이용하여 채널의 양측 영역으로 인(P)이온을 확산시켜 후속 공정의 소오스/드레인 확산영역을 형성함으로서 소자의 전기적 특성을 향상시키는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor of an S.O.I device and a method of manufacturing the same, wherein a metal silicide film having a Schottky contact is formed at a horizontal interface of a source / drain diffusion region to move to a source end without accumulating minority carriers. The floating effect can be eliminated to increase the breakdown voltage of the device, and by using the insulating spacer of the PSG film, phosphorus (P) ions are diffused to both regions of the channel to form source / drain diffusion regions for subsequent processes, thereby improving the electrical characteristics of the device. It is about a technique to improve.
Description
본 발명은 에스.오.아이(silicon on insulator 이하, SOI) 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 특히 스트키콘택(schotty contact)과 PSG막을 절연 스페이서로 이용하여 트랜지스터를 형성함으로서 소수 캐리어 축적을 감소시키며 소자의 전기적 특성을 향상시키는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a transistor of a silicon on insulator (SOI) device and a method of manufacturing the same. In particular, a small number of carriers can be accumulated by forming a transistor using a schottky contact and a PSG film as an insulating spacer. The present invention relates to a technique for reducing the power consumption and improving the electrical characteristics of a device.
상기 SOI 소자는 반도체소자위에 절연 역할을 하는 실리콘 산화막을 형성하고, 그 위에 실제 사용되는 반도체소자 예를들어 단결정 실리콘층을 형성하고, 상기 단결정 실리콘층의 상부에 반도체소자를 제조하는 방법으로 소자의 분리 기술이 용이하고, 소자의 전기적인 특성이 우수하여 널리 연구 되고 있다.The SOI device is a method of forming a silicon oxide film that insulates a semiconductor device, a semiconductor device, for example, a single crystal silicon layer, and a semiconductor device on the single crystal silicon layer. The separation technology is easy and the electrical characteristics of the device are excellent, and it has been widely studied.
일반적으로, 상기 SOI 소자는 두 웨이퍼를 붙인 후 하나의 웨이퍼를 얇게 만드는 비.이 ( Bond ＆ Etch, 이하에서 BE 라 함 ) 법과, 반도체소자 상부에 산소 임플란트 ( oxigen implasted ) 후 열처리에 의해 베리드 산화막 ( buried oxide ) 과 실리콘막을 형성하는 시목스 ( Separation By IMplated Oxygen, 이하에서 SIMOX 라 함 ) 법이 사용되고 있다.In general, the SOI device is bonded by two wafers and then thinned by one wafer (Bon & Etch, BE hereafter), and then buried by heat treatment after an oxygen implant (oxigen implasted) on the semiconductor device. The Separation By IMplated Oxygen (hereinafter referred to as SIMOX) method of forming a buried oxide and a silicon film is used.
상기 SOI 구조의 MOSFET는, 벌크( bulk ) 모스전계효과 트랜지스터 ( metal oxide semconduct field effect transistor, 이하 MOSFET 라 함 ) 가 게이트, 소오스, 드레인, 반도체소자의 4 - 터미널(terminal) 구조인데 비하여, 반도체소자에 대한 콘택 및 관련배선에 대한 연결이 필요없기 때문에 게이트, 소오스, 드레인의 3 - 터미널 구조를 가져 칩(chip)의 크기를 소형화할 수 있다.In the SOI structure MOSFET, a bulk MOS field effect transistor (hereinafter referred to as a MOSFET) is a semiconductor device, in contrast to a four-terminal structure of a gate, a source, a drain, and a semiconductor device. Since there is no need for contacts to and associated wiring, the three-terminal structure of the gate, source, and drain can be used to reduce the size of the chip.
또한, CMOS를 구현하는 데 있어 웰을 형성하지 않으며, 각각의 MOSFET의 활성영역이 서로 절연되어 있기 때문에 래치-업(latch up)을 방지할 수 있다.In addition, CMOS does not form a well, and since the active regions of each MOSFET are isolated from each other, latch-up can be prevented.
그리고, 얇은 실리콘박막에 제작되는 SOI 소자는 소오스/드레인 접합이 필름 두께 전체에 형성되므로, 소오스/드레인의 면 접합 용량(area junction capacitance)이 거의 없고, 페리미터(perimeter)에 의한 접합용량만이 존재한다. 따라서, SOI 소자는 벌크 MOSFET에 비해 고속, 저전력 특성을 갖는다.In the SOI device fabricated in the thin silicon thin film, since the source / drain junction is formed over the entire film thickness, there is almost no area junction capacitance of the source / drain, and only the junction capacitance by the perimeter exist. Thus, SOI devices have high speed and low power characteristics compared to bulk MOSFETs.
그 밖에도, 상기 SOI 소자는 전체적인 아이.씨. 칩(IC chip)의 회로적 요소와 CMOS 회로의 래치-업 사이에서 발생되는 캐패시터 커플링(capacitive coupling)을 감소시키며, 칩 크기 감소 및 패킹밀도 증가로 전체적인 회로의 동작속도를 증가시키고 기생 캐패시턴스와 칩 크기를 감소시키는 특성을 가진다.In addition, the SOI element is an overall IC. Reduces the capacitive coupling between the circuit elements of the IC and the latch-up of the CMOS circuit, and reduces chip size and increases packing density to increase overall circuit operating speed and increase parasitic capacitance and parasitic capacitance. It has the property of reducing chip size.
또한, 상기 SOI 소자는 핫 일렉트론 ( Hot electron ) 효과감소, 숏채널 효과 ( Short channel effect ) 감소 등과 같은 장점을 가지고 있다.In addition, the SOI device has advantages such as reducing the hot electron effect, reducing the short channel effect, and the like.
그러나, 상기 SOI 소자는 단결정실리콘 소자가 상기의 장점을 갖기 위해서는 SOI 웨이퍼의 상부 실리콘층의 두께가 100 ㎚ 이하로 얇아만 한다. 이와같이 상부 실리콘 층의 두께가 SOI 웨이퍼에 사용되어 제작된 트랜지스터는 사용자의 입장에서 볼때 측면 전도(side conduction) 특성으로 오동작을 야기시킬 수 있다.However, in the SOI device, the thickness of the upper silicon layer of the SOI wafer must be as thin as 100 nm or less for the single crystal silicon device to have the above advantages. As described above, transistors fabricated using the thickness of the upper silicon layer in the SOI wafer may cause malfunction due to side conduction from the user's point of view.
한편, 상기 SOI 디바이스는 저전압, 고속소자로서 각광을 받고 있으나, 소자부유효과로 인하여 내압특성이 저하되는 단점이 존재한다. SOI 소자의 특성 개선을 위하여 기존의 방식은 SOI 소자를 완전 공핍층에 형성하거나, 부분 공핍층인 경우 역채널(back-channel) 게이트를 형성하거나, 소자을 접속하거나, 헤테로(hetero) 접합을 형성하여 소자부유효과를 제거하고 있다.On the other hand, although the SOI device is in the spotlight as a low voltage, high speed device, there is a disadvantage that the breakdown voltage characteristic is degraded due to the element floating effect. In order to improve the characteristics of the SOI device, a conventional method is to form an SOI device in a complete depletion layer, or in the case of a partial depletion layer, form a back-channel gate, connect a device, or form a hetero junction. It eliminates the element floating effect.
그러나, SOI 소자를 완전 공핍층에 형성하는 방식은 소자형성시 소자를 형성하는 SOI의 막 두께에 제한을 받으며, SOI 소자의 특성은 SOI막 균일도에 따라 크게 변화하여 SOI막의 균일도가 나쁠경우 오동작을 일으킬 수 있다.However, the method of forming the SOI element in the fully depleted layer is limited by the thickness of the SOI forming the element when forming the element, and the characteristics of the SOI element are greatly changed depending on the SOI film uniformity, which causes malfunctions when the SOI film uniformity is bad. Can cause.
따라서, 역채널 게이트를 형성하거나, 소자을 접속하거나, 헤테로 접합을 형성하는 방식은 SOI 구조 및 소자 단자를 형성하는 방식에 따라 소자의 특성이 크게 좌우될 뿐만아니라 설계와 제작시 콘택의 배치와 저항 문제등이 잘 고려되어야 한다.Therefore, the method of forming the reverse channel gate, connecting the device, or forming the hetero junction not only greatly depends on the characteristics of the device depending on the SOI structure and the method of forming the device terminal, but also problems of contact placement and resistance in design and fabrication. The back should be well considered.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 SOI 소자에서 소오스/드레인 확산영역의 수평 계면에 쇼트키 콘택을 갖는 금속 실리사이드막을 형성함으로서 소자부유효과를 제거할 수 있으며, 소자의 전기적 특성을 향상시키는 SOI 소자의 모스 전계효과 트랜지스터 및 그 제조방법을 제공하는데 그목적이 있다.Accordingly, the present invention is to solve the above problems by forming a metal silicide film having a Schottky contact at the horizontal interface of the source / drain diffusion region in the SOI device can eliminate the element floating effect, improve the electrical characteristics of the device It is an object of the present invention to provide a MOS field effect transistor of an SOI device and a method of manufacturing the same.
도 1 은 본 발명의 제 1실시예에 따른 에스.오.아이 소자의 모스 전계효과 트랜지스터 공정단면도1 is a cross-sectional view of a MOS field effect transistor of an S. O. device according to a first embodiment of the present invention.
도 2 는 본 발명의 제 2실시예에 따른 에스.오.아이 소자의 모스 전계효과 트랜지스터 공정단면도2 is a cross-sectional view of a MOS field effect transistor of an S. O. device according to a second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
10, 50 : 반도체 소자 12, 52 : 매몰산화막10, 50: semiconductor element 12, 52: investment oxide film
14, 54 : 실리콘층 18, 58 : 소자분리 절연막14, 54 silicon layer 18, 58 device isolation insulating film
20, 60 : 게이트절연막 22, 62 : 절연 스페이서20, 60: gate insulating film 22, 62: insulating spacer
24, 64 : 소오스/드레인 확산영역 26 : 수평계면24, 64: source / drain diffusion region 26: horizontal interface
28, 68 : 금속 실리사이드막 66 : 수직계면28, 68: metal silicide film 66: vertical interface
상기 목적을 달성하기 위해 본 발명의 바람직한 실시예는 SOI 소자 상에 모스 전계효과 트랜지스터를 형성하는 것이다In order to achieve the above object, a preferred embodiment of the present invention is to form a MOS field effect transistor on the SOI device.
본 발명의 다른 바람직한 실시예는 SOI 소자 상에 모스 전계효과 트랜지스터의 제조공정을 구현하는 것이다.Another preferred embodiment of the present invention is to implement a manufacturing process of the MOS field effect transistor on the SOI device.
이하, 첨부된 도면을 참조하여 본 발명에 따른 SOI 소자의 모스 전계효과 트랜지스터 및 그 제조방법에 대하여 상세히 설명을 하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the MOS field effect transistor and the manufacturing method of the SOI device according to the present invention.
도 1 은 본 발명의 제 1실시예에 따른 SOI 소자의 MOSFET 구조이다.1 is a MOSFET structure of an SOI device according to a first embodiment of the present invention.
반도체 소자(10) 상부에 매몰산화막(12) 및 실리콘층(14)을 구비하는 SOI 소자에는 소자분리 절연막(16)이 형성되어 있고, 상기 SOI 소자 상부에 게이트절연막(18)과 게이트전극(20)이 형성되어 있다.An isolation layer 16 is formed on an SOI device including an buried oxide film 12 and a silicon layer 14 on the semiconductor device 10, and a gate insulating film 18 and a gate electrode 20 on the SOI device. ) Is formed.
그리고, 상기 게이트절연막(18) 및 게이트전극(20) 측벽의 실리콘층(14) 상부에는 절연 스페이서(22)가 형성되고, 상기 게이트절연막(18) 및 게이트전극(20) 양측 하부의 실리콘층(14)에는 소오스/드레인 확산영역(24)이 형성되어 있다.In addition, an insulating spacer 22 is formed on the silicon layer 14 on the sidewalls of the gate insulating film 18 and the gate electrode 20, and the silicon layers under both sides of the gate insulating film 18 and the gate electrode 20 are formed. A source / drain diffusion region 24 is formed in 14.
또한, 상기 절연 스페이서(22) 하부와 중첩되어 있는 소오스/드레인 확산영역(24) 타측에 금속 실리사이드막(26)이 형성되어 있다.In addition, a metal silicide layer 26 is formed on the other side of the source / drain diffusion region 24 overlapping the lower portion of the insulating spacer 22.
또한, 도 1은 본 발명의 제 1실시예에 따른 SOI 소자의 모스 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도이다.1 is a cross-sectional view illustrating a method of manufacturing a MOS field effect transistor of an SOI device according to a first embodiment of the present invention.
먼저, 반도체 소자(10) 상부에 매몰산화막(12)과 실리콘층(14)을 형성하여 SOI 소자을 형성한다.First, a buried oxide film 12 and a silicon layer 14 are formed on the semiconductor device 10 to form an SOI device.
다음, 상기 SOI 소자 상부에 패드산화막(도시 안됨)과 절연막(도시 안됨)으로 질화막을 순차적으로 형성한 후, 소자분리용 감광막패턴(도시 안됨)을 식각마스크로 이용하여 절연막패턴 및 패드산화막패턴을 형성한다.Next, a nitride film is sequentially formed on the SOI device using a pad oxide film (not shown) and an insulating film (not shown), and then an insulating film pattern and a pad oxide film pattern are formed by using a device isolation photoresist pattern (not shown) as an etching mask. Form.
그 다음, 상기 감광막패턴을 제거한 다음, 로코스(LOCOS)방식 또는 메사(MESA)방식으로 상기 SOI 소자의 실리콘층(14)을 산화시켜 소자분리 절연막(16)을 형성한다.Next, after removing the photoresist pattern, the silicon isolation layer 14 of the SOI device is oxidized in a LOCOS method or a mesa method to form an isolation layer 16.
다음, 상기 SOI 소자에 산화막 재질의 게이트절연막(18)과 폴리실리콘막패턴으로된 게이트전극(20)을 순차적으로 형성한 후, 전표면에 피.에스.지(phosphrous silicate glass 이하, PSG)막을 형성한 다음, 전면식각 공정을 거쳐 상기 게이트절연막(18) 및 게이트전극(20) 측벽에 절연 스페이서(22)를 형성한다.Next, an oxide gate material 18 and a gate electrode 20 formed of a polysilicon film pattern are sequentially formed on the SOI device, and then a PG film is formed on the entire surface. After forming, an insulating spacer 22 is formed on sidewalls of the gate insulating layer 18 and the gate electrode 20 through a front surface etching process.
그 다음, 상기 구조의 전표면에 소오스/드레인 이온주입 공정을 실시하여 상기 게이트절연막(18) 및 게이트전극(20) 측벽 SOI 소자의 실리콘층(14)에 소오스/드레인 확산영역(24)을 형성한다.A source / drain ion implantation process is then performed on the entire surface of the structure to form a source / drain diffusion region 24 in the silicon layer 14 of the sidewall SOI device of the gate insulating film 18 and the gate electrode 20. do.
이 때, 상기 절연 스페이서(22)로 형성된 PSG막을 이용하여 채널의 양측 영역으로 인(P)이온을 확산시켜 상기 절연 스페이서(22) 하부 영역까지 소오스/드레인 확산영역(24)을 형성함으로서 소자의 전기적 특성을 향상시킨다.In this case, by using a PSG film formed of the insulating spacer 22, phosphorus (P) ions are diffused into both regions of the channel to form a source / drain diffusion region 24 to the lower region of the insulating spacer 22. Improve electrical properties.
다음, 상기 구조의 전표면에 이온주입공정 및 열처리공정을 실시하여 상기 소오스/드레인 확산영역(24) 하부의 수평 계면(26)에 쇼트키 콘택을 갖는 금속 실리사이드막(28)을 형성한다.Next, an ion implantation process and a heat treatment process are performed on the entire surface of the structure to form a metal silicide film 28 having a Schottky contact at the horizontal interface 26 below the source / drain diffusion region 24.
이 때, 상기 소오스/드레인 확산영역(24) 하부의 수평 계면(26)에 쇼트키 콘택을 갖는 상기 금속 실리사이드막(28)을 형성함으로서 소수 캐리어를 축적시키지 않고 소오스단으로 이동시켜 소자부유효과를 제거할 수 있어 소자의 내압을 증가시키게 된다.(도 1 참조)At this time, the metal silicide film 28 having the Schottky contact is formed at the horizontal interface 26 under the source / drain diffusion region 24 to move to the source end without accumulating minority carriers, thereby improving the element floating effect. Can be removed, increasing the breakdown voltage of the device (see FIG. 1).
도 2 는 본 발명의 제 2실시예에 따른 SOI 소자의 모스 전계효과 트랜지스터의 제조공정을 설명하기 위한 공정단면도이다.2 is a cross-sectional view illustrating a manufacturing process of a MOS field effect transistor of an SOI device according to a second exemplary embodiment of the present invention.
먼저, 상기 게이트절연막(58) 및 게이트전극(60) 측벽 하부의 실리콘층(54)에 소오스/드레인 확산영역(64)을 형성하는 공정까지는 제 1실시예의 공정과 동일함으로 생략하기로 한다.First, the process of forming the source / drain diffusion region 64 in the silicon layer 54 under the sidewalls of the gate insulating layer 58 and the gate electrode 60 is the same as the process of the first embodiment, and will be omitted.
다음, 상기 구조의 전표면에 이온주입 공정 및 열처리 공정을 상기 절연 스페이서(62)와 중첩되는 소오스/드레인 확산영역(64) 타측 SOI 소자의 매몰산화막(54) 하부 부위까지 실시하여 상기 소오스/드레인 확산영역(64)의 수직 계면(66)에 쇼트키 콘택을 갖는 금속 실리사이드막(68)을 형성한다.Next, an ion implantation process and a heat treatment process are performed on the entire surface of the structure to the lower portion of the buried oxide film 54 of the other SOI device of the source / drain diffusion region 64 overlapping the insulating spacer 62. A metal silicide film 68 having a Schottky contact is formed at the vertical interface 66 of the diffusion region 64.
이 때, 상기 소오스/드레인 확산영역(64)의 수직 계면(66)에 쇼트키 콘택을 갖는 금속 실리사이드막(68)을 형성함으로서 소수 캐리어를 축적시키지 않고 소오스단으로 이동시켜 소자부유효과를 제거할 수 있어 소자의 내압을 증가시키게 된다.(도 2 참조)At this time, by forming a metal silicide film 68 having a Schottky contact at the vertical interface 66 of the source / drain diffusion region 64, the element side effect can be removed by moving to the source end without accumulating minority carriers. This increases the breakdown voltage of the device (see FIG. 2).
상기한 바와같이 본 발명에 따르면, 소오스/드레인 확산영역의 수평 계면에 쇼트키 콘택을 갖는 금속 실리사이드막을 형성함으로서 소수 캐리어를 축적시키지 않고 소오스단으로 이동시켜 소자부유효과를 제거할 수 있어 소자의 내압을 증가시키며, PSG막의 절연 스페이서를 이용하여 채널의 양측 영역으로 인(P)이온을 확산시켜 소오스/드레인 확산영역을 형성함으로서 소자의 전기적 특성을 향상시킨다.As described above, according to the present invention, by forming a metal silicide film having a Schottky contact at the horizontal interface of the source / drain diffusion region, the element floating effect can be eliminated by moving to the source end without accumulating minority carriers. In addition, by using the insulating spacer of the PSG film, the phosphorus (P) ion is diffused to both regions of the channel to form a source / drain diffusion region, thereby improving the electrical characteristics of the device.
또한, SOI 소자를 로직이나 메모리 분야에서 산업상 이용이 가능하며, 기존의 CMOS 제조공정으로도 SOI 소자 제작이 가능하므로 산업상 대량생산이 가능한 이점이 있다.In addition, the SOI device can be industrially used in the logic or memory field, and since the SOI device can be manufactured using an existing CMOS manufacturing process, there is an advantage in that industrial mass production is possible.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077389A KR100265049B1 (en) | 1997-12-29 | 1997-12-29 | MOS field effect transistor and manufacturing method of S.O.I device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077389A KR100265049B1 (en) | 1997-12-29 | 1997-12-29 | MOS field effect transistor and manufacturing method of S.O.I device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990057338A true KR19990057338A (en) | 1999-07-15 |
| KR100265049B1 KR100265049B1 (en) | 2000-09-01 |
Family
ID=19529564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970077389A KR100265049B1 (en) | 1997-12-29 | 1997-12-29 | MOS field effect transistor and manufacturing method of S.O.I device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100265049B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040025070A (en) * | 2002-09-18 | 2004-03-24 | 아남반도체 주식회사 | Structure and manufacturing method for soi type mos transistor |
| KR100699462B1 (en) * | 2005-12-07 | 2007-03-28 | 한국전자통신연구원 | Schottky Barrier Tunnel Transistor and the Method for Manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003188223A (en) * | 2001-12-19 | 2003-07-04 | Mitsubishi Electric Corp | Method for making crystal defect obvious, and manufacturing method of semiconductor device for evaluation, method for evaluating crystal defect, and semiconductor device for evaluation |
-
1997
- 1997-12-29 KR KR1019970077389A patent/KR100265049B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040025070A (en) * | 2002-09-18 | 2004-03-24 | 아남반도체 주식회사 | Structure and manufacturing method for soi type mos transistor |
| KR100699462B1 (en) * | 2005-12-07 | 2007-03-28 | 한국전자통신연구원 | Schottky Barrier Tunnel Transistor and the Method for Manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100265049B1 (en) | 2000-09-01 |
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