KR19990049029A - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로, 기판상에 산화층을 형성하는 단계와, 기판상의 산화층에 포토레지스트를 일정 간격으로 도포하고 노광하는 단계와, 노광이 완료된 후 에칭하여 기판상에 다수로 분할된 형태의 창영역을 형성시키는 단계와, 정확하게 조절된 낮은 에너지(~30KeV, ~1015cm-2)의 As이온이 예비증착되도록 창영역으로 이온 주입시키고, 고온1100℃의 고온에서 드라이브인 열처리하여 전형적인 20Ω/?의 면저항값을 갖는 n+매입층을 형성하는 단계와, 산화층을 제거하고 에피택셜층을 형성하는 단계를 포함한다.The present invention relates to a method of manufacturing a semiconductor device, comprising the steps of: forming an oxide layer on a substrate; applying and exposing photoresist to the oxide layer on the substrate at regular intervals; etching after the exposure is completed, Forming a window region of a divided shape and implanting ions of the precisely controlled low energy (~ 30 KeV, ~ 10 15 cm -2 ) As ions into the window region for pre-deposition, Heat treatment to form an n + buried layer having a typical sheet resistance value of 20? / ?, and removing the oxide layer to form an epitaxial layer.
이와 같은 본 발명에 의하면, 고농도의 매입층의 면적이 크게 감소됨에 따라 에피택셜층의 형성시 불순물이 매입층으로부터 에피택셜층으로 확산되는 현상이 억제되어 에피택셜층이 균일한 농도층으로 형성되며, 그 결과 바이폴라 트랜지스터의 균일한 특성값을 얻을 수 있게 된다.According to the present invention, as the area of the buried layer at a high concentration is greatly reduced, the phenomenon that the impurity diffuses from the buried layer to the epitaxial layer during the formation of the epitaxial layer is suppressed, and the epitaxial layer is formed into a uniform concentration layer As a result, a uniform characteristic value of the bipolar transistor can be obtained.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 고집적회로에서 커패시터로 사용되는 NPN 바이폴라 트랜지스터의 제조시 고농도 매입층(Burried Layer) 의 면적을 최대한 감소시켜 에피택셜층(Epitaxial Layer)의 성장시 그 에피택셜층이 균일한 농도층으로 형성될 수 있도록 한 반도체장치의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing an NPN bipolar transistor used as a capacitor in a highly integrated circuit, in which an area of a buried layer is reduced as much as possible, So that the epitaxial layer can be formed as a uniform concentration layer.
도 1은 종래 반도체장치의 제조방법을 순차적으로 나타내는 공정도이다.Fig. 1 is a process chart sequentially showing a conventional semiconductor device manufacturing method.
이를 참조하면, 도 1 (a)에 도시된 바와 같이, 기판(10)상에 0.5∼1㎛의 두터운 산화층(20)이 열적으로 성장된 후, 도 1 (b)에 도시된 바와 같이, 식각과정을 거쳐 일정 한 길이범위에 걸쳐 창영역(Window)(30)이 형성된다.1 (a), a thick oxide layer 20 of 0.5 to 1 占 퐉 is thermally grown on a substrate 10, and then, as shown in FIG. 1 (b) A window 30 is formed over a predetermined range of lengths.
이와 같은 상태에서 도 1 (c)에 도시된 바와 같이, 정확하게 조절된 낮은 에너지(~30KeV, ~1015cm-2)의 As이온이 예비증착되도록 창영역(30)으로 이온 주입되고, 고온(~1100℃)에서 드라이브인 열처리에 의하여 전형적인 20Ω/?의 면저항값을 갖는 n+매입층(40)이 형성된다.In this state, as shown in Fig. 1 (c), precisely controlled low energy (~ 30 KeV, ~ 10 15 cm -2 ) As ions are ion-implanted into the window region 30 to be pre-deposited, ~ 1100 < 0 > C), the n + buried layer 40 having a typical sheet resistance value of 20? /? Is formed.
이와 같이 형성되는 매입층(40)은 컬렉터의 직렬저항을 최소화하는 역할을 한다.The buried layer 40 thus formed serves to minimize the series resistance of the collector.
매입층(40)이 형성된 기판상에서 산화층(20)을 제거하고, 에피택셜 성장을 위해 웨이퍼를 에피택셜반응로에 넣는다.The oxide layer 20 is removed from the substrate on which the buried layer 40 is formed, and the wafer is put in an epitaxial reactor for epitaxial growth.
이 과정에서 NPN 바이폴라 트랜지스터를 높은 전압의 아날로그회로로 사용하고자 하는 경우에는 그 에피택셜층(50)의 두께는 10㎛ 정도가 되도록 두텁게 설정하고, 그 도핑농도는 5×1015cm-3정도가 되도록 낮게 설정한다.If in this process to use the NPN bipolar transistor in the analog circuit of the high voltage is set so as to have a thickness thicker is 10㎛ degree of the epitaxial layer 50, the doping concentration is about 5 × 10 15 cm -3 As low as possible.
반면에, NPN 바이폴라 트랜지스터를 스위칭을 위해 낮은 전압의 디지털회로로 사용하고자 하는 경우에는 그 에피택셜층(50)의 두께를 3㎛정도로 얇게 설정하고, 그 도핑농도는 2×1016cm-3로 더 높게 설정한다.On the other hand, if you want to use the NPN bipolar transistor with a digital circuit of a low voltage to the switching, and thin enough to 3㎛ set the thickness of the epitaxial layer 50, the doping concentration is a 2 × 10 16 cm -3 Set higher.
상기와 같은 도 1 (d)의 에피택셜층(50)의 형성 이후에는 측면의 산화막 절연영역과 베이스영역 및 이미터(Emitter)영역을 형성하는 통상적인 공정이 순차적으로 진행된다.After the formation of the epitaxial layer 50 shown in FIG. 1 (d), a typical process of forming the oxide insulating region on the side, the base region, and the emitter region proceeds in sequence.
이와 같이 에피택셜반응로에서 에피택셜층(50)을 성장시킬 때, 매입층(40)으로부터 에피택셜층(50)으로 확산(Outdiffusion)이 발생되며, 이 확산을 최소화하기 위해서는 저온 에피택셜 공정이 적용되어야 하며, 상기 매입층(40)에는 확산계수가 낮은 불순물(예로서, As)을 사용하는 것이 바람직하다.When the epitaxial layer 50 is grown in the epitaxial reactor as described above, diffusion occurs from the buried layer 40 to the epitaxial layer 50. In order to minimize this diffusion, a low-temperature epitaxial process And an impurity (for example, As) having a low diffusion coefficient is preferably used for the buried layer 40.
그러나, 매입층(40)으로부터 에피택셜층(50)으로의 확산을 억제시키기 위하여 공정온도를 낮추거나 확산계수가 낮은 불순물을 사용하는 것에는 한계가 있다.However, there is a limitation in lowering the process temperature or using an impurity having a low diffusion coefficient in order to suppress the diffusion from the buried layer 40 to the epitaxial layer 50.
한편, 이와 같이 제조되는 NPN 바이폴라 트랜지스터의 매입층(40)은 파워트랜지스터의 사이즈가 커질수록 그 면적이 커지게 되는 데, 바이폴라(Bipolar)소자의 필수적인 에피택셜층(50)의 성장시 상기 고농도의 매입층(40)으로부터 에피택셜층(50)으로 불순물이 확산되면서 자동도핑(Auto Doping)이 이루어짐에 따라 에피택셜층(50)을 균일한 농도층으로 형성하는 것이 불가능해지는 문제가 발생한다.On the other hand, as the size of the power transistor is increased, the buried layer 40 of the NPN bipolar transistor manufactured in this way becomes larger. When the epitaxial layer 50 necessary for a bipolar element is grown, There arises a problem that it becomes impossible to form the epitaxial layer 50 into a uniform concentration layer as the doping is performed from the buried layer 40 to the epitaxial layer 50 and auto doping is performed.
이와 같이 에피택셜층(50)이 균일한 농도층으로 형성되지 못하는 경우에는 바이폴라트랜지스터의 모든 특성에 영향을 미쳐 만족할 만한 특성값을 얻을 수 없게 된다.When the epitaxial layer 50 can not be formed as a uniform concentration layer in this way, all the characteristics of the bipolar transistor are affected and a satisfactory characteristic value can not be obtained.
본 발명의 목적은 고농도 매입층의 면적을 최대한 감소시켜 에피택셜층 형성시 불순물이 매입층으로부터 에피택셜층으로 확산되는 것을 최소한도로 억제하므로써 에피택셜층이 균일한 농도층으로 형성되도록 하고, 이를 통하여 바이폴라 트랜지스터의 균일한 특성값을 얻을 수 있도록 한 반도체장치의 제조방법을 제공하는 것이다.It is an object of the present invention to minimize the area of the high concentration buried layer to minimize the diffusion of impurities from the buried layer to the epitaxial layer during the formation of the epitaxial layer so that the epitaxial layer is formed into a uniform concentration layer, And a method of manufacturing a semiconductor device capable of obtaining a uniform characteristic value of a bipolar transistor.
도 1은 종래 반도체장치의 제조방법을 순차적으로 나타내는 공정도,BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a process chart sequentially showing a conventional semiconductor device manufacturing method;
도 2는 본 발명에 따른 반도체장치의 제조방법을 순차적으로 나타내는 공정도이다.Fig. 2 is a process chart sequentially showing a method of manufacturing a semiconductor device according to the present invention.
*도면의 주요 부분에 대한 부호의 설명 *Description of the Related Art [0002]
100 : 기판 110 : 산화층100: substrate 110: oxide layer
120 : 포토레지스트 130 : 창영역120: photoresist 130: window area
140 : 매입층 150 : 에피택셜층.140: buried layer 150: epitaxial layer.
이와 같은 목적을 달성하기 위하여, 본 발명은 반도체장치의 제조방법에 있어서, 기판상에 산화층을 형성하는 단계와, 기판상의 산화층에 포토레지스트를 일정 간격으로 도포하고 노광하는 단계와, 노광이 완료된 후 에칭하여 기판상에 다수로 분할된 형태의 창영역을 형성시키는 단계와, 정확하게 조절된 낮은 에너지의 As이온(~30KeV, ~1015cm-2)을 예비증착되도록 창영역으로 이온 주입시키고, 고온(~1100℃)에서 드라이브인 열처리로 전형적인 20Ω/?의 면저항값을 갖는 n+매입층을 형성하는 단계와, 산화층을 제거하는 단계를 포함하는 특징을 갖는다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including the steps of forming an oxide layer on a substrate, coating the oxide layer on the substrate with a photoresist at a predetermined interval and exposing the substrate, Forming a plurality of divided window regions on the substrate; implanting precisely controlled low energy As ions (~ 30 KeV, ~ 10 15 cm -2 ) into the window region for pre-deposition; Forming an n & lt ; + & gt ; buried layer having a typical sheet resistance value of 20 [Omega] /? By heat treatment as a drive at a high temperature (~ 1100 ° C) and removing the oxide layer.
이하, 첨부된 도면에 의하여 본 발명의 실시예를 보다 상세하게 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 반도체장치의 제조방법을 순차적으로 나타내는 공정도이다.Fig. 2 is a process chart sequentially showing a method of manufacturing a semiconductor device according to the present invention.
이를 참조하면, 도 2 (a)에 도시된 바와 같이, 기판(100)상에 0.5~1㎛의 두터운 산화층(110)을 열적으로 성장시킨다.Referring to FIG. 2A, a thick oxide layer 110 having a thickness of 0.5 to 1 μm is thermally grown on a substrate 100, as shown in FIG. 2 (a).
그런 다음 도 2 (b)에 도시된 바와 같이, 기판(100)상의 산화층(110)에 포토레지스트(120)를 일정 간격으로 도포하고 노광하는 한편, 도 2 (c)에 도시된 바와 같이, 노광이 완료된 후 식각하여 기판(100)상에 다수로 분할된 형태의 창영역(130)이 형성되도록 한다.Then, as shown in FIG. 2 (b), the photoresist 120 is applied to the oxide layer 110 on the substrate 100 at regular intervals and exposed, and as shown in FIG. 2 (c) The substrate 100 is etched to form a plurality of divided window regions 130 on the substrate 100.
이 상태에서 정확하게 조절된 낮은 에너지(∼30KeV, ∼1015cm-2)의 As이온 이 예비증착되도록 창영역(130)으로 이온 주입시킨 다음, 1100℃의 고온에서 드라이브인 열처리하여 도 2 (d)에 도시된 바와 같이, 전형적인 20Ω/?의 면저항값을 갖는 n+매입층(140)을 형성한다.In this state, precisely controlled low energy (~ 30 KeV, ~ 10 15 cm -2 ) As ions are ion-implanted into the window region 130 so as to be pre-deposited and then heat-treated at a high temperature of 1100 ° C., Forming an n & lt ; + & gt ; buried layer 140 having a typical sheet resistance value of 20 [Omega] /.
이렇게 하여 기판(100)상에 매입층(140)을 형성한 후, 남아 있는 산화층(110)을 제거하고, 에피택셜 성장을 위해 웨이퍼를 에피택셜반응로에 넣는다.After the buried layer 140 is formed on the substrate 100 in this way, the remaining oxide layer 110 is removed, and the wafer is put in the epitaxial reactor for epitaxial growth.
이때, 도 2 (e)에 도시된 바와 같이, NPN 바이폴라 트랜지스터를 높은 전압의 아날로그회로로 사용하고자 하는 경우에는 그 에피택셜층(150)의 두께를 10㎛ 정도로 두텁게 설정하고, 그 도핑농도는 5×1015cm-3정도로 낮게 설정한다.2 (e), when the NPN bipolar transistor is to be used as a high voltage analog circuit, the thickness of the epitaxial layer 150 is set to be as large as about 10 mu m, and the doping concentration thereof is set to 5 × 10 15 cm -3 .
반면에, NPN 바이폴라 트랜지스터를 스위칭을 위해 낮은 전압의 디지털회로로 사용하고자 하는 경우에는 그 에피택셜층(150)의 두께를 3㎛정도로 얇게 설정하고, 그 도핑농도는 2×1016cm-3로 더 높게 설정한다.On the other hand, if you want to use a digital circuit of the low voltage NPN bipolar transistors for switching, and thin enough to 3㎛ setting the thickness of the epitaxial layer 150, the dopant concentration is a 2 × 10 16 cm -3 Set higher.
다음에 통상적인 바이폴라 트랜지스터의 형성방법에 의하여, 측면의 산화막 절연영역과 베이스 영역 및 이미터 영역을 형성한다.Next, an oxide film insulating region, a base region and an emitter region are formed on the side surface by a typical bipolar transistor forming method.
이와 같이 제조된 바이폴라 트랜지스터에서는 불순물이 매입층(140)으로부터 에피택셜층(150)으로 확산될 때, 측방향 확산현상(Side diffusion)으로 인해 동일한 면적의 매입층(140)의 확보가 가능하며, 표면농도는 저하된다.In the bipolar transistor thus manufactured, when the impurity is diffused from the buried layer 140 to the epitaxial layer 150, it is possible to secure the buried layer 140 having the same area due to lateral diffusion, The surface concentration is lowered.
이와 같은 본 발명에 의하면, 고농도의 매입층의 면적이 크게 감소됨에 따라 에피택셜층의 형성시 불순물이 매입층으로부터 에피택셜층으로 확산되는 현상이 억제됨에 따라 에피택셜층이 균일한 농도층으로 형성되며, 그 결과 바이폴라 트랜지스터의 균일한 특성값을 얻을 수 있게 된다.According to the present invention, as the area of the buried layer of high concentration is greatly reduced, the phenomenon that the impurity is diffused from the buried layer to the epitaxial layer during formation of the epitaxial layer is suppressed, so that the epitaxial layer is formed into a uniform concentration layer As a result, a uniform characteristic value of the bipolar transistor can be obtained.
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| KR1019970067865A KR19990049029A (en) | 1997-12-11 | 1997-12-11 | Method for manufacturing semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9496389B2 (en) | 2014-04-15 | 2016-11-15 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
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1997
- 1997-12-11 KR KR1019970067865A patent/KR19990049029A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9496389B2 (en) | 2014-04-15 | 2016-11-15 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
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