KR19990024772A - 다중화를 위한 프레임 구조 - Google Patents

Abstract

데이터 채널 다중화를 위한 프레임 구조에 관한 것이다. 본 프레임 구조는 시분할 다중화 전송장비에서 초당 64킬로바이트의 전송속도를 가지는 데이터를 다중화하기 위해 8비트의 타임슬롯 5개를 단위로 하는 정보블록이 8개 연속되어 이루어지도록 함을 특징으로 한다.

Description

다중화를 위한 프레임 구조

본 발명은 통신시스템에 있어서 낮은 비트율(bit rate)의 여러 채널을 높은 비트율로 다중화(multiplexing)하여 전송하는 기술에 관한 것으로, 특히 64kbps 데이터 4개를 320kbps로 다중화하기 위한 프레임 구조에 관한 것이다.

최근 전송장비는 동기식 계위로 전환되고 있는 추세인데, 그 대표적인 장점은 망 감시의 편리성일 것이다. 부가적으로 약속된 규칙(rule)에 의한 설계로 같은 비트율의 신호는 별다른 변형없이 접속이 가능하다는 것이다. SDH(Synchronous Digital Hierachy)에서는 SOH(Setion Over-Head)라 하여 ITU-T에서 권고하고 있다.

통신에서 중요한 사항중 하나는 한정된 전송로를 통해 얼마나 많은 정보를 보내고 받을 수 있는가 하는 것이다. 이는 낮은 비트율의 신호를 여러 채널로 다중화하여 높은 비트율로 송신하는 방법으로써 구현 가능하다. 다시 말해서, 낮은 주파수의 신호를 시분할 다중화(time division multiplexing) 기술을 이용하여 높은 주파수에 실어서 송신하는 것이다. 이와 같이 낮은 주파수의 신호를 높은 주파수로 다중화하기 위해서는 일정한 규약이 있어야 수신측에서 역다중화(demultiplexing)하여 데이터를 추출할 수 있다. 이러한 규약을 프레임 구조(frame structure)라 한다.

따라서 본 발명의 목적은 64kbps 데이터 4개를 320kbps로 다중화하기 위한 프레임 구조를 제공함에 있다.

상기한 목적을 달성하기 위한 본 프레임 구조는, 시분할 다중화 전송장비에서 64Kbps의 전송속도를 가지는 데이터를 다중화하기 위하여 8비트의 타임슬롯 5개를 단위로 하는 정보블록이 8개 연속되어 이루어지도록 함을 특징으로 한다.

도 1은 본 발명이 적용되는 통신장비의 개략적인 구성을 나타낸 도면

도 2는 본 발명의 실시 예에 따른 다중화를 위한 프레임 구조를 나타낸 도면

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자 등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 1은 본 발명이 적용되는 통신장비의 개략적인 구성을 나타낸 도면이다. 다중화부 100의 입력, 즉 송신측 데이터포트 DP1∼DP4의 출력은 각각 64Kbps의 데이터 전송 속도를 가진다. 상기 다중화부 100과 역다중화부 200 사이는 유선 혹은 무선으로 통신이 이루어진다. 역다중화부 200의 출력, 즉 수신측 데이터포트 DP5∼DP8의 입력 역시 각각 64Kbps의 데이터 전송 속도를 가진다.

도 2는 본 발명의 실시 예에 따른 다중화, 즉 64kbps 데이터 4채널을 320kbps로 다중화하기 위한 프레임 구조를 나타낸 도면이다. 도시된 바에 따르면, 참조부호 SB1∼SB4에 각각 대응되는 4개의 서브(sub)프레임을 통합한 다중(multi) 프레임 구조를 갖는다. 상기 네 서브프레임 SB1∼SB4는 모두 125㎲의 기본 프레임, 패리티(parity)바이트 P, 에러정정바이트 C1∼C5 및 스터핑(stuffing)바이트를 포함한다.

각각의 서브프레임은 하나의 64kbps 데이터 채널 처리를 위한 것이고, 다중화는 시분할 다중화(time division multiplexing)방식에 의해 정해진 자기 타임슬롯에 데이터를 전송하게 된다. 상기 각 서브프레임은 '8[비트] × 5 [H1234] × 8 [All kind of H 바이트]' 구조로 1ms의 주기를 가진다.

도시된 바에 따르면, 제1서브프레임 SB1에는 다른 세 서브프레임들과 달리 125㎲의 기본 프레임내에 프레임의 시작을 나타내는 프레임 바이트 F가 포함되어 있다. 즉 상기 프레임 바이트를 다중 프레임을 구성하는 4개의 서브프레임중 최초의 첫 번째 기본 프레임내의 첫 번째 바이트에 8비트로 삽입하여 송출하게 되면 역다중화 과정에서 그 프레임 바이트를 검출하여 타임슬롯을 재생하게 된다.

대국장치의 선로 감시를 위하여 각 채널별로 짝수(Even) 패리티 체크를 수행하며, 그 결과를 패리티 바이트 P로서 삽입한다. 대국장치에서는 상기 패리티 바이트를 에러(error) 탐색에 이용한다.

에러정정바이트 C1∼C5은 해당 채널에 대한 스터핑의 존재 여부를 표시하는 바이트로, 역다중화 과정에서 에러 보정을 할 수 있도록 하기 위하여 동일한 데이터를 5회 반복 삽입하여 송출한다. 이 역시 각각의 채널별로 수행되며, 전송구간에서 발생하는 에러정정을 위하여 본 실시 예에서는 '3 아웃 오브(out of) 5' 패리티에 의한 논리 정정 방법을 사용한다.

각 데이터 포트에서는 포지티브(positive) 혹은 네거티브(negative) 스터핑 요구를 검출했을 때 약정된 코드를 다중화부 100에서 송출하고, 역다중화부 200에서는 수신된 코드에 따라 각 채널별로 지정된 스터핑 바이트를 제어하게 된다. 구체적으로, 수신 클럭이 송신 클럭보다 주파수가 늦은 경우를 포지티브라 하여 스터핑 요구가 발생한 채널의 데이터를 송출하지 않는다. 이를 위해서는 해당 채널의 타임슬롯을 디스에이블(disable)시키면 된다. 반대로, 수신 클럭보다 송신 클럭 주파수가 빠른 경우를 네거티브라 하여 스터핑 요구가 발생한 해당 채널 서브프레임의 스터핑 바이트 0 번 슬롯에 데이터를 한번 더 추가하여 송출한다.

이상 설명한 내용을 제1서브프레임 SB1을 송신하는 경우를 예로 들어 부연하면 다음과 같다. 제1데이터포트 DP1에 입력되는 데이터가 실제로는 도시되지 않은 외부 메모리[예: SRAM(static RAM)]에 저장되고, 다중화부 100(의 프로세서)에서 이를 읽어 간다. 상기 다중화부 100이 상기 메모리로부터 상기 데이터를 읽어갈 때에는 기록할 때와 동일한 클럭으로 읽어가야 한다. 그러므로 상기 제1데이터포트 DP1는 자신이 발생하는 기록 클럭과 상기 다중화부 100이 발생하는 읽기 클럭의 주파수를 비교하여 어느 한쪽이 빠르거나 늦은 경우 적절한 조절을 해주게 된다. 즉 수신 클럭 주파수가 송신 클럭 주파수 보다 늦은 경우 에러정정바이트 C1∼C5에 포지티브 코드, 예를 들어 'O0O00'를 삽입하여 송신한다. 이렇게 하여 제1서브프레임 SB1중 7개의 정보블럭을 송신한후 8번째 정보블럭을 송신할 때에는 포지티브 코드이므로 0번 타임슬롯(가)은 물론이고, 1번 타임슬롯(나)도 데이터 없이 비움(empty)으로써 동기를 조정한다. 대국장치에서는 역다중화시 상기 에러정정바이트 C1∼C5을 수신하여 분석한 결과 포지티브 코드임을 감지하면, 상기 0번 그리고 1번 타임슬롯에서 데이터의 수신이 없음을 미리 알 수 있다. 그런데 만일 대국장치에서 상기 포지티브 코드 'O0O00'을 수신한 결과 'O1O00'이었다고 가정하면, 이는 전송단계에서 오류가 발생한 것이기는 하지만 전술한 '3 아웃 오브 5' 패리티에 의한 논리 정정 방법인 점을 감안할 때 5개의 코드중 4개가 동일한 바 정상적인 전송으로 간주한다.

반대로, 네거티브 코드인 경우에는 자기 타임슬롯인 1번 타임슬롯뿐만 아니라 0번 타임슬롯에서도 데이터를 추가 송출함으로써 동기를 조정한다. 다시 말해서, 동일한 데이터가 0과 1번 타임슬롯에서 반복 송출된다. 이때 대국장치에서는 에러정정바이트 C1∼C5를 수신하여 분석한 결과 네거티브 코드임을 감지하게 되고, 그 결과 상기 0번 그리고 1번 타임슬롯에서 데이터를 수신하게 된다.

나머지 서브프레임들 SB2∼SB4도 상기와 마찬가지로 해당 타임슬롯 (다, 라) 혹은 (마, 바) 혹은 (사, 아)에서 데이터를 추가 삽입하거나 비움으로써 동기를 맞춘다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같은 본 발명은 64kbps 데이터 4채널 320kbps로 다중화할 수 있는 장점이 있다. 또한 본 프레임 구조는 소정의 패리티에 의한 논리 정정 방법을 적용할 수 있게 되어 있어 전송구간에서 발생하는 에러를 정정 가능하므로 시스템의 안정성을 가지는 장점도 있다.

Claims (12)

1. 시분할 다중화 전송장비에서 초당 64킬로바이트의 전송속도를 가지는 데이터를 다중화하기 위한 프레임 구조에 있어서,

   8비트의 타임슬롯 5개를 단위로 하는 정보블록이 8개 연속되어 이루어짐을 특징으로 하는 프레임 구조.
2. 제 1 항에 있어서,

   임의의 정보블록은 패리티 바이트를 가지고, 하나 이상의 다른 정보블록은 에러정정바이트를 가지며, 또 다른 정보블록은 스터핑바이트를 포함함을 특징으로 하는 프레임 구조.
3. 제 2 항에 있어서,

   수신 클럭보다 송신 클럭 주파수가 빠른 경우 스터핑 요구가 발생한 채널의 데이터를 한번 더 송출하기 위한 스터핑바이트 대응 타임슬롯을 포함함을 특징으로 하는 프레임 구조.
4. 제 2 항 혹은 제 3 항에 있어서,

   수신 클럭 주파수가 송신 클럭 주파수 보다 늦은 경우, 해당 타임슬롯을 디스에이블시켜 스터핑 요구가 발생한 채널의 데이터를 송출하지 않음을 특징으로 하는 프레임 구조.
5. 제 1 항에 있어서,

   첫 번째 정보블록의 첫 번째 바이트가 프레임의 시작을 나타내는 바이트임을 특징으로 하는 프레임 구조.
6. 제 1 항에 있어서, 상기 에러정정바이트는,

   5개의 정보블록에 각각 하나씩 삽입됨을 특징으로 하는 프레임 구조.
7. 시분할 다중화 전송장비에서 초당 64킬로바이트의 전송속도를 가지는 데이터 4개를 320킬로바이트의 전송속도로 다중화하기 위한 프레임 구조에 있어서,

   8비트의 타임슬롯 5개를 단위로 하는 정보블록이 8개 연속되어 이루어지는 서브프레임을 4개 가짐을 특징으로 하는 프레임 구조.
8. 제 7 항에 있어서, 상기 각 서브프레임에서,

   임의의 정보블록은 패리티 바이트를 가지고, 하나 이상의 다른 정보블록은 에러정정바이트를 가지며, 또 다른 정보블록은 스터핑바이트를 포함함을 특징으로 하는 프레임 구조.
9. 제 8 항에 있어서,

   수신 클럭보다 송신 클럭 주파수가 빠른 경우 스터핑 요구가 발생한 채널의 데이터를 한번 더 송출하기 위한 스터핑바이트 대응 타임슬롯을 포함함을 특징으로 하는 프레임 구조.
10. 제 8 항 혹은 제 9 항에 있어서,

    수신 클럭보다 송신 클럭 주파수가 빠른 경우 스터핑 요구가 발생한 채널의 데이터를 한번 더 송출하기 위한 스터핑바이트 대응 타임슬롯을 포함함을 특징으로 하는 프레임 구조.
11. 제 7 항에 있어서,

    첫 번째 서브프레임의 첫 번째 정보블록의 첫 번째 바이트가 프레임의 시작을 나타내는 바이트임을 특징으로 하는 프레임 구조.
12. 제 7 항에 있어서, 상기 에러정정바이트는,

    5개의 정보블록에 각각 하나씩 삽입됨을 특징으로 하는 프레임 구조.