KR19980073574A

KR19980073574A - Clock driver

Info

Publication number: KR19980073574A
Application number: KR1019970008928A
Authority: KR
Inventors: 이진호; 양승권
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-03-17
Filing date: 1997-03-17
Publication date: 1998-11-05

Abstract

본 발명은 안정된 동작을 확보할 수 있는 레지스터 래치모드를 가지는 반도체 메모리 장치의 클럭 드라이버에 관한 것으로, 동기식 메모리의 데이타 출력 레지스터를 구동시키기 위한 제어펄스를 발생하는 클럭 드라이버는 외부클럭의 제1에지에 동기되어 활성화되는 센스앰프활성화신호에 응답하여 제1레벨의 신호를 래치하는 제1데이타 래치부와; 상기 외부클럭의 제2에지에 동기되어 활성화되는 제어클럭에 응답하여 제1레벨의 신호를 래치하는 제2데이타 래치부와; 상기 래치된 신호들이 동일한 경우에 상기 제어펄스를 출력하는 논리회로부를 구비함을 특징으로 한다.The present invention relates to a clock driver of a semiconductor memory device having a register latch mode that can ensure stable operation. A first data latch unit for latching a signal of a first level in response to a sense amplifier activation signal activated in synchronization; A second data latch unit for latching a signal of a first level in response to a control clock activated in synchronization with a second edge of the external clock; And a logic circuit unit for outputting the control pulse when the latched signals are the same.

Description

Clock driver

본 발명은 동기식 반도체 메모리 장치에 관한 것으로, 특히 외부클럭에 동기하여 데이타 출력 레지스터를 활성화시키기 위한 클럭 드라이버에 관한 것이다.The present invention relates to a synchronous semiconductor memory device, and more particularly, to a clock driver for activating a data output register in synchronization with an external clock.

일반적인 동기식 스태틱 램(Synchronous SRAM)의 동작 모드중에는 레지스터-레지스터(Register-Register)모드, 레지스터 래치(Register-Latch)모드, 레지스터 플루 쓰루(Register-Flue through)모드 등이 있다. 이중 레지스터 래치 모드는 외부 클럭의 하이에지(High edge)에서 어드레스를 페치(Fetch)하여 디코딩 경로를 거쳐 센스앰프를 동작시키고, 이 센스앰프를 통해 증폭된 데이타는 외부 클럭의 로우에지(Low edge)에 의해 발생된 내부 클럭에 의해 데이타를 출력시키는 모드이다.Typical operating modes of synchronous static RAM include register-register mode, register latch mode, and register-flue through mode. The dual register latch mode fetches an address at a high edge of an external clock to operate a sense amplifier through a decoding path, and the data amplified by the sense amplifier is a low edge of an external clock. This mode outputs data by the internal clock generated by.

상기 레지스터 래치 모드가 안정적으로 동작하기 위해서는 센스앰프인에이블신호 SDET에 의해 센스앰프가 동작하고, 이의 출력 KDATA은 상기 외부클럭 XCK이 로우 에지일때 동기되어 출력되는 클럭 KCB에 의해 동기되어 출력되는 신호이므로 외부 클럭 사이클 시간이 길어지거나 사이클의 듀티(duty)가 작아지는 경우 클럭 KCB가 활성화되는 시점이 변하게 된다. 상기 센스앰프인에이블신호 SDET는 하이에지에 의해 동기되는 클럭이므로 항상 일정한 타이밍을 갖는데 반해, 상기 클럭 KCB는 로우 에지에 의해 동기 되므로 일정 타이밍에 인에이블되지 않고 클럭의 사이클 시간이나 사이클의 듀티에 의해 변하게된다, 이렇듯 클럭 KCB이 일정 타이밍을 갖지 않으므로 레지스터 래치 모드동작에 문제가 발생할 수 있게 된다. 예를 들어, 사이클 시간이 줄어들거나 듀티가 작아져 로우 에지 시간이 빨라지면, 상기 클럭 KCB이 상기 센스앰프인에이블신호 SDET보다 먼저 인에이블된다. 이때, 상기 클럭 KCB에 의해 출력되는 데이타 KDATA로써 이전 사이클의 신호 SDET에 의해 센싱된 데이타가 출력되어 부적절한(invalid)한 데이타가 검출될 수 있게 된다.In order for the register latch mode to operate stably, the sense amplifier is operated by the sense amplifier enable signal SDET, and its output KDATA is a signal that is output in synchronization with the clock KCB that is synchronized when the external clock XCK is at the low edge. When the external clock cycle time becomes longer or the duty of the cycle becomes smaller, the timing at which the clock KCB is activated changes. The sense amplifier enable signal SDET is a clock that is synchronized by a high edge, and therefore has a constant timing. On the other hand, the clock KCB is synchronized by a low edge, and thus is not enabled at a predetermined timing. As such, the clock KCB does not have a constant timing, which may cause problems in register latch mode operation. For example, if the cycle time is shortened or the duty is reduced and the low edge time is fast, the clock KCB is enabled before the sense amplifier enable signal SDET. At this time, the data sensed by the signal SDET of the previous cycle is output as the data KDATA output by the clock KCB, so that invalid data can be detected.

전술한 문제점을 해결하기 위한 본 발명의 목적은 안정된 동작을 확보할 수 있는 레지스터 래치모드를 가지는 반도체 메모리 장치의 클럭 드라이버를 제공함에 있다.An object of the present invention for solving the above problems is to provide a clock driver of a semiconductor memory device having a register latch mode that can ensure a stable operation.

도 1a와 도 1b는 본 발명에 따라 구현된 클럭 드라이버의 구체적인 회로도이고,1A and 1B are detailed circuit diagrams of a clock driver implemented according to the present invention.

도 2는 본 발명에 따라 제어클럭이 센스앰프활성화신호보다 늦게 활성화되는 경우의 출력 타이밍도이고,2 is an output timing diagram when the control clock is activated later than the sense amplifier activation signal according to the present invention.

도 3은 본 발명에 따라 제어클럭이 센스앰프활성화신호보다 먼저 활성화되는 경우의 출력 타이밍도이다.3 is an output timing diagram when the control clock is activated before the sense amplifier activation signal according to the present invention.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, it should be noted that like elements and parts in the drawings represent the same numerals wherever possible.

레지스터 래치 모드의 안정된 동작을 확보하기 위해서, 본 발명은 데이타 출력 레지스터를 인에이블시키는 신호 KDATA를 신호 KCB과 신호 SDET에 의해 인에이블되도록 설계하여 신호 KCB의 인에이블시간에 관계없이 신호 KCB와 SDET중 늦게 오는 클럭에 의해 신호 KDATA가 인에이블되도록 하였다.In order to ensure stable operation of the register latch mode, the present invention is designed so that the signal KDATA enabling the data output register is enabled by the signal KCB and the signal SDET so that the signal KCB and the SDET can be used regardless of the enable time of the signal KCB. The clock coming later allows the signal KDATA to be enabled.

도 1a와 도 1b는 본 발명에 따라 구현된 클럭 드라이버의 구체적인 회로도이다.1A and 1B are detailed circuit diagrams of a clock driver implemented according to the present invention.

도 1a를 참조하면, 센스앰프 활성화신호 SDET는 외부 클럭 XCK의 하이에지에서 동기되어 출력되는 신호 KDATA를 제어하는 신호이다. 상기 신호 KDATA는 데이타 출력 레지스터를 활성화시키는 신호이다.Referring to FIG. 1A, the sense amplifier activation signal SDET is a signal for controlling the signal KDATA output in synchronization with the high edge of the external clock XCK. The signal KDATA is a signal for activating the data output register.

도 1을 참조하면, 신호 KCB, SDET KDATA는 앞서 설명한 클럭들이고, 신호 K1은 외부 클럭에 동기되어 일정 지연시간을 거친 클럭이고, 신호 KF1은 KDATA와 K1에 의해 생성된 클럭이고 신호 KF2는 신호 KF1이 일정 지연시간을 거친 클럭이다.Referring to FIG. 1, the signals KCB and SDET KDATA are the clocks described above, the signal K1 is a clock which has passed a predetermined delay in synchronization with an external clock, the signal KF1 is a clock generated by KDATA and K1 and the signal KF2 is a signal KF1. This is the clock after a certain delay time.

도 1의 구성을 상세히 살펴보면, 데이타 출력 레지스터를 인에이블시키는 신호 KDATA를 만드는 과정에 있어서, 로우레벨 펄스인 신호 SDET가 데이타 입력부(100)을 거쳐 데이타 래치(102)에 저장되어있다. 이때, 데이타 래치(102)의 다음단은 두 입력단자를 가지는 낸드게이트(103)로 구성되어 있으므로, 이 데이타 래치(102)의 데이타는 낸드게이트(103)의 일측 입력단자로 입력되고, 타측 입력단자로 입력신호가 유입될때까지 대기하게 된다. 신호 KCB 역시 데이타 입력부(100)를 거쳐 래치(101)에 저장되고 이는 낸드게이트(103)의 다른 입력으로 작용하여 클럭 KDATA이 생성되어지는 것이다. 이와 같이 클럭 KDATA이 인에이블되기 위해서는 신호 KCB 및 SDET가 모드 필요하게 되고 클럭 KCB이 빨라지거나 늦어진다 해도 KCB와 SDET 두 신호가 모두 데이타 래치들(101, 102)에 저장되기 전까지는 신호 KDATA가 인에이블되지 않으므로 신호 KCB의 타이밍에 관계없이 안정된 레지스터 래치 동작을 하게된다.1, the signal SDET, which is a low level pulse, is stored in the data latch 102 via the data input unit 100 in the process of making the signal KDATA for enabling the data output register. At this time, since the next stage of the data latch 102 is composed of the NAND gate 103 having two input terminals, the data of the data latch 102 is input to one input terminal of the NAND gate 103 and the other input is performed. Wait for input signal to flow into terminal. The signal KCB is also stored in the latch 101 via the data input unit 100, which acts as another input of the NAND gate 103 to generate the clock KDATA. As such, the signals KCB and SDET are required for the clock KDATA to be enabled. Even if the clock KCB is accelerated or slowed down, the signals KDATA are enabled until both the KCB and SDET signals are stored in the data latches 101 and 102. Therefore, stable register latch operation is performed regardless of the timing of the signal KCB.

도 2와 도 3을 참조하면, 먼저 도 2는 신호 KCB가 신호 SDET보다 늦게 인에이블되는 경우를 나타내는 타이밍도이다. 신호 SDET는 외부 클럭의 하이에지에 의해 로우레벨로 인에이블되어 있고 신호 SDET의 로우 펄스가 인에이블된후 외부 클럭의 하이에지에 의해 신호 KCB로 인에이블되어 있다.Referring to FIGS. 2 and 3, FIG. 2 is a timing diagram illustrating a case in which the signal KCB is enabled later than the signal SDET. The signal SDET is enabled at the low level by the high edge of the external clock and is enabled by the signal KCB by the high edge of the external clock after the low pulse of the signal SDET is enabled.

도 1의 참조부호 100과 105에 있는 신호 KF1는 신호 KDATA와 신호 K1를 두 입력으로 하는 노아 게이트 NG1의 출력으로, 신호 SDET와 클럭 KCB가 인에이블되어 있는 동안 활성화레벨인 로우레벨로 천이되어있다. 따라서, 신호 SDET가 활성화 레벨인 로우레벨로 천이하면 데이타 래치(102)에 하이레벨 데이타가 저장되고, 이 데이타는 낸드게이트(103)의 일 입력으로 작용한다. 그 다음에 오는 신호 KCB 역시 활성화 레벨인 로우레벨로 천이되면 데이타 래치(101)에 하이레벨의 데이타가 저장되고, 이후 이 데이타가 낸드게이트(103)와 인버어터(104)를 거쳐 하이레벨의 신호 KDATA로 인에이블된다. 신호 KDATA가 하이레벨로 인에이블되면 신호 KF1은 하이레벨로 천이되어 데이타 입력부(100)의 트랜지스터 T1과 T4를 디세이블(Disable)시키고, 신호 KF1이 일정한 지연을 거쳐 만들어지는 신호 KF2는 인버어터(104)를 구성하는 트랜지스터 T13의 게이트로 입력되어 신호 KDATA를 디세이블시키는 역할을 한다. 따라서, 신호 KDATA의 펄스 폭은 이 지연회로(106)의 지연폭 만큼 지연된다. 여기서 지연회로(106)의 지연시간은 최소한 신호 KF1이 데이타 입력부(100)로 입력되어, 이에 의해 낸드게이트(103)의 출력이 하이레벨이 되어 인버어터(104)의 트랜지스터 T11의 게이트로 입력되어 트랜지스터 T11를 디세이블시키는 시간보다는 길어야만 한다. 그렇지 않고 지연시간이 짧아 신호 KF2에 의해 트랜지스터 T13가 인에이블되는 시점이 트랜지스터 T11를 디세이블시키는 시점보다 빠르면 직류 전류가 발생하게 된다.Signals KF1 at reference numerals 100 and 105 of FIG. . Therefore, when the signal SDET transitions to the low level of the activation level, high level data is stored in the data latch 102, and this data serves as an input of the NAND gate 103. When the next signal KCB also transitions to the low level, which is an activation level, the high level data is stored in the data latch 101, and then the data is passed through the NAND gate 103 and the inverter 104 to the high level signal. Enabled with KDATA. When the signal KDATA is enabled at a high level, the signal KF1 transitions to a high level to disable the transistors T1 and T4 of the data input unit 100, and the signal KF2, which is generated through a predetermined delay, is an inverter ( It is input to the gate of the transistor T13 constituting the 104 and serves to disable the signal KDATA. Therefore, the pulse width of the signal KDATA is delayed by the delay width of this delay circuit 106. Here, the delay time of the delay circuit 106 is at least the signal KF1 is input to the data input unit 100, whereby the output of the NAND gate 103 is high level, and is input to the gate of the transistor T11 of the inverter 104 It must be longer than the time to disable transistor T11. Otherwise, if the delay time is short and the time point at which the transistor T13 is enabled by the signal KF2 is earlier than the time point at which the transistor T11 is disabled, the DC current is generated.

도 3은 신호 KCB가 신호 SDET보다 먼저 인에이블 되는 타이밍도이다. 이 경우에도 모든 제어신호들은 도 2에서 설명한 바와같이 동작하게 된다. 다만, 신호 SDET보다 신호 KCB가 먼저 활성화되는 경우만을 나타낸 것인데, 낸드게이트(103)는 래치(101)와 래치(102)에 데이타가 모두 하이레벨로 되어있어야만 인에이블되므로 신호 KCB가 먼저 인에이블되더라도 KDATA가 인에이블되는 경우는 없고, 신호 SDET가 래치에 저장되어야만 인에이블되므로 부적절한 데이타가 출력되는 것을 막을 수 있다. 즉, 신호 KDATA는 두 신호중 늦게 오는 신호에 의해 인에이블되도록 구조를 설계하므로써 외부 클럭의 변화에도 안정적으로 동작하도록 되어있다.3 is a timing diagram in which signal KCB is enabled before signal SDET. Even in this case, all control signals operate as described with reference to FIG. 2. However, only the case where the signal KCB is activated before the signal SDET is shown, the NAND gate 103 is enabled only when both the latch 101 and the latch 102 have a high level of data, so even if the signal KCB is enabled first, KDATA is not enabled and only when the signal SDET is stored in the latch is enabled to prevent inappropriate data from being output. In other words, the signal KDATA is designed to be enabled by the late signal of the two signals so that the signal KDATA operates stably even with the change of the external clock.

전술한 바와 같이, 본 발명은 안정된 동작을 확보할 수 있는 레지스터 래치모드를 가질 수 있는 이점이 있다.As described above, the present invention has the advantage that it can have a register latch mode that can ensure a stable operation.

Claims

In a clock driver that generates a control pulse to drive a data output register in synchronous memory:

A first data latch unit for latching a signal of a first level in response to a sense amplifier activation signal activated in synchronization with a first edge of an external clock;

A second data latch unit for latching a signal of a first level in response to a control clock activated in synchronization with a second edge of the external clock;

And a logic circuit for outputting the control pulse when the latched signals are the same.

The control circuit of claim 1, wherein the logic circuit unit has a NAND gate having two input parts connected to the first and second data latch parts, and is connected to an output terminal of the NAND gate and activated or deactivated by an output of the NAND gate. Clock driver, consisting of an inverter that provides a pulse.