KR102611009B1 - 타이밍 콘트롤러와 이를 이용한 표시장치 - Google Patents

Abstract

본 발명은 타이밍 콘트롤러와 이를 이용한 표시장치에 관한 것으로, 이 타이밍 콘트롤러는 매 프레임마다 입력 데이터와 입력 타이밍 신호를 포함하는 입력 신호의 1 프레임 기간을 계산하는 카운터, 상기 1 프레임 기간의 버티컬 블랭크 구간에 따라 다음 프레임 기간의 시작 시점을 정의하는 상기 입력 신호의 지연값을 지시하는 선택신호를 발생하는 선택부, 상기 입력 데이터를 지연하고, 지연된 상기 입력 데이터와 동기되도록 상기 입력 타이밍 신호를 지연하여 내부 타이밍 신호를 발생하고 상기 선택신호에 의해 선택된 지연된 데이터와 내부 타이밍 신호를 출력하는 위상 조정부, 상기 위상 제어부로부터 출력된 상기 지연된 데이터와 상기 내부 타이밍 신호에 따라 동기 신호를 발생하는 타이밍 신호 발생부; 및 상기 동기 신호에 따라 미리 설정된 화질 알고리즘을 실행하는 연산 로직부를 포함한다.

Description

타이밍 콘트롤러와 이를 이용한 표시장치{TIMING CONTROLLER AND DISPLAY DEVICE USING THE SAME}

본 발명은 표시패널 구동회로를 제어하는 타이밍 콘트롤러와 이를 이용한 표시장치에 관한 것이다.

액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 및 전계 발광 표시장치(Electroluminescence Display) 등 다양한 평판 표시장치(Flat Panel Display, FPD)가 알려져 있다.

평판 표시장치의 구동회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동회로 등을 포함한다. 평판 표시장치는 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(Timing controller, TCON)를 더 포함한다.

평판 표시장치는 화질을 향상시키기 위하여 다양한 화질 알고리즘이 적용되고 있다. 타이밍 콘트롤러는 화질 알고리즘을 실행하는 연산 로직부의 구동 타이밍을 제어하고 연산 로직부와 상기 구동 회로들을 동기시킨다.

타이밍 콘트롤러는 호스트 시스템(host system)으로부터 입력 영상의 픽셀 데이터와 이와 동기되는 타이밍 신호를 입력 받는다. 그런데, 호스트 시스템으로부터 수신되는 영상 신호의 버티컬 블랭크 구간(Vertical blank, VB)이 시간축 상에서 일시적으로 변동될 수 있다. 이 경우, 연산 로직부의 동작 타이밍이 변동되어 다음 프레임에서 화질 알고리즘이 적용되지 않은 픽셀 데이터가 데이터 구동회로에 전송되어 화질이 저하될 수 있다.

따라서, 본 발명은 입력 신호의 버티컬 블랭크 구간이 변동될 때 버티컬 블랭크 구간을 실시간으로 보정할 수 있는 타이밍 콘트롤러와 이를 이용한 표시장치를 제공한다.

본 발명의 타이밍 콘트롤러는 매 프레임마다 입력 데이터와 입력 타이밍 신호를 포함하는 입력 신호의 1 프레임 기간을 계산하는 카운터, 상기 1 프레임 기간의 버티컬 블랭크 구간에 따라 다음 프레임 기간의 시작 시점을 정의하는 상기 입력 신호의 지연값을 지시하는 선택신호를 발생하는 선택부, 상기 입력 데이터를 지연하고, 지연된 상기 입력 데이터와 동기되도록 상기 입력 타이밍 신호를 지연하여 내부 타이밍 신호를 발생하고 상기 선택신호에 의해 선택된 지연된 데이터와 내부 타이밍 신호를 출력하는 위상 조정부, 상기 위상 제어부로부터 출력된 상기 지연된 데이터와 상기 내부 타이밍 신호에 따라 동기 신호를 발생하는 타이밍 신호 발생부, 및 상기 동기 신호에 따라 미리 설정된 화질 알고리즘을 실행하는 연산 로직부를 포함한다.

상기 위상 조정부는 상기 입력 데이터를 순차적으로 지연하는 다수의 라인 메모리들을 이용하여 지연값이 서로 다른 데이터와 상기 라인 메모리들로부터 출력되는 데이터에 동기되는 다수의 내부 타이밍 신호를 발생하고, 상기 선택 신호가 지시하는 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력한다.

상기 연산 로직부는 상기 동기 신호에 응답하여 상기 화질 알고리즘을 실행하여 상기 화질 알고리즘의 연산 결과를 상기 위상 제어부로부터 출력되는 지연된 데이터에 적용한다.

상기 위상 제어부는 상기 입력 데이터를 1 수평 기간만큼 지연하는 제1 라인 메모리, 상기 제1 라인 메모리에 의해 지연된 입력 데이터를 1 수평 기간만큼 지연하는 제2 라인 메모리, 및 상기 제2 라인 메모리에 의해 지연된 입력 데이터를 1 수평 기간만큼 지연하는 제3 라인 메모리를 포함한다.

제1 프레임 기간이 상기 제1 라인 메모리에 의해 지연된 데이터에 동기되는 내부 타이밍 신호가 선택된 경우에, 제2 프레임 기간이 미리 설정된 정상 시간 보다 1 수평 기간 만큼 짧아질 때 상기 위상 조정부는 상기 선택 신호에 응답하여 상기 제3 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력한다.

제1 프레임 기간이 상기 제1 라인 메모리에 의해 지연된 데이터에 동기되는 내부 타이밍 신호가 선택된 경우에, 제2 프레임 기간이 미리 설정된 정상 시간 보다 1 수평 기간 만큼 길어질 때 상기 위상 조정부는 상기 선택 신호에 응답하여 상기 제1 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력한다.

상기 위상 조정부는 상기 제2 프레임 기간이 미리 설정된 정상 시간 보다 1 수평 기간 만큼 짧아질 때 상기 선택 신호에 응답하여 상기 제3 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력하고, 상기 제2 프레임 기간이 상기 정상 시간 보다 1 수평 기간 만큼 길어질 때 상기 선택 신호에 응답하여 상기 제1 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력한다.

상기 위상 조정부로부터 출력되는 내부 타이밍 신호의 1 프레임 기간과 버티컬 블랭크 구간이 매 프레임 기간마다 동일하다.

상기 타이밍 콘트롤러에 버티컬 블랭크 구간이 변동하는 입력 타이밍 신호의 1 프레임 기간이 변동할 때 상기 위상 조정부로부터 출력되는 내부 타이밍 신호와 상기 타이밍 콘트롤러의 출력 신호에서 1 프레임 기간과 상기 버티컬 블랭크 구간의 시간이 매 프레임 기간마다 동일하다.

상기 입력 타이밍 신호가 상기 입력 데이터와 동기되는 데이터 인에이블 신호이다. 상기 데이터 인에이블 신호의 펄스가 없는 로우 레벨 구간이 상기 버티컬 블랭크 구간이다.

본 발명의 표시장치는 상기 타이밍 콘트롤러로부터 수신된 데이터를 데이터 전압으로 변환하여 픽셀들에 연결된 데이터 라인들에 공급하는 데이터 구동부를 포함한다.

본 발명은 매 프레임마다 입력 신호의 1 프레임 기간을 계산하여 상기 1 프레임 기간이 변동할 때 다음 프레임 기간의 시작 시점을 가변하여 항상 버티컬 블랭크 구간을 미리 설정된 정상 시간으로 일정하게 유지한다. 따라서, 본 발명은 타이밍 콘트롤러에 수신되는 입력 신호의 버티컬 블랭크 구간이 변동될 때 버티컬 블랭크 구간을 실시간으로 보정하여 매 프레임 기간마다 화질 알고리즘의 연산 결과가 픽셀 데이터에 적용되게 함으로써 호스트 시스템으로부터 출력되는 신호의 프레임 기간과 버티컬 블랭크 구간이 변동하더라도 화질 저하를 방지할 수 있다.

도 1은 1 프레임 기간의 액티브 구간과 버티컬 블랭크 구간을 상세히 보여 주는 도면이다.
도 2는 본 발명의 실시예에 따른 타이밍 콘트롤러의 제어 방법을 보여 주는 흐름도이다.
도 3은 본 발명의 실시예에 따른 전계 발광 표시장치를 보여 주는 블록도이다.
도 4a 내지 도 4c는 타이밍 콘트롤러에 수신되는 입력 타이밍 신호의 버티컬 블랭크 기간이 변동될 때 다음 연산 로직부가 구동되지 않는 예를 보여 주는 도면들이다.
도 5는 타이밍 콘트롤러의 위상 제어부와 연산 로직부를 보여 주는 블록도이다.
도 6a 내지 도 6c는 도 5에 도시된 타이밍 콘트롤러의 버티컬 블랭크 구간 제어 방법의 효과를 보여 주는 도면들이다.
도 7은 본 발명을 비교예와 비교하여 본 발명의 효과를 보여 주는 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

도 1을 참조하면, 1 프레임 기간(FR Total)은 픽셀 데이터가 입력되는 액티브 구간(Active interval, AT)과, 픽셀 데이터가 없는 버티컬 블랭크 구간(VB)으로 나뉘어진다. 액티브 구간(AT) 동안 표시패널의 화면 상의 모든 픽셀들에 기입될 1 프레임 분량의 데이터가 타이밍 콘트롤러에 수신된다.

버티컬 블랭크 구간(VB)은 제N-1(N은 자연수) 프레임 기간의 액티브 구간(AT)과 제N 프레임 기간의 액티브 구간(AT) 사이에서 픽셀 데이터가 타이밍 콘트롤러에 수신되지 않는 블랭크 기간이다. 버티컬 블랭크 구간(VB)은 수직 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)을 포함한다.

버티컬 블랭크 구간(VB)은 제N-1 프레임 기간에 수신되는 데이터 인에이블 신호(DE)에서 마지막 펄스의 폴링 에지(falling edge)부터 제N 프레임 기간에 수신되는 데이터 인에이블 신호(DE)에서 제1 펄스의 라이징 에지(rising edge) 사이의 시간이다. 다음 프레임 기간의 시작 시점(t0)은 데이터 인에이블 신호(DE)의 제1 펄스의 라이징 타이밍이다.

수직 동기신호(Vsync)는 1 프레임 기간을 정의한다. 수평 동기신호(Hsync)는 1 수평 기간(Horizontal time)을 정의한다. 데이터 인에이블 신호(DE)는 화면에 표시될 픽셀 데이터를 포함한 유효 데이터 구간을 정의한다.

데이터 인에이블 신호(DE)의 펄스는 표시패널(100)의 픽셀들에 기입될 픽셀 데이터와 동기된다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간(1H)이다. 1 수평 기간은 표시패널(100)에서 1 픽셀 라인의 픽셀들에 데이터를 기입하는데 필요한 시간이다. 1 수평 기간(1H)은 1 프레임 기간을 표시패널의 수평 해상도로 나눈 시간이다.

타이밍 콘트롤러는 화질 알고리즘을 실행하는 연산 로직부의 동작 타이밍을 제어할 수 있다. 타이밍 콘트롤러는 매 프레임 기간마다 버티컬 블랭크 구간(VB)의 시작 시점부터 소정 시간 지연된 시점(Δt)에 연산 로직부를 인에이블시킬 수 있다. 화질 알고리즘의 실행 결과, 픽셀 데이터가 변조되어 데이터 구동부로 전송된다. 화질 알고리즘은 특정 화질 알고리즘에 한정되지 않고 다양한 화질 알고리즘일 수 있다. 예를 들어, 화질 알고리즘은 색온도 보상 알고리즘, 픽셀의 열화 보상 알고리즘 등 공지된 다양한 화질 알고리즘으로 적용될 수 있다. 도 1에서, "CAL"은 화질 알고리즘 실행 시간이다.

연산 로직부는 타이밍 콘트롤러의 제어 하에 버티컬 블랭크 구간(VB) 내에서 인에이블되어 다음 프레임 기간에 적용될 연산 결과를 출력한다. 따라서, 매 프레임 기간마다 연산 로직부의 연산 결과가 픽셀 데이터에 적용되기 위해서는 버티컬 블랭크 구간(VB)이 항상 일정하여야 한다. 그런데, 다양한 원인으로 호스트 시스템으로부터 출력되는 입력 타이밍 신호에서 버티컬 블랭크 구간이 변동될 수 있다. 이 경우, 연산 로직부의 연산 결과가 발생되기 전에 다음 프레임 기간이 시작하여 다음 프레임 기간에 화질이 급격히 저하되는 현상이 보일 수 있다. 본 발명은 이러한 문제를 해결하기 위하여 도 2에 도시된 바와 같이 매 프레임 기간마다 입력 타이밍 신호를 카운트하여 버티컬 블랭크 구간(VB)의 시간을 판단하여 버티컬 블랭크 구간(VB)의 시간 변동분만큼 다음 프레임 기간의 시작 시점(t0)을 가변하여 항상 버티컬 블랭크 구간(VB)이 미리 설정된 정상 시간으로 유지되도록 버티컬 브랭크 구간(VB)을 제어한다. 그 결과, 본 발명에 의하면 타이밍 콘트롤러의 입력 타이밍 신호가 불규칙하게 변하더라도 매 프레임 기간마다 버티컬 블랭크 구간(VB)에 연산 로직부가 실행되어 연산 로직부의 연산 결과가 매 프레임 기간마다 픽셀 데이터에 적용될 수 있다.

도 2는 본 발명의 실시예에 따른 타이밍 콘트롤러의 제어 방법을 보여 주는 흐름도이다.

도 2를 참조하면, 타이밍 콘트롤러에 입력 신호와 이에 동기되는 입력 타이밍 신호가 입력된다(S1). 입력 타이밍 신호는 데이터 인에이블 신호(DE)일 수 있으나 이에 한정되지 않는다. 본 발명의 타이밍 콘트롤러는 매 프레임 기간 마다 입력 타이밍 신호을 카운트하여 버티컬 블랭크 구간(VB)의 시간을 판단한다(S2).

현재 프레임 기간의 버티컬 블랭크 구간(VB)이 미리 설정된 정상 시간으로 판단되면(S3), 타이밍 콘트롤러는 다음 프레임 기간의 시작 시점(t0)을 기준값(default)으로 유지한다(S4).

현재 프레임 기간의 버티컬 블랭크 구간(VB)이 정상 시간 보다 작아지면(S5), 타이밍 콘트롤러는 버티컬 블랭크 구간(VB)의 시간 감소분 만큼 입력 타이밍 신호의 위상을 지연시켜 다음 프레임 기간의 시작 시점(t0)을 지연시킨다(S6). 현재 프레임 기간의 버티컬 블랭크 구간(VB)이 정상 시간 보다 커지면(S5), 타이밍 콘트롤러는 버티컬 블랭크 구간(VB의 시간 증가분 만큼 입력 타이밍 신호의 위상을 빠르게 하여 다음 프레임 기간의 시작 시점(t0)을 앞당긴다(S7). 따라서, 본 발명은 타이밍 콘틀롤러의 입력 타이밍 신호가 변동되어 버티컬 블랭크 구간(VB)이 불규칙하게 변하더라도 매 프레임 기간마다 버티컬 블랭크 구간의 시간을 동일하게 제어할 수 있다.

이하의 실시예에서 입력 타이밍 신호는 데이터 인에이블 신호(DE)를 예시하였으나 이에 한정되지 않는다.

도 3은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.

도 3을 참조하면, 본 발명의 표시장치는 표시패널(100)과, 입력 영상의 픽셀 데이터를 표시패널(100)의 픽셀들(101)에 기입하는 표시패널 구동회로를 포함한다.

표시패널(100)의 화면은 입력 영상이 재현되는 액티브 영역(AA)의 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 다수의 게이트 라인들(104), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다.

픽셀들(101) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 픽셀 회로를 포함한다. 픽셀 회로는 평판 표시장치의 구동 특성에 따라 다양하게 구현될 수 있다.

유기 발광 표시장치의 경우, 픽셀 회로는 발광 소자인 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)와, OLED를 구동하기 위한 구동 소자를 포함한다. 구동 소자는 트랜지스터로 구현될 수 있다. 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있고 디스플레이 구동 시간의 경과에 따라 변할 수 있다. 이러한 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 방법 및/또는 외부 보상 방법이 적용될 수 있다.

내부 보상 방법은 서브 픽셀 각각의 픽셀 회로에 내장된 내부 보상 회로를 이용하여 구동 소자의 전기적 특성을 샘플링하여 구동 소자의 전기적 특성 편차 또는 경시 변화 만큼 구동 소자의 게이트-소스간 전압을 보상한다. 구동 소자의 전기적 특성은 문턱 전압(Vth)과 이동도(μ) 등을 포함할 수 있다. 외부 보상 방법은 구동 소자의 전기적 특성을 실시간 센싱하고, 그 센싱 결과를 외부 보상 알고리즘이 적용된 연산 로직부에 입력하여 매 프레임 기간마다 입력 영상의 픽셀 데이터(디지털 데이터)를 변조한다.

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120)를 구비한다. 데이터 구동부(110)와 데이터 라인들(102) 사이에 디멀티플렉서(Demultiplexer, 112)가 배치될 수 있다. 표시패널 구동회로는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 구비할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130), 데이터 구동부(110) 그리고 도면에서 생략된 전원 회로와 레벨 시프터(Level shifter) 등은 하나의 드라이브 IC(integrated circuit)에 집적될 수 있다. 전원 회로는 표시패널 구동회로와 픽셀 구동에 필요한 전원을 발생한다.

데이터 구동부(110)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 “DAC”라 함)를 이용하여 매 프레임 기간마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터(디지털 데이터)를 아날로그 감마 보상 전압으로 변환하여 데이터 전압을 출력한다. 데이터 전압은 디멀티플렉서(112)와 데이터 라인(102)을 통해 픽셀들에 공급된다.

디멀티플렉서(112)는 다수의 스위치 소자들을 이용하여 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치되어 데이터 구동부(110)로부터 출력되는 데이터 전압을 데이터 라인들(102)로 분배한다. 디멀티플렉서(112)에 의해 데이터 구동부(110)의 한 채널로부터 출력된 데이터 전압이 다수의 데이터 라인들에 시분할 분배되기 때문에 데이터 구동부(110)의 채널 수가 감소될 수 있다.

게이트 구동부(120)는 액티브 영역(AA)의 픽셀 어레이와 함께 표시패널(100) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. GIP 회로는 픽셀 어레이 밖의 표시패널(100)의 베젤(bezel) 영역 상에 배치될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(104)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(104)에 순차적으로 공급할 수 있다. 게이트 신호는 데이터 전압에 동기되어 1 픽셀 라인에 배치된 픽셀들(101)의 TFT들(Thin Film Transistor)을 동시에 턴-온(turn-on)시켜 픽셀 데이터가 1 픽셀 라인의 픽셀들(101)에 동시에 기입되도록 한다.

타이밍 콘트롤러(130)는 입력 영상의 픽셀 데이터를 데이터 구동부(110)로 전송하고, 표시패널 구동회로(110, 112, 120)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와, 그와 동기되는 입력 타이밍 신호를 수신한다. 입력 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK), 데이터 인에이블신호(DE) 등을 포함할 수 있다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 액티브 영역(AA)의 픽셀들에 표시될 1 픽셀 라인의 픽셀 데이터와 동기된다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)가 생략될 수 있다.

호스트 시스템(200)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기 중 어느 하나일 수 있다.

타이밍 콘트롤러(130)는 프레임 레이트(Frame rate)를 입력 프레임 주파수 이상의 주파수로 조정할 수 있다. 예를 들어, 타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 112, 120)의 동작 타이밍을 제어할 수 있다. 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.

타이밍 콘트롤러(130)는 입력 타이밍 신호를 기초로 하여 표시패널 구동회로(110, 112, 120)의 동작 타이밍을 제어하기 위한 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 온 전압과 게이트 오프 전압으로 변환되어 게이트 구동부(120)에 공급될 수 있다.

타이밍 콘트롤러(130)는 매 프레임 기간마다 버티컬 블랭크 구간(VB)을 카운트하여 버티컬 블랭크 구간(VB)의 시작 시점으로부터 소정의 지연 시점(Δt)에 화질 알고리즘이 실행되기 시작하도록 연산 로직부(133)를 인에이블시킨다. 연산 로직부(133)는 타이밍 콘트롤러(130)에 내장되거나 별도의 외부 회로로 구현되어 타이밍 콘트롤러(130)에 연결될 수 있다.

그런데 도 4a 내지 도 4c의 예와 같이, 호스트 시스템으로부터 출력되는 입력 타이밍 신호가 일시적으로 변동되는 경우에, 타이밍 콘트롤러(130)는 연산 로직부(133)가 인에이블되기 전에 다음 프레임 기간이 시작되어 화질 알고리즘이 적용되지 않을 수 있다.

도 4a 내지 도 4c에 있어서, “TDE”는 호스트 시스템(200)으로부터 출력되는 데이터 인에이블 신호이다. “RDE”는 호스트 시스템(200)으로부터 타이밍 콘트롤러(130)에 수신되는 입력 데이터 인에이블 신호이다. “SYNC”는 타이밍 콘트롤러(130)로부터 발생되어 연산 로직부(133)에 전송되는 동기 신호이다. 연산 로직부(133)는 동기 신호(SYNC)가 수신될 때에 인에이블되어 미리 설정된 화질 알고리즘을 실행한다. 화질 알고리즘의 실행 결과 픽셀 데이터가 변조되어 데이터 구동부(110)에 전송된다. “CAL”은 화질 알고리즘의 실행 시간이다.

타이밍 콘트롤러(130)는 매 프레임 기간마다 호스트 시스템(200)으로부터 수신된 입력 데이터 인에이블 신호(RDE)를 카운트하여 버티컬 블랭크 구간(VB)의 시간을 계산한다. 타이밍 콘트롤러(130)는 클럭으로 매 프레임 기간 마다 입력 데이터 인에이블 신호(RDE)의 펄스 개수를 카운트하여 마지막 펄스 이후부터 버티컬 블랭크 구간(VB)을 카운트하여 버티컬 블랭크 구간(VB)의 시간을 판정한다. 버티컬 블랭크 구간(VB)이 정상 시간(VB Normal)이면, 버티컬 블랭크 구간의 시작 시점으로부터 Δt 만큼 지연된 시점에 화질 알고리즘이 실행되기 시작한다. Δt는 도 4a 내지 도 4c의 예에서 3 수평 기간으로 설정되었으나 이에 한정되지 않는다.

도 4a 내지 도 4c의 예와 같이 입력 데이터 인에이블 신호(RDE)가 일시적으로 변동되어 버티컬 블랭크 구간(VB)이 정상 시간 보다 짧아질 때(VB Abnormal -1H) Δt에 도달하기 전에 다음 프레임 기간이 시작하여 화질 알고리즘이 적용되기 전 픽셀 데이터가 다음 프레임 기간에 픽셀들(101)에 기입된다.

도 4a의 예에서 제N-1 프레임 기간[(N-1)th FR Total)]에 버티컬 블랭크 구간(VB)이 정상 시간 보다 1 수평 기간(1H) 만큼 길어진 후에, 제N 프레임 기간[(N)th FR Total)]에 버티컬 블랭크 구간(VB)이 정상 시간 보다 1 수평 기간(1H) 만큼 짧아졌다. 이 경우, 제N 프레임 기간[(N)th FR Total)]에 동기 신호(SYNC)가 발생되지 않아 연산 로직부(133)가 인에이블되지 못하여 화질 알고리즘이 실행되지 않는다. 그 결과, 제N+1 프레임 기간[(N+1)th FR Total)]에 데이터 구동부(110)로 전송되는 픽셀 데이터는 화질 알고리즘이 적용되지 않는다. 도 4a에서 CAL의 점선 구간은 버티컬 프레임 구간(VB)의 정상 시간(Normal)을 기준으로 설정된 Δt 부터 화질 알고리즘의 실행되기 시작하여야 하지만 버티컬 프레임 구간(VB)이 짧아져 화질 알고리즘이 실행되지 못한 시간을 나타낸다.

도 4b 및 도 4c의 예에서 제N-1 프레임 기간[(N-1)th FR Total)]에 버티컬 블랭크 구간(VB)이 정상 시간 보다 1 수평 기간(1H) 만큼 짧아져 이 프레임 기간[(N-1)th FR Total)]에 동기 신호(SYNC)가 발생되지 않는다. 그 결과, 제N 프레임 기간[(N)th FR Total)]에 데이터 구동부(110)로 전송되는 픽셀 데이터는 화질 알고리즘이 적용되지 않는다.

도 4c의 예에서 제N-1 프레임 기간[(N-1)th FR Total)]에 버티컬 블랭크 구간(VB)이 정상 시간 보다 1 수평 기간(1H) 만큼 짧아져 이 프레임 기간[(N-1)th FR Total)]에 동기 신호(SYNC)가 발생되지 않는다. 그 결과, 제N 프레임 기간[(N)th FR Total)]에 데이터 구동부(110)로 전송되는 픽셀 데이터는 화질 알고리즘이 적용되지 않는다.

본 발명의 타이밍 콘트롤러(130)는 도 5에 도시된 위상 제어부(300)를 이용하여 입력 타이밍 신호의 버티컬 블랭크 구간(VB)이 변동되더라도 변동분만큼 다음 프레임 기간의 시작 시점(t0)을 가변함으로써 매 프레임 기간마다 버티컬 블랭크 구간(VB)이 정상 시간(Normal)으로 고정되도록 제어한다. 예를 들어, 타임이 콘트롤러(130)는 매 프레임마다 입력 신호의 1 프레임 기간을 계산하여 1 프레임 기간이 짧아질 때 그 시간 감소분만큼 다음 프레임 기간의 시작 시점을 지연하여 다음 프레임 기간의 데이터를 출력한다. 따라서, 본 발명에 의하면, 매 프레임 기간마다 버티컬 블랭크 구간(VB)에서 화질 알고리즘이 실행되어 다음 프레임 기간에 화질 알고리즘의 연산 결과가 반영된 픽셀 데이터가 픽셀들에 기입될 수 있다.

도 5는 타이밍 콘트롤러(130)의 위상 제어부(300)와 연산 로직부(333)를 보여 주는 블록도이다.

도 5를 참조하면, 타이밍 콘트롤러(130)는 데이터 수신부(131), 위상 제어부(300), 연산 로직부(133), 및 타이밍 신호 발생부(134)를 포함한다.

데이터 수신부(131)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터(DATA)와, 이 데이터(DATA)에 동기되는 데이터 인에이블 신호(RDE)를 수신한다.

위상 제어부(300)는 매 프레임 기간 마다 입력 데이터 인에이블 신호(RDE)를 카운트하여 1 프레임 기간(FR Total)과 버티컬 블랭크 구간(VB)의 시간을 계산하고 버티컬 블랭크 구간(VB)의 시간 변동분 만큼 위상이 가변된 데이터 인에이블 신호(도 6a 내지 도 6c, ADE)를 발생한다. 이 위상 제어부(300)는 도 4a 내지 도 4c에 도시된 비정상적인 버티컬 블랭크 구간(VB)의 시간을 정상 시간으로 조정한다.

위상 제어부(300)는 카운터(132), 선택부(140), 및 위상 조정부(150)를 포함한다.

위상 조정부(150)는 입력 영상의 픽셀 데이터와 입력 데이터 인에이블 신호(RDE)를 순차적으로 지연하는 n(n은 3 이상의 자연수) 개의 라인 메모리(Line Memory)를 포함한다. 도 5의 예에서, 세 개의 라인 메모리(BUF1, BUF2, BUF3)를 예시하였으나, 이에 한정되지 않는다.

위상 조정부(150)는 라인 메모리들(BUF1, BUF2, BUF3)은 직렬로 연결되어 입력 영상의 픽셀 데이터를 1 수평 기간씩 순차적으로 지연하고, 입력 데이터 인에이블 신호(RDE)를 지연하여 라인 메모리들(BUF1, BUF2, BUF3)로부터 출력된 픽셀 데이터와 동기되는 데이터 인에이블 신호들(IDE1, IDE2, IDE3)를 발생한다. 그리고 위상 조정부(150)는 선택부(140)로부터 입력된 선택 신호(SEL)가 지시하는 라인 메모리로부터 출력된 픽셀 데이터와 이와 동기되는 데이터 인에이블 신호를 선택하여 최종 데이터 인에이블 신호(도 6a 내지 도 6c, ADE)로서 연산 로직부(133)와 타이밍 신호 발생부(134)로 전송한다.

제1 라인 메모리(BUF1)는 1 픽셀 라인 분량의 픽셀 데이터를 저장한 후에 출력하여 입력 픽셀 데이터를 1 수평 기간(1H) 만큼 지연한다. 위상 조정부(150)는 입력 데이터 인에이블 신호(RDE)를 1 수평 기간 만큼 지연시켜 제1 라인 메모리(BUF1)로부터 출력되는 픽셀 데이터와 동기되는 제1 데이터 인에이블 신호(도 6a 내지 도 6c, IDE1)를 출력한다.

제2 라인 메모리(BUF2)는 제1 라인 메모리(BUF1)에 의해 지연된 1 픽셀 라인 분량의 픽셀 데이터를 저장한 후에 출력하여 픽셀 데이터를 1 수평 기간(1H) 만큼 지연한다. 제2 라인 메모리(BUF2)로부터 출력된 픽셀 데이터는 타이밍 콘트롤러(130)의 입력 시점에 비하여 2 수평 기간(2H)만큼 지연된다. 위상 조정부(150)는 입력 데이터 인에이블 신호(RDE)를 2 수평 기간 만큼 지연시켜 제2 라인 메모리(BUF2)로부터 출력되는 픽셀 데이터와 동기되는 제2 데이터 인에이블 신호(도 6a 내지 도 6c, IDE2)를 출력한다.

제3 라인 메모리(BUF3)는 제2 라인 메모리(BUF2)에 의해 지연된 1 픽셀 라인 분량의 픽셀 데이터를 저장한 후에 출력하여 픽셀 데이터를 1 수평 기간(1H) 만큼 지연한다. 제3 라인 메모리(BUF3)로부터 출력된 픽셀 데이터는 타이밍 콘트롤러(130)의 입력 시점에 비하여 3 수평 기간(3H)만큼 지연된다. 위상 조정부(150)는 입력 데이터 인에이블 신호(RDE)를 3 수평 기간 만큼 지연시켜 제3 라인 메모리(BUF3)로부터 출력되는 픽셀 데이터와 동기되는 제3 데이터 인에이블 신호(도 6a 내지 도 6c, IDE3)를 출력한다.

카운터(132)는 클럭으로 입력 데이터 인에이블 신호(RDE)를 카운트하여 1 프레임 기간(FR Total)을 계산한다. 데이터 인에이블 신호(RED)의 펄스가 없는 로우 레벨(Low level) 구간이 버티컬 블랭크 구간(VB)이다. 1 프레임 기간(FR Total)이 변동되면 액티브 구간(AT)은 변하지 않고 버티컬 블랭크 구간(VB)이 변한다. 따라서, 1 프레임 기간(FR Total)의 시간이 계산되면 버티컬 블랭크 구간(VB)의 시간이 정상 시간인지 아닌지 알 수 있다. 1 프레임 기간의 카운트 누적값은 선택부(140)로 전송된다.

선택부(140)는 버티컬 블랭크 구간(VB)에 따라 다음 프레임 기간의 시작 시점을 정의하는 입력 신호의 지연값을 지시하는 선택 신호(SEL)를 출력한다. 구체적으로, 선택부(140)는 카운터(132)로부터의 수신된 카운트 누적값을 미리 설정된 정상 시간 값과 비교하여 그 비교 결과를 바탕으로 버티컬 블랭크 구간(VB)의 변동양을 실시간 판단하여 위상 조정부(150)로부터 출력되는 데이터 인에이블 신호를 선택한다. 선택부(140)는 선택 신호(SEL)를 위상 조정부(150)에 전송하여 현재 프레임 기간에 수신된 데이터 인에이블 신호의 버티컬 블랭크 구간(VB)이 정상 시간 보다 작아지면 그 시간 감소분 만큼 위상이 지연된 데이터 인에이블 신호를 선택하여 다음 프레임 기간의 시작 시점(t0)을 지연시킨다. 반면에, 선택부(140)는 선택 신호 선택 신호(SEL)를 위상 조정부(150)에 전송하여 현재 프레임 기간에 수신된 데이터 인에이블 신호의 버티컬 블랭크 구간(VB)이 정상 시간 보다 커지면 그 시간 증가분 만큼 위상이 빠른 데이터 인에이블 신호를 선택하여 다음 프레임 기간의 시작 시점(t0)을 빠르게 제어한다.

위상 조정부(150)는 전술한 바와 같이, n 개의 라인 메모리(Line Memory)를 포함할 수 있다. 선택부(140)는 표시장치의 전원이 켜질 때 최초 프레임 기간의 디폴트(default) 시작 시점을 제(n+1)/2 라인 메모리(BUF2)의 출력 시점 즉, 제2 데이터 인에이블 신호(IDE2)의 위상으로 설정할 수 있다.

호스트 시스템(200)으로부터 수신되는 현재 프레임 기간(FR Total)이 1 수평 기간(1H) 만큼 짧아지면 액티브 구간(AT)은 변하지 않고 버티컬 블랭크 구간(VB)이 1 수평 기간 짧아진다. 이 경우, 위상 제어부(300)는 현재 프레임 기간의 데이터 인에이블 신호 보다 1 수평 기간만큼 위상이 지연된 데이터 인에이블 신호를 출력하여 다음 프레임 기간의 시작 시점(t0)을 1 수평 기간만큼 지연시킨다. 반면에, 호스트 시스템(200)으로부터 수신되는 현재 프레임 기간(FR Total)이 1 수평 기간(1H) 만큼 늦어지면 액티브 구간(AT)은 변하지 않고 버티컬 블랭크 구간(VB)이 1 수평 기간 길어진다. 이 경우, 위상 제어부(300)는 현재 프레임 기간의 데이터 인에이블 신호 보다 1 수평 기간만큼 위상이 빠른 데이터 인에이블 신호를 출력하여 다음 프레임 기간의 시작 시점(t0)을 1 수평 기간만큼 앞 당긴다.

연산 로직부(133)는 위상 조정부(150)로부터 픽셀 데이터(ADATA)와 데이터 인에이블 신호(ADE)를 입력 받는다. 연산 로직부(133)는 타이밍 신호 발생부(134)로부터 입력된 동기 신호(SYNC)에 따라 인에이블되어 미리 설정된 화질 알고리즘을 실행(CAL)하고 화질 알고리즘의 연산 결과를 픽셀 데이터(ADATA)에 반영하여 픽셀 데이터(ADATA)를 변조한다. 화질 알고리즘에 의해 변조된 픽셀 데이터(DATA')는 데이터 구동부(110)로 전송된다.

타이밍 신호 발생부(134)는 위상 조정부(150)로부터 픽셀 데이터(ADATA)와 데이터 인에이블 신호(ADE)를 입력 받는다. 타이밍 신호 발생부(134)는 데이터 인에이블 신호(ADE)를 기준으로 표시패널 구동회로(110, 112, 120)의 동작 타이밍을 제어하기 위한 타이밍 제어 신호(CTRL)를 발생한다.

타이밍 콘트롤러(130)는 입력 신호의 변동에 관계 없이 매 프레임 기간마다 버티컬 블랭크 구간을 정상 시간(Normal) 값으로 유지한다. 그 결과, 매 프레임 기간 마다 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터로 입력 영상이 재현될 수 있다.

도 6a 내지 도 6c는 도 5에 도시된 타이밍 콘트롤러(130)의 버티컬 블랭크 구간 제어 방법의 효과를 보여 주는 도면들이다.

도 6a를 참조하면, 제N-2 프레임 기간[(N-2)th FR Total)]의 버티컬 블랭크 구간(VB Normal)은 정상 시간이다. 제N-2 프레임 기간[(N-2)th FR Total)]에 디폴트 시작 시점으로 미리 설정된 제2 데이터 인에이블 신호(IDE2)가 선택된다. 위상 제어부(300)는 제N-2 프레임 기간[(N-2)th FR Total)]의 버티컬 블랭크 구간(VB)이 정상 시간이기 때문에 다음 프레임 기간에 적용될 최종 데이터 인에이블 신호(ADE)를 제2 데이터 인에이블 신호(IDE2)로 유지한다. 타이밍 콘트롤러(130)는 제N-2 프레임 기간[(N-2)th FR Total)]에서 버티컬 블랭크 구간(VB)의 시작 시점으로부터 3 수평 기간 지연된 시점에 동기 신호(SYNC)를 연산 로직부(133)로 전송한다. 따라서, 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터가 제N-1 프레임 기간[(N-1)th FR Total)]에 적용될 수 있다.

제N-1 프레임 기간[(N-1)th FR Total)]에 제2 데이터 인에이블 신호(IDE2)가 적용된다. 제N-1 프레임 기간[(N-1)th FR Total)]에서 입력 신호의 버티컬 블랭크 구간[VB Abnormal (+1H)]는 정상 시간 보다 1 수평 기간(1H) 만큼 길어진다. 위상 제어부(300)는 제N-1 프레임 기간[(N-1)th FR Total)]의 버티컬 블랭크 구간(VB)이 1 수평 기간(1H) 만큼 길어졌기 때문에 다음 프레임 기간에 적용될 최종 데이터 인에이블 신호(ADE)를 제1 데이터 인에이블 신호(IDE1)로 선택한다. 타이밍 콘트롤러(130)는 제N-1 프레임 기간[(N-1)th FR Total)]에서 버티컬 블랭크 구간(VB)의 시작 시점으로부터 3 수평 기간 지연된 시점에 동기 신호(SYNC)를 연산 로직부(133)로 전송한다. 따라서, 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터가 제N 프레임 기간[(N)th FR Total)]에 적용될 수 있다.

제N 프레임 기간[(N)th FR Total)]에 제1 데이터 인에이블 신호(IDE1)가 적용되기 때문에 제N 프레임 기간[(N)th FR Total)]의 시작 시점이 1 수평 기간(1H) 만큼 빨라진다. 따라서, 제N-1 프레임 기간[(N-1)th FR Total)]과 제N 프레임 기간[(N)th FR Total)] 사이의 버티컬 블랭크 구간(VB)이 정상 시간으로 조정된다.

제N 프레임 기간[(N)th FR Total)]에서 입력 신호의 버티컬 블랭크 구간[VB Abnormal(-1H)]는 정상 시간 보다 1 수평 기간(1H) 만큼 짧아진다. 위상 제어부(300)는 제N 프레임 기간[(N)th FR Total)]의 버티컬 블랭크 구간(VB)이 1 수평 기간(1H) 만큼 짧아졌기 때문에 다음 프레임 기간에 적용될 최종 데이터 인에이블 신호(ADE)를 제2 데이터 인에이블 신호(IDE2)로 선택한다. 타이밍 콘트롤러(130)는 제N 프레임 기간[(N)th FR Total)]에서 버티컬 블랭크 구간(VB)의 시작 시점으로부터 3 수평 기간 지연된 시점에 동기 신호(SYNC)를 연산 로직부(133)로 전송한다. 따라서, 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터가 제N+1 프레임 기간[(N+1)th FR Total)]에 적용될 수 있다.

제N 프레임 기간[(N)th FR Total)]에 제2 데이터 인에이블 신호(IDE2)가 적용되기 때문에 제N+1 프레임 기간[(N+1)th FR Total)]의 시작 시점이 1 수평 기간(1H) 만큼 늦어진다. 따라서, 제N 프레임 기간[(N)th FR Total)]과 제N+1 프레임 기간[(N+1)th FR Total)] 사이의 버티컬 블랭크 구간(VB)이 정상 시간으로 조정된다.

도 6b를 참조하면, 제N-2 프레임 기간[(N-2)th FR Total)]의 버티컬 블랭크 구간(VB Normal)은 정상 시간이다. 제N-2 프레임 기간[(N-2)th FR Total)]에 디폴트 시작 시점으로 미리 설정된 제2 데이터 인에이블 신호(IDE2)가 최종 데이터 인에이블 신호(ADE)로서 적용된다. 타이밍 콘트롤러(130)는 제N-2 프레임 기간[(N-2)th FR Total)]에서 버티컬 블랭크 구간(VB Normal)의 시작 시점으로부터 3 수평 기간 지연된 시점에 동기 신호(SYNC)를 연산 로직부(133)로 전송한다. 따라서, 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터가 제N-1 프레임 기간[(N-1)th FR Total)]에 적용될 수 있다.

제N-1 프레임 기간[(N-1)th FR Total)]에 제2 데이터 인에이블 신호(IDE2)가 적용된다. 제N-1 프레임 기간[(N-1)th FR Total)]에서 입력 신호의 버티컬 블랭크 구간[VB Abnormal (-1H)]는 정상 시간 보다 1 수평 기간(1H) 만큼 짧아진다. 위상 제어부(300)는 제N-1 프레임 기간[(N-1)th FR Total)]의 버티컬 블랭크 구간(VB)이 1 수평 기간(1H) 만큼 짧아졌기 때문에 다음 프레임 기간에 적용될 최종 데이터 인에이블 신호(ADE)를 제3 데이터 인에이블 신호(IDE3)로 선택한다. 타이밍 콘트롤러(130)는 제N-1 프레임 기간[(N-1)th FR Total)]에서 버티컬 블랭크 구간[VB Abnormal (-1H)]의 시작 시점으로부터 3 수평 기간 지연된 시점에 동기 신호(SYNC)를 연산 로직부(133)로 전송한다. 따라서, 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터가 제N 프레임 기간[(N)th FR Total)]에 적용될 수 있다.

제N 프레임 기간[(N)th FR Total)]에서 입력 신호의 버티컬 블랭크 구간[VB Abnormal(+1H)]는 정상 시간 보다 1 수평 기간(1H) 만큼 늦어진다. 위상 제어부(300)는 제N 프레임 기간[(N)th FR Total)]의 버티컬 블랭크 구간(VB)이 1 수평 기간(1H) 만큼 늦어졌기 때문에 다음 프레임 기간에 적용될 최종 데이터 인에이블 신호(ADE)를 제1 데이터 인에이블 신호(IDE1)로 선택한다. 타이밍 콘트롤러(130)는 제N 프레임 기간[(N)th FR Total)]에서 버티컬 블랭크 구간[VB Abnormal(+1H)]의 시작 시점으로부터 3 수평 기간 지연된 시점에 동기 신호(SYNC)를 연산 로직부(133)로 전송한다. 따라서, 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터가 제N+1 프레임 기간[(N+1)th FR Total)]에 적용될 수 있다.

제N+1 프레임 기간[(N+1)th FR Total)]의 버티컬 블랭크 구간(VB Normal)은 정상 시간이다. 위상 제어부(300)는 제N+1 프레임 기간[(N+1)th FR Total)]의 버티컬 블랭크 구간(VB Normal)이 정상 시간이기 때문에 다음 프레임 기간에 적용될 최종 데이터 인에이블 신호(ADE)를 디폴트 시작 시점으로 설정된 제2 데이터 인에이블 신호(IDE2)로 선택한다. 타이밍 콘트롤러(130)는 제N+1 프레임 기간[(N+1)th FR Total)]에서 버티컬 블랭크 구간(VB Normal)의 시작 시점으로부터 3 수평 기간 지연된 시점에 동기 신호(SYNC)를 연산 로직부(133)로 전송한다. 따라서, 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터가 제N+2 프레임 기간[(N+2)th FR Total)]에 적용될 수 있다.

도 6c를 참조하면, 제N-2 프레임 기간[(N-2)th FR Total)]의 버티컬 블랭크 구간(VB Normal)은 정상 시간이다. 제N-2 프레임 기간[(N-2)th FR Total)]에 디폴트 시작 시점으로 미리 설정된 제2 데이터 인에이블 신호(IDE2)가 최종 데이터 인에이블 신호(ADE)로서 적용된다. 타이밍 콘트롤러(130)는 제N-2 프레임 기간[(N-2)th FR Total)]에서 버티컬 블랭크 구간(VB Normal)의 시작 시점으로부터 3 수평 기간 지연된 시점에 동기 신호(SYNC)를 연산 로직부(133)로 전송한다. 따라서, 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터가 제N-1 프레임 기간[(N-1)th FR Total)]에 적용될 수 있다.

제N-1 프레임 기간[(N-1)th FR Total)]에 제2 데이터 인에이블 신호(IDE2)가 적용된다. 제N-1 프레임 기간[(N-1)th FR Total)]에서 입력 신호의 버티컬 블랭크 구간[VB Abnormal (-1H)]는 정상 시간 보다 1 수평 기간(1H) 만큼 짧아진다. 위상 제어부(300)는 제N-1 프레임 기간[(N-1)th FR Total)]의 버티컬 블랭크 구간(VB)이 1 수평 기간(1H) 만큼 짧아졌기 때문에 다음 프레임 기간에 적용될 최종 데이터 인에이블 신호(ADE)를 제3 데이터 인에이블 신호(IDE3)로 선택한다. 타이밍 콘트롤러(130)는 제N-1 프레임 기간[(N-1)th FR Total)]에서 버티컬 블랭크 구간[VB Abnormal (-1H)]의 시작 시점으로부터 3 수평 기간 지연된 시점에 동기 신호(SYNC)를 연산 로직부(133)로 전송한다. 따라서, 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터가 제N 프레임 기간[(N)th FR Total)]에 적용될 수 있다.

제N 프레임 기간[(N)th FR Total)]에서 입력 신호의 버티컬 블랭크 구간(VB Normal)는 정상 시간이다. 제N 프레임 기간[(N)th FR Total)]에 적용되는 최종 데이터 인에이블 신호(ADE)는 제3 데이터 인에이블 신호(IDE3)이다. 타이밍 콘트롤러(130)는 제N 프레임 기간[(N)th FR Total)]에서 버티컬 블랭크 구간(VB Normal)의 시작 시점으로부터 3 수평 기간 지연된 시점에 동기 신호(SYNC)를 연산 로직부(133)로 전송한다. 따라서, 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터가 제N+1 프레임 기간[(N+1)th FR Total)]에 적용될 수 있다.

제N+1 프레임 기간[(N+1)th FR Total)]에서 입력 신호의 버티컬 블랭크 구간[VB Abnormal(+1H)]은 정상 시간 보다 1 수평 기간(1H) 만큼 늦어진다. 위상 제어부(300)는 제N+1 프레임 기간[(N+1)th FR Total)]의 버티컬 블랭크 구간(VB)이 1 수평 기간(1H) 만큼 늦어졌기 때문에 다음 프레임 기간 즉, 제N+2 프레임 기간[(N+2)th FR Total)]에 적용될 최종 데이터 인에이블 신호(ADE)를 제2 데이터 인에이블 신호(IDE2)로 선택한다. 타이밍 콘트롤러(130)는 제N+1 프레임 기간[(N+1)th FR Total)]에서 버티컬 블랭크 구간[VB Abnormal(+1H)]의 시작 시점으로부터 3 수평 기간 지연된 시점에 동기 신호(SYNC)를 연산 로직부(133)로 전송한다. 따라서, 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터가 제N+2 프레임 기간[(N+2)th FR Total)]에 적용될 수 있다.

제N+2 프레임 기간[(N+2)th FR Total)]의 버티컬 블랭크 구간(VB Normal)은 정상 시간이다. 위상 제어부(300)는 제N+2 프레임 기간[(N+2)th FR Total)]의 버티컬 블랭크 구간(VB Normal)이 정상 시간이기 때문에 다음 프레임 기간에 적용될 최종 데이터 인에이블 신호(ADE)를 디폴트 시작 시점으로 설정된 제2 데이터 인에이블 신호(IDE2)로 선택한다. 타이밍 콘트롤러(130)는 제N+2 프레임 기간[(N+1)th FR Total)]에서 버티컬 블랭크 구간(VB Normal)의 시작 시점으로부터 3 수평 기간 지연된 시점에 동기 신호(SYNC)를 연산 로직부(133)로 전송한다. 따라서, 화질 알고리즘의 연산 결과가 적용된 픽셀 데이터가 제N+3 프레임 기간[(N+3)th FR Total)]에 적용될 수 있다.

도 7은 본 발명을 비교예와 비교하여 본 발명의 효과를 보여 주는 도면이다.

도 7을 참조하면, 호스트 시스템(200)으로부터 수신되는 데이터 인에이블 신호(TDE)가 일시적으로 변동될 때, 위상 제어부(300)가 없는 비교예의 경우에 데이터 구동부(110)로 전송되는 데이터 신호(Output Data)는 데이터 인에이블 신호(TDE)에 동기된다. 따라서, 비교예는 타이밍 콘트롤러(130)에 수신되는 입력 신호의 프레임 기간이 일시적으로 변동될 타이밍 콘트롤러(130)로부터 출력되는 데이터 신호의 프레임 기간도 변동된다.

타이밍 콘트롤러(130)로부터 출력되는 데이터는 클럭이 내장된(embedded) 신호 포맷으로 인코딩되어 차동 신호(differential signal)로 데이터 구동부(110)로 전송될 수 있다. 데이터 구동부(110)로 전송되는 데이터 신호 파형의 측정을 통해 프레임 기간이 측정될 수 있다. 버티컬 블랭크 구간(VB) 동안 데이터 구동부는 CDR(Clok and Data Recovery) 회로에서 수신된 데이터 신호로부터 클럭을 복원하여 이 클럭으로 픽셀 데이터를 샘플링한다.

본 발명의 타이밍 콘트롤러(130)는 위상 제어부(300)를 통해 매 프레임 기간마다 1 프레임 기간과 버티컬 블랭크 구간의 시간을 측정하고 이 시간이 변동될 때 다음 프레임 기간의 시작 시점을 조정하여 매 프레임 기간 마다 1 프레임 기간(FR Total)과 버티컬 블랭크 구간(VB Normal)을 미리 설정된 정상 시간 값으로 동일하게 유지할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 110 : 데이터 구동부
120 : 게이트 구동부 130 : 타이밍 콘트롤러
111 : 센싱부 131 : 데이터 수신부
132 : 카운터 132 : 위상 조정부
133 : 연산 로직부 134 : 타이밍 신호 발생부
300 : 위상 제어부

Claims (21)

1. 매 프레임마다 입력 데이터와 입력 타이밍 신호를 포함하는 입력 신호의 1 프레임 기간을 계산하는 카운터;
   상기 1 프레임 기간의 버티컬 블랭크 구간에 따라 다음 프레임 기간의 시작 시점을 정의하는 상기 입력 신호의 지연값을 지시하는 선택신호를 발생하는 선택부;
   상기 입력 데이터를 지연하고, 지연된 상기 입력 데이터와 동기되도록 상기 입력 타이밍 신호를 지연하여 내부 타이밍 신호를 발생하고 상기 선택신호에 의해 선택된 지연된 데이터와 내부 타이밍 신호를 출력하는 위상 조정부;
   상기 위상 조정부로부터 출력된 상기 지연된 데이터와 상기 내부 타이밍 신호에 따라 동기 신호를 발생하는 타이밍 신호 발생부; 및
   상기 동기 신호에 따라 미리 설정된 화질 알고리즘을 실행하는 연산 로직부를 포함하는 타이밍 콘트롤러.
2. 제 1 항에 있어서,
   상기 위상 조정부가,
   상기 입력 데이터를 순차적으로 지연하는 다수의 라인 메모리들을 이용하여 지연값이 서로 다른 데이터와 상기 라인 메모리들로부터 출력되는 데이터에 동기되는 다수의 내부 타이밍 신호를 발생하고,
   상기 선택 신호가 지시하는 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력하는 타이밍 콘트롤러.
3. 제 1 항에 있어서,
   상기 연산 로직부는
   상기 동기 신호에 응답하여 상기 화질 알고리즘을 실행하여 상기 화질 알고리즘의 연산 결과를 상기 위상 조정부로부터 출력되는 지연된 데이터에 적용하는 타이밍 콘트롤러.
4. 제 1 항에 있어서,
   상기 위상 조정부는,
   상기 입력 데이터를 1 수평 기간만큼 지연하는 제1 라인 메모리;
   상기 제1 라인 메모리에 의해 지연된 입력 데이터를 1 수평 기간만큼 지연하는 제2 라인 메모리; 및
   상기 제2 라인 메모리에 의해 지연된 입력 데이터를 1 수평 기간만큼 지연하는 제3 라인 메모리를 포함하는 타이밍 콘트롤러.
5. 제 4 항에 있어서,
   제1 프레임 기간이 상기 제1 라인 메모리에 의해 지연된 데이터에 동기되는 내부 타이밍 신호가 선택된 경우에, 제2 프레임 기간이 미리 설정된 정상 시간 보다 1 수평 기간 만큼 짧아질 때 상기 위상 조정부는 상기 선택 신호에 응답하여 상기 제3 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력하는 타이밍 콘트롤러.
6. 제 4 항에 있어서,
   제1 프레임 기간이 상기 제1 라인 메모리에 의해 지연된 데이터에 동기되는 내부 타이밍 신호가 선택된 경우에, 제2 프레임 기간이 미리 설정된 정상 시간 보다 1 수평 기간 만큼 길어질 때 상기 위상 조정부는 상기 선택 신호에 응답하여 상기 제1 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력하는 타이밍 콘트롤러.
7. 제 4 항에 있어서,
   제1 프레임 기간이 상기 제1 라인 메모리에 의해 지연된 데이터에 동기되는 내부 타이밍 신호가 선택된 경우에,
   상기 위상 조정부가
   제2 프레임 기간이 미리 설정된 정상 시간 보다 1 수평 기간 만큼 짧아질 때 상기 선택 신호에 응답하여 상기 제3 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력하고,
   상기 제2 프레임 기간이 상기 정상 시간 보다 1 수평 기간 만큼 길어질 때 상기 선택 신호에 응답하여 상기 제1 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력하는 타이밍 콘트롤러.
8. 제 1 항에 있어서,
   상기 위상 조정부로부터 출력되는 내부 타이밍 신호의 1 프레임 기간과 버티컬 블랭크 구간이 매 프레임 기간마다 동일한 타이밍 콘트롤러.
9. 제 1 항에 있어서,
   상기 타이밍 콘트롤러에 버티컬 블랭크 구간이 변동하는 입력 타이밍 신호의 1 프레임 기간이 변동할 때 상기 위상 조정부로부터 출력되는 내부 타이밍 신호와 상기 타이밍 콘트롤러의 출력 신호에서 1 프레임 기간과 상기 버티컬 블랭크 구간의 시간이 매 프레임 기간마다 동일한 타이밍 콘트롤러.
10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 입력 타이밍 신호가 상기 입력 데이터와 동기되는 데이터 인에이블 신호이고,
    상기 데이터 인에이블 신호의 펄스가 없는 로우 레벨 구간이 상기 버티컬 블랭크 구간인 타이밍 콘트롤러.
11. 매 프레임 기간마다 입력 데이터와 입력 타이밍 신호를 포함하는 입력 신호의 1 프레임 기간을 계산하여 상기 1 프레임 기간이 미리 설정된 정상 시간 보다 길어질 때 시간 증가분만큼 다음 프레임 기간의 시작 시점을 빠르게 하고, 상기 1 프레임 기간이 미리 설정된 정상 시간 보다 짧아질 때 시간 감소분만큼 다음 프레임 기간의 시작 시점을 지연하여 데이터를 출력하여 매 프레임 기간의 버티컬 블랭크 구간을 미리 설정된 시간으로 조절하는 타이밍 콘트롤러; 및
    상기 타이밍 콘트롤러로부터 수신된 데이터를 데이터 전압으로 변환하여 픽셀들에 연결된 데이터 라인들에 공급하는 데이터 구동부를 포함하는 표시장치.
12. 제 11 항에 있어서,
    상기 타이밍 콘트롤러는,
    매 프레임마다 입력 데이터와 입력 타이밍 신호를 포함하는 입력 신호의 1 프레임 기간을 계산하는 카운터;
    상기 1 프레임 기간의 버티컬 블랭크 구간에 따라 다음 프레임 기간의 시작 시점을 정의하는 상기 입력 신호의 지연값을 지시하는 선택신호를 발생하는 선택부;
    상기 입력 데이터를 지연하고, 지연된 상기 입력 데이터와 동기되도록 상기 입력 타이밍 신호를 지연하여 내부 타이밍 신호를 발생하고 상기 선택신호에 의해 선택된 지연된 데이터와 내부 타이밍 신호를 출력하는 위상 조정부; 및
    상기 위상 조정부로부터 출력된 상기 지연된 데이터와 상기 내부 타이밍 신호에 따라 동기 신호를 발생하는 타이밍 신호 발생부; 및
    상기 동기 신호에 따라 미리 설정된 화질 알고리즘을 실행하는 연산 로직부를 포함하는 표시장치.
13. 제 12 항에 있어서,
    상기 위상 조정부가,
    상기 입력 데이터를 순차적으로 지연하는 다수의 라인 메모리들을 이용하여 지연값이 서로 다른 데이터와 상기 라인 메모리들로부터 출력되는 데이터에 동기되는 다수의 내부 타이밍 신호를 발생하고,
    상기 선택 신호가 지시하는 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력하는 표시장치.
14. 제 12 항에 있어서,
    상기 연산 로직부는
    상기 동기 신호에 응답하여 상기 화질 알고리즘을 실행하여 상기 화질 알고리즘의 연산 결과를 상기 위상 조정부로부터 출력되는 지연된 데이터에 적용하는 표시장치.
15. 제 12 항에 있어서,
    상기 위상 조정부는,
    상기 입력 데이터를 1 수평 기간만큼 지연하는 제1 라인 메모리;
    상기 제1 라인 메모리에 의해 지연된 입력 데이터를 1 수평 기간만큼 지연하는 제2 라인 메모리; 및
    상기 제2 라인 메모리에 의해 지연된 입력 데이터를 1 수평 기간만큼 지연하는 제3 라인 메모리를 포함하는 표시장치.
16. 제 15 항에 있어서,
    제1 프레임 기간이 상기 제1 라인 메모리에 의해 지연된 데이터에 동기되는 내부 타이밍 신호가 선택된 경우에, 제2 프레임 기간이 미리 설정된 정상 시간 보다 1 수평 기간 만큼 짧아질 때 상기 위상 조정부는 상기 선택 신호에 응답하여 상기 제3 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력하는 표시장치.
17. 제 15 항에 있어서,
    제1 프레임 기간이 상기 제1 라인 메모리에 의해 지연된 데이터에 동기되는 내부 타이밍 신호가 선택된 경우에, 제2 프레임 기간이 미리 설정된 정상 시간 보다 1 수평 기간 만큼 길어질 때 상기 위상 조정부는 상기 선택 신호에 응답하여 상기 제1 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력하는 표시장치.
18. 제 15 항에 있어서,
    제1 프레임 기간이 상기 제1 라인 메모리에 의해 지연된 데이터에 동기되는 내부 타이밍 신호가 선택된 경우에,
    상기 위상 조정부가
    제2 프레임 기간이 미리 설정된 정상 시간 보다 1 수평 기간 만큼 짧아질 때 상기 선택 신호에 응답하여 상기 제3 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력하고,
    상기 제2 프레임 기간이 상기 정상 시간 보다 1 수평 기간 만큼 길어질 때 상기 선택 신호에 응답하여 상기 제1 라인 메모리에 의해 지연된 데이터와 이와 동기되는 내부 타이밍 신호를 출력하는 표시장치.
19. 제 12 항에 있어서,
    상기 위상 조정부로부터 출력되는 내부 타이밍 신호의 1 프레임 기간과 버티컬 블랭크 구간이 매 프레임 기간마다 동일한 표시장치.
20. 제 12 항에 있어서,
    상기 타이밍 콘트롤러에 버티컬 블랭크 구간이 변동하는 입력 타이밍 신호의 1 프레임 기간이 변동할 때 상기 위상 조정부로부터 출력되는 내부 타이밍 신호와 상기 타이밍 콘트롤러의 출력 신호에서 1 프레임 기간과 상기 버티컬 블랭크 구간의 시간이 매 프레임 기간마다 동일한 표시장치.
21. 매 프레임마다 입력 신호의 1 프레임 기간을 계산하여 상기 1 프레임 기간이 짧아질 때 그 시간 감소분만큼 다음 프레임 기간의 시작 시점을 지연하여 다음 프레임 기간의 데이터를 출력하여 매 프레임 기간의 버티컬 블랭크 구간을 미리 설정된 시간으로 조절하는 타이밍 콘트롤러; 및
    상기 타이밍 콘트롤러로부터 수신된 데이터를 데이터 전압으로 변환하여 픽셀들에 연결된 데이터 라인들에 공급하는 데이터 구동부를 포함하는 표시장치.