KR102558788B1 - Method for Manufacturing Betavoltaic Battery and Betavoltaic Battery - Google Patents

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Abstract

본 발명은 (A) 기판 상에 진성 반도체층을 형성하는 단계; (B) 상기 진성 반도체층 상에 n형 반도체층을 형성하는 단계; (C) 상기 n형 반도체층의 적어도 일부의 표면을 이온빔으로 조사하고, 상기 이온빔이 조사된 n형 반도체층의 적어도 일부의 표면으로부터 상기 진성 반도체층의 내부 지점까지의 영역을 도핑시켜서 p형 반도체부를 형성하는 단계; 및 (D) 상기 n형 반도체층과 상기 p형 반도체부 상에 베타선원을 배치하는 단계;를 포함하는 것인 베타전지의 제조 방법, 및 기판; 상기 기판 상에 배치된 진성 반도체층; 상기 진성 반도체층 상에 배치된 n형 반도체층; 상기 n형 반도체층의 표면의 적어도 일부의 영역으로부터 관통하여 상기 진성 반도체층의 내부 지점까지 연장되어 형성된 p형 반도체부; 및 상기 n형 반도체층과 p형 반도체부 상에 배치된 베타선원을 포함하는 베타전지에 관한 것이다.(A) forming an intrinsic semiconductor layer on a substrate; (B) forming an n-type semiconductor layer on the intrinsic semiconductor layer; (C) forming a p-type semiconductor portion by irradiating at least a portion of the surface of the n-type semiconductor layer with an ion beam, and doping a region from at least a portion of the surface of the n-type semiconductor layer irradiated with the ion beam to an inner portion of the intrinsic semiconductor layer; and (D) disposing a beta-ray source on the n-type semiconductor layer and the p-type semiconductor part; an intrinsic semiconductor layer disposed on the substrate; an n-type semiconductor layer disposed on the intrinsic semiconductor layer; a p-type semiconductor portion extending from at least a portion of the surface of the n-type semiconductor layer to an internal point of the intrinsic semiconductor layer; and a beta cell including a beta source disposed on the n-type semiconductor layer and the p-type semiconductor part.

Description

베타전지의 제조 방법 및 베타전지{Method for Manufacturing Betavoltaic Battery and Betavoltaic Battery}Beta battery manufacturing method and beta battery {Method for Manufacturing Betavoltaic Battery and Betavoltaic Battery}

본 발명은 향상된 에너지 변환 효율 및 생성 전력을 가지는 베타전지의 제조 방법 및 베타전지에 관한 것이다.The present invention relates to a method for manufacturing a beta cell having improved energy conversion efficiency and generated power, and a beta cell.

베타전지는 방사성 동위원소에서 방출하는 베타선을 반도체의 p-n 접합 반도체층에 흡수시켜서 전기에너지를 생산하는 기술을 이용한 전지이다. 특히 베타전지는 주변 환경 변화에 영향을 받지 않고 외부 동력원 없이 자체적으로 전력을 생산하며 극저온이나 고온 등의 극한 환경에서도 안정적으로 전력 생산이 가능하다는 장점이 있다. 또한, 베타선의 선원으로 이용되는 동위원소의 반감기가 길면 길수록 베타 전지의 수명이 길어지기 때문에 기존의 전지가 가지고 있는 짧은 수명을 획기적으로 극복하여 반영구적으로 사용할 수 있게 된다.A beta cell is a cell using a technology that produces electrical energy by absorbing beta rays emitted from a radioactive isotope into a p-n junction semiconductor layer of a semiconductor. In particular, beta cells have the advantage of being unaffected by changes in the surrounding environment, generating power on their own without an external power source, and being able to stably produce power even in extreme environments such as cryogenic or high temperatures. In addition, the longer the half-life of the isotope used as the beta ray source, the longer the lifespan of the beta battery, so it can be used semi-permanently by dramatically overcoming the short lifespan of conventional batteries.

이러한 베타전지는 별도의 충전이 필요 없고 수명도 오래가기 때문에 사물인터넷기기의 전원 이외에도, 충전이 어려운 극한 환경의 전지로도 사용이 가능하며, 특히 의료용 심박기기, 사회통신망 센서 등 마이크로 단위의 전자기기에 이용 가능한 차세대 전원으로 각광을 받고 있다.Since these beta batteries do not require separate charging and have a long lifespan, they can be used not only as power sources for IoT devices, but also as batteries in extreme environments where charging is difficult.

일반적으로 베타전지는 n형 반도체층-p형 반도체층-베타선 방출부(p-n 접합 반도체층)의 적층 순서, 또는 n형 반도체층-진성(intrinsic) 반도체층-p형 반도체층-베타선 방출부(p-i-n 접합 반도체층)의 적층 순서로 구현된다. 그러나, 위와 같은 구조를 그대로 이용하여 베타전지를 제작할 경우에는 특성 향상에 제약이 있다. 특히, 베타전지 표면에 위치한 방사성 동위원소로부터 발생하는 베타 입자가 전자-정공쌍(electron-hole pair)을 생성하기 위해서는 공핍 영역(depletion region, 공간전하영역)에 침투가 되어야 하는데, 공핍 영역이 p형 반도체층과 진성 반도체층의 접합 영역, 또는 n형 반도체층과 진성 반도체층의 접합 영역으로 한정되어 형성되기 때문에, 결과론적으로는 공핍 영역의 확대를 위해서는 베타전지의 표면적이 커져야 한다.In general, a beta cell is implemented in a stacking order of n-type semiconductor layer-p-type semiconductor layer-beta emitting portion (p-n junction semiconductor layer), or n-type semiconductor layer-intrinsic semiconductor layer-p-type semiconductor layer-beta emitting portion (p-i-n junction semiconductor layer). However, in the case of manufacturing a beta cell using the above structure as it is, there is a limitation in improving the characteristics. In particular, beta particles generated from radioactive isotopes located on the surface of the beta cell must penetrate into the depletion region (space charge region) in order to generate electron-hole pairs.

그러나 베타전지의 전체 면적이 커지면 마이크로 단위의 전자기기의 전원으로는 적합하지 않다. 또한, 위와 같은 베타전지의 구조에서는 베타 입자가 p형 반도체층을 지나 표면으로부터 일정 깊이를 지난 공간에 형성된 공핍 영역에 도달하는 과정에서 p형 반도체층에서 흡수 또는 산란되는 베타 입자가 많아져서 많은 손실이 발생할 수 있다. 이러한 베타 입자의 손실은 공핍 영역에서의 전체적인 전자-정공쌍 생성율을 감소시켜서 베타전지의 특성을 저하시키는 문제가 있다.However, if the total area of the beta cell is large, it is not suitable as a power source for micro-scale electronic devices. In addition, in the structure of the beta cell as above, in the process of beta particles passing through the p-type semiconductor layer and reaching the depletion region formed in the space past a certain depth from the surface, the number of beta particles absorbed or scattered in the p-type semiconductor layer increases, resulting in a lot of loss. The loss of beta particles reduces the overall electron-hole pair generation rate in the depletion region, thereby degrading the characteristics of the beta cell.

본 발명은 위와 같은 문제점을 해결하기 위한 것으로서, 이온빔 기술을 이용하여 n형 반도체층의 일부 표면으로부터 진성 반도체층의 내부 지점까지의 영역에 p형 반도체부를 형성함으로써, 공핍 영역의 표면적이 증대되고, 베타 입자가 손실 없이 공핍 영역으로 직접 도입될 수 있어서, 전지 특성이 향상된 베타전지를 제공하고자 한다.The present invention is to solve the above problems, and by forming a p-type semiconductor portion in a region from a partial surface of an n-type semiconductor layer to an internal point of an intrinsic semiconductor layer using ion beam technology, the surface area of the depletion region is increased, and beta particles can be directly introduced into the depletion region without loss, thereby providing a beta battery with improved battery characteristics.

본 발명은, (A) 기판 상에 진성 반도체층을 형성하는 단계; (B) 상기 진성 반도체층 상에 n형 반도체층을 형성하는 단계; (C) 상기 n형 반도체층의 적어도 일부의 표면을 이온빔으로 조사(irradiation)하고, 상기 이온빔이 조사된 n형 반도체층의 적어도 일부의 표면으로부터 상기 진성 반도체층의 내부 지점까지의 영역을 도핑시켜서 p형 반도체부를 형성하는 단계; 및 (D) 상기 n형 반도체층과 상기 p형 반도체부 상에 베타선원을 배치하는 단계;를 포함하는 것인 베타전지의 제조 방법을 제공한다.(A) forming an intrinsic semiconductor layer on a substrate; (B) forming an n-type semiconductor layer on the intrinsic semiconductor layer; (C) forming a p-type semiconductor portion by irradiating at least a portion of the surface of the n-type semiconductor layer with an ion beam and doping a region from at least a portion of the surface of the n-type semiconductor layer irradiated with the ion beam to an internal point of the intrinsic semiconductor layer; and (D) disposing a beta source on the n-type semiconductor layer and the p-type semiconductor part.

또한, 본 발명은, 기판; 상기 기판 상에 배치된 진성 반도체층; 상기 진성 반도체층 상에 배치된 n형 반도체층; 상기 n형 반도체층의 표면의 적어도 일부의 영역으로부터 관통하여 상기 진성 반도체층의 내부 지점까지 연장되어 형성된 p형 반도체부; 및 상기 n형 반도체층과 p형 반도체부 상에 배치된 베타선원을 포함하는 베타전지를 제공한다.In addition, the present invention, a substrate; an intrinsic semiconductor layer disposed on the substrate; an n-type semiconductor layer disposed on the intrinsic semiconductor layer; a p-type semiconductor portion extending from at least a portion of the surface of the n-type semiconductor layer to an internal point of the intrinsic semiconductor layer; and a beta-ray source disposed on the n-type semiconductor layer and the p-type semiconductor unit.

본 발명의 베타전지의 제조 방법은 기존의 p-n 접합 구조(또는 p-i-n 접합 구조)의 베타전지와 달리, 이온빔 기술을 이용하여 n형 반도체층의 일부 표면으로부터 진성 반도체층의 내부 지점까지의 영역에 p형 반도체부를 형성함으로써, 공핍 영역이 외부에 노출되어 있으므로, 베타선원으로부터 발생하는 베타 입자가 손실 없이 공핍 영역으로 도입될 수 있다.Unlike conventional beta cells with a p-n junction structure (or p-i-n junction structure), the method for manufacturing a beta cell of the present invention forms a p-type semiconductor portion in a region from a partial surface of an n-type semiconductor layer to an internal point of an intrinsic semiconductor layer using ion beam technology, thereby exposing the depletion region to the outside, so that beta particles generated from the beta-ray source can be introduced into the depletion region without loss.

또한, 동일한 사이즈의 기존의 p-n 접합 구조(또는 p-i-n 접합 구조) 대비 공핍 영역의 표면적이 증대되어서, 전자-정공쌍의 생성율이 향상되고, 궁극적으로는 베타전지의 에너지 변환 효율을 높여주어 높은 전력 생성이 가능한 효과가 있다.In addition, the surface area of the depletion region is increased compared to the conventional p-n junction structure (or p-i-n junction structure) of the same size, so the generation rate of electron-hole pairs is improved, and ultimately, the energy conversion efficiency of the beta cell is increased. There is an effect of enabling high power generation.

나아가 기존과 달리 전극을 형성하기 위한 에칭 공정이 생략될 수 있어서, 베타전지의 평면성을 유지할 수 있고, 그로 인하여 공정 요율(fabrication yield)을 향상시킬 수 있다.Furthermore, since an etching process for forming an electrode can be omitted unlike conventional methods, flatness of a beta cell can be maintained, thereby improving a fabrication yield.

도 1은 본 발명의 일 실시형태에 따른 베타전지의 사시도를 나타낸 도시이다.
도 2는 본 발명의 일 실시형태에 따른 베타전지의 단면도를 나타낸 도시이다.
도 3은 본 발명의 또 다른 실시형태에 따른 베타전지의 사시도를 나타낸 도시이다.
도 4는 본 발명의 비교예에 따른 기존의 p-i-n 접합 구조의 베타전지의 사시도를 나타낸 도시이다.
도 5는 본 발명의 실시예 1에 따른 베타전지 구조를 나타낸 도시이다.
도 6은 본 발명의 실시예 2에 따른 베타전지 구조를 나타낸 도시이다.
도 7은 본 발명의 실험예에 따른 3차원 TCAD 소자 시뮬레이션 결과를 나타낸 도시이다.
1 is a perspective view of a beta cell according to an embodiment of the present invention.
2 is a cross-sectional view of a beta cell according to an embodiment of the present invention.
3 is a perspective view of a beta cell according to another embodiment of the present invention.
FIG. 4 is a perspective view of a conventional beta cell having a pin junction structure according to a comparative example of the present invention.
5 is a diagram showing the beta cell structure according to Example 1 of the present invention.
6 is a diagram showing the beta cell structure according to Example 2 of the present invention.
7 is a diagram showing the results of 3D TCAD device simulation according to an experimental example of the present invention.

본 발명은 다양한 변경을 가할 수 있고, 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention can make various changes and have various embodiments, specific embodiments will be illustrated in the drawings and described in detail in the detailed description. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

본 명세서에서 사용된 용어는 단지 특정한 실시예를 설명하기 위하여 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Terms used in this specification are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.

본 명세서에서 “~상”이라는 표현은 부재와 부재가 직접적으로 접합되어 붙어있는 것을 의미할 수도 있고, 부재와 부재가 서로 인접하게 위치하는 것을 의미할 수도 있다.In this specification, the expression "~ on" may mean that members are directly joined and attached, or may mean that members are positioned adjacent to each other.

따라서, 본 명세서에 기재된 실시예에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과한 것이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있다.Therefore, the configurations shown in the embodiments described in this specification are only one preferred embodiment of the present invention, and do not represent all of the technical spirit of the present invention, so that they can be replaced at the time of the present application. There may be various equivalents and modifications.

이하, 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail.

본 발명은 상기 베타전지의 제조 방법은, (A) 기판 상에 진성 반도체층을 형성하는 단계; (B) 상기 진성 반도체층 상에 n형 반도체층을 형성하는 단계; (C) 상기 n형 반도체층의 적어도 일부의 표면을 이온빔으로 조사하고, 상기 이온빔이 조사된 n형 반도체층의 적어도 일부의 표면으로부터 상기 진성 반도체층의 내부 지점까지의 영역을 도핑시켜서 p형 반도체부를 형성하는 단계; 및 (D) 상기 n형 반도체층과 상기 p형 반도체부 상에 베타선원을 배치하는 단계;를 포함하는 베타전지의 제조 방법을 제공한다.The method of manufacturing the beta cell according to the present invention includes the steps of (A) forming an intrinsic semiconductor layer on a substrate; (B) forming an n-type semiconductor layer on the intrinsic semiconductor layer; (C) forming a p-type semiconductor portion by irradiating at least a portion of the surface of the n-type semiconductor layer with an ion beam, and doping a region from at least a portion of the surface of the n-type semiconductor layer irradiated with the ion beam to an inner portion of the intrinsic semiconductor layer; and (D) disposing a beta source on the n-type semiconductor layer and the p-type semiconductor part.

상기 (A) 기판 상에 진성 반도체층을 형성하는 단계는 증착을 통해 수행될 수 있다. 상기 증착 방법으로는 분자빔 에피택시법(Molecular Beam Epitaxy, MBE), 유기금속 화학기상증착법(Metal Organic Chemical Vapor Deposition, MOCVD), 또는 수소화물 기상 에피택시법(Hydride Vapor Phase Epitaxy, HVPE) 등을 포함하는 박막 성장 기술을 이용할 수 있으나, 이에 한정되는 것은 아니다.Forming the intrinsic semiconductor layer on the substrate (A) may be performed through deposition. As the deposition method, a thin film growth technique including Molecular Beam Epitaxy (MBE), Metal Organic Chemical Vapor Deposition (MOCVD), or Hydride Vapor Phase Epitaxy (HVPE) may be used, but is not limited thereto.

전술한 바와 같이 상기 진성 반도체층은 질화갈륨(GaN)을 포함할 수 있으며, 특히 질화갈륨(GaN)의 육방정 섬유아연석 결정구조 및 성장 방향 특성상, 상기 기판 상에 질화갈륨(GaN)을 증착함에 있어서 유기금속 화학기상증착법(MOCVD)을 이용하는 것이 보다 우수한 품질의 박막을 형성할 수 있다.As described above, the intrinsic semiconductor layer may include gallium nitride (GaN). In particular, in depositing gallium nitride (GaN) on the substrate due to the hexagonal fiber zinc crystal structure and growth direction characteristics of gallium nitride (GaN), metal organic chemical vapor deposition (MOCVD) may be used to form a thin film of superior quality.

위와 같은 유기금속 화학기상증착법(MOCVD)은 3족 알킬(유기금속원료가스) 및 5족 반응가스와 고순도 캐리어 가스와의 혼합가스를 반응기 내에 공급하여 가열된 기판 위에서 열분해 함으로써 화합물 결정을 성장시키는 방법으로서, 금속 유기화합물의 유량 및 반응기의 온도와 압력을 조절하여서 상기 진성 반도체층 및 상기 n형 반도체층의 두께를 나노(nano) 단위까지 조절이 가능한 장점이 있다.The metal organic chemical vapor deposition (MOCVD) method as described above is a method for growing a compound crystal by supplying a mixed gas of a group 3 alkyl (organometal raw material gas) and a group 5 reaction gas and a high-purity carrier gas into a reactor and thermally decomposing it on a heated substrate. It has the advantage of being able to control the thickness of the intrinsic semiconductor layer and the n-type semiconductor layer to the nano level by adjusting the flow rate of the metal organic compound and the temperature and pressure of the reactor.

상기 진성 반도체층(intrinsic semiconductor layer)은 p형 반도체부와 n형 반도체층과 달리 불순물로 도프되지 않은(undoped) 층을 포함할 수 있다.Unlike the p-type semiconductor layer and the n-type semiconductor layer, the intrinsic semiconductor layer may include an undoped layer.

상기 진성 반도체층의 두께는 100 ㎚ 이상일 수 있고, 구체적으로 150 내지 900 ㎚일 수 있다. 상기 진성 반도체층의 두께가 100 ㎚ 미만인 경우에는 전자-정공쌍의 생성 확률을 증가시키는 효과가 미미하며, 900 ㎚ 초과인 경우에는 공핍영역이 지나치게 넓어져서 에너지 변환 효율이 저하될 우려가 있다.The intrinsic semiconductor layer may have a thickness of 100 nm or more, specifically 150 to 900 nm. When the thickness of the intrinsic semiconductor layer is less than 100 nm, the effect of increasing the probability of generating electron-hole pairs is insignificant, and when it exceeds 900 nm, the depletion region is excessively widened and energy conversion efficiency may decrease.

상기 진성 반도체층의 배경 전자 농도(background electron concentration)은 1 × 1016/cm3 이하이다. 상기 진성 반도체층의 배경 전자 농도(background electron concentration)가 1 × 1016/cm3 초과인 경우에는 공핍영역으로서의 역할을 제대로 하지 못하는 문제가 발생할 수 있다.A background electron concentration of the intrinsic semiconductor layer is 1×10 16 /cm 3 or less. When the background electron concentration of the intrinsic semiconductor layer is greater than 1 × 10 16 /cm 3 , a problem in that it does not properly function as a depletion region may occur.

상기 (B) 상기 진성 반도체층 상에 n형 반도체층을 형성하는 단계는 증착을 통해 수행될 수 있다. 상기 증착 방법은 전술한 상기 (A) 기판 상에 진성 반도체층을 형성하는 단계와 동일한 방법이 적용될 수 있으나, 이에 한정되는 것은 아니고, 전술한 바와 같이 상기 진성 반도체층은 질화갈륨(GaN)을 포함할 수 있으며, 특히 질화갈륨(GaN)의 육방정 섬유아연석 결정구조 및 성장 방향 특성상, 상기 기판 상에 질화갈륨(GaN)을 증착함에 있어서 유기금속 화학기상증착법(MOCVD)을 이용하는 것이 보다 우수한 품질의 박막을 형성할 수 있다.The step (B) of forming an n-type semiconductor layer on the intrinsic semiconductor layer may be performed through deposition. The deposition method may be the same as that of forming the intrinsic semiconductor layer on the substrate (A), but is not limited thereto. As described above, the intrinsic semiconductor layer may include gallium nitride (GaN). there is

상기 n형 반도체층은 n형 불순물로 도핑된 것일 수 있으며, 상기 n형 불순물은 실리콘계 화합물 등의 4가 원소 또는 산소계 화합물 등의 6가 원소를 함유하는 화합물일 수 있으나, 이에 한정되는 것은 아니다.The n-type semiconductor layer may be doped with an n-type impurity, and the n-type impurity may be a compound containing a tetravalent element such as a silicon-based compound or a hexavalent element such as an oxygen-based compound, but is not limited thereto.

상기 n형 반도체층의 두께는 수십 ㎚ 이하일 수 있고, 구체적으로는 20 내지 90 ㎚일 수 있다. 상기 n형 반도체층의 두께가 20 ㎚ 미만인 경우에는 박막 품질이 저하될 수 있으며, 90 ㎚ 초과인 경우에는 n형 반도체층에서 흡수 또는 산란되는 베타입자가 많아져서 전자-정공쌍 생성률이 감소할 수 있다.The n-type semiconductor layer may have a thickness of tens of nm or less, specifically, 20 to 90 nm. When the thickness of the n-type semiconductor layer is less than 20 nm, thin film quality may deteriorate, and when the thickness exceeds 90 nm, the number of beta particles absorbed or scattered in the n-type semiconductor layer increases, and thus the electron-hole pair generation rate may decrease.

상기 n형 반도체층의 배경 전자 농도(background electron concentration)은 1 × 1018/cm3 이상이다. 상기 n형 반도체층의 배경 전자 농도가 1 × 1018/cm3 미만인 경우에는 박막 저항이 커지고 전류 확산층 역할을 제대로 하지 못하여 베타전지 특성이 저하되는 문제가 발생할 수 있다.A background electron concentration of the n-type semiconductor layer is 1 × 10 18 /cm 3 or more. When the background electron concentration of the n-type semiconductor layer is less than 1 × 10 18 /cm 3 , the resistance of the thin film increases and the function of the current diffusion layer does not properly function, resulting in deterioration of beta cell characteristics.

상기 (C) 단계는, n형 반도체층의 적어도 일부의 표면을 마스킹 한 후에, 마스킹 되지 않은 부분에 대하여 주기율표의 2족 원소 유래의 이온빔으로 조사하는 것을 포함할 수 있다.The step (C) may include masking at least a portion of the surface of the n-type semiconductor layer and then irradiating the non-masked portion with an ion beam derived from a group 2 element of the periodic table.

이 때 마스킹 한 영역은 이온빔이 조사되지 아니하여서 n형 반도체층 및 진성 반도체층이 도프(dope)되지 않는다. 그러나, 상기 마스킹 되지 않은 영역에서는 이온빔이 조사되어서 이온빔에 노출된 n형 반도체층의 표면으로부터 상기 진성 반도체층의 내부 지점까지의 영역이 도프될 수 있다.At this time, the masked region is not irradiated with ion beams, so that the n-type semiconductor layer and the intrinsic semiconductor layer are not doped. However, in the unmasked region, a region from the surface of the n-type semiconductor layer exposed to the ion beam to the inner portion of the intrinsic semiconductor layer may be doped.

즉 상기 p형 반도체부는, 상기 n형 반도체층의 적어도 일부의 표면을 마스킹 한 후에, 주기율표의 2족 원소 유래의 이온빔을 이용하여 상기 n형 반도체층과 상기 진성 반도체층의 적어도 일부를 도핑시켜서 형성되는 것일 수 있다.That is, the p-type semiconductor portion may be formed by masking at least a portion of the surface of the n-type semiconductor layer and then doping at least a portion of the n-type semiconductor layer and the intrinsic semiconductor layer using an ion beam derived from a group 2 element of the periodic table.

상기 마스킹은 이온빔이 투과하지 못하는 재질일 수 있고, 구체적으로 SiO2, Si3N4, Al2O3 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.The masking may be made of a material through which ion beams do not transmit, and specifically may include SiO 2 , Si 3 N 4 , Al 2 O 3 , and the like, but is not limited thereto.

이러한 이온빔 조사 기술은 고에너지를 가지는 이온빔 입자(이온)의 운동에너지가 대상 시료의 표면에 전달되어서 운동에너지로 변환되는 현상을 이용하는 기술로서, 이온빔이 조사된 n형 반도체층의 표면에 입사된 이온이 n형 반도체층의 원자들의 연쇄 충돌(collision cascade)을 야기시켜서, 탄성 혹은 비탄성 충돌에 의해 재질의 특성을 변형시킬 수 있다. 이 때, 이온빔 에너지가 표면 원자의 결합에너지보다 높은 경우에는 이온이 표면의 원자 결합을 끊어내고 원자를 외부로 방출시키는 스퍼터링(sputtering) 현상이 일어나며, 반대로 이온빔 에너지가 표면 원자의 결합에너지보다 낮은 경우에는 이온의 표면이 표면 원자와 연쇄 충돌하며 남아있게 되는 이온 주입이 발생한다. 이온 주입 직후에는 충돌에 의해 결정구조 내에 결함이 발생하게 되고, 주입된 이온이 도펀트(dopant) 역할을 하기 위해서는 결정구조 내의 치환 위치에 있어야 하는데 결함 때문에 원래의 결정구조를 가지지 못하여 전기적으로 활성화되지 못한다. 따라서 열처리(annealing) 공정을 통해 결함이 발생한 결정구조를 재결정화하여 정상상태로 회복시키고, 주입된 이온을 결정구조 내의 치환 위치로 이동시켜 도펀트 역할을 하게 하여 전기적으로 활성화시켜야 한다. 열처리 공정 방법에는 용광로 열처리(furnace annealing), 급속 열처리(rapid thermal annealing), 레이저 열처리(laser annealing), 전자빔 열처리(e-beam annealing) 등이 있다.This ion beam irradiation technology uses a phenomenon in which kinetic energy of ion beam particles (ions) having high energy is transmitted to the surface of a target sample and converted into kinetic energy. Ions incident on the surface of an n-type semiconductor layer irradiated with an ion beam cause a collision cascade of atoms of the n-type semiconductor layer, and thus the properties of the material can be modified by elastic or inelastic collision. At this time, when the ion beam energy is higher than the binding energy of surface atoms, a sputtering phenomenon occurs in which ions break atomic bonds on the surface and emit atoms to the outside. Immediately after ion implantation, a defect occurs in the crystal structure due to collision, and the implanted ion must be in a substitution position in the crystal structure in order to act as a dopant. Therefore, it is necessary to recrystallize the defective crystal structure through an annealing process to restore it to a normal state, and to move the implanted ions to a substitution site in the crystal structure to act as a dopant and electrically activate them. Heat treatment process methods include furnace annealing, rapid thermal annealing, laser annealing, e-beam annealing, and the like.

상기 n형 반도체층의 표면의 적어도 일부의 영역으로부터 관통하여 상기 진성 반도체층의 내부 지점까지 연장되는 영역에 p형 반도체부를 형성하기 위해서, 주기율표의 2족 원소 또는 4족 원소 유래의 이온빔을 이용할 수 있다.An ion beam derived from a group 2 element or group 4 element of the periodic table can be used to form a p-type semiconductor portion in a region extending from at least a portion of the surface of the n-type semiconductor layer to an internal point of the intrinsic semiconductor layer.

이 때 상기 2족 원소는 마그네슘, 칼슘 중에서 선택되는 적어도 하나를 포함할 수 있고, 상기 4족 원소는 카본, 저메늄(Germanium) 중에서 선택되는 적어도 하나를 포함할 수 있다. 이에 따라 상기 p형 반도체부는 상기 2족 원소 또는 2족 원소 유래의 이온 또는 상기 4족 원소 또는 4족 원소 유래의 이온을 함유하는 화합물을 p형 불순물로서 포함하고 있을 수 있다.In this case, the group 2 element may include at least one selected from magnesium and calcium, and the group 4 element may include at least one selected from carbon and germanium. Accordingly, the p-type semiconductor part may include the Group 2 element or a compound containing the Group 2 element-derived ion or the Group 4 element or Group 4-derived element-derived ion as a p-type impurity.

위와 같이 p형 반도체부가 형성되는 깊이와, p형 반도체부 내의 정공의 농도는 이온빔 주입 에너지에 의해 결정될 수 있다.As described above, the depth at which the p-type semiconductor unit is formed and the concentration of holes in the p-type semiconductor unit may be determined by ion beam implantation energy.

상기 이온빔에 조사된 n형 반도체층의 적어도 일부의 표면으로부터 상기 진성 반도체층의 내부 지점까지의 영역을 도핑시켜서 p형 반도체부를 형성하기 위해서는, 상기 이온빔의 이온 주입 에너지가 20 keV 내지 1 MeV 일 수 있다.In order to form a p-type semiconductor portion by doping a region from at least a portion of the surface of the n-type semiconductor layer irradiated with the ion beam to an internal point of the intrinsic semiconductor layer, the ion implantation energy of the ion beam may be 20 keV to 1 MeV.

상기 이온빔의 이온 주입 에너지가 20 keV 미만인 경우에는 스퍼터링 현상이 일어나서 n형 반도체층의 표면을 에칭해 버릴 수 있고 p형 반도체부가 n형 반도체층에만 국한되어 형성되면서 전체 공핍 영역의 표면적을 증가시키지 못하며, 1 MeV 초과인 경우에는 진성 반도체층의 두께 이상으로 조사 또는 주입이 되므로 비효율적이며, 베타선원과 접해 있는 표면 쪽에서 p형 반도체부가 제대로 형성되지 않는 문제가 발생할 수 있다.If the ion implantation energy of the ion beam is less than 20 keV, sputtering may occur and the surface of the n-type semiconductor layer may be etched away, and the surface area of the entire depletion region may not be increased while the p-type semiconductor portion is formed confined to the n-type semiconductor layer. When the ion implantation energy is greater than 1 MeV, the irradiation or implantation is performed beyond the thickness of the intrinsic semiconductor layer, which is inefficient, and the p-type semiconductor portion may not be properly formed on the surface side in contact with the beta radiation source.

상기 p형 반도체부의 최대 깊이(외부로 노출된 p형 반도체부의 표면으로부터, p형 반도체부와 진성 반도체층의 접촉면까지의 길이 중 가장 긴 길이)는 수십 ㎚ 이상일 수 있고, 구체적으로는 20 내지 1,000 ㎚일 수 있다. 상기 p형 반도체부의 최대 깊이가 20 ㎚ 미만인 경우에는 공핍 영역이 n형 반도체층에만 국한되어 전체 공핍 영역의 표면적을 증가시키지 못하는 문제가 발생할 수 있다. 상기 p형 반도체부의 최대 깊이가 1,000 ㎚ 초과인 경우에는 진성 반도체층의 두께 이상으로 공핍 영역이 형성되지만 전체 표면적을 더 이상 증가시키지 못하는 문제가 있다.The maximum depth of the p-type semiconductor part (the longest length among the lengths from the surface of the p-type semiconductor part exposed to the outside to the contact surface between the p-type semiconductor part and the intrinsic semiconductor layer) may be several tens of nm or more, specifically 20 to 1,000 nm. When the maximum depth of the p-type semiconductor portion is less than 20 nm, the depletion region is limited to the n-type semiconductor layer, and the surface area of the entire depletion region cannot be increased. When the maximum depth of the p-type semiconductor portion exceeds 1,000 nm, a depletion region is formed to a thickness greater than or equal to the thickness of the intrinsic semiconductor layer, but the total surface area cannot be increased any more.

상기 p형 반도체부의 배경 정공 농도(background hole concentration)는 1 × 1017/cm3 이상이다. 상기 p형 반도체부의 배경 정공 농도(background hole concentration)가 1 × 1017/cm3 미만인 경우에는 저항이 커지고 접합이 제대로 형성되지 않는 문제가 발생할 수 있다.Background hole concentration of the p-type semiconductor part is 1 × 10 17 /cm 3 or more. When the background hole concentration of the p-type semiconductor part is less than 1 × 10 17 /cm 3 , resistance may increase and junctions may not be properly formed.

본 발명과 같이 기판-진성 반도체층-n형 반도체층이 형성된 구조에서, p형 반도체부를 그 내부에 형성할 때, 기존과 같은 유기금속 화학기상증착법(MOCVD)을 이용하는 경우에는 선택적으로는 박막을 성장하여야 하는데, 성장하기 전에 SiO2 등의 절연막으로 마스킹한 다음에 성장을 진행하여야 한다. 하지만 웨이퍼 단위가 아닌 일부 영역에만 국부적으로 성장하여야 하기 때문에 p형 반도체부의 품질이 좋지 않은 문제가 발생할 수 있다. 이에 반해, 전술한 이온빔 기술을 이용하는 경우에는 성장된 구조에 마스킹을 하여 p형 반도체부를 국부적으로 쉽게 형성할 수 있으며, p형 반도체부 깊이가 성장된 박막의 두께에 기인하는 유기금속 화학기상증착법과는 달리, 이온 조사 에너지에 따라 p형 반도체부 깊이를 쉽게 조정이 가능하다. 따라서, p형 반도체부를 형성할 때, 이온빔 기술을 이용하는 것이 편의성 및 효용성 측면에서 바람직하다.In the structure in which the substrate-intrinsic semiconductor layer-n-type semiconductor layer is formed as in the present invention, when forming the p-type semiconductor part therein, in the case of using conventional metal organic chemical vapor deposition (MOCVD), it is necessary to selectively grow a thin film. Before growth, masking with an insulating film such as SiO 2 and then proceeding with growth. However, since the growth must be performed locally only in a partial area rather than in a wafer unit, a problem of poor quality of the p-type semiconductor part may occur. On the other hand, in the case of using the above-described ion beam technology, the p-type semiconductor portion can be easily formed locally by masking the grown structure, and the depth of the p-type semiconductor portion can be easily adjusted according to the ion irradiation energy, unlike the metalorganic chemical vapor deposition method in which the depth of the p-type semiconductor portion is based on the thickness of the grown thin film. Therefore, when forming the p-type semiconductor portion, it is preferable to use the ion beam technology in terms of convenience and effectiveness.

또한 상기 p형 반도체부가 각각 n형 반도체층과 진성 반도체층과 접촉하는 경계 부위 및 상기 n형 반도체층과 진성 반도체층이 접촉하는 경계 부위에 공핍 영역이 형성될 수 있고, 이렇게 형성된 공핍 영역은 외부에 노출되어 있으므로, 베타선원으로부터 발생하는 베타 입자가 기존과 같이 p형 반도체부 또는 n형 반도체층을 통과하면서 발생하는 손실 없이 곧바로 공핍 영역으로 도입될 수 있다. 이에 따라 전자-정공쌍의 생성율이 향상되고, 궁극적으로는 베타전지의 에너지 변환 효율을 높여주어 높은 전력 생성이 가능한 효과가 있다.In addition, a depletion region may be formed at a boundary where the p-type semiconductor unit contacts the n-type semiconductor layer and the intrinsic semiconductor layer and at a boundary region where the n-type semiconductor layer and the intrinsic semiconductor layer contact each other. Accordingly, the generation rate of electron-hole pairs is improved, and ultimately, the energy conversion efficiency of the beta cell is increased, thereby enabling high power generation.

나아가, 위와 같이 이온빔에 의해 형성된 베타전지는 p형 반도체부 및 n형 반도체층이 전부 외부에 노출이 되어 있기 때문에, 도 4에 나타낸 바와 같은 기존의 layer-by-layer 형태의 p-n 접합 구조(또는 p-i-n 접합 구조)의 베타전지에서 전극을 형성하기 위한 에칭(etching) 공정을 생략할 수 있어서, 베타전지 소자의 평면성을 유지할 수 있으며, 그로 인해 공정 요율이 향상되는 효과가 있다.Furthermore, in the beta cell formed by ion beam as described above, since the p-type semiconductor portion and the n-type semiconductor layer are all exposed to the outside, an etching process for forming an electrode in a beta cell having a conventional layer-by-layer p-n junction structure (or p-i-n junction structure) as shown in FIG.

또한 상기 p형 반도체부는 복수 개로 형성될 수 있다. 즉, 상기 n형 반도체층 상의 마스킹 되지 않은 복수 개의 표면 부분에서부터 상기 진성 반도체층의 내부 지점까지의 영역을 도핑시키는 경우에, 상기 n형 반도체층 및 진성 반도체층 내부에 복수 개의 p형 반도체부가 형성될 수 있다.In addition, the p-type semiconductor unit may be formed in plurality. That is, when a region from a plurality of unmasked surface portions on the n-type semiconductor layer to an inner point of the intrinsic semiconductor layer is doped, a plurality of p-type semiconductor portions may be formed inside the n-type semiconductor layer and the intrinsic semiconductor layer.

이에 따라 공핍 영역의 면적이 늘어남에 따라서 전자-정공쌍의 생성율이 향상되어 베타전지의 에너지 변환효율이 개선될 수 있다.Accordingly, as the area of the depletion region increases, the generation rate of electron-hole pairs increases, and thus the energy conversion efficiency of the beta cell can be improved.

상기 (D) 단계는 상기 n형 반도체층과 상기 p형 반도체부 상에 베타선원을 배치할 수 있고, 상기 베타선원은 베타선을 방출하여 반도체층에 에너지원을 제공하는 역할을 할 수 있다.In the step (D), a beta-ray source may be disposed on the n-type semiconductor layer and the p-type semiconductor portion, and the beta-ray source may emit beta-rays to provide an energy source to the semiconductor layer.

이 때 상기 베타선원은 베타선을 방출할 수 있는 방사성 동위원소를 포함할 수 있다. 상기 베타선원은 베타선을 방출할 수 있는 방사성 동위원소를 함유하는 형태의 부재이기만 하면 이에 한정되지 않는다. 구체적으로는 상기 베타선원은 베타선을 방출할 수 있는 방사성 동위원소를 함유하는 층일 수 있다.In this case, the beta radiation source may include a radioactive isotope capable of emitting beta rays. The beta-ray source is not limited thereto as long as it is a member containing a radioactive isotope capable of emitting beta rays. Specifically, the beta-ray source may be a layer containing a radioactive isotope capable of emitting beta-rays.

상기 베타선원은 상기 공핍 영역과 인접하여 배치될 수 있다. 즉 상기 베타선원이 상기 공핍 영역과 접촉하고 있을 수도 있으며, 상기 베타선원이 상기 공핍 영역과 소정의 거리만큼 이격되어 배치된 것일 수도 있다.The beta radiation source may be disposed adjacent to the depletion region. That is, the beta ray source may be in contact with the depletion region, or the beta ray source may be disposed apart from the depletion region by a predetermined distance.

상기 베타선원이 방사성 동위원소를 함유하는 층인 경우에는 도금 방식을 통해 제조될 수 있다. 구체적으로 방사성 동위원소를 황산 수용액에 용해하여 황산염 상태의 방사성 동위원소로 변환시킨 후에, 상기 황산염 상태의 방사성 동위원소가 용해되어 있는 황산 수용액을 무전해 도금용액에 주입하고, 상기 무전해 도금용액을 이용하여 상기 n형 반도체층 및 p형 반도체부 상 또는 임의의 기재 상에 무전해 도금하여 방사성 동위원소 함유층을 형성할 수 있다.When the beta-ray source is a layer containing a radioactive isotope, it may be manufactured through a plating method. Specifically, after dissolving a radioactive isotope in an aqueous sulfuric acid solution to convert it into a radioactive isotope in a sulfated state, the aqueous sulfuric acid solution in which the radioactive isotope in a sulfated state is dissolved is injected into an electroless plating solution, and electroless plating is performed on the n-type semiconductor layer and the p-type semiconductor portion or on any substrate using the electroless plating solution to form a radioactive isotope-containing layer.

상기 방사성 동위원소는 니켈(Ni-63), 스트론튬(Sr-90), 프로메튬(Pm-147) 및 트리튬(H-3) 중에서 선택되는 적어도 하나를 포함할 수 있다.The radioactive isotope may include at least one selected from nickel (Ni-63), strontium (Sr-90), promethium (Pm-147), and tritium (H-3).

특히, 상기 방사성 동위원소로 니켈(Ni-63)을 포함하는 경우에는 약 17.4 keV의 평균 에너지와 약 67 keV의 최대 에너지를 가지기 때문에, 최대 에너지가 낮아 반도체층을 손상시키지 않을 수 있다. 또한, 100 년 이상의 반감기를 가지기 때문에, 거의 반영구적인 수명을 가지는 베타전지를 제조할 수 있다.In particular, when nickel (Ni-63) is included as the radioactive isotope, since it has an average energy of about 17.4 keV and a maximum energy of about 67 keV, the maximum energy is low and the semiconductor layer may not be damaged. In addition, since it has a half-life of 100 years or more, it is possible to manufacture a beta cell having an almost semi-permanent lifespan.

상기 베타선원이 방사성 동위원소로 니켈(Ni-63)을 포함하며 도금 방식을 통해 제조되는 경우에는, 상기 황산염 상태의 방사성 동위원소는 NiSO4·6H2O 일 수 있으며, 상기 무전해 도금용액에는 NaH2PO3·H2O, Na3C6H5O7·2H2O, NaC2H3O2, Pb(CH3COO)2·2H2O가 포함될 수 있다.When the beta-ray source includes nickel (Ni-63) as a radioactive isotope and is prepared through a plating method, the radioactive isotope in the sulfate state may be NiSO 4 6H 2 O, and the electroless plating solution includes NaH 2 PO 3 H 2 O, Na 3 C 6 H 5 O 7 2H 2 O, NaC 2 H 3 O 2 , Pb (CH 3 COO) 2 2H 2 O may be included.

특히 상기와 같이 방사성 동위원소 함유 층을 무전해 도금하여 베타전지를 제조하는 경우에는 p형 반도체부, n형 반도체층, 공핍 영역에서의 베타입자 흡수량이 극대화 되어서, 베타전지의 출력을 극대화할 수 있는 효과가 있다.In particular, when a beta cell is manufactured by electroless plating a radioactive isotope-containing layer as described above, the amount of beta particle absorption in the p-type semiconductor portion, the n-type semiconductor layer, and the depletion region is maximized, thereby maximizing the output of the beta cell.

상기 기판은 사파이어(Al2O3), 실리콘카바이드(SiC), 다이아몬드, 질화갈륨(GaN) 및 실리콘 중에서 선택되는 적어도 하나를 포함할 수 있다. The substrate may include at least one selected from sapphire (Al 2 O 3 ), silicon carbide (SiC), diamond, gallium nitride (GaN), and silicon.

상기 기판은 상기 p형 반도체부, 상기 n형 반도체층, 상기 진성 반도체층과 동종의 재료를 포함할 수도 있고, 이종의 재료를 포함할 수도 있다. 상기 기판과 상기 p형 반도체부, n형 반도체층, 진성 반도체층이 동종의 재료를 포함하는 경우에는 접합 계면에서의 결함 발생이 상대적으로 줄어들어서 이종의 재료를 포함하는 경우보다 박막 품질이 향상되는 효과가 있다.The substrate may include the same material as the p-type semiconductor part, the n-type semiconductor layer, and the intrinsic semiconductor layer, or may include a different material. When the substrate, the p-type semiconductor part, the n-type semiconductor layer, and the intrinsic semiconductor layer include the same material, the occurrence of defects at the junction interface is relatively reduced, so that the quality of the thin film is improved compared to the case where the substrate and the p-type semiconductor part, the n-type semiconductor layer, and the intrinsic semiconductor layer include different materials.

상기 진성 반도체층, n형 반도체층, 및 p형 반도체부는 질화갈륨(GaN)을 포함할 수 있다. 위와 같이 질화갈륨(GaN)을 포함하는 경우에는 베타전지를 고전압, 고전류, 고온 등의 극한 상황에서도 사용할 수 있다. 또한 상기 질화갈륨(GaN)은 큰 밴드갭 에너지(3.4 eV)를 가지므로 방사선에 대한 저항성이 커서 반도체층이 쉽게 손상을 받지 않는 장점이 있다.The intrinsic semiconductor layer, the n-type semiconductor layer, and the p-type semiconductor part may include gallium nitride (GaN). As described above, when gallium nitride (GaN) is included, the beta cell can be used even in extreme situations such as high voltage, high current, and high temperature. In addition, since the gallium nitride (GaN) has a large bandgap energy (3.4 eV), the semiconductor layer is not easily damaged due to its high resistance to radiation.

상기 베타전지의 제조 방법은 상기 p형 반도체부에 전기적으로 연결된 p형 전극을 형성하는 단계; 및 상기 n형 반도체층에 전기적으로 연결된 n형 전극을 형성하는 단계;를 더 포함할 수 있다.The manufacturing method of the beta cell includes forming a p-type electrode electrically connected to the p-type semiconductor part; and forming an n-type electrode electrically connected to the n-type semiconductor layer.

상기 p형 전극을 형성하는 단계는 상기 p형 반도체부에 전기적으로 연결된 p형 전극을 상기 p형 반도체부의 일면에 형성하는 단계를 포함할 수 있고, 상기 n형 전극을 형성하는 단계는 상기 n형 반도체 층에 전기적으로 연결된 n형 전극을 상기 n형 반도체층의 일면에 형성하는 단계를 포함할 수 있다.Forming the p-type electrode may include forming a p-type electrode electrically connected to the p-type semiconductor portion on one surface of the p-type semiconductor portion, and forming the n-type electrode may include forming an n-type electrode electrically connected to the n-type semiconductor layer on one surface of the n-type semiconductor layer.

상기 n형 전극은 양극이고 상기 p형 전극은 음극일 수 있고, 또는 상기 n형 전극이 음극이고 상기 p형 전극이 양극일 수 있다.The n-type electrode may be an anode and the p-type electrode may be a cathode, or the n-type electrode may be a cathode and the p-type electrode may be an anode.

이 때 상기 p형 전극은 상기 n형 반도체층의 일면에도 형성될 수 있으며, 상기 n형 반도체층의 일면의 면적 중 일부에만 형성될 수 있으나, 이에 한정되는 것은 아니다.In this case, the p-type electrode may be formed on one surface of the n-type semiconductor layer, and may be formed only on a portion of an area of one surface of the n-type semiconductor layer, but is not limited thereto.

대표적인 n형 전극인 알루미늄은 n형 반도체층과 오믹(ohmic) 접합을 형성하고, 대표적인 p형 전극인 니켈은 p형 반도체부와 오믹 접합을 형성한다. 반면에, 알루미늄은 p형 반도체부와, 니켈은 n형 반도체층과 쇼트키(schottky) 접합을 형성한다. 따라서, p형 전극이 n형 반도체층 상에 위치하여도 그 부분은 쇼트키 접합을 형성하여 접합부(contact) 저항이 크기 때문에 상대적으로 p형 반도체부에 위치하는 것보다 전기적으로 연결되어 있지 않다고 할 수 있다.Aluminum, a representative n-type electrode, forms an ohmic junction with the n-type semiconductor layer, and nickel, a representative p-type electrode, forms an ohmic junction with the p-type semiconductor layer. On the other hand, aluminum forms a p-type semiconductor layer and nickel forms a Schottky junction with an n-type semiconductor layer. Therefore, even if the p-type electrode is located on the n-type semiconductor layer, it can be said that it is not electrically connected to the p-type semiconductor layer because it forms a Schottky junction and has a relatively high contact resistance.

따라서 본 발명의 p 형 전극이 상기 n형 반도체층의 일면에 형성되는 경우에는, 상기 p형 전극과 상기 n형 반도체층 사이에 절연막을 형성하는 단계를 더 포함할 수도 있다. 위와 같이 상기 p형 전극과 상기 n형 반도체층 사이에 절연막을 형성함으로써, 높은 바이어스가 걸리게 되어 쇼트키 접합 배리어(barrier)가 낮아져서 전기적으로 연결될 수 있다.Therefore, when the p-type electrode of the present invention is formed on one surface of the n-type semiconductor layer, a step of forming an insulating film between the p-type electrode and the n-type semiconductor layer may be further included. As described above, by forming an insulating film between the p-type electrode and the n-type semiconductor layer, a high bias is applied so that a Schottky junction barrier is lowered and electrically connected.

상기 p형 전극과 상기 n형 전극은 서로 연결(접촉)되지 않는 것일 수 있다.The p-type electrode and the n-type electrode may not be connected (contact) with each other.

즉, 상기 베타전지가 적용되는 전자 장치에 따라서, 상기 p형 전극은 상기 p형 반도체부와 전기적으로 연결된 상태로, 상기 n형 전극은 상기 n형 반도체층과 전기적으로 연결된 상태로, 다양한 배열 및 형태로 형성될 수 있다.That is, depending on the electronic device to which the beta cell is applied, the p-type electrode is electrically connected to the p-type semiconductor portion, and the n-type electrode is electrically connected to the n-type semiconductor layer, and may be formed in various arrangements and shapes.

상기 n형 전극 및 상기 p형 전극은 오믹(ohmic) 전극으로 형성될 수 있다. 상기 n형 전극 및 상기 p형 전극은 전자선 증발법(electron beam evaporation), 열 증발법(thermal evaporation), 스퍼터링법(sputtering), 무전해 도금법(electroless plating) 등을 포함하는 박막 성장 기술을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.The n-type electrode and the p-type electrode may be formed as ohmic electrodes. The n-type electrode and the p-type electrode may be formed using thin film growth techniques including electron beam evaporation, thermal evaporation, sputtering, and electroless plating, but are not limited thereto.

상기 n형 전극은 알루미늄(Al) 등을 포함할 수 있으며, 상기 p형 전극은 니켈(Ni) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.The n-type electrode may include aluminum (Al) or the like, and the p-type electrode may include nickel (Ni) or the like, but is not limited thereto.

또한 본 발명은 기판; 상기 기판 상에 배치된 진성 반도체층; 상기 진성 반도체층 상에 배치된 n형 반도체층; 상기 n형 반도체층의 표면의 적어도 일부의 영역으로부터 관통하여 상기 진성 반도체층의 내부 지점까지 연장되어 형성된 p형 반도체부; 및 상기 n형 반도체층과 p형 반도체부 상에 배치된 베타선원을 포함하는 베타전지를 제공한다.In addition, the present invention is a substrate; an intrinsic semiconductor layer disposed on the substrate; an n-type semiconductor layer disposed on the intrinsic semiconductor layer; a p-type semiconductor portion extending from at least a portion of the surface of the n-type semiconductor layer to an internal point of the intrinsic semiconductor layer; and a beta-ray source disposed on the n-type semiconductor layer and the p-type semiconductor unit.

상기 베타전지는 베타선원으로부터 방출되는 베타선을 p형 반도체부, n형 반도체층, 및 공핍 영역을 통해 흡수하여 전기에너지로 변환시키는 전지로서, 베타선은 p형 반도체부와 n형 반도체층 사이, p형 반도체부와 진성 반도체층 사이, 또는 n형 반도체층과 진성 반도체층 사이에 형성되는 공핍 영역에서 주로 전자-정공쌍을 생성시키고, 전류를 발생시키게 된다.The beta cell is a battery that absorbs beta rays emitted from a beta source through a p-type semiconductor portion, an n-type semiconductor layer, and a depletion region and converts them into electrical energy.

상기 기판, 진성 반도체층, n형 반도체층, p형 반도체부, 베타선원, 베타전지에 관해서는, 전술한 내용이 동일하게 적용될 수 있다.Regarding the substrate, the intrinsic semiconductor layer, the n-type semiconductor layer, the p-type semiconductor part, the beta-ray source, and the beta cell, the above-mentioned information can be applied in the same way.

또한 본 발명의 베타전지는 복수 개를 수평으로 연결한 형태로 제공될 수 있고, 또는 도 3에 나타낸 바와 같이 p형 반도체부가 n형 반도체층 및 진성 반도체층에 징검다리 형태로 형성된 구조일 수 있다.In addition, the beta cell of the present invention may be provided in a form in which a plurality of cells are connected horizontally, or may have a structure in which a p-type semiconductor unit is formed in a stepping stone form between an n-type semiconductor layer and an intrinsic semiconductor layer, as shown in FIG. 3 .

이하에서, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다.Hereinafter, the present invention will be described in more detail with reference to preferred embodiments.

그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로서, 본 발명의 범위가 이에 의하여 한정되는 것은 아니다.However, these examples are intended to explain the present invention in more detail, and the scope of the present invention is not limited thereby.

<실시예 1><Example 1>

기판/진성 반도체층/n형 반도체층의 구조에서, n형 반도체층의 상부 표면에서부터 관통하여 진성 반도체층의 내부까지 형성된 하나의 p형 반도체부 (폭: 6 ㎛(z축))를 포함하는 베타전지의 구조를 도 5에 나타내었다.In the structure of the substrate/intrinsic semiconductor layer/n-type semiconductor layer, the structure of a beta cell including one p-type semiconductor portion (width: 6 μm (z-axis)) formed from the top surface of the n-type semiconductor layer to the inside of the intrinsic semiconductor layer is shown in FIG. 5 .

<실시예 2><Example 2>

실시예 1의 베타전지에 있어서, 하나의 p형 반도체부 대신 이와 동일 부피를 가지도록 총 3개의 p형 반도체부 (폭: 2 ㎛(z축)) X 3)로 나누어서 n형 반도체층 및 진성 반도체층 상에 형성하고, 각각의 p형 반도체부 상에 p형 전극을 개별적으로 형성하는 것을 제외하고, 실시예 1과 동일한 구조의 베타전지 구조를 도 6에 나타내었다.In the beta cell of Example 1, instead of one p-type semiconductor portion, a total of three p-type semiconductor portions (width: 2 μm (z-axis)) X 3) having the same volume are formed on the n-type semiconductor layer and the intrinsic semiconductor layer, and a beta cell structure having the same structure as Example 1 is shown in FIG.

<비교예><Comparative example>

기존의 p-i-n 형의 베타전지 구조를 도 4에 나타내었다.The structure of a conventional p-i-n type beta cell is shown in FIG. 4.

<실험예><Experimental example>

실시예 1, 실시예 2 및 비교예의 베타전지 구조에 대하여, 17 keV (Ni-63 베타입자 평균에너지) 전자가 조사되었을 때 생성되는 전력 특성을 3차원 TCAD (technology computer-aided design) 소자 시뮬레이션을 통해 확인한 결과를 도 7에 나타내었다.For the beta cell structures of Example 1, Example 2, and Comparative Example, the power characteristics generated when 17 keV (Ni-63 beta particle average energy) electrons were irradiated were confirmed through 3-dimensional TCAD (technology computer-aided design) device simulation. The results are shown in FIG. 7.

도 7에서 'Open: Dark'는 전자빔이 조사되지 않았을 때 베타전지의 기본 특성으로서 문턱 전압(threshold voltage or turn-on voltage)보다 작은 전압에서는 소자가 오프(off)되어 전류가 흐르지 않기 때문에 0의 값을 가지며, 전자빔이 조사되었을 때에는 전자빔에 의해서 생성된 전자-정공쌍에 의해 전류가 흐르게 됨에 따라 소자의 오프(off) 영역 전압에서도 전류가 흐르게 된다.In FIG. 7, 'Open: Dark' is a basic characteristic of a beta cell when the electron beam is not irradiated, and has a value of 0 because the device is turned off at a voltage lower than the threshold voltage (or turn-on voltage) and current does not flow.

도 7에 따르면, 비교예의 기존의 p-i-n형 베타전지에서는 전자에 의해 생성되는 전류 (ISC, short circuit current: 베타전지에 전압 바이어스(bias)가 0 V일 때 흐르는 전류)가 11.4 pA인 것에 비해, 실시예 1의 베타전지에서는 13.3 pA의 ISC가 흐르는 것을 확인할 수 있었다.According to FIG. 7, in the conventional pin-type beta cell of Comparative Example, the current generated by electrons (I SC , short circuit current: current flowing when the voltage bias is 0 V in the beta cell) is 11.4 pA, whereas in the beta cell of Example 1, it was confirmed that 13.3 pA of I SC flows.

또한 실시예 2와 같이 p형 반도체부를 복수 개의 멀티 구조로 확장하는 경우에는, 생성 전류가 14.4 pA로 증가하는 것을 확인할 수 있었다. 이는 전체 공핍 영역 증대로 인하여 전자 조사에 의해 발생하는 전자-정공쌍이 증가함에 따른 결과라 할 수 있고, 결과적으로는 베타전지 효율이 개선되는 것을 의미하는 것임을 확인할 수 있다.In addition, when the p-type semiconductor unit is expanded into a plurality of multi-structures as in Example 2, it was confirmed that the generation current increased to 14.4 pA. This can be said to be the result of the increase in electron-hole pairs generated by electron irradiation due to the increase in the total depletion region, and as a result, it can be confirmed that the beta cell efficiency is improved.

Claims (17)

(A) 기판 상에 진성 반도체층을 형성하는 단계;
(B) 상기 진성 반도체층 상에 n형 반도체층을 형성하는 단계;
(C) 상기 n형 반도체층의 적어도 일부의 표면을 이온빔으로 조사하고, 상기 이온빔이 조사된 n형 반도체층의 적어도 일부의 표면으로부터 상기 진성 반도체층의 내부 지점까지의 영역을 도핑시켜서 p형 반도체부를 형성하는 단계; 및
(D) 상기 n형 반도체층과 상기 p형 반도체부 상에 베타선원을 배치하는 단계;
를 포함하는 것인 베타전지의 제조 방법.
(A) forming an intrinsic semiconductor layer on a substrate;
(B) forming an n-type semiconductor layer on the intrinsic semiconductor layer;
(C) forming a p-type semiconductor portion by irradiating at least a portion of the surface of the n-type semiconductor layer with an ion beam, and doping a region from at least a portion of the surface of the n-type semiconductor layer irradiated with the ion beam to an inner portion of the intrinsic semiconductor layer; and
(D) disposing a beta-ray source on the n-type semiconductor layer and the p-type semiconductor part;
Method for producing a beta battery comprising a.
청구항 1에 있어서,
상기 (C) 단계는, n형 반도체층의 적어도 일부의 표면을 마스킹 한 후에, 마스킹 되지 않은 부분에 대하여 주기율표의 2족 원소 또는 4족 원소 유래의 이온빔으로 조사하는 것을 포함하는 것인 베타전지의 제조 방법.
The method of claim 1,
The step (C) includes masking at least a portion of the surface of the n-type semiconductor layer and then irradiating the non-masked portion with an ion beam derived from a group 2 element or a group 4 element of the periodic table. Method of manufacturing a beta battery.
청구항 1에 있어서,
상기 이온빔의 이온 주입 에너지는 20 keV 내지 1 MeV인 것인 베타전지의 제조 방법.
The method of claim 1,
The ion implantation energy of the ion beam is a method for manufacturing a beta cell of 20 keV to 1 MeV.
청구항 2에 있어서,
상기 2족 원소는 마그네슘 및 칼슘 중에서 선택되는 적어도 하나를 포함하고, 상기 4족 원소는 카본 및 저메늄 중에서 선택되는 적어도 하나를 포함하는 것인 베타전지의 제조 방법.
The method of claim 2,
The Group 2 element includes at least one selected from magnesium and calcium, and the Group 4 element includes at least one selected from carbon and germanium.
청구항 1에 있어서,
상기 진성 반도체층, n형 반도체층, 및 p형 반도체부는 질화갈륨(GaN)을 포함하는 것인 베타전지의 제조 방법.
The method of claim 1,
Wherein the intrinsic semiconductor layer, the n-type semiconductor layer, and the p-type semiconductor part include gallium nitride (GaN).
청구항 1에 있어서,
상기 베타선원은 베타선을 방출할 수 있는 방사성 동위원소를 함유하는 층인 것인 베타전지의 제조 방법.
The method of claim 1,
The beta-ray source is a method for producing a beta cell that is a layer containing a radioactive isotope capable of emitting beta rays.
청구항 6에 있어서,
상기 방사성 동위원소는 니켈(Ni-63), 스트론튬(Sr-90), 프로메튬(Pm-147) 및 트리튬(H-3) 중에서 선택되는 적어도 하나를 포함하는 것인 베타전지의 제조 방법.
The method of claim 6,
The radioactive isotope includes at least one selected from nickel (Ni-63), strontium (Sr-90), promethium (Pm-147) and tritium (H-3).
청구항 1에 있어서,
상기 p형 반도체부에 전기적으로 연결된 p형 전극을 형성하는 단계; 및
상기 n형 반도체층에 전기적으로 연결된 n형 전극을 형성하는 단계;
를 더 포함하는 것인 베타전지의 제조 방법.
The method of claim 1,
forming a p-type electrode electrically connected to the p-type semiconductor part; and
forming an n-type electrode electrically connected to the n-type semiconductor layer;
Method for producing a beta battery further comprising a.
기판;
상기 기판 상에 배치된 진성 반도체층;
상기 진성 반도체층 상에 배치된 n형 반도체층;
상기 n형 반도체층의 표면의 적어도 일부의 영역으로부터 관통하여 상기 진성 반도체층의 내부 지점까지 연장되어 형성된 p형 반도체부; 및
상기 n형 반도체층과 p형 반도체부 상에 배치된 베타선원을 포함하는 베타전지.
Board;
an intrinsic semiconductor layer disposed on the substrate;
an n-type semiconductor layer disposed on the intrinsic semiconductor layer;
a p-type semiconductor portion extending from at least a portion of the surface of the n-type semiconductor layer to an internal point of the intrinsic semiconductor layer; and
A beta cell comprising a beta source disposed on the n-type semiconductor layer and the p-type semiconductor portion.
청구항 9에 있어서,
상기 p형 반도체부가 각각 n형 반도체층과 진성 반도체층과 접촉하는 경계 부위 및 상기 n형 반도체층과 진성 반도체층이 접촉하는 경계 부위에 공핍 영역(depletion region)이 형성되어 있는 것인 베타전지.
The method of claim 9,
The beta cell of claim 1 , wherein a depletion region is formed at a boundary where the p-type semiconductor unit contacts the n-type semiconductor layer and the intrinsic semiconductor layer, and at a boundary region where the n-type semiconductor layer and the intrinsic semiconductor layer contact each other.
청구항 10에 있어서,
상기 베타선원이 상기 공핍 영역과 인접하고 있는 것인 베타전지.
The method of claim 10,
A beta cell wherein the beta source is adjacent to the depletion region.
청구항 9에 있어서,
상기 p형 반도체부는, 상기 n형 반도체층의 적어도 일부의 표면을 마스킹 한 후에, 주기율표의 2족 원소 또는 4족 원소 유래의 이온빔을 이용하여 상기 n형 반도체층과 상기 진성 반도체층의 적어도 일부를 도핑시켜서 형성되는 것인 베타전지.
The method of claim 9,
The p-type semiconductor unit is formed by masking at least a portion of the surface of the n-type semiconductor layer and then doping at least a portion of the n-type semiconductor layer and the intrinsic semiconductor layer using an ion beam derived from a group 2 or group 4 element of the periodic table.
청구항 12에 있어서,
상기 2족 원소는 마그네슘 및 칼슘 중에서 선택되는 적어도 하나를 포함하고, 상기 4족 원소는 카본 및 저메늄 중에서 선택되는 적어도 하나를 포함하는 것인 베타전지.
The method of claim 12,
The group 2 element includes at least one selected from magnesium and calcium, and the group 4 element includes at least one selected from carbon and germanium.
청구항 9에 있어서,
상기 진성 반도체층, n형 반도체층, 및 p형 반도체부는 질화갈륨(GaN)을 포함하는 것인 베타전지.
The method of claim 9,
The beta cell wherein the intrinsic semiconductor layer, the n-type semiconductor layer, and the p-type semiconductor part include gallium nitride (GaN).
청구항 9에 있어서,
상기 베타선원은 베타선을 방출할 수 있는 방사성 동위원소를 함유하는 층인 것인 베타전지.
The method of claim 9,
The beta cell is a layer containing a radioactive isotope capable of emitting beta rays.
청구항 15에 있어서,
상기 방사성 동위원소는 니켈(Ni-63), 스트론튬(Sr-90), 프로메튬(Pm-147) 및 트리튬(H-3) 중에서 선택되는 적어도 하나를 포함하는 것인 베타전지.
The method of claim 15
The radioactive isotope is a beta battery that includes at least one selected from nickel (Ni-63), strontium (Sr-90), promethium (Pm-147) and tritium (H-3).
청구항 9에 있어서,
상기 p형 반도체부에 전기적으로 연결된 p형 전극; 및
상기 n형 반도체층에 전기적으로 연결된 n형 전극;
을 더 포함하는 것인 베타전지.
The method of claim 9,
a p-type electrode electrically connected to the p-type semiconductor part; and
an n-type electrode electrically connected to the n-type semiconductor layer;
A beta cell further comprising a.
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