KR102430921B1 - Semiconduct device and memory apparatus using the same - Google Patents

Semiconduct device and memory apparatus using the same Download PDF

Info

Publication number
KR102430921B1
KR102430921B1 KR1020190152646A KR20190152646A KR102430921B1 KR 102430921 B1 KR102430921 B1 KR 102430921B1 KR 1020190152646 A KR1020190152646 A KR 1020190152646A KR 20190152646 A KR20190152646 A KR 20190152646A KR 102430921 B1 KR102430921 B1 KR 102430921B1
Authority
KR
South Korea
Prior art keywords
gate oxide
channel
oxide layer
semiconductor device
polarity
Prior art date
Application number
KR1020190152646A
Other languages
Korean (ko)
Other versions
KR20210064504A (en
Inventor
유현용
전혁
김승근
Original Assignee
고려대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고려대학교 산학협력단 filed Critical 고려대학교 산학협력단
Priority to KR1020190152646A priority Critical patent/KR102430921B1/en
Publication of KR20210064504A publication Critical patent/KR20210064504A/en
Application granted granted Critical
Publication of KR102430921B1 publication Critical patent/KR102430921B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H01L27/11524—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01083—Bismuth [Bi]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10325—Boron nitride [BN], e.g. cubic, hexagonal, nanotube

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 소자 및 이를 이용한 메모리 장치에 관한 것으로, 반도체 소자는 게이트 산화층, 상기 게이트 산화층의 극성에 따라서 전하의 양과 극성이 조절되는 채널 및 상기 게이트 산화층 및 상기 채널 사이에 배치된 패시베이션 층을 포함할 수 있다.To a semiconductor device and a memory device using the same, the semiconductor device may include a gate oxide layer, a channel in which an amount and polarity of charges are controlled according to the polarity of the gate oxide layer, and a passivation layer disposed between the gate oxide layer and the channel .

Description

반도체 소자 및 이를 이용한 메모리 장치{SEMICONDUCT DEVICE AND MEMORY APPARATUS USING THE SAME}Semiconductor device and memory device using same

본 발명은 반도체 소자 및 이를 이용한 메모리 장치에 관한 것이다.The present invention relates to a semiconductor device and a memory device using the same.

전자 장치에는 데이터의 일시적 또는 비일시적 기록을 위해 반도체 기반의 메모리 장치가 설치되어 있다. 최근에는 전자 장치의 소형화에 따라서 보다 작고 가벼우면서도 소비 전력이 우수한 대용량 메모리 장치에 대한 수요가 증가하고 있는 추세이다. 낸드 플래시 메모리(NAND flash memory) 장치는 이와 같은 메모리 장치의 일례로, 상대적으로 작고 가벼우면서도 다른 저장 장치에 비해 높은 속도로 데이터를 처리할 수 있어 각광을 받고 있다. 그러나, 이와 같은 낸드 플래시 메모리는 반복 기록 동작을 1만 회 정도만 할 수 있고, 또한 미세화를 위해 소자의 집적도를 높이면 소자 간의 간섭이 증가하여 기록된 데이터의 신뢰성이 낮아지는 것과 같은 문제점이 존재하였다. A semiconductor-based memory device is installed in the electronic device to temporarily or non-temporarily record data. Recently, with the miniaturization of electronic devices, the demand for smaller, lighter, and higher power consumption is increasing. A NAND flash memory device, which is an example of such a memory device, is receiving attention because it is relatively small and light and can process data at a high speed compared to other storage devices. However, such a NAND flash memory can perform repeated write operations only about 10,000 times, and when the degree of integration of devices is increased for miniaturization, interference between devices increases and reliability of recorded data is lowered.

미합중국 공개공보 US 2018/0190833 A1 (2018.06.05)United States Publication US 2018/0190833 A1 (2018.06.05) 대한민국 등록특허 제1385735호 (2014.04.21. 공고)Republic of Korea Patent No. 1385735 (2014.04.21. Announcement)

채널 및 게이트 산화물 계면에 발생될 수 있는 계면 포획을 감소시킬 수 있는 반도체 소자 및 이를 이용한 메모리 장치를 제공하는 것을 해결하고자 하는 과제로 한다.An object of the present invention is to provide a semiconductor device capable of reducing interfacial trapping that may occur at the interface of a channel and a gate oxide, and a memory device using the same.

상술한 과제를 해결하기 위하여 반도체 소자 및 이를 이용한 메모리 장치가 제공된다.In order to solve the above problems, a semiconductor device and a memory device using the same are provided.

반도체 소자는 게이트 산화층, 상기 게이트 산화층의 극성에 따라서 전하의 양과 극성이 조절되는 채널 및 상기 게이트 산화층 및 상기 채널 사이에 배치된 패시베이션 층을 포함하는 것일 수 있다.The semiconductor device may include a gate oxide layer, a channel in which the amount and polarity of charges are controlled according to the polarity of the gate oxide layer, and a passivation layer disposed between the gate oxide layer and the channel.

메모리 장치는 게이트 산화층, 상기 게이트 산화층의 극성에 따라서 전하의 양과 극성이 조절되는 채널 및 상기 게이트 산화층 및 상기 채널 사이에 배치된 패시베이션 층을 포함할 수 있다.The memory device may include a gate oxide layer, a channel in which an amount and polarity of charges are controlled according to the polarity of the gate oxide layer, and a passivation layer disposed between the gate oxide layer and the channel.

상술한 반도체 소자 및 이를 이용한 메모리 장치에 의하면, 채널 및 게이트 산화물 계면에 발생될 수 있는 계면 포획을 감소시킬 수 있는 효과를 얻을 수 있다.According to the above-described semiconductor device and a memory device using the same, it is possible to obtain an effect of reducing interfacial trapping that may occur at the interface between the channel and the gate oxide.

또한, 강유전체 물질에 의해 발생되는 채널 전하의 극성이 계면 포획에 의해 상쇄되어 성능이 저하되는 문제점을 해결할 수 있는 효과도 얻을 수 있다.In addition, the polarity of the channel charge generated by the ferroelectric material is canceled by the interfacial trapping effect, which can solve the problem that the performance is deteriorated.

또한, 2차원 물질이 보유하는 우수한 전기적 특성을 가지면서도 미세화의 강점을 유지할 수 있는 강유전체를 포함하는 트랜지스터의 제작을 가능하게 하는 효과를 얻을 수 있다.In addition, it is possible to obtain the effect of enabling the fabrication of a transistor including a ferroelectric that can maintain the strength of miniaturization while having excellent electrical properties possessed by the two-dimensional material.

또한, 반복 기록 동작 회수를 비약적으로 향상시키면서도 얇은 두께를 가져 미세화에 용이한 메모리 소자나 메모리 장치의 구현이 가능해지는 효과도 얻을 수 있다.In addition, it is possible to achieve the effect of enabling the implementation of a memory device or a memory device that is easy to miniaturize because it has a thin thickness while dramatically improving the number of repeated write operations.

또한, 채널에 존재하는 전하의 산란(scattering)을 감소시키고 인접 메모리 셀 간의 간섭 현상을 방지 또는 최소화함으로써 동작의 안정성을 확보하며 데이터 신뢰성을 증진할 수 있는 소자 및 장치를 제작할 수 있는 효과도 얻을 수 있다.In addition, it is possible to obtain an effect of reducing scattering of charges present in the channel and preventing or minimizing interference between adjacent memory cells, thereby securing operational stability and manufacturing devices and devices capable of enhancing data reliability. have.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 반도체 소자의 일 실시예에 대한 단면도이다.
도 2는 종래의 그래핀을 이용한 반도체 소자를 도시한 제1 도이다.
도 3은 종래의 그래핀을 이용한 반도체 소자를 도시한 제2 도이다.
도 4는 반도체 소자의 동작의 일례를 설명하기 위한 제1 도이다.
도 5는 반도체 소자의 동작의 일례를 설명하기 위한 제2 도이다.
도 6은 반도체 소자의 동작의 일례를 설명하기 위한 제3 도이다.
도 7은 종래의 반도체 소자에 대한 게이트 전압 및 드레인 전류 간의 상관 관계를 나타낸 그래프 도면이다.
도 8은 일 실시예에 따른 반도체 소자에 대한 게이트 전압 및 드레인 전류 간의 상관 관계의 일례를 도시한 그래프 도면이다.In order to more fully understand the drawings recited in the Detailed Description of the Invention, a detailed description of each drawing is provided.
1 is a cross-sectional view of an embodiment of a semiconductor device.
2 is a first diagram illustrating a semiconductor device using a conventional graphene.
3 is a second view illustrating a semiconductor device using a conventional graphene.
4 is a first diagram for explaining an example of the operation of the semiconductor device.
5 is a second diagram for explaining an example of the operation of the semiconductor device.
6 is a third view for explaining an example of the operation of the semiconductor device.
7 is a graph showing a correlation between a gate voltage and a drain current for a conventional semiconductor device.
8 is a graph illustrating an example of a correlation between a gate voltage and a drain current for a semiconductor device according to an exemplary embodiment.

이하 명세서 전체에서 동일 참조 부호는 특별한 사정이 없는 한 동일 구성요소를 지칭한다. 이하에서 사용되는 '부'가 부가된 용어는, 소프트웨어 또는 하드웨어로 구현될 수 있으며, 실시예에 따라 하나의 '부'가 하나의 물리적 또는 논리적 부품으로 구현되거나, 복수의 '부'가 하나의 물리적 또는 논리적 부품으로 구현되거나, 하나의 '부'가 복수의 물리적 또는 논리적 부품들로 구현되는 것도 가능하다.In the following specification, the same reference numerals refer to the same elements unless otherwise specified. The term to which 'unit' is added used below may be implemented in software or hardware, and according to embodiments, one 'unit' may be implemented as one physical or logical part, or a plurality of 'units' may be implemented as one It is also possible to be implemented with physical or logical parts, or one 'unit' may be implemented with a plurality of physical or logical parts.

명세서 전체에서 어떤 부분이 다른 부분과 '연결되어 있다'고 할 때, 이는 어떤 부분과 다른 부분에 따라서 물리적 연결을 의미할 수도 있고, 또는 전기적으로 연결된 것을 의미할 수도 있다. 또한, 어떤 부분이 다른 부분을 '포함한다'고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 부분 이외의 또 다른 부분을 제외하는 것이 아니며, 설계자의 선택에 따라서 또 다른 부분을 더 포함할 수 있음을 의미한다.Throughout the specification, when a part is 'connected' to another part, it may mean a physical connection or an electrically connected part depending on the part and the other part. In addition, when it is said that a part 'includes' another part, this does not exclude another part other than the other part unless otherwise stated, and it may further include another part according to the designer's choice. means there is

'제1' 이나 '제2' 등의 용어는 하나의 부분을 다른 부분으로부터 구별하기 위해 사용되는 것으로, 특별한 기재가 없는 이상 이들이 순차적인 표현을 의미하는 것은 아니다. 또한 단수의 표현은 문맥상 명백하게 예외가 있지 않는 한, 복수의 표현을 포함할 수 있다.Terms such as 'first' or 'second' are used to distinguish one part from another, and unless otherwise specified, they do not mean sequential expressions. Also, the singular expression may include the plural expression unless the context clearly dictates otherwise.

이하, 도 1 내지 도 8을 참조하여 반도체 소자 및 이를 이용한 메모리 장치의 일 실시예를 설명한다.Hereinafter, an embodiment of a semiconductor device and a memory device using the same will be described with reference to FIGS. 1 to 8 .

도 1은 반도체 소자의 일 실시예에 대한 단면도이다.1 is a cross-sectional view of an embodiment of a semiconductor device.

도 1에 도시된 바를 참조하면, 반도체 소자(100)는 게이트 산화층(110)과, 채널(120)과, 게이트 산화층(110) 및 채널(120) 사이에 배치된 패시베이션 층(150, passivation layer)을 포함할 수 있다. 또한, 필요에 따라, 반도체 소자(100)는 채널(120)과 전기적으로 연결되어 설치되는 소스(131) 및 채널(120)과 전기적으로 연결되되 소스(131)와 이격되어 설치되는 드레인(132)과, 게이트 산화층(110)에 전압 및/또는 전류를 인가하는 게이트(133)를 더 포함할 수도 있다.Referring to FIG. 1 , the semiconductor device 100 includes a gate oxide layer 110 , a channel 120 , and a passivation layer 150 disposed between the gate oxide layer 110 and the channel 120 . may include. In addition, if necessary, the semiconductor device 100 includes a source 131 that is electrically connected to the channel 120 and installed, and a drain 132 that is electrically connected to the channel 120 and installed apart from the source 131 . and a gate 133 for applying a voltage and/or a current to the gate oxide layer 110 may be further included.

게이트 산화층(110)은 전기적 신호에 따라서 분극되고, 전기적 신호의 극성에 대응하여 소정의 극성을 나타낸다. 게이트 산화층(110)은 전기적 신호의 인가가 중단된 경우에도 전기적 분극을 유지하도록 마련될 수도 있다. 일 실시예에 따르면, 게이트 산화층(110)은 적어도 하나의 유전체를 이용하여 구현될 수 있으며, 보다 구체적으로는 적어도 하나의 강유전체 물질을 이용하여 구현된 것일 수 있다. 게이트 산화층(110)으로 이용되는 강유전체는, 예를 들어, 티탄산 지르콘산 납(PZT: PbZrTiO3), 탄탈산 스트론튬비스무스(STB: SrBi2Ta2O9), 비스무스철산화물(BFO: BiFeO3), 이산화하프늄(HfO2) 및 지르콘산하프늄(HZO: Hf0.5Zr0.5O2) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.The gate oxide layer 110 is polarized according to an electrical signal, and exhibits a predetermined polarity corresponding to the polarity of the electrical signal. The gate oxide layer 110 may be provided to maintain electrical polarization even when the application of the electrical signal is stopped. According to an embodiment, the gate oxide layer 110 may be implemented using at least one dielectric material, and more specifically, may be implemented using at least one ferroelectric material. The ferroelectric used as the gate oxide layer 110 is, for example, lead zirconate titanate (PZT: PbZrTiO3), strontium bismuth tantalate (STB: SrBi2Ta2O9), bismuth iron oxide (BFO: BiFeO3), hafnium dioxide (HfO2) and It may include at least one of hafnium zirconate (HZO: Hf0.5Zr0.5O2), but is not limited thereto.

게이트 산화층(110)의 일 면(112) 방향에는 패시베이션 층(150)이 형성될 수 있다. 패시베이션 층(150)은 게이트 산화층(110)에 직접 접하여 형성될 수도 있고, 또는 근접하게 이격되어 형성될 수도 있다. 실시예에 따라서, 게이트 산화층(110)과 패시베이션 층(150) 사이에는 적어도 하나의 다른 물질(미도시)이 더 추가되는 것도 가능하며, 적어도 하나의 다른 물질은 층의 형태로 형성된 것일 수도 있다. 또한, 게이트 산화층(110)의 타 면(114)에는 게이트 산화층(110)에 전기적 신호(전압 및/또는 전류)를 인가하기 위한 게이트(113)가 더 형성되어 있을 수 있다. 여기서, 게이트 산화층(110)의 타면(114)은 상술한 일 면(112)에 대향하는 면을 포함할 수 있다. 게이트(113)는 게이트 산화층(110)에 직접 접하여 형성될 수도 있고, 또는 근접하게 이격되어 형성될 수도 있다.A passivation layer 150 may be formed in the direction of one surface 112 of the gate oxide layer 110 . The passivation layer 150 may be formed in direct contact with the gate oxide layer 110 or may be formed to be spaced apart from each other. According to an embodiment, at least one other material (not shown) may be further added between the gate oxide layer 110 and the passivation layer 150 , and the at least one other material may be formed in the form of a layer. In addition, a gate 113 for applying an electrical signal (voltage and/or current) to the gate oxide layer 110 may be further formed on the other surface 114 of the gate oxide layer 110 . Here, the other surface 114 of the gate oxide layer 110 may include a surface opposite to the one surface 112 described above. The gate 113 may be formed in direct contact with the gate oxide layer 110 , or may be formed to be closely spaced apart from each other.

도 2는 종래의 그래핀을 이용한 반도체 소자를 도시한 제1 도이고, 도 3은 종래의 그래핀을 이용한 반도체 소자를 도시한 제2 도이다.2 is a first diagram illustrating a conventional semiconductor device using graphene, and FIG. 3 is a second diagram illustrating a conventional semiconductor device using graphene.

패시베이션 층(150)은 게이트 산화층(110) 및 채널(120)의 사이에 배치되어, 채널(120)의 전자(121)가 게이트 산화층(110)과 채널(120) 사이의 계면에 포획되는 것(이하 계면 포획이라 함)을 감소시키거나 차단하도록 마련된다.The passivation layer 150 is disposed between the gate oxide layer 110 and the channel 120 so that the electrons 121 of the channel 120 are trapped at the interface between the gate oxide layer 110 and the channel 120 ( Hereinafter referred to as interfacial entrapment) is provided to reduce or block.

구체적으로, 도 2에 도시된 바를 참조하면, 종래의 2차원 물질을 이용하는 반도체 소자(300)는 게이트 산화층(310)과, 게이트 산화층(310)과 직접 접하여 설치되고 2차원 물질로 제작된 채널(320)과, 채널(320)에 서로 이격되어 설치된 소스(331) 및 드레인(332)과, 강유전체(310)에 설치된 게이트(333)로 이루어져 있다. 종래의 반도체 소자(300)의 게이트(333)에 양의 펄스 신호(p1)가 인가되면, 채널(320) 내의 전자(321)는 게이트 산화층(310) 및 채널(320)이 접하여 형성된 계면(312)에 상대적으로 더 포획되고, 반대로 게이트(333)에 음의 펄스 신호(p2)가 인가되면, 도 2에 도시된 바와 같이, 채널(320) 내의 전자(323)가 계면(312)에 상대적으로 덜 포획되게 된다. 따라서, 종래의 반도체 소자(300)에 양의 펄스 신호(p1)가 인가되면, 채널(320) 내에는 흐르는 전자(323)의 수가 감소하여 전류가 감소하게 되고(depression), 반대로 음의 펄스 신호(p2)가 인가되면, 도 3에 도시된 바와 같이, 채널(320) 내에 흐르는 전자(323)의 수가 증가하여 전류가 증가하게 된다(potentation). 이러한 반도체 소자(300)의 동작 특성은 종래의 강유전체 장 효과 트랜지스터(FeFET: ferroelectric field-effect transistor)의 동작 특성과는 상이하다. 강유전체 장 효과 트랜지스터는 게이트에 양의 펄스를 인가하면 채널에서 흐르는 전류가 증가하고, 음의 펄스를 인가하면 채널에서 흐르는 전류가 감소한다. 다시 말해서, 펄스 인가에 따른 종래의 반도체 소자(300)에 흐르는 전하의 움직임은 강유전체 장 효과 트랜지스터의 전하의 움직임과 반대로 변화하게 된다. 따라서, 종래의 반도체 소자(300)가 강유전체 장 효과 트랜지스터이고, 소자(300)의 채널(320)을 2차원 물질을 이용하여 구현하는 경우, 양자 각각에 기인한 채널(320) 전하의 극성은 서로 반대 방향으로 형성되므로, 상쇄되어 그 성능이 저하되는 문제점이 있다. 예를 들어, 계면 포획에 따른 극성의 상쇄는 소자(300)의 기억 특성을 저하하는 문제점이 존재한다.Specifically, referring to FIG. 2 , a semiconductor device 300 using a conventional two-dimensional material has a gate oxide layer 310 and a channel ( 320 , a source 331 and a drain 332 provided to be spaced apart from each other in the channel 320 , and a gate 333 provided to the ferroelectric 310 . When a positive pulse signal p1 is applied to the gate 333 of the conventional semiconductor device 300 , the electrons 321 in the channel 320 are transferred to the interface 312 formed by contacting the gate oxide layer 310 and the channel 320 . ), and conversely, when a negative pulse signal p2 is applied to the gate 333 , as shown in FIG. 2 , electrons 323 in the channel 320 are relatively trapped at the interface 312 less captured. Accordingly, when a positive pulse signal p1 is applied to the conventional semiconductor device 300 , the number of electrons 323 flowing in the channel 320 decreases, thereby decreasing a current (depression), and conversely, a negative pulse signal When (p2) is applied, as shown in FIG. 3 , the number of electrons 323 flowing in the channel 320 increases, thereby increasing the current (potentation). The operating characteristics of the semiconductor device 300 are different from those of a conventional ferroelectric field-effect transistor (FeFET). In a ferroelectric field effect transistor, when a positive pulse is applied to the gate, the current flowing in the channel increases, and when a negative pulse is applied, the current flowing in the channel decreases. In other words, the movement of the electric charge flowing in the conventional semiconductor device 300 according to the application of the pulse is opposite to the movement of the electric charge of the ferroelectric field effect transistor. Therefore, when the conventional semiconductor device 300 is a ferroelectric field effect transistor and the channel 320 of the device 300 is implemented using a two-dimensional material, the polarities of the charges in the channel 320 due to both are mutually exclusive. Since it is formed in the opposite direction, there is a problem that the performance is reduced by offsetting. For example, there is a problem in that the polarity cancellation due to interfacial capture degrades the memory characteristics of the device 300 .

패시베이션 층(150)은 이와 같이 종래의 반도체 소자(300)에 발생될 수 있는 전자의 계면 포획을 감소시키거나 차단함으로써, 계면 포획에 따른 특성 저하를 방지할 수 있게 한다. The passivation layer 150 reduces or blocks interfacial trapping of electrons that may be generated in the conventional semiconductor device 300 as described above, thereby preventing deterioration of properties due to interfacial trapping.

일 실시예에 의하면, 패시베이션 층(150)은 절연 물질을 이용하여 구현될 수 있으며, 절연 물질은 고분자 절연 물질 및 2차원 절연 물질 중 적어도 하나를 포함할 수 있다. 고분자 절연 물질은, 예를 들어, 3-아미노프로필트리에톡시실란(APTES) 및 트리페닐포스핀(PPh3) 중 적어도 하나를 포함할 수 있다. 또한, 2차원 절연 물질은, 예를 들어, 육방정 질화붕소(h-BN)를 포함할 수 있다. 그러나, 고분자 절연 물질이나 2차원 절연 물질은 이에 한정되는 것은 아니며, 계면 포획을 차단할 수 있는 적어도 하나의 물질이 패시베이션 층(150)을 구현하기 위해 이용될 수 있다.According to an embodiment, the passivation layer 150 may be implemented using an insulating material, and the insulating material may include at least one of a polymer insulating material and a two-dimensional insulating material. The polymer insulating material may include, for example, at least one of 3-aminopropyltriethoxysilane (APTES) and triphenylphosphine (PPh3). In addition, the 2D insulating material may include, for example, hexagonal boron nitride (h-BN). However, the polymer insulating material or the 2D insulating material is not limited thereto, and at least one material capable of blocking interfacial trapping may be used to implement the passivation layer 150 .

일 실시예에 의하면, 패시베이션 층(150)은, 도 1에 도시된 바와 같이, 일 면(152)에는 채널(120)이 형성되고 타 면(154)에는 게이트 산화층(110)이 형성되어, 반도체 소자(100)가 채널(120), 패시베이션 층(150) 및 게이트 산화층(110)이 순차적으로 적층된 구조를 가지도록 마련될 수도 있다. 이 경우, 채널(120)과 게이트 산화층(110)은 패시베이션 층(150)을 중심으로 서로 대향하여 배치되게 된다. 그러나, 반도체 소자(100)의 이와 같은 구조는 예시적인 것으로, 채널(120)과 게이트 산화층(110)은 반드시 패시베이션 층(150)의 양 면(152, 154) 각각에 대향하여 배치될 필요는 없다. 채널(120), 패시베이션 층(150) 및 게이트 산화층(110)은 패시베이션 층(150)을 게이트 산화층(110)과 채널(120) 사이에 위치시킬 수 있는 적어도 하나의 다른 구조를 기반으로 구현되는 것도 가능하다.According to one embodiment, the passivation layer 150, as shown in FIG. 1, a channel 120 is formed on one surface 152 and the gate oxide layer 110 is formed on the other surface 154, a semiconductor The device 100 may be provided to have a structure in which the channel 120 , the passivation layer 150 , and the gate oxide layer 110 are sequentially stacked. In this case, the channel 120 and the gate oxide layer 110 are disposed to face each other around the passivation layer 150 . However, such a structure of the semiconductor device 100 is exemplary, and the channel 120 and the gate oxide layer 110 are not necessarily disposed to face each of the both surfaces 152 and 154 of the passivation layer 150 . . Channel 120 , passivation layer 150 , and gate oxide layer 110 may be implemented based on at least one other structure capable of positioning passivation layer 150 between gate oxide layer 110 and channel 120 . It is possible.

채널(120)은 패시베이션 층(150)의 일 면(152)에 형성되되, 패시베이션 층(150)에 직접 접하여 형성될 수도 있고 또는 근접하게 이격되어 형성될 수도 있다. 실시예에 따라서, 패시베이션 층(150)과 채널(120) 사이에 적어도 하나의 다른 층(미도시)이 더 형성될 수도 있으며, 적어도 하나의 다른 층은 채널(120) 및 패시베이션 층(150)을 이루는 물질과 상이한 물질로 이루어진 것일 수도 있다.The channel 120 is formed on one surface 152 of the passivation layer 150 , and may be formed in direct contact with the passivation layer 150 , or may be formed to be closely spaced apart from each other. According to an embodiment, at least one other layer (not shown) may be further formed between the passivation layer 150 and the channel 120 , and at least one other layer may form the channel 120 and the passivation layer 150 . It may be made of a material different from the material of which it is made.

채널(120)은 내측에 적어도 하나의 전자(121)를 포함하며, 전자의 흐름에 따라 소스(131) 및 드레인(132) 사이에서는 전류가 흐르게 된다. 다시 말해서, 채널(120)은 소스(131) 및 드레인(132)을 전기적으로 연결할 수 있다. 채널(120)에 흐르는 전류의 크기는 게이트(133)에 인가되고 있거나 또는 인가되었던 전기적 신호의 극성에 따라 상이해질 수 있다.The channel 120 includes at least one electron 121 inside, and a current flows between the source 131 and the drain 132 according to the flow of electrons. In other words, the channel 120 may electrically connect the source 131 and the drain 132 . The magnitude of the current flowing through the channel 120 may be different depending on the polarity of the electrical signal being applied to or applied to the gate 133 .

도 4는 반도체 소자의 동작의 일례를 설명하기 위한 제1 도이고, 도 5는 반도체 소자의 동작의 일례를 설명하기 위한 제2 도이다. 도 6은 반도체 소자의 동작의 일례를 설명하기 위한 제3 도이다.FIG. 4 is a first diagram for explaining an example of an operation of a semiconductor device, and FIG. 5 is a second diagram for explaining an example of an operation of a semiconductor device. 6 is a third view for explaining an example of the operation of the semiconductor device.

구체적으로, 도 4에 도시된 바와 같이 게이트(133)에 전기적 신호가 입력되지 않은 경우, 게이트 산화층(110)에는 특정한 방향의 극성이 발생되지 않는다. 이에 따라 채널(120)의 전류는 변화하지 않는다. 만약 도 5에 도시된 바와 같이 양의 펄스가 게이트(133)를 통해 게이트 산화층(110)에 인가되거나 또는 도 6에 도시된 바와 같이 음의 펄스가 게이트(133)를 통해 게이트 산화층(110)에 인가되면, 이에 응하여 게이트 산화층(110)의 극성이 변화하게 된다. 즉, 양의 펄스가 인가된 경우에서의 게이트 산화층(110)의 극성은, 음의 펄스가 인가된 경우에서의 게이트 산화층(110)의 극성과 사로 반대 방향을 향하게 된다. 게이트 산화층(110)의 극성의 변화에 대응하여 채널(120)에 존재하는 전자(122, 123)의 양도 변화하게 된다. 다시 말해서, 게이트(133)에 인가되는 펄스 신호의 극성에 따라서 채널(120)의 극성과 전하량을 조절할 수 있게 된다. 보다 구체적으로 게이트(133)로 양의 펄스가 인가된 경우에는 채널(120) 내에 전자(122)가 증가하여 채널(120)을 통해 흐르는 전류의 세기가 상대적으로 증가하게 되고(potentation), 반대로 음의 펄스가 인가된 경우에는 채널(120)에 전자(123)가 감소하여 채널(120)을 통해 흐르는 전류의 세기가 상대적으로 감소하게 된다(depression). 따라서, 드레인(123)에서 측정되는 전류의 양은 게이트(133)에 인가되는 펄스 신호의 극성에 따라 상이하게 변화하게 된다. 이와 같은 원리를 이용하면, 전기적 신호(데이터를 포함할 수 있다)를 기록하거나 또는 독출할 수 있게 된다. 한편, 상술한 패시베이션 층(150)의 존재로 인하여, 채널(120)이 다른 층, 일례로 패시베이션 층(150)과 접하는 계면(124)에는 전자의 계면 포섭이 발생하지 않거나 또는 상대적으로 감소하여 발생하게 된다. 그러므로 계면 포섭에 따른 채널(120)의 극성 변화나 전류의 변화 등은 발생하지 않거나 또는 상대적으로 덜 발생하게 되고, 이에 따라 신호를 보다 안정적이면서 정확하게 저장할 수 있게 된다.Specifically, as shown in FIG. 4 , when no electrical signal is input to the gate 133 , the polarity in a specific direction is not generated in the gate oxide layer 110 . Accordingly, the current of the channel 120 does not change. If a positive pulse is applied to the gate oxide layer 110 through the gate 133 as shown in FIG. 5 or a negative pulse is applied to the gate oxide layer 110 through the gate 133 as shown in FIG. 6 , as shown in FIG. When applied, the polarity of the gate oxide layer 110 is changed in response thereto. That is, the polarity of the gate oxide layer 110 when a positive pulse is applied is opposite to the polarity of the gate oxide layer 110 when a negative pulse is applied. The amount of electrons 122 and 123 present in the channel 120 is also changed in response to the change in the polarity of the gate oxide layer 110 . In other words, it is possible to adjust the polarity and the amount of charge of the channel 120 according to the polarity of the pulse signal applied to the gate 133 . More specifically, when a positive pulse is applied to the gate 133 , electrons 122 are increased in the channel 120 , so that the intensity of the current flowing through the channel 120 is relatively increased (potentation), and vice versa. When a pulse of is applied, electrons 123 are reduced in the channel 120 , and thus the intensity of a current flowing through the channel 120 is relatively reduced (depression). Accordingly, the amount of current measured in the drain 123 varies according to the polarity of the pulse signal applied to the gate 133 . Using this principle, it is possible to write or read an electrical signal (which may include data). On the other hand, due to the presence of the above-described passivation layer 150, the interface 124 of the channel 120 is in contact with another layer, for example, the passivation layer 150, the interfacial entrapment of electrons does not occur or is relatively reduced. will do Therefore, a change in the polarity of the channel 120 or a change in current due to interfacial entrapment does not occur or occurs relatively less, so that a signal can be stored more stably and accurately.

일 실시예에 의하면, 채널(120)은 2차원 물질을 이용하여 구현된 것일 수 있다. 2차원 물질은 그 구조가 층 간에 판데르발스(van der Waals) 결합을 이루도록 형성되어 있어, 특유의 전기적 특성을 가지고 있다. 또한, 2차원 물질은 박막의 형태를 가지기 때문에 미세화에 유리하며, 광에 반응하여 전하가 생성되는 광 특성도 가지고 있다. 2차원 물질은, 예를 들어, 탄소 원자들이 2차원 평면 구조로 이루고 있는 탄소 동소체인 그래핀(graphene)을 포함할 수도 있고, 적어도 하나의 전이금속 칼코겐 화합물을 포함할 수도 있으며, 및/또는 그래핀 및 전이금속 칼코겐 화합물을 조합하여 형성된 화합물을 포함할 수도 있다. 여기서, 전이금속 칼코겐 화합물은, 예를 들어, 이황화 텅스텐(WS2), 텅스텐 디셀레나이드(WSe2), 이황화 몰리브덴(MoS2), 몰리브덴 디셀레나이드(MoSe2), 레늄 디셀레나이드(ReS2) 및 이황화 레늄(ReS2) 중 적어도 하나를 포함 가능하다. According to an embodiment, the channel 120 may be implemented using a two-dimensional material. The two-dimensional material has a unique electrical property because its structure is formed to form a van der Waals bond between layers. In addition, since the two-dimensional material has the form of a thin film, it is advantageous for miniaturization, and it also has an optical characteristic in which an electric charge is generated in response to light. The two-dimensional material may include, for example, graphene, which is an allotrope of carbon in which carbon atoms have a two-dimensional planar structure, and may include at least one transition metal chalcogen compound, and/or It may include a compound formed by combining graphene and a transition metal chalcogen compound. Here, the transition metal chalcogen compound is, for example, tungsten disulfide (WS2), tungsten diselenide (WSe2), molybdenum disulfide (MoS2), molybdenum diselenide (MoSe2), rhenium diselenide (ReS2) and disulfide At least one of rhenium (ReS2) may be included.

상술한 반도체 소자(100)는, 이와 같은 2차원 물질을 채널(120)로 이용하므로, 미세화의 장점을 유지하면서도 상대적으로 우수한 전기적 특성을 나타낼 수 있게 된다. 또한, 2차원 물질의 광 특성을 이용하여, 상술한 반도체 소자(100)는 광 신호만을 이용하거나 또는 광 신호를 더 이용하여 정보를 기록하는 광 기억 소자로도 이용될 수 있게 된다. 실시예에 따라서, 채널(120)은 2차원 물질 이외의 다른 물질을 포함할 수도 있으며, 보다 구체적으로 2차원 물질 대신에 강유전체 물질과 접했을 때 계면 포획이 발생할 수 있는 적어도 하나의 물질을 이용하여 구현될 수도 있다.Since the above-described semiconductor device 100 uses such a two-dimensional material as the channel 120 , it is possible to exhibit relatively excellent electrical characteristics while maintaining the advantage of miniaturization. In addition, by using the optical properties of the two-dimensional material, the above-described semiconductor device 100 can be used as an optical memory device that records information using only an optical signal or further using an optical signal. According to an embodiment, the channel 120 may include a material other than a two-dimensional material, and more specifically, instead of a two-dimensional material, at least one material that may cause interfacial trapping when in contact with a ferroelectric material is used. may be implemented.

소스(131) 및 드레인(132) 중 적어도 하나는 금속 소재로 구현될 수 있으며, 실시예에 따라 패시베이션 층(150)에 직접 접하여 설치되거나 또는 근접 이격되어 설치될 수도 있다. 또한, 필요에 따라, 소스(131) 및 패시베이션 층(150) 사이 및/또는 드레인(132) 및 패시베이션 층(150) 사이에는 적어도 하나의 다른 물질로 이루어진 층(미도시)이 더 추가되는 것도 가능하다.At least one of the source 131 and the drain 132 may be implemented with a metal material, and may be installed in direct contact with the passivation layer 150 or may be installed close to each other according to an embodiment. In addition, if necessary, a layer (not shown) made of at least one other material may be further added between the source 131 and the passivation layer 150 and/or between the drain 132 and the passivation layer 150 . do.

이하 상술한 반도체 소자(100)의 성능을 종래의 반도체 소자(300)와 비교하여 설명하도록 한다.Hereinafter, the performance of the above-described semiconductor device 100 will be described in comparison with the conventional semiconductor device 300 .

도 7은 종래의 반도체 소자에 대한 게이트 전압 및 드레인 전류 간의 상관 관계를 나타낸 그래프 도면이고, 도 8은 일 실시예에 따른 반도체 소자에 대한 게이트 전압 및 드레인 전류 간의 상관 관계의 일례를 도시한 그래프 도면이다. 도 7 및 도 8에서 x축은 게이트(133, 333)에 인가된 전압의 크기를 나타내고, y축은 드레인(132, 332)에서 측정된 전류의 크기를 나타낸다. 7 is a graph showing a correlation between a gate voltage and a drain current for a conventional semiconductor device, and FIG. 8 is a graph showing an example of a correlation between a gate voltage and a drain current for a semiconductor device according to an embodiment. to be. 7 and 8 , the x-axis represents the magnitude of the voltage applied to the gates 133 and 333 , and the y-axis represents the magnitude of the current measured at the drains 132 and 332 .

도 7 및 도 8에 도시된 바를 참조하면, 종래의 소자(300) 및 상술한 반도체 소자(100) 모두 전압에 따른 전류의 변화는 대체적으로 유사한 형태를 가지게 된다. 그러나, 종래 소자(300)는 기억 윈도우(MW, Memory window, 메모리 윈도우로 지칭 가능함)가 대략 1V 정도의 크기로 나타나는 반면에, 상술한 반도체 소자(100)는 기억 윈도우가 대략 4V 정도의 크기로 나타나게 된다. 다시 말해서, 패시베이션 층(150)의 추가 및 이에 기인한 계면 포획의 감소에 따라 반도체 소자(100)의 기억 윈도우가 증가하게 됨을 알 수 있다. 따라서, 반도체 소자(100)는 큰 기억 윈도우를 확보할 수 있게 되고, 이에 따라 소자 동작(예를 들어, 기억 동작 등)의 신뢰성을 보다 개선할 수 있게 되고, 동작 특성(예를 들어, 기억 특성)을 강화할 수 있게 된다.7 and 8 , in both the conventional device 300 and the aforementioned semiconductor device 100 , the change in current according to voltage has a substantially similar shape. However, in the conventional device 300 , the memory window (MW, which may be referred to as a memory window) appears to have a size of about 1V, whereas in the semiconductor device 100 described above, the memory window has a size of about 4V. will appear In other words, it can be seen that the memory window of the semiconductor device 100 increases with the addition of the passivation layer 150 and the reduction of interfacial entrapment caused thereby. Accordingly, the semiconductor device 100 can secure a large memory window, thereby further improving the reliability of device operation (eg, memory operation, etc.), and operating characteristics (eg, storage characteristics). ) can be strengthened.

상술한 반도체 소자(100)는, 데이터의 일시적 또는 비일시적 기억을 위한 메모리 장치의 제작을 위해 이용될 수 있다. 특히 상술한 반도체 소자(100)는 집적 설치되어도 데이터의 신뢰성이 약화되지 않으므로, 소형의 대용량 저장 장치의 제작에 이용될 수도 있다. 반도체 소자(100)는 비휘발성 메모리 장치의 제작을 위해 이용될 수도 있다. 구체적으로 예를 들어, 메모리 장치는 다수의 반도체 소자(100)를 소정의 패턴에 따라 또는 임의적으로 배치 또는 배열하여 제작될 수 있으며, 이 경우 전기적 신호가 메모리 장치 내의 각각의 반도체 소자(100)에 인가되면, 반도체 소자(100)는 1 또는 0을 기록함으로써 소정의 데이터를 높은 신뢰성으로 기록할 수 있게 된다. 반도체 소자(100)를 포함하는 메모리 장치는 주기억장치 및/또는 보조기억장치로 이용될 수도 있고, 또는 이들의 제작을 위한 부품으로 이용될 수도 있다. The above-described semiconductor device 100 may be used to fabricate a memory device for temporary or non-temporary storage of data. In particular, since the above-described semiconductor device 100 does not weaken the reliability of data even when it is integrated and installed, it may be used to manufacture a small-sized mass storage device. The semiconductor device 100 may be used for manufacturing a nonvolatile memory device. Specifically, for example, the memory device may be manufactured by disposing or arranging a plurality of semiconductor devices 100 according to a predetermined pattern or arbitrarily. In this case, an electrical signal is transmitted to each semiconductor device 100 in the memory device. When applied, the semiconductor device 100 writes 1 or 0 so that predetermined data can be recorded with high reliability. The memory device including the semiconductor device 100 may be used as a main memory device and/or an auxiliary memory device, or may be used as a component for manufacturing them.

상술한 반도체 소자(100)를 이용한 메모리 장치는 다양한 전자 장치에 설치될 수도 있다. 전자 장치는, 예를 들어, 데스크톱 컴퓨터, 랩톱 컴퓨터, 서버용 컴퓨터 장치, 셀룰러 폰, 스마트 폰, 태블릿 피씨, 인공지능 음향 재생 장치, 스마트 시계, 두부 장착형 디스플레이(HMD, Head Mounted Display) 장치, 디지털 텔레비전, 셋톱 박스, 내비게이션 장치, 휴대용 게임기, 개인용 디지털 보조기(PDA, Personal Digital Assistant), 전자 광고판, 로봇, 차량, 가전기기(냉장고, 로봇 청소기 또는 전기 오븐 등), 공작 기계 및/또는 건설 장비 등 메모리 장치를 필요로 하는 적어도 하나의 장치를 포함 가능하다.The memory device using the above-described semiconductor device 100 may be installed in various electronic devices. The electronic device is, for example, a desktop computer, a laptop computer, a computer device for a server, a cellular phone, a smart phone, a tablet PC, an artificial intelligence sound reproduction device, a smart watch, a head mounted display (HMD) device, a digital television , set-top boxes, navigation devices, handheld gaming machines, personal digital assistants (PDAs), electronic billboards, robots, vehicles, consumer electronics (such as refrigerators, robotic vacuums or electric ovens), machine tools and/or construction equipment. It may include at least one device requiring a device.

또한, 상술한 반도체 소자(100)는, 데이터의 연산 처리 및/또는 제어를 수행하기 위한 프로세서에 의해 이용되거나 및/또는 프로세서에 포함될 수도 있다. 여기서, 프로세서는, 예를 들어, 중앙 처리 장치(CPU, Central Processing Unit), 마이크로 컨트롤러 유닛(MCU, Micro Controller Unit), 애플리케이션 프로세서(AP, Application Processor), 전자 제어 유닛(ECU, Electronic Controlling Unit), 마이컴(Micom, Micro Processor) 및/또는 각종 연산 처리 및 제어 신호의 생성이 가능한 적어도 하나의 전자 장치 등을 포함할 수 있다.In addition, the above-described semiconductor device 100 may be used by and/or included in a processor for performing arithmetic processing and/or control of data. Here, the processor, for example, a central processing unit (CPU, Central Processing Unit), a micro controller unit (MCU, Micro Controller Unit), an application processor (AP, Application Processor), an electronic control unit (ECU, Electronic Controlling Unit) , a microprocessor (Micom) and/or at least one electronic device capable of processing various calculations and generating control signals, and the like.

이상 반도체 소자 및 이를 이용한 메모리 장치의 여러 실시예에 대해 설명하였으나, 반도체 소자 및 이를 이용한 메모리 장치는 오직 상술한 실시예에 한정되는 것은 아니다. 해당 기술 분야에서 통상의 지식을 가진 자가 상술한 실시예를 기초로 수정 및 변형하여 구현 가능한 다양한 장치 역시 상술한 반도체 소자 및 이를 이용한 메모리 장치의 일례가 될 수 있다. 예를 들어, 설명된 시스템, 구조, 장치, 회로 등의 구성 요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나 또는 적어도 하나의 구성 요소가 다른 구성 요소 또는 균등물에 의하여 대치되거나 또는 치환되더라도 상술한 반도체 소자 및 이를 이용한 메모리 장치의 일 실시예가 될 수 있다.Although various embodiments of the semiconductor device and the memory device using the same have been described above, the semiconductor device and the memory device using the same are not limited to the above-described embodiments. Various devices that can be implemented by those skilled in the art by modifying and modifying the above-described embodiments based on the above-described embodiments may also be examples of the above-described semiconductor device and a memory device using the same. For example, even if components of the described system, structure, device, circuit, etc. are combined or combined in a different form from the described method, or at least one component is replaced or substituted by another component or equivalent, the above description It may be an embodiment of a semiconductor device and a memory device using the same.

100: 반도체 소자
110: 게이트 산화층
120: 채널
131: 소스
132: 드레인
133: 게이트
150: 패시베이션 층 100: semiconductor device
110: gate oxide layer
120: channel
131: source
132: drain
133: gate
150: passivation layer

Claims (10)

게이트 산화층;
상기 게이트 산화층의 극성에 따라서 전하의 양과 극성이 조절되는 채널; 및
상기 게이트 산화층 및 상기 채널 사이에 배치된 패시베이션 층을 포함하고,
상기 패시베이션 층은 고분자 절연 물질 및 2차원 절연 물질 중 적어도 하나를 이용하여 형성되고,
상기 고분자 절연 물질은 3-아미노프로필트리에톡시실란(APTES) 및 트리페닐포스핀(PPh3) 중 적어도 하나를 포함하는,
반도체 소자.
gate oxide layer;
a channel in which the amount and polarity of charges are controlled according to the polarity of the gate oxide layer; and
a passivation layer disposed between the gate oxide layer and the channel;
The passivation layer is formed using at least one of a polymer insulating material and a two-dimensional insulating material,
The polymer insulating material comprises at least one of 3-aminopropyltriethoxysilane (APTES) and triphenylphosphine (PPh3),
semiconductor device.
 삭제delete 삭제delete 게이트 산화층;
상기 게이트 산화층의 극성에 따라서 전하의 양과 극성이 조절되는 채널; 및
상기 게이트 산화층 및 상기 채널 사이에 배치된 패시베이션 층을 포함하고,
상기 패시베이션 층은 고분자 절연 물질 및 2차원 절연 물질을 이용하여 형성되고,
상기 2차원 절연 물질은 육방정 질화붕소(h-BN)를 포함하는,
반도체 소자.
gate oxide layer;
a channel in which the amount and polarity of charges are controlled according to the polarity of the gate oxide layer; and
a passivation layer disposed between the gate oxide layer and the channel;
The passivation layer is formed using a polymer insulating material and a two-dimensional insulating material,
The two-dimensional insulating material comprises hexagonal boron nitride (h-BN),
semiconductor device.
 게이트 산화층;
상기 게이트 산화층의 극성에 따라서 전하의 양과 극성이 조절되는 채널; 및
상기 게이트 산화층 및 상기 채널 사이에 배치된 패시베이션 층을 포함하고,
상기 패시베이션 층은 고분자 절연 물질 및 2차원 절연 물질 중 적어도 하나를 이용하여 형성되고,
상기 패시베이션 층은 일 면이 상기 채널이 접하여 장착되고, 상기 일 면에 대향하는 타 면에 상기 게이트 산화층이 접하여 장착되는,
반도체 소자.
gate oxide layer;
a channel in which the amount and polarity of charges are controlled according to the polarity of the gate oxide layer; and
a passivation layer disposed between the gate oxide layer and the channel;
The passivation layer is formed using at least one of a polymer insulating material and a two-dimensional insulating material,
One side of the passivation layer is mounted in contact with the channel, and the gate oxide layer is mounted in contact with the other side opposite to the one side,
semiconductor device.
 제5항에 있어서,
상기 채널에 접하여 상기 패시베이션 층의 일 면에 장착되는 소스; 및
상기 채널에 접하되 상기 소스와 이격되어 상기 패시베이션 층의 일 면에 장착되는 드레인을 더 포함하는 반도체 소자.
6. The method of claim 5,
a source mounted on one surface of the passivation layer in contact with the channel; and
The semiconductor device further comprising a drain in contact with the channel but spaced apart from the source and mounted on one surface of the passivation layer.
 제1항에 있어서,
상기 게이트 산화층은 강유전체 물질을 이용하여 형성되되,
상기 강유전체 물질은 티탄산 지르콘산 납(PZT: PbZrTiO3), 탄탈산 스트론튬비스무스(STB: SrBi2Ta2O9), 비스무스철산화물(BFO: BiFeO3), 이산화하프늄(HfO2) 및 지르콘산하프늄(HZO: Hf0.5Zr0.5O2) 중 적어도 하나를 포함하는 반도체 소자.
According to claim 1,
The gate oxide layer is formed using a ferroelectric material,
The ferroelectric material includes lead zirconate titanate (PZT: PbZrTiO3), strontium bismuth tantalate (STB: SrBi2Ta2O9), bismuth iron oxide (BFO: BiFeO3), hafnium dioxide (HfO2), and hafnium zirconate (HZO: Hf0.5Zr0.5O2). ) A semiconductor device comprising at least one of.
 게이트 산화층;
상기 게이트 산화층의 극성에 따라서 전하의 양과 극성이 조절되는 채널; 및
상기 게이트 산화층 및 상기 채널 사이에 배치된 패시베이션 층을 포함하고,
상기 채널은 2차원 물질을 이용하여 형성되되,
상기 2차원 물질은 그래핀 및 전이금속 칼코겐 화합물 중 적어도 하나를 포함하는,
반도체 소자.
gate oxide layer;
a channel in which the amount and polarity of charges are controlled according to the polarity of the gate oxide layer; and
a passivation layer disposed between the gate oxide layer and the channel;
The channel is formed using a two-dimensional material,
The two-dimensional material comprises at least one of graphene and a transition metal chalcogen compound,
semiconductor device.
 제8항에 있어서,
상기 전이금속 칼코겐 화합물은 이황화 텅스텐(WS2), 이황화 몰리브덴(MoS2), 이황화 레늄(ReS2), 텅스텐 디셀레나이드(WSe2), 몰리브덴 디셀레나이드(MoSe2) 및 레늄 디셀레나이드(ReS2) 중 적어도 하나를 포함하는 반도체 소자.
9. The method of claim 8,
The transition metal chalcogen compound is at least one of tungsten disulfide (WS2), molybdenum disulfide (MoS2), rhenium disulfide (ReS2), tungsten diselenide (WSe2), molybdenum diselenide (MoSe2), and rhenium diselenide (ReS2). A semiconductor device comprising one.
 게이트 산화층;
상기 게이트 산화층의 극성에 따라서 전하의 양과 극성이 조절되는 채널; 및
상기 게이트 산화층 및 상기 채널 사이에 배치된 패시베이션 층을 포함하고,
상기 패시베이션 층은 고분자 절연 물질 및 2차원 절연 물질 중 적어도 하나를 이용하여 형성되고,
상기 고분자 절연 물질은 3-아미노프로필트리에톡시실란(APTES) 및 트리페닐포스핀(PPh3) 중 적어도 하나를 포함하는,
메모리 장치.gate oxide layer;
a channel in which the amount and polarity of charges are controlled according to the polarity of the gate oxide layer; and
a passivation layer disposed between the gate oxide layer and the channel;
The passivation layer is formed using at least one of a polymer insulating material and a two-dimensional insulating material,
The polymer insulating material comprises at least one of 3-aminopropyltriethoxysilane (APTES) and triphenylphosphine (PPh3),
memory device.
KR1020190152646A 2019-11-25 2019-11-25 Semiconduct device and memory apparatus using the same KR102430921B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190152646A KR102430921B1 (en) 2019-11-25 2019-11-25 Semiconduct device and memory apparatus using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190152646A KR102430921B1 (en) 2019-11-25 2019-11-25 Semiconduct device and memory apparatus using the same

Publications (2)

Publication Number Publication Date
KR20210064504A KR20210064504A (en) 2021-06-03
KR102430921B1 true KR102430921B1 (en) 2022-08-11

Family

ID=76396984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190152646A KR102430921B1 (en) 2019-11-25 2019-11-25 Semiconduct device and memory apparatus using the same

Country Status (1)

Country Link
KR (1) KR102430921B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101256632B1 (en) * 2010-06-29 2013-04-19 성균관대학교산학협력단 Ferroelectric capacitor for flexible nonvolatile memory device, flexible nonvolatile ferroelectric memory device, and manufacturing method for the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130021534A (en) * 2011-08-23 2013-03-06 서울시립대학교 산학협력단 Mfis tyte fet and ferroelectric memory device, and method of manufacturing the same
KR101385735B1 (en) 2013-03-18 2014-04-21 국립대학법인 울산과학기술대학교 산학협력단 Ferroelectric memory device and method for manufacturing the same
US10056498B2 (en) 2016-11-29 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101256632B1 (en) * 2010-06-29 2013-04-19 성균관대학교산학협력단 Ferroelectric capacitor for flexible nonvolatile memory device, flexible nonvolatile ferroelectric memory device, and manufacturing method for the same

Also Published As

Publication number Publication date
KR20210064504A (en) 2021-06-03

Similar Documents

Publication Publication Date Title
Oh et al. Ferroelectric materials for neuromorphic computing
US7429767B2 (en) High performance multi-level non-volatile memory device
CN1147001C (en) Ferroelectric memory transistor with resistively couple floating gate
Park et al. Review of ferroelectric field‐effect transistors for three‐dimensional storage applications
JP4713848B2 (en) SONOS memory device
US20070045718A1 (en) Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection
US7450418B2 (en) Non-volatile memory and operating method thereof
CN1790717A (en) Non-volatile memory cell
US20070187730A1 (en) Memory devices having charge trap layers
JP2005354074A (en) Nonvolatile memory element and driving method of the same
JP7179913B2 (en) Method of operating a semiconductor device
US8693255B2 (en) Method for driving a nonvolatile semiconductor memory device
US6441443B1 (en) Embedded type flash memory structure and method for operating the same
US20090086548A1 (en) Flash memory
US11956963B2 (en) 3-dimensional NAND flash memory device, method of fabricating the same, and method of driving the same
JP2007250974A (en) Nonvolatile semiconductor memory device
KR102430921B1 (en) Semiconduct device and memory apparatus using the same
KR20090085439A (en) High density nand flash memory cell device and cell string
JP2008010868A (en) Nonvolatile memory device having vertical channel and manufacturing method of the same
JP2009532896A (en) Single-electron flexible multi-function logic circuit and element using the same
KR102051209B1 (en) Flexible Nonvolatile Memory using Vapor Deposition Polymer Insulating Layer
JP6506095B2 (en) Semiconductor memory device
KR102484129B1 (en) Variable low resistance area based memory device and controlling thereof
US20080080245A1 (en) P-channel memory and operating method thereof
TWI843365B (en) Three-dimensional memory device, system, and forming method thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right