KR102424374B1 - 반도체 소자의 제조 방법 및 제조 장치 - Google Patents

반도체 소자의 제조 방법 및 제조 장치 Download PDF

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Abstract

반도체 소자의 제조방법 및 제조 장치가 개시되어 있다. 개시된 반도체 소자의 제조방법은, 제1 도전형 기판의 표면 측에 제2 도전형 불순물 영역을 형성하는 단계; 상기 기판의 표면 상에 전도층을 형성하는 단계; 및 상기 기판을 정전척 상에 로딩한 상태에서 상기 정전척의 전극 및 상기 전도층을 통해 전압을 인가하면서 열처리를 수행하는 단계;를 포함할 수 있다.

Description

반도체 소자의 제조 방법 및 제조 장치{METHOD AND APPARATUS FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 고농도의 얕은 접합(highly doped shallow junction)을 갖는 반도체 소자를 제작하기 위한 방법 및 제조 장치에 관한 것이다.
소형화 및 성능 향상을 위하여 트랜지스터의 채널 길이가 감소가 요 구되고 있다. 트랜지스터의 채널 길이는 캐리어가 트랜지스터의 소스 접합과 드레인 접합 사이를 통과하여 지나가는 거리로, 채널 길이의 단축은 트랜지스터의 전류 구동 능력 향상, 기생 저항 및 캐패시턴스의 감소, 고주파 특성 개선을 의미한다. 그러나, 채널 길이가 짧아질수록 숏 채널 효과(short channel effect)에 의해 문턱 전압(threshold voltage)이 급격히 감소하고, 동시에 핫 캐리어 효과(hot carrier effect)도 심하게 발생하여 누설 전류가 증가한다. 이러한 숏 채널 효과 및 핫 캐리어 효과는 불순물이 주입된 접합의 깊이와 관련이 있으며 접합 깊이가 얕은 트랜지스터의 개발이 요구되고 있다.
한편, 축소된 채널 길이에서도 적절한 트랜지스터 성능을 유지하기 위해서는 채널에서부터 소스 접합 및 드레인 접합의 콘택 영역으로 흐르는 캐리어들을 전도하는데 저항을 최소화하기 위해 접합 영역의 전도성을 높게 유지해야 할 필요가 있다.
높은 전도성을 갖는 얕은 접합에 대한 요구는 고농도 도펀트 이온 주입 시퀀스를 수행함으로써 충족될 수 있다. 그러나, 결정상 기판에 고농도 도펀트의 유입은 결정 구조에 심한 손상을 야기한다. 따라서, 도펀트를 활성화, 즉 결정 위치에 도펀트를 위치시키고 심각한 결정 손상을 치유하기 위해 1회 이상의 어닐링 사이클이 요구된다.
그러나, 어닐링 동안에 도펀트가 불필요한 결정 영역들로 쉽사리 확산되어 트랜지스터 성능을 심각하게 손상된다. 접합 영역 내의 결정 구조를 효율적으로 재확립하는 것은 충분히 오랜 시간 동안 높은 온도를 필요로 하나, 이는 도펀트 확산을 심하게 증가시킨다. 특히, 트랜지스터의 채널 사이즈가 100nm 이하로 축소되면 불충분하게 활성화된 도펀트에 의한 저감된 도전율 및/또는 도펀트 확산에 의한 불명료한 도펀트 프로파일 때문에 트랜지스터의 성능은 더욱 저하된다.
본 발명은 전술한 문제점들을 해결하기 위해 안출한 것으로서, 고농도의 얕은 접합을 갖는 반도체 소자를 제조하기 위한 방법 및 제조장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 제1 도전형 기판의 표면 측에 제2 도전형 불순물 영역을 형성하는 단계; 상기 기판의 표면 상에 전도층을 형성하는 단계; 및 상기 기판을 정전척 상에 로딩한 상태에서 상기 정전척의 전극 및 상기 전도층을 통해 전압을 인가하면서 열처리를 수행하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자 제조장치는, 웨이퍼를 지지하며 내부에 전극을 구비하는 정전척; 상기 웨이퍼 상부에 배치되며 상기 웨이퍼에 열을 인가하는 열원; 상기 웨이퍼 및 상기 정전척의 전극에 연결되어 전압을 인가하는 전원; 및 상기 웨이퍼에 인가하는 열 및 전압의 크기를 조절하도록 상기 열원 및 상기 전원을 제어하는 컨트롤러;를 포함할 수 있다.
본 발명의 실시예들에 의하면, 전계 인가를 동반한 열처리를 통해서 도펀트의 확산 방향을 조절하여 고농도의 얕은 접합(highly doped shallow junction)을 형성할 수 있고, 동시에 도펀트의 안정적인 활성화를 이룰 수 있으므로 우수한 성능을 갖는 스케일 다운된 반도체 소자를 제공하는데 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전계 인가를 동반한 열처리에 대한 공정 개념도이다.
도 2는 도 1의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 순서도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 소자를 공정 순서에 따라서 도시한 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자 제조 장치의 개략적인 구성도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자 제조 장치의 정전척 및 반도체 소자의 단면도이다.
도 7은 도 6의 등가 회로도이다.
도 8은 본 발명의 일 실시예에 따른 정전척의 구조를 예시하는 단면도이다.
도 9는 본 발명에 따른 정전척의 웨이퍼 척킹 원리를 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 불순물 영역 전압 변화 보상을 위한 예시적인 회로도이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 반도체 제조 장치의 온도 조절을 위한 구성 및 온도 조절 방법을 나타낸 도면이다.
도 13은 본 발명에 따른 반도체 소자 제조 장치의 컨택 모듈을 개략적으로 나타낸 도면이다.
도 14는 본 발명의 일 실시예에 따른 전계 인가를 동반한 열처리 공정에 따른 전도층과 불순물 영역간 접합부의 에너지 밴드 다이어그램의 변화를 나타낸 도면이다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정시 접합 영역의 전기장 변화 및 인가 전압을 나타낸 그래프이다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 예시하는 개략도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다. 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 전계 인가를 동반한 열처리에 대한 공정 개념도이다.
도 1을 참조하면, 전계 인가를 동반한 열처리 공정을 진행하기 위하여 반도체 소자(10)가 열처리 챔버(100) 내의 정전척(200) 상에 로딩(loading)될 수 있다. 반도체 소자(10)는 웨이퍼 레벨로 제공될 수 있다. 전계 인가를 동반한 열처리 공정은 개별 반도체 소자(10) 단위로 수행되는 것이 아니라, 복수의 반도체 소자들이 마련된 웨이퍼 단위로 수행될 수 있다.
정전척(200)은 전극(210) 및 전극(210)이 내장된 절연체(220)를 포함할 수 있다. 전극(210)은 전원(300)에 연결되어 하부 전극의 역할을 할 수 있다.
반도체 소자(10)는 기판(11), 불순물 영역(12) 및 전도층(13)을 포함할 수 있다. 기판(11)은 실리콘(Si), 예컨대 단결정 실리콘, 다결정 실리콘 또는 비결정질 실리콘일 수 있다. 물론, 기판(11)의 재질이 실리콘에 한정되는 것은 아니다. 일부 실시예들에서, 기판(11)은 저마늄(Ge) 등의 Ⅳ족 반도체, 실리콘저마늄(SiGe)이나 실리콘 카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅳ족 화합물 반도체를 포함할 수 있다. 기판(11)은 실리콘 벌크 기판 또는 SiGe 기판을 기반으로 할 수 있다. 기판(11)은 벌크 기판에 한하지 않고, 에피택셜 웨이퍼(epitaxial wafer), 폴리시드 웨이퍼(polished wafer) 및 어닐링된 웨이퍼(annealed wafer) 등을 기반으로 할 수도 있다. 이러한 기판(11)은 p형 불순물 이온을 포함한 p형 기판, 또는 n형 불순물 이온을 포함한 n형 기판일 수 있다. 본 실시예에서는 기판(11)이 p형 기판인 경우를 나타낸다.
기판(11)은 표면 및 표면과 대향하는 후면을 가질 수 있다. 불순물 영역(12)은 기판(11)의 표면 측에 불순물 이온이 주입되어 형성될 수 있다. 기판(11)이 p형 기판인 경우, 불순물 영역(12)은 p형 기판(11)에 n형 불순물 이온을 주입하여 형성된 n형 불순물 영역일 수 있다. 불순물 영역(12)은 CMOS 소자의 소스/드레인 영역을 구성할 수 있다. 일부 실시예들에서, 불순물 영역(12)은 DRAM, logic 등의 집적 회로, 전력 소자, CIS(CMOS Image Sensor) 등의 센서 어레이에 포함된 불순물 영역을 구성할 수 있다. 도 1에서는 불순물 영역(12)이 기판(11) 전체에 형성되는 것으로 도시되어 있지만, 이는 불순물 영역(12)이 형성된 부분만을 확대하여 도시한 것에 따른 것이며, 반도체 소자 또는 웨이퍼 레벨에서 볼 때 불순물 영역(12)은 기판(11)의 일부분에만 형성될 수 있다.
불순물 영역(12)과 접하는 기판(11) 부분에 공핍 영역(depletion region, DEPL1)이 형성될 수 있다. 공핍 영역(DEPL1)은 불순물 영역(12)의 전자들이 기판(11)으로 이동하여 기판(11) 내의 정공들과 결합됨에 따라서 다량의 음 이온들이 생성된 부분으로, (-)로 대전될 수 있다.
불순물 영역(12) 중 기판(11)과 접하는 부분, 그리고 전도층(13)과 접하는 부분에 공핍 영역들(DEPL2a,DEPL2b)이 형성될 수 있다. 공핍 영역(DEPL2a)은 불순물 영역(12)의 전자들이 기판(11)으로 이동함으로 인하여 다량의 양 이온들이 생성된 부분으로, (+)로 대전될 수 있다. 공핍 영역(DEPL2b)은 불순물 영역(12) 내의 전자들이 페르미 레벨이 낮은 전도층(13)으로 확산됨으로 인하여 다량의 양 이온들이 생성된 부분으로, (+)로 대전될 수 있다.
전도층(13)은 불순물 영역(12) 상에 형성될 수 있다. 전도층(13)은 열원으로부터 광 에너지를 흡수하여 발열체 역할을 함과 동시에 전원(300)에 연결되어 상부 전극의 역할을 할 수 있다. 전도층(13)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질에 고농도 도펀트가 주입된 고농도 반도체층을 포함할 수 있다. 다른 실시예에서, 전도층(13)은 메탈층과 고농도 반도체층의 이중 구조를 가질 수 있고, 불순물의 확산방향 제어시 큰 누설전류에 의한 유효 전기장 감소를 억제하기 위해 메탈층 아래 절연층이 형성될 수 있다.
정전척(200)의 전극(210) 및 반도체 소자(10)의 전도층(13)에 전원(300)이 연결될 수 있다. 예를 들어, 기판(11)이 p형 기판이고 불순물 영역(12)이 n형 불순물 영역인 경우, 반도체 소자(10)의 전도층(13)에 전원(300)의 (-) 전극이 연결되고, 정전척(200)의 전극(210)에 전원(300)의 (+) 전극이 연결될 수 있다. 이에 따라, 정전척(200)의 전극(210)은 (+) 전하로 대전되고 정전척(200)과 접하는 기판(11)의 후면은 (-)의 전하로 대전되며, (+) 전하와 (-)의 전하 간 인력에 의하여 반도체 소자(10)를 포함하는 웨이퍼가 정전척(200)에 단단하게 클램핑(clamping)될 수 있다.
공핍 영역들(DEPL2a,DEPL2b)의 양 이온들에 의한 쿨롱력에 의해서 불순물 영역(12)에 포함된 n형 도펀트들은 불순물 영역(12)과 전도층(13) 간 계면 방향으로 확산되며, 이에 따라 불순물 영역(12)의 도펀트는 전도층(13)과의 계면에 집속될 수 있다. 전계 인가를 동반한 열처리에 의한 도펀트의 집속은 도펀트의 안정적인 활성화를 가능하게 할 뿐만 아니라, 전도층(13)과의 계면에 고농도의 얕은 접합(highly doped shallow junction) 형성을 가능케 할 수 있다.
도 2는 도 1의 등가 회로도로, 이해의 돕기 위하여 도 1을 함께 참조하여 설명한다.
도 1 및 도 2를 참조하면, 정전척(200)의 전극(210)과 기판(11) 사이의 절연체(220)에 의해 제1 캐패시터(Cinsulator)가 구성되고, 기판(11)과 불순물 영역(12)간 접합 부위에 형성되는 공핍 영역들(DEPL1,DEPL2a)에 의해 제2 캐패시터(Cpn)가 구성되고, 전도층(13)과 접합되는 불순물 영역(12)에 형성되는 공핍 영역(DEPL2b)에 의해 제3 캐패시터(Ccontact)가 구성될 수 있다.
반도체 소자(10)의 전도층(13)에 전원의 (-) 전극이 연결되고, 정전척(200)의 전극(210)에 전원의 (+) 전극이 연결됨에 따라, 제3 캐패시터(Ccontact)에는 전도층(13)으로 향하는 전계(E)가 생성된다. 전계(E)에 의하여, 불순물 영역(12)에 포함된 n형 도펀트들은 불순물 영역(13)과 전극층(12)간 계면 방향으로 확산되고, 이에 따라 불순물 영역(12)의 도펀트는 전도층(13)과의 계면으로 집속된다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 순서도이고, 도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 소자를 공정 순서에 따라서 도시한 단면도들이다.
도 3 및 도 4a를 참조하면, 먼저 기판(11)에 불순물 영역(12)이 형성된다(S30).
기판(11)은 p형 또는 n형 기판일 수 있다. 불순물 영역(12)은 기판(11)에 고농도의 불순물 이온(Ion)을 주입하여 형성할 수 있다. 불순물 이온(Ion)은 기판(11)의 표면을 기준으로 소정 깊이까지 무질서하게 분포될 수 있다. 이는 이온 주입 공정의 산포 불량, 불순물 이온(Ion)의 확산 등에 기인할 수 있다.
도 3 및 도 4b를 참조하면, 불순물 영역(12)이 형성된 기판(11)의 표면 상에 전도층(13)이 형성된다(S31).
전도층(13)은 고농도 반도체층(13a)을 포함할 수 있다. 고농도 반도체층(13a)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질에 고농도 도펀트가 주입되어 형성될 수 있다. 고농도 반도체층(13a)는 기판 컷 오프 파장 이하의 광자(photon)가 이종 물질간 접합에 도달하여 전자-정공 쌍(electron-hole pair)을 형성하지 않도록, 기판 컷 오프 파장 이하의 광자를 흡수하는 역할을 할 수 있다. 이를 위하여, 고농도 반도체층(13a)을 구성하는 반도체 물질(Si,Ge)의 종류 및 고농도 반도체층(13a)의 두께가 적절히 조절될 수 있다. 반사율을 줄이기 위하여 고농도 반도체층(13a)은 높은 표면 도펀트 농도를 가질 수 있으며, 금속 나노 파티클을 포함할 수도 있다.
전도층(13)은 메탈층(13b)을 더 포함할 수 있다. 메탈층(13b)은 기판(11) 표면과 고농도 반도체층(13a) 사이에 배치될 수 있다. 메탈층(13b)은 전도층(13)의 전도도를 낮추고, 광자가 불순물 영역(12)으로 침투하는 것을 막는 역할을 하는 것으로, 텅스텐(W), 티타늄 나이트라이드(TiN) 등으로 구성될 수 있다. 금속-반도체 계면의 불순물을 조절할 경우 메탈층(13b)의 아래에 절연박막 (미도시)을 삽입하여 전기장에 따른 누설 전류를 억제할 수 있다. 누설 전류는 공핍층 외부의 불순물층에 전하를 축적시켜 공핍층에 인가되는 유효 전기장을 떨어뜨린다.
웨이퍼 위치별 온도 구배를 줄이기 위하여, 전도층(13)은 반도체 소자(10)를 포함하는 웨이퍼 표면 전체에 형성될 수 있다. 그리고, 불순물 이온(Ion)의 위치 제어를 원하는 부분에만 전기장이 인가될 수 있도록, 전도층(13)에 슬릿(SLT)이 형성되어 전도층(13)을 불순물 이온(Ion)의 위치 제어를 원하는 부분과 그 외의 부분으로 분리할 수 있다.
도 3 및 도 4c를 참조하면, 열처리(H)를 동반한 전계(E) 인가를 통해서 이종 접합에 따른 공핍 영역의 불순물 확산 방향을 제어하여 불순물 영역(12)의 불순물 이온(Ion)이 전도층(13)과의 계면에 집속될 수 있다(S32).
이를 위하여, 불순물 영역(12) 및 전도층(13)이 형성된 기판(11)이 열처리 챔버의 정전척(200) 상에 로딩되고, 정전척(200)의 전극(210) 및 반도체 소자(10)의 전도층(13)의 제1 부분에 전원(300)이 연결될 수 있다. 슬릿(SLT)에 의해서 전도층(13)의 제1 부분과 분리된 전도층(13)의 제2 부분은 플로팅될 수 있다.
열처리(H) 및 전계(E) 인가를 통해서 불순물 이온(Ion)이 안정적으로 활성화됨과 동시에, 이온(Ion)이 전도층(13)과의 계면으로 집속될 수 있다. 불순물 이온(Ion)이 전도층(13)과의 계면으로 집속됨에 따라서 불순물 영역(12)이 전도층(13)과의 계면에 매우 얇은 두께로 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자 제조 장치의 개략적인 구성도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자 제조 장치는 열처리 챔버(100), 정전척(200), 전원(300), 열원(400) 및 컨트롤러(500)를 포함할 수 있다. 그 외에, 본 발명의 일 실시예에 따른 반도체 소자 제조장치는 윈도우(600) 및 리플렉터(700)를 더 포함할 수 있다.
열처리 챔버(100)는 전계 인가를 동반한 열처리가 이루어지는 내부 공간을 외부와 차단하는 장벽을 의미할 수 있으며, 일반적인 열처리 챔버와 유사한 구조를 가질 수 있다.
정전척(200)은 전계 인가를 동반한 열처리의 대상이 되는 웨이퍼(W)를 지지하고 클램핑하는 역할을 하는 것으로, 정전척(200)의 면적은 웨이퍼(W)의 면적보다 작을 수 있다. 도 1을 참조로 하여 설명한 바와 같이, 정전척(200)은 전극(210) 및 절연체(220)를 포함할 수 있다.
전원(300)은 웨이퍼(W)의 전도층(13)과 정전척(200)의 전극(210)에 연결되어 전압을 인가할 수 있다. 전원(300)은 컨트롤러(500)와 연계되며 컨트롤러(500)의 제어에 따라 인가하는 전압의 크기를 조절할 수 있다.
열원(400)은 웨이퍼(W) 상부에 설치되며 웨이퍼(W)에 열을 인가하기 위한 다수의 램프를 포함할 수 있다. 열원(400)은 컨트롤러(500)와 연계되며 컨트롤러(500)의 제어에 따라 웨이퍼(W)에 인가하는 열의 크기를 조절할 수 있다.
열원(400)은 리플렉터(700)에 임베딩(embedding)될 수 있다. 리플렉터(700)는 열원(400)의 열을 웨이퍼(W)로 반사시키는 역할을 하는 것으로, 열원(400)의 열의 일부는 직접 웨이퍼(W)로 전달되고, 일부는 리플렉터(700)에 의해 반사되어 웨이퍼(W)에 가해질 수 있다.
윈도우(600)는 웨이퍼(W)와 열원(400) 사이에 설치될 수 있으며, 석영으로 구성될 수 있다. 열원(400)은 윈도우(600) 상부에 윈도우(600)와 소정의 간격을 갖고 설치될 수 있다.
컨트롤러(500)는 전원(300) 및 열원(400)에 연계되며, 웨이퍼(W)에 인가하는 전압 및 열의 크기를 조절하도록 전원(300) 및 열원(400)을 제어할 수 있다.
이하, 도 5 내지 도 16을 참조로 본 발명의 실시예에 따른 반도체 소자의 제조 방법 및 제조 장치를 보다 구체적으로 살펴볼 것이다.
도 6은 본 발명의 일 실시예 따른 반도체 소자 제조장치의 정전척 및 반도체 소자의 단면도이고, 도 7은 도 6의 등가 회로도이다.
도 6을 참조하면, 정전척(200)은 공정 진행 동안 웨이퍼(W)를 수용, 지지 및 유지할 수 있다. 정전척(200)은 전극(210)을 내장한 절연체(220)를 포함할 수 있다.
정전척(200)에는 리프트 핀(미도시), 냉각 가스, 온도 센서 등을 위한 다수의 홀(Hole)이 마련될 수 있다. 리프트 핀은 정전척(200) 상에 웨이퍼(W)를 로딩하거나 정전척(200)으로부터 웨이퍼(W)의 언로딩하는 동작을 용이하게 하는 역할을 하는 것으로, 웨이퍼(W) 로딩시 리프트 핀이 홀(Hole)을 통해서 정전척(200)의 상부면 위로 상승하며 상승된 리프트 핀 상에 웨이퍼(W)가 안착된다. 그 후, 리프트 핀이 하강함으로써 웨이퍼(W)가 정정척(200) 상에 로딩된다. 웨이퍼(W) 언로딩시 리프트 핀이 상승함으로써 웨이퍼 핸들링 기구가 웨이퍼(W)를 회수할 수 있는 위치까지 웨이퍼(W)가 상승한다.
정전척(200)의 절연체(220)는 웨이퍼(W)가 정전척(200) 상에 로딩될 경우 웨이퍼(W)의 후면과 접촉하도록 규정된 다수의 메사 구조의 핀들(221)을 포함할 수 있다. 메사 핀들(221)은 정전척(200) 상면에 분포되어 웨이퍼(W)를 지지하며 실질적으로 균일한 높이를 가질 수 있다.
전술한 홀(hole)과 메사 핀들(221)의 유무에 따라서, 웨이퍼(W)에 인가되는 전계는 달라질 수 있다. 불순물 영역(12)에 균일한 전기장이 인가되도록 하기 위하여, 불순물 영역(12) 하부 기판(11)에 고농도 불순물층(11a)이 마련되어 등전위면을 구성할 수 있다. 고농도 불순물층(11a)은 기판(11)과 동일한 도전형을 가질 수 있다. 예시적으로, 기판(11)이 p형 기판인 경우, 고농도 불순물층(11a)은 고농도 p형 불순물층일 수 있다.
도 6 및 도 7을 참조하면, 정전척(200)의 전극(210)과 기판(11)의 고농도 불순물층(11a) 사이에 제1 캐패시터(CESC1)및 제2 캐패시터(CESC2)가 병렬적으로 구성될 수 있다.
제1 캐패시터(CESC1)는 메사 핀들(221)이 위치하는 부분에서 정전척(200)의 전극(210)과 기판(11)의 고농도 불순물층(11a)간 정전 용량을 나타내고, 제2 캐패시터(CESC2)는 메사 핀들(221)이 형성되지 않은 부분이나 홀(hole)에 의해 형성된 정전척(200)의 전극(210)과 기판(11)의 고농도 불순물층(11a)간 정전 용량을 나타낸다. 제2 캐패시터(CESC2)는 구조 변형에 따라 캐패시터(CESC1)과 다른 일반적인 정전 용량을 대표한다.
도 8은 본 발명의 일 실시예에 따른 정전척의 구조를 예시하는 단면도이다.
도 8을 참조하면, 정전척(200)은 전극(210)을 내장한 절연체(220) 외에, 베이스 바디(230) 및 금속 플레이트(240)를 더 포함할 수 있다.
베이스 바디(230)는 금속 재질, 예컨대 알루미늄(Al) 재질로 이루어질 수 있다. 정전척(200)을 냉각시키기 위하여 베이스 바디(230) 내에 냉각 유로(231)를 내장한 냉각 블록(cooling block)이 구비될 수 있다.
금속 플레이트(240)는 히터 패턴(241)을 내장하며, 베이스 바디(230) 상에 블레이징 용접 등에 의해 결합될 수 있다. 절연체(220)는 금속 플레이트(240) 상에 블레이징 용접 등에 의해 결합될 수 있다.
금속 플레이트(240)는 다양한 금속 재질, 예컨대, 알루미늄(Al) 재질로 구성될 수 있다. 금속 플레이트(240)의 금속 재질은 절연체(220)에 비해 열전도도가 높아, 히터 패턴(241)에서 발열된 열을 보다 신속하게 절연체(220) 및 웨이퍼(W)로 전달하는 데 유효하게 기여할 수 있다. 이에 따라, 웨이퍼(W)의 온도를 조절하는 데 유효할 수 있다.
전극(210)은 절연체(220)의 내부에 배치되며, 절연체(220)에 의해서 웨이퍼(W)와 절연될 수 있다. 전극(210)은 티타늄/티타늄나이트라이드(Ti/TiN)로 구성될 수 있다. 물론, 전극(210)의 재료가 Ti/TiN으로 한정되는 것은 아니다. 절연체(220)의 재료로는 고온에 내열성을 갖는 사파이어 및 PBN(Pyrolytic Boron Nitride)의 적어도 하나를 포함할 수 있다.
전계 인가 및 웨이퍼 척킹을 위하여, 전극(210)은 전원에 연결될 수 있다. 전극(210)의 에지부 전기장이 웨이퍼(W)에 미치는 영향을 차단하기 위하여, 전극(210)은 웨이퍼(W)보다 작은 직경을 가지도록 구성될 수 있다.
도 9는 본 발명에 따른 정전척에 의한 웨이퍼 척킹 원리를 나타낸 도면이고, 도 10은 불순물 영역의 전압 변화 보상을 위한 예시적인 회로도이다.
도 9를 참조하면, 정전척(200)의 전극(210)에 인가된 전원에 의해 전하가 절연체(220) 표면의 메사 핀들(221)로 이동하여 쿨롱력을 생성할 수 있다. 클롱력에 의해서, 정전척(200) 상에 로딩된 웨이퍼(W)가 정전척(200)에 단단하게 고정되어 클램핑될 수 있다.
전극(210)에 인가되는 전원의 레벨이 변하는 경우에도 클램핑이 유지될 수 있도록 하기 위하여, 디척킹 타임이 긴 존슨 라벡력(Johnson-Rahbek force, JR힘) 효과가 포함되도록 정전척(200)이 구성될 수 있다.
메사 핀들(221)로 인해 정전척(200)의 절연체(220) 표면은 굴곡을 갖는다. 절연체(220)의 저항이 높기는 하지만, 절연체(220)의 표면에는 작은 누설 전류가 흐른다. 이는 용량성 정전기력에 추가하여 JR 힘을 생성한다. 상기 힘들은 웨이퍼(W)와 절연체(200)가 접촉하는 지점들 사이의 누설 전류의 흐름으로 인해 발생한다. 웨이퍼(W)와 절연체(220)가 접촉하지 않는 지점에서는 전하가 축적되어 추가적인 JR힘이 생성된다. 전위차가 제거되면 JR힘을 생성하는 축적된 전하가 소산되는데 시간이 걸리고, 웨이퍼(W)가 정전척(200)으로부터 디척킹되기 전에 딜레이를 야기하는 것이다.
전계 인가를 동반한 열처리 공정시 정전척(200)의 절연체(220)를 통해서 전하가 이동될 때, 웨이퍼(W)의 불순물 영역(도 1의 12)에 인가되는 전압이 변화될 수 있다.
도 9 및 도 10을 참조하면, 불순물 영역에 인가되는 전압 변화를 검출하기 위하여 전원(300)과 정전척(200)의 전극(210) 사이에 전압 측정 회로(800)가 연결될 수 있다. 전압 측정 회로(800)는 캐패시터(C1)를 포함할 수 있다. 불순물 영역에 인가되는 전압(V1)이 변하면, 전압(V1) 변화에 대응하여 전압 측정 회로(800)에서 측정되는 전압이 달라질 것이다. 전압 측정 회로(800)에서 측정된 전압은 컨트롤러(500)에 제공될 수 있다. 컨트롤러(500)는 전압 측정 회로(800)의 측정 결과에 기초하여, 불순물 영역(12)의 전압(V1) 변화를 보상하도록 전원(300)을 제어할 수 있다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 반도체 소자 제조 장치의 온도 조절을 위한 구성 및 온도 조절 방법을 나타낸 도면이다.
도 11을 참조하면, 기판(11)의 표면 측에 마련된 불순물 영역(12)은 기판(11)의 표면 온도(Ts)에 근사한다. 불순물 영역(12)의 온도를 재현성 있고 안정적으로 컨트롤하기 위해서는 기판(11) 내에서 안정적인 열 흐름(steady heat current)이 이루어지도록, 기판(11) 표면 온도(Ts)와 기판(11)의 후면 온도(Tb)를 관리해야 할 것이다.
안정적인 열 흐름을 위해서는 기판(11)의 표면 온도(Ts)와 후면 온도(Tb)의 차이가 작은 것이 유리하다. 그러나, 기판(11)의 후면 온도(Tb)가 지나치게 높으면 정전척(200)의 동작이 불안정해지므로 기판(11)의 표면 온도(Ts)와 기판(11)의 후면 온도(Tb)를 별도로 관리해야 할 필요가 있다.
기판(11)의 표면 온도(Ts)를 관리하기 위하여, 리플렉터(700)에 비접촉식 온도 센서(410)가 임베딩될 수 있다. 비접촉식 온도 센서(410)에 의해 측정된 온도는 컨트롤러(500)에 제공될 수 있다. 컨트롤러(500)는 비접촉식 온도 센서(410)에서 측정된 온도값을 기초로 열원(400)을 제어할 수 있다.
비접촉식 온도 센서(410)로는 적외선 온도 센서가 사용될 수 있다. 비접촉식 온도 센서(410)로 적외선 온도 센서가 사용되는 경우, 기판(11)이 복사하는 적외선이 짧은 파장의 광원(400)의 반사에 의해 교란되는 것을 방지하기 위하여 단파장의 광을 필터링할 수 있는 윈도우(411)가 비접촉식 온도 센서(410)의 선단에 설치될 수 있다. 단파장 광을 필터링 할 수 있는 윈도우의 재료의 예시로는 Si과 Ge 및 그 화합물이 될 수 있다.
기판(11) 온도로 인한 정전척(200)의 동작 불안정을 억제하기 위하여, 메사 핀(221) 상에 절연체(220)보다 열전전도가 낮은 절연층(221a)이 추가적으로 구성될 수 있다. 예시적으로, 절연층(221a)은 실리콘 산화물(SiO2) 및 지르코늄 산화물(ZrO2)의 적어도 하나를 포함할 수 있다.
기판(11)의 후면 온도(Tb)를 관리하기 위하여, 정전척(200)에 냉각 가스 공급 수단(910,920,930) 및 온도 센서(420)가 구비될 수 있다.
냉각 가스 공급 수단(910,920,930)은 냉각 가스 인렛(910), 냉각 가스 아웃렛(920) 및 냉각 가스 흐름 제어부(930)를 포함할 수 있다. 냉각 가스 인렛(910), 냉각 가스 아웃렛(920)은 정전척(200)에 마련된 홀(도 6의 Hole)에 연계되며, 냉각 가스의 유로를 제공할 수 있다. 냉각 가스 흐름 제어부(930), 바람직하게 MFC는 냉각 가스 인렛(910) 또는/및 냉각 가스 아웃렛(920) 상에 설치되어, 기판(11)의 후면에 제공되는 냉각 가스의 유량을 제어할 수 있다. 정전척(200)에는 복수의 냉각 가스 인렛(910) 및 냉각 가스 아울렛(920)이 구성되어, 기판(11) 후면 온도 조절과 함께 기판(11) 후면 온도의 국부적인 불균일성을 보상할 수 있다.
온도 센서(420)는 기판(11) 후면 온도(Tb)를 측정할 수 있다. 온도 센서(420)에서 측정된 온도는 컨트롤러(500)에 제공될 수 있다. 컨트롤러(500)는 온도 센서(420)에서 측정된 온도값을 기초로 냉각 가스 흐름 제어부(930)를 제어할 수 있다.
열원(400)으로부터 제공되는 열에 의해 기판 후면 온도(Tb)가 상승하고, 기판 후면 온도(Tb)가 기설정 온도(Tref)에 도달하면, 표면 온도와 연동된 광원의 광량 조절과 별개로 냉각 개스를 통해 기판 후면의 온도를 조절한다.
전계 인가를 동반한 열처리 공정이 종료(END)되면 열원(400)이 턴오프되고, 냉각 가스의 공급이 중단된다.
도 11을 다시 참조하면, 열원(400)의 복사 에너지를 통해 기판(11)의 표면 온도를 높이고, 기판(11)의 밴드 갭보다 큰 에너지의 광자가 기판(11) 상부의 전도층(미도시)에서 흡수되어 불순물 영역(12)에 침투되는 것을 막기 위하여, 열원(400)은 기판(11)의 컷 오프 주파수보다 짧은 파장을 생성하는 램프, 예를 들어 고출력의 중수소 아크 램프(deuterium arc lamp), W-할로겐 램프(halogen lamp), 단파장 LED 램프, 가스 방전 램프(gas discharge lamp)의 적어도 하나를 포함할 수 있다.
열원(400)으로 W-할로겐 램프를 사용하는 경우 표면 흡수 비율을 높일 수 있는 장점이 있다. 열원(400)으로 W-할로겐 램프를 사용하는 경우, 기판에서 방출되는 적외선과의 분리를 통한 표면 온도 측정을 위해 W-할로겐 램프로부터의 복사파가 기판(11)에 도달하기 전에 냉각수를 투과시켜 복사파 내의 긴 파장 영역을 필터링하여 제거하는 것이 바람직하다.
열원(400)으로 LED 램프를 사용하는 경우, 고효율, 고출력이 가능하고 광량 조절이 용이하며 수명이 긴 장점을 갖는다. 또한, 두 개 이상의 파장을 갖는 광을 이용하여 흡수 깊이 조절을 통해서 온도 안정성을 높일 수 있는 장점이 있다. 또한, 기판이 방출하는 적외선 영역보다 짧은 파장의 좁은 파장대를 활용함으로써 비접촉 온도 측정이 용이하다.
기판(11) 에지부의 열 균일도 개선 및 열효율 증대를 위해서 리플렉터(700)의 에지부는 곡면 형태를 가질 수 있다. 반사율을 높이기 위하여 리플렉터(700)의 표면에는 고반사율층이 증착되고, 리플렉터(700)에 임베딩된 열원(400)의 온도를 일정 범위에서 관리할 수 있도록 리플렉터(700)는 냉각 유로를 내장한 히트 싱크를 구비할 수 있다.
도 13은 본 발명에 따른 반도체 소자 제조장치의 전압 인가를 위한 컨택 모듈을 개략적으로 나타낸 도면이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자 제조장치는 기판(11)의 표면 상에 마련된 전도층(13)을 전원에 연결하기 위한 수단으로 컨택 모듈을 구비할 수 있다. 컨택 모듈은 복수의 컨택 팁(951)을 포함할 수 있다.
컨택 팁(951)은 고온에서 전기적, 기계적 특성이 유지되고, 기판(11) 표면의 전도층(13)과의 일함수(work function) 차이가 작은 물질로 구성될 수 있다. 예시적으로, 전도층(13)이 고농도 p형 불순물층인 경우, 컨택 팁(951)은 백금(Pt)으로 구성될 수 있다. 웨이퍼(W)에 미치는 영향을 최소화하고 전도층(13)과의 저항을 최소화할 수 있도록, 컨택 팁(951)의 개수 및 전도층(13)과 닿는 컨택 팁(951)의 접촉 면적이 조절될 수 있다.
컨택 팁(951)에는 온도 센서(951a), 발열체(951b) 및 탄성체(951c)가 내장될 수 있다. 온도 센서(951a)는 컨택 팁(951)의 온도를 측정하는 역할을 할 수 있고, 발열체(951b)는 컨택 팁(951)을 가열하는 역할을 할 수 있다. 탄성체(951c)는 컨택 팁(951)과 전도층(13)간 안정적인 전기적 접촉이 가능하고 클램핑을 수행하는 정전척(200)의 기능을 보조할 수 있도록 탄성력을 제공할 수 있다.
온도 센서(951a)에서 측정된 온도는 컨트롤러(500)에 제공될 수 있다. 컨트롤러(500)는 온도 센서(951a)에서 측정된 온도값을 기초로 웨이퍼(W)와 컨택 팁(951) 간의 온도 차이를 보상하도록 발열체(951b)를 제어할 수 있다. 이에 따라, 컨택 팁(951)이 웨이퍼(W)의 온도에 영향을 주는 것이 억제될 수 있다.
도 14는 본 발명의 일 실시예에 따른 전계 인가를 동반한 열처리 공정에 따른 전도층과 불순물 영역간 접합부의 에너지 밴드 다이어 그램의 변화를 나타낸 도면이다.
도 14를 참조하면, 전계 인가를 동반한 열처리 공정을 위하여 전압을 인가하면 에너지 장벽 크기가 초기 상태보다 커지고 불순물 영역에 걸리는 전기장의 세기가 최대가 된다.
열 여기와 누설전류에 의해서 전하가 에너지 장벽을 넘어 불순물 영역에 쌓임에 따라 전기장의 세기가 감소할 것이다. 전기장의 세기 감소를 보상하기 위하여 주기적으로 전압을 끊거나 약한 역전압을 인가하여 불순물 영역에 쌓인 전하를 전도층으로 배출시키고 다시 전압을 인가함으로써 공정 진행에 따라 전기장의 세기가 약해지는 현상을 방지할 수 있다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정시 접합 영역의 전기장 변화 및 인가되는 전압을 나타낸 그래프이다.
도 15a를 참조하면, 열 여기와 누설전류에 의한 불순물 영역의 전기장 세기 감소를 보상하기 위하여, 전원은 DC 오프셋된 구형파(사각파) 또는 정현파의 형태의 전압을 제공할 수 있다. 전하 배출을 위하여 주기적으로 전압이 0V 이하의 음의 값으로 낮아지거나 차단될 수 있다.
물성과 온도에 따른 반도체의 브레이크다운 전압을 고려하여 인가 전압을 조절할 수 있다. 온도가 증가함에 따라 브레이크다운 전압이 감소하므로 기판 온도 램프 업(ramp up) 등의 공정 사이클에서 온도에 따라 점진적으로 인가 전압을 줄일 수도 있다.
도 15b를 참조하면, 전계 인가를 동반한 열처리 공정의 열에 의하여 재결정화가 이루어지면서 불순물 영역의 브레이크다운 전압은 점차적으로 증가할 수 있다. 브레이크다운 전압 증가를 고려하여, 최대값이 점진적으로 증가하는 구형파 또는 정현파의 형태의 전압을 제공할 수도 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 예시하는 개략도이다.
도 16을 참조하면, p형 기판(11)에 n형 불순물이 주입되어 n형 불순물 영역(12)이 형성될 수 있다. p형 기판(11)에 n 웰(14)이 형성되고, n 웰(14)에 p형 불순물이 주입되어 p형 불순물 영역(15)이 형성될 수 있다.
기판(11) 표면 상의 전도층(13)에 슬릿(SLT)이 형성되어, n형 불순물 영역(12) 상부의 전도층(13)의 부분과 p형 불순물 영역(15) 상부의 전도층(13)의 부분을 분리할 수 있다. 설명의 편의를 위하여, n형 불순물 영역(12) 상부의 전도층(13) 부분을 제1 부분으로 정의하고, p형 불순물 영역(15) 상부의 전도층(13) 부분을 제2 부분으로 정의할 것이다. 전계 인가를 동반한 열처리 공정시에 전도층(13)의 제1 부분과 전도층(13)의 제2 부분에 서로 다른 전압이 인가될 수 있다.
구체적으로, 정전척(200)의 전극(210)에 전원(300)의 (+) 전극이 연결되고, 전도층(13)의 제1 부분에 전원(300)의 (-) 전극이 연결될 수 있다. 전원(300)의 전압 크기는 예를 들어, 1000V일 수 있다. 정전척(200)의 절연체(220)에서 대량의 전압 강하가 일어나, 기판(11)의 고농도 불순물층(11a)에 10V의 전압이 유도될 수 있다. p형 불순물 영역(15)에는 고농도 불순물층(11a)의 전압보다 높은 레벨, 예를 들어 20V의 전압이 인가될 수 있다.
n형 불순물 영역(12) 상부 전도층(13)의 제1 부분에는 기판(11)의 고농도 불순물층(11a)의 전압보다 낮은 전압을, p형 불순물 영역(15) 상부 전도층(13) 제2 부분에는 기판(11)의 고농도 불순물층(11a)의 전압보다 낮은 전압을 인가할 수 있다. 이러한 전압 제어를 통해서 서로 반대 극성을 갖는 n형 불순물 영역(12)의 불순물 이온과 p형 불순물 영역(15)의 불순물 이온의 확산을 동시에 제어 가능하다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 제1 도전형 기판의 표면 측에 제2 도전형 불순물 영역을 형성하는 단계;
    상기 기판의 표면 상에 전도층을 형성하는 단계; 및
    상기 기판을 정전척 상에 로딩한 상태에서 상기 정전척의 전극 및 상기 전도층을 통해 전압을 인가하면서 열처리를 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1 항에 있어서, 상기 불순물 영역을 형성하는 단계 전에 상기 기판 내부에 등전위면을 구성하는 고농도 불순물층을 형성하는 단계를 더 포함하며,
    상기 불순물 영역은 상기 고농도 불순물층 상부에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2 항에 있어서, 상기 고농도 불순물층은 고농도 제1 도전형 불순물을 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1 항에 있어서, 상기 전도층은 메탈층 및 고농도 반도체층의 적층 구조를 가지며,
    상기 전도층을 형성하기 전에 상기 기판의 표면 상에 절연층을 더 형성하는 단계를 더 포함하여 누설전류에 의한 유효전기장 저하를 저감하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서, 상기 전도층 형성 단계 후 상기 열처리 단계 전에,
    상기 전도층에 슬릿을 형성하여 상기 전도층을 상기 불순물 영역에 대응하는 제1 부분과, 상기 제1 부분 이외의 제2 부분으로 분리하는 단계를 더 포함하며,
    상기 열처리 단계에서 상기 전압을 상기 전도층의 상기 제1 부분에 인가하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1 항에 있어서, 상기 열처리를 수행하는 단계에서, 상기 불순물 영역의 전압 변화를 검출하고, 검출 결과를 기초로 상기 전압의 크기를 조절하여 상기 불순물 영역의 전압 변화를 보상하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1 항에 있어서, 상기 열처리를 수행하는 단계에서, 상기 기판의 후면 온도를 검출하고, 검출 결과를 토대로 상기 기판 후면에 플로우되는 냉각 가스의 유량을 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1 항에 있어서, 상기 열처리를 수행하는 단계에서, 상기 전압은 DC 오프셋된 구형파 또는 정현파의 형태로 제공되는 것을 특징으로 반도체 소자의 제조방법.
  9. 제1 항에 있어서, 상기 열처리를 수행하는 단계에서 상기 전압은, 온도 램프 업에 따라 최대값이 감소하는 구형파 또는 정현파의 형태로 제공되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1 항에 있어서, 상기 열처리를 수행하는 단계에서 상기 전압은, 열에 의한 재결정화에 따른 브레이크다운 전압 증가를 고려하여 최대값이 점진적으로 증가하는 구형파 또는 정현파 형태로 제공되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제1 항에 있어서, 상기 전도층을 형성하는 단계 전에, 상기 기판의 표면 측에 마련된 제2 도전형 웰에 제1 도전형 불순물 영역을 형성하는 단계를 더 포함하며,
    상기 전도층 형성 단계 후 상기 열처리 단계 전에,
    상기 전도층에 슬릿을 형성하여 상기 전도층을 상기 제1 도전형 불순물 영역에 대응하는 제1 부분과, 상기 제2 도전형 불순물 영역에 대응하는 제2 부분으로 분리하는 단계를 더 포함하며,
    상기 열처리 단계에서 상기 전도층의 상기 제1 부분과 상기 전도층의 상기 제2 부분에 서로 다른 전압이 인가되는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 웨이퍼를 지지하며 내부에 전극을 구비하는 정전척;
    상기 웨이퍼 상부에 배치되며 상기 웨이퍼에 열을 인가하는 열원;
    상기 웨이퍼 및 상기 정전척의 전극에 연결되어 전압을 인가하는 전원; 및
    상기 웨이퍼에 인가하는 열 및 전압의 크기를 조절하도록 상기 열원 및 상기 전원을 제어하는 컨트롤러;를 포함하는 것을 특징으로 하는 반도체 소자 제조장치.
  13. 제12 항에 있어서, 상기 정전척은 상기 전극; 및
    내부에 상기 전극을 내장하며 상기 웨이퍼와 접하는 절연체;를 포함하며,
    상기 절연체는 상기 웨이퍼와 접하는 표면에 복수의 메사 핀들을 구비하되,
    상기 절연체는 사파이어, PBN(Pyrolytic Boron Nitride)의 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조장치.
  14. 제13 항에 있어서, 상기 메사 핀들 상에 마련되며 상기 절연체보다 낮은 열전도도를 갖는 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자 제조장치.
  15. 제14 항에 있어서, 상기 절연층은 실리콘 산화물 및 지르코늄 산화물의 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조장치.
  16. 제13 항에 있어서, 상기 정전척은 냉각 블록이 내장된 베이스 바디;및
    상기 베이스 바디와 상기 절연체 사이에 배치되며 히터 패턴이 내장된 금속 플레이트;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조장치.
  17. 제12 항에 있어서, 상기 전극은 상기 웨이퍼보다 작은 직경을 갖는 것을 특징으로 하는 반도체 소자 제조장치.
  18. 제12 항에 있어서, 상기 정전척은 상기 웨이퍼의 후면의 온도를 측정하기 위한 온도 센서; 및
    상기 웨이퍼의 후면에 냉각 가스를 공급하기 위한 냉각 가스 공급 수단;을 더 포함하며,
    상기 컨트롤러는 상기 온도 센서에서 측정된 온도를 기초로 상기 냉각 가스의 유량을 제어하도록 상기 냉각 가스 공급 수단을 제어하는 것을 특징으로 하는 반도체 소자 제조장치.
  19. 제12 항에 있어서, 상기 열원은 중수소 아크 램프, W-할로겐 램프, 단파장 LED 램프, 가스 방전 램프의 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조장치.
  20. 제12 항에 있어서, 상기 열원을 임베딩하며 상기 열원으로부터의 광을 상기 웨이퍼로 반사시키는 리플렉터를 더 포함하는 것을 특징으로 하는 반도체 소자 제조장치.
  21. 제20 항에 있어서, 상기 리플렉터는 곡면 형태의 에지부를 갖는 것을 특징으로 하는 반도체 소자 제조장치.
  22. 제20 항에 있어서, 상기 리플렉터에 임베딩되며 상기 웨이퍼의 표면 온도를 측정하는 온도 센서;를 더 포함하며,
    상기 컨트롤러는 상기 온도 센서에서 측정된 온도를 기초로 열의 크기를 조절하도록 상기 열원을 제어하는 것을 특징으로 하는 반도체 소자 제조장치.
  23. 제22 항에 있어서, 상기 온도 센서는 적외선 온도 센서를 포함하고,
    상기 온도 센서의 선단에 상기 웨이퍼가 복사하는 적외선이 상기 열원의 반사에 의해 교란되는 것을 막기 위해 Si이나 Ge 및 그 화합물과 같이 단파장 영역을 필터링 할수 있는 재료로 구성된 윈도우를 더 포함하는 것을 특징으로 하는 반도체 소자 제조장치.
  24. 제12 항에 있어서, 상기 전원에 연결되며 상기 전도층에 접촉하여 상기 전원과 상기 웨이퍼를 연결하는 복수의 컨택 팁을 포함하는 컨택 모듈을 더 포함하며,
    상기 컨택 팁은 상기 컨택 팁의 온도를 측정하는 온도 센서;
    상기 컨택 팁을 가열하는 발열체;및
    상기 웨이퍼와의 안정적인 접촉 및 상기 웨이퍼의 클램핑을 위한 탄성력을 제공하는 탄성체;를 포함하는 것을 특징으로 하는 반도체 소자 제조장치.
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