KR102379359B1 - 하드 마스크 및 반도체 디바이스의 제조 방법 - Google Patents

하드 마스크 및 반도체 디바이스의 제조 방법 Download PDF

Info

Publication number
KR102379359B1
KR102379359B1 KR1020200004758A KR20200004758A KR102379359B1 KR 102379359 B1 KR102379359 B1 KR 102379359B1 KR 1020200004758 A KR1020200004758 A KR 1020200004758A KR 20200004758 A KR20200004758 A KR 20200004758A KR 102379359 B1 KR102379359 B1 KR 102379359B1
Authority
KR
South Korea
Prior art keywords
film
hard mask
mask
etching
semiconductor device
Prior art date
Application number
KR1020200004758A
Other languages
English (en)
Other versions
KR20200089228A (ko
Inventor
히로유키 도시마
신지 후루카와
쇼타 이시바시
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20200089228A publication Critical patent/KR20200089228A/ko
Application granted granted Critical
Publication of KR102379359B1 publication Critical patent/KR102379359B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/35—Sputtering by application of a magnetic field, e.g. magnetron sputtering
    • C23C14/352—Sputtering by application of a magnetic field, e.g. magnetron sputtering using more than one target
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/682—Mask-wafer alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

[과제] 반도체 디바이스의 제조용의 기판에 형성된 피에칭막을 에칭하여 패턴을 형성하는 데 있어서, 당해 에칭을 위한 기판 위치 정렬에 문제가 발생하지 않고, 당해 패턴의 미세화를 도모하는 것.
[해결 수단] Ru와, Ti, Zr, Hf, V, Nb, Ta, Mo, W 및 Si 중에서 선택된 원소로 구성되는 화합물로 이루어지는 막을 구비한, 반도체 디바이스의 제조용의 기판에 형성되는 하드 마스크를 구성한다.

Description

하드 마스크 및 반도체 디바이스의 제조 방법{HARD MASK AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 개시는, 하드 마스크 및 반도체 디바이스의 제조 방법에 관한 것이다.
반도체 디바이스의 제조 공정에 있어서는, 기판인 반도체 웨이퍼(이하, 웨이퍼라고 기재함)에 마련되는 피에칭막에 배선을 형성하기 위해서 에칭 가스에 의한 에칭이 행해진다. 이 에칭에 대해서는, 하드 마스크가 사용되는 경우가 있다.
특허문헌 1에는 포토 마스크를 구성하는 기판 상에 형성된 차광막에 패턴을 형성하는 데 있어서, 루테늄, 탄탈륨, 티타늄 등을 포함하는 금속군으로부터 선택되는 적어도 1종의 금속을 포함하는 재료로 구성되는 하드 마스크를 사용하는 것이 기재되어 있다. 특허문헌 2에는, EUV 리소그래피용의 반사형 마스크(포토 마스크)를 제조하는 데 있어서 당해 포토 마스크를 구성하는 기판 상에, 실리콘막인 다층 반사막, 루테늄 및 티타늄으로 이루어지는 합금막을 이 순서대로 상측을 향해서 형성하는 것에 대해서 기재되어 있다. 상기의 합금막은, 포토 마스크의 제조를 위한 세정 시 및 에칭 시에 있어서, 산화 실리콘의 생성을 방지하는 보호막을 이루는 것이 나타나 있다.
일본 특허 공개 제2018-10080호 공보 WO2015/037564호 공보
본 개시는, 반도체 디바이스의 제조용의 기판에 형성된 피에칭막을 에칭하여 패턴을 형성하는 데 있어서, 당해 에칭을 위한 기판의 위치 정렬에 문제가 발생하지 않고, 당해 패턴의 미세화를 도모할 수 있는 기술을 제공한다.
본 개시의 반도체 디바이스의 제조용의 기판에 형성되는 하드 마스크는, Ru와, Ti, Zr, Hf, V, Nb, Ta, Mo, W 및 Si 중에서 선택된 원소로 구성되는 화합물로 이루어지는 막을 구비한다.
본 개시에 의하면, 반도체 디바이스의 제조용의 기판에 형성된 피에칭막을 에칭하여 패턴을 형성하는 데 있어서, 당해 에칭을 위한 기판의 위치 정렬에 문제가 발생하지 않고, 당해 패턴의 미세화를 도모할 수 있다.
도 1a는 본 개시의 일 실시 형태인 반도체 디바이스의 제조 공정도이다.
도 1b는 본 개시의 일 실시 형태인 반도체 디바이스의 제조 공정도이다.
도 1c는 본 개시의 일 실시 형태인 반도체 디바이스의 제조 공정도이다.
도 2a는 본 개시의 일 실시 형태인 반도체 디바이스의 제조 공정도이다.
도 2b는 본 개시의 일 실시 형태인 반도체 디바이스의 제조 공정도이다.
도 2c는 본 개시의 일 실시 형태인 반도체 디바이스의 제조 공정도이다.
도 3은 본 개시의 일 실시 형태인 반도체 디바이스의 제조 공정도이다.
도 4는 상기 반도체 디바이스의 제조 공정을 실시하는 시스템의 개략 구성도이다.
도 5는 상기 시스템에 포함되는 노광 장치의 개략 구성도이다.
도 6은 상기 시스템에 포함되는 성막 장치의 종단 측면도이다.
도 7a는 본 개시의 다른 실시 형태인 반도체 디바이스의 제조 공정도이다.
도 7b는 본 개시의 다른 실시 형태인 반도체 디바이스의 제조 공정도이다.
도 8은 평가 시험의 결과를 나타내는 그래프도이다.
도 9는 평가 시험의 결과를 나타내는 그래프도이다.
본 개시의 일 실시 형태인 반도체 디바이스의 제조 공정에 대해서, 도 1a 내지 도 1c, 도 2a 내지 도 2c, 도 3을 참조하면서 설명한다. 이들 각 도면은, 반도체 디바이스의 제조용의 기판인 웨이퍼(1)의 종단 측면도이다. 도 1a에 도시하는 바와 같이, 웨이퍼(1)의 표면에는 하층막(11), 상층막(12)이 이 순서대로 상측을 향해서 형성되어 있고, 하층막(11)에는 반도체 디바이스를 구성하는 배선(13)이 형성 완료로 되어 있다. 또한, 하층막(11)에는 후술하는 웨이퍼(1)의 위치 정렬을 행하기 위한 얼라인먼트 마크(14)가 마련되어 있다. 상층막(12)은, 이 예에서는 SiO2(산화 실리콘)로 구성된다.
우선, 상기의 상층막(12) 상에 마스크막(15)이 형성된다(도 1b). 이 마스크막(15)은 피에칭막인 상층막(12)을 에칭하기 위한 하드 마스크 형성용의 막이며, 그 재료에 대해서는 뒤에 상세하게 설명한다. 계속해서, 마스크막(15) 상에 레지스트막(16)이 형성된다(도 1c). 그리고, 레지스트막(16) 상으로부터, 얼라인먼트 마크(14)의 광학적인 검출이 행해지고, 검출된 위치에 기초하여 웨이퍼(1)의 위치 정렬이 이루어진 상태에서, 레지스트막(16)에 노광이 행해진다.
노광된 레지스트막(16)은 현상되어서, 레지스트 패턴을 이루는 개구부(16A)가 형성되고, 당해 레지스트막(16)이 레지스트 마스크로서 구성된다(도 2a). 그러한 후, 웨이퍼(1)에 마스크막(15)의 에칭용의 에칭 가스가 공급된다. 그에 의하여, 개구부(16A)를 따라 마스크막(15)에 마스크 패턴을 이루는 개구부(15A)가 형성되어서, 마스크막(15)이 하드 마스크로서 구성된다(도 2b).
그 후, 웨이퍼(1)에 예를 들어 C4F8(퍼플루오로시클로부탄) 가스 등의 불소를 함유하는, 상층막(12)의 에칭용의 에칭 가스가 공급된다. 그에 의해 레지스트막(16)이 잔류하고 있는 중에는 당해 레지스트막(16)을 마스크로 하고, 레지스트막(16)의 에칭에 의한 소실 후에는 마스크막(15)을 마스크로 하여, 상층막(12)의 에칭이 진행된다. 이미 설명한 바와 같이 웨이퍼(1)가 위치 정렬되어 있으므로, 이 에칭에 의해 상층막(12)에는 개구부(12A)가, 배선(13) 상의 소정의 위치에 형성된다.
또한 에칭이 진행되어 개구부(12A)의 저부에 배선(13)이 노출되면 에칭이 정지된다(도 2c). 그 후, 마스크막(15)을 선택적으로 제거하기 위한 약액에 웨이퍼(1)가 침지되어, 불필요해진 당해 마스크막(15)이 습식 에칭된다(도 3). 개구부(12A)에는, 후의 공정에 있어서 반도체 디바이스를 구성하는 배선이 매립된다. 상기와 같이 개구부(12A)는 배선(13) 상에 형성되어 있기 때문에, 개구부(12A)에 매립된 배선과 배선(13)은 전기적으로 접속된다.
그런데, 이미 설명한 처리예와 같이 건식 에칭에 의해 피에칭막에 패터닝을 행하는 처리를 행하는 경우, 종래는 마스크로서 레지스트 마스크 및 하드 마스크 중, 레지스트 마스크만 사용되고 있었다. 그러나 그 경우, 반도체 디바이스의 배선의 미세화에 수반하여, 에칭 선택비, 즉 마스크의 에칭양에 대한 피에칭막의 에칭양의 비에 대해서, 충분히 크게 할 수 없게 되었다.
그 결과, 에칭 처리 중에 있어서의 마스크 형상의 변화에 의한 피에칭막의 가공 형상의 열화나, 에칭 처리 중에 있어서의 마스크의 소실의 우려가 발생하게 되었다. 그래서 이미 설명한 예와 같이, 레지스트 마스크보다도 상기의 에칭 선택비가 큰 하드 마스크를 사용하여, 에칭 가스에 의한 에칭 처리 중의 마스크의 변형을 억제함으로써, 피에칭막의 가공 형상을 양호하게 하는 것이 도모되게 되었다.
그런데, 반도체 디바이스의 제조 공정에서는 도 1 내지 도 3에서 예시한 바와 같이, 피에칭막 및 마스크의 하방에는, 이미 가공된 구조물이 형성되어 있어, 피에칭막의 가공은 이 가공 완료된 구조물에 대해서 위치가 맞도록 행해질 필요가 있다. 그 때문에, 상기의 처리예에서 나타낸 바와 같이, 마스크의 하방에 마련되는 웨이퍼(1)의 위치 정렬용의 얼라인먼트 마크(14)를, 광학적으로 검출할 것이 요구된다. 레지스트막(16)에 대해서는 일반적으로 비교적 양호한 광 투과성을 갖기 때문에, 이 광학적인 검출을 행하는 것이 가능한지 여부는 하드 마스크의 성질에 따르게 된다. 따라서, 하드 마스크에 대해서는 높은 에칭 선택비 및 높은 광 투과성을 가질 것이 요구된다. 또한, 여기에서 말하는 광이란 가시광이다. 또한, 하드 마스크에 대해서는 피에칭막의 패터닝 후에는 불필요해지기 때문에, 이미 설명한 처리예와 같이 습식 에칭에 의해 제거(박리)할 것도 요구된다.
지금까지는, 비교적 높은 에칭 선택비 및 비교적 높은 광 투과성을 갖는 것 외에, 에칭 처리 전후에서의 성막의 용이함과, 박리의 용이함을 갖는다는 점에서, 하드 마스크의 재료로서는 TiN(질화티타늄) 또는 SiN(질화 실리콘)이 선택되었다. 또한, 이와 같이 금속 또는 실리콘을 포함하는 하드 마스크에 대해서는, 그 두께가 두꺼워지면 광택, 즉 광 반사성이 커지고, 상기의 광 투과성은 저하되어 버린다. 따라서 당해 하드 마스크의 두께에는 제약이 있다.
그러나 근년에 있어서는, 반도체 디바이스의 배선이 더욱 미세화되고 있다. 따라서, 피에칭막에 형성하는 패턴의 개구는 보다 작아지고, 그에 따라서 당해 피에칭막을 필요한 깊이까지 에칭하기 위한 에칭 시간이 비교적 길어지는 경향이 있다. 그 때문에, 하드 마스크에 대해서는, 그 두께를 억제하여 충분한 광 투과성을 확보하면서, 더욱 큰 에칭 선택비를 갖도록 구성할 것이 요구되고 있다.
그래서, 하드 마스크인 상기의 마스크막(15)으로서는, Ru와, Ti, Zr, Hf, V, Nb, Ta, Mo, W 및 Si 중에서 선택되는 적어도 하나의 원소로 구성되는 화합물을 사용한다. Ru는 루테늄, Ti는 티타늄, Zr은 지르코늄, Hf는 하프늄, V는 바나듐, Nb는 니오븀, Ta는 탄탈륨, Mo는 몰리브덴, W는 텅스텐, Si는 실리콘이다. 이와 같은 화합물에 의해 하드 마스크를 구성함으로써, 양호한 에칭 선택비와 양호한 광 투과성을 양립시킬 수 있음이, 실험 및 연구에 의해 밝혀졌다.
이와 같이 Ru와, Ti, Zr, Hf, V, Nb, Ta, Mo, W 및 Si 중에서 선택되는 적어도 하나의 원소로 구성되는 화합물(이후에는, Ru 함유 하드 마스크 화합물이라고 기재하는 경우가 있음)에 대해서는, 아몰퍼스로 되어 있음이 확인되었다. 당해 Ru 함유 하드 마스크 화합물에 대해서, 비교적 높은 에칭 선택비가 얻어짐이 실험에 의해 확인되었지만, 그와 같이 아몰퍼스로 되는 것이 영향을 미치고 있다고 생각된다. 또한, 후술하는 평가 시험에서도 나타나는 바와 같이 하드 마스크를 Ru 단체로 구성한 경우는, 광 투과성에 대해서는 비교적 낮다. 그러나, 이 Ru에 상기의 각 원소가 첨가되어서 하드 마스크가 구성됨으로써, 당해 하드 마스크에 있어서의 Ru에 의한 광 투과성을 낮게 하는 작용이 약해져, 당해 광 투과성을 향상시킬 수 있다. 또한, 설명의 번잡화를 피하기 위해서 Ti, Zr, Hf, V, Nb, Ta, Mo, W 및 Si에 대해서, 이후에는 Ru에 대한 첨가 원소라고 표기하는 경우가 있다.
그런데, 마스크막(15)이 Ru로 구성된다는 것은, 불순물로서 Ru를 포함한다는 의미가 아니라, 의도적으로 Ru가 포함되도록 마스크막(15)을 형성한다는 것이다. 마찬가지로, 마스크막(15)이 Ti, Zr, Hf, V, Nb, Ta, Mo, W 및 Si 중 적어도 하나의 원소를 포함한다는 것은, 불순물로서 당해 원소를 포함한다는 의미가 아니라, 의도적으로 당해 원소가 포함되도록 마스크막(15)을 형성한다는 것이다. Ru 함유 하드 마스크 화합물에 있어서, Ru에 대한 Ti, Zr, Hf, V, Nb, Ta, Mo, W 및 Si의 조성의 비율(원소 성분 비율)로서는 특별히 제한은 없지만, 예를 들어 1％ 내지 99％이다.
그런데 상기의 Ru 함유 하드 마스크 화합물에 대해서는 질화해도 된다. 이 질화에 대해서 상세하게 설명하자면, 질화 처리를 행해도 Ru는 질소와 결합하지 않아, 질화되지 않는다. 한편, 상기의 Ru에 대한 첨가 원소에 대해서는 각각 질소와 결합하여 질화물로 된다. 이 질화된 원소에 대해서는, 질화 전보다도 높은 광 투과성을 갖는다. 즉, 질화된 Ru 함유 하드 마스크 화합물을 사용함으로써, 마스크막(15)은, 보다 높은 광 투과성을 갖기 때문에 바람직하다.
Ru 함유 하드 마스크 화합물을 질화한 경우에 대해서 설명하였지만, 당해 Ru 함유 하드 마스크 화합물을 산화하였을 경우 혹은 탄화한 경우에 대해서도, 질화한 경우와 마찬가지로 Ru 및 상기의 Ru에 대한 첨가 원소 중, Ru에 대한 첨가 원소만 산화 또는 탄화된다. 그에 의해, Ru에 대한 첨가 원소에 대해서는 광 투과성이 향상되고, 나아가서는 마스크막(15)의 광 투과성이 향상되기 때문에 바람직하다. 또한 마스크막(15)에 대해서는, 예를 들어 가시광인 180㎚ 내지 800㎚의 광을 막의 표면에 대해서 수직으로 조사하였을 때, 이들 각 파장의 광의 투과율이 10％ 내지 60％로 되도록 구성되는 것이, 실용상 바람직하다.
그런데, 하드 마스크인 마스크막(15)은 적어도 금속으로서 Ru를 포함하기 때문에, 도 1b에 나타내는 마스크막(15)의 막 두께 H1이 두꺼우면, 상기와 같이 금속 광택이 나타나 광 투과성이 저하되어 버린다. 이 막 두께 H1은, 후술하는 평가 시험에서도 설명한 바와 같이 예를 들어 10㎚ 이하로 하는 것이 바람직하다. 또한, 막 두께 H1이 지나치게 얇으면 개구부(15A)의 형상이, 보잉 형상이라고 불리는 측벽의 수직성이 낮은, 이상한 형상이 되어 버릴 우려가 있다. 그것을 방지하기 위해서 막 두께 H1은, 예를 들어 5㎚ 이상으로 하는 것이 바람직하다.
또한, 도 2c에 나타내는 개구부(12A)의 상단의 개구 직경 L1은 예를 들어 40㎚ 이하이고, 애스펙트비인 개구부(12A)의 높이 H2/개구 직경 L1은, 예를 들어 2 이상이다. 이와 같은 개구부(12A)를 에칭에 의해 형성하는 경우에, 상기와 같이 에칭 시간이 길어지기 때문에, Ru 함유 하드 마스크 화합물에 의해 마스크막(15)을 형성하는 것이 특히 유효하다.
후술하는 평가 시험에서 나타내는 바와 같이, Ru 함유 하드 마스크 화합물에 대해서는, Ru와, 상기한 Ru에 대한 첨가 원소 중 W를 포함하는 화합물, 즉 Ru와 W의 합금으로 함으로써, 에칭 선택비를 비교적 높게 할 수 있으므로 바람직하다. 그리고 이 Ru와 W의 합금에 대해서 질화함으로써, 또한 에칭 선택비를 더욱 높게 할 수 있기 때문에 보다 바람직하다. 상기와 같이 Ru 및 W 중 W만 질화되므로, 그와 같이 질화된 화합물은 Ru와 WN(질화텅스텐)의 합금이며, 전술한 바와 같이 아몰퍼스 상태이지만, 그 원소의 배열에 대해서는, 보다 무질서성이 높음이 확인되었다. 이 Ru와 W의 합금을 질화한 화합물에 대해서, RuWN으로서 표기한다. 이후, 마스크막(15)을 구성하는 RuWN 이외의 화합물에 대해서 표기하는 경우에도, 이 RuWN과 마찬가지 표기의 방법으로 나타낸다. 즉 Ru와 Ru에 대한 첨가 원소 중에서 선택된 원소를 나열하여 나타낸다. 그리고, 선택된 원소가 질화되어 있는 경우에는 N을 붙이고, 질화되어 있지 않은 경우에는 N을 붙이지 않는다.
계속해서, 도 4에 도시한 처리 시스템(20)에 대해서 설명해 둔다. 처리 시스템(20)은, 도 1 내지 도 3에서 설명한 일련의 처리를 행하기 위해서, 예를 들어 성막 장치(4), 레지스트 패턴 형성 장치(21), 에칭 장치(31) 및 습식 에칭 장치(32)를 포함하고, 반송 용기에 저장된 웨이퍼(1)가, 이 순서대로 장치 사이를 반송되어서 처리된다.
성막 장치(4)는, 이 예에서는 PVD(Physical Vapor Deposition)에 의해, 도 1b에서 설명한 바와 같이 마스크막(15)으로서 RuWN막을 형성한다. 이 성막 장치(4)의 구성예에 대해서는, 상세히 후술한다. 레지스트 패턴 형성 장치(21)는, 도 1c에서 설명한 레지스트막(16)의 형성 및 도 2a에서 설명한 현상에 의한 개구부(16A)의 형성을, 액 처리에 의해 각각 행하는 도포, 현상 장치(22)와, 현상 전에 레지스트막(16)의 노광을 행하는 노광 장치(23)를 포함한다.
앞서 서술한 노광 시의 웨이퍼(1)의 위치 정렬에 대해서 설명한다. 도 5는 노광 장치(23)의 개략도이다. 노광 장치(23)는, 웨이퍼(1)를 적재하는 스테이지(24)와, 스테이지(24)의 상방에 마련되는 노광부(25)를 구비한다. 스테이지(24)는 전후 좌우로 이동 가능하고 또한 회전 가능하게 구성된다. 노광부(25)는 포토 마스크를 통하여 노광 빔(26)을 웨이퍼(1)에 조사하도록 구성되어 있다. 도면 중 27은 카메라이며, 웨이퍼(1)의 표면을 촬상한다. 이 촬상에 의해 얼라인먼트 마크(14)가 검출되어, 검출된 얼라인먼트 마크(14)에 기초하여 노광부(25)에 대해서 소정의 위치에 웨이퍼(1)가 위치하도록, 스테이지(24)가 이동한다. 그와 같이 웨이퍼(1)가 위치 정렬된 후에, 노광이 행해진다.
에칭 장치(31)는, 내부에 웨이퍼(1)를 저장함과 함께 진공 분위기를 형성하는 진공 용기와, 예를 들어 샤워 헤드와 같이 진공 용기 내에 에칭 가스를 공급하는 가스 공급부를 구비한다. 그리고, 도 2b, 도 2c에서 설명한 바와 같이 마스크막(15)에 있어서의 개구부(15A)의 형성, 상층막(12)에 있어서의 개구부(12A)의 형성을 행한다. 습식 에칭 장치(32)는, 습식 에칭액의 저류조를 구비하고 있다. 이 습식 에칭액에 웨이퍼(1)가 침지되어, 도 3에서 설명한 바와 같이 마스크막(15)이 제거된다.
계속해서, 마스크막(15)을 형성하는 상기의 성막 장치(4)의 구성의 일례에 대해서, 도 6을 참조하여 설명한다. 도면 중 41은 진공 용기이며, 금속제이고 또한 접지되어 있다. 도면 중 42는, 진공 용기(41) 내를 배기하여 원하는 압력의 진공 분위기로 하는 배기 기구이다. 도면 중 43은, 웨이퍼(1)를 흡착하는 정전 척이며, 도면 중 44는, 당해 정전 척(43)을 구성하는 웨이퍼(1)의 흡착용의 전극이다. 도면 중 45는 정전 척(43)에 마련된 웨이퍼(1)를 가열하는 히터이며, 도면 중 46은 정전 척(43)의 표면에 개구된 가스 공급 구멍이다. 가스 공급 구멍(46)은, 불활성 가스 공급원(47)으로부터 공급되는 불활성 가스를, 정전 척(43)의 열을 웨이퍼(1)에 전달하는 전열용 가스로서 웨이퍼(1)의 이면에 공급한다.
도면 중 48은 정전 척(43)을 지지하는 지주이며, 진공 용기(41)의 저부를 관통하고, 그 하단부는 구동 기구(49)에 접속되어 있다. 이 구동 기구(49)에 의해, 정전 척(43) 및 당해 정전 척(43)에 흡착 보유 지지되는 웨이퍼(1)가, 각각의 중심축 주위로 회전한다. 또한, 진공 용기(41)의 저부에는 가스 공급부(40)가 마련되고, 당해 가스 공급부(40)는 가스 유로를 통해 N2(질소) 가스의 공급 기구(40A)에 접속되어 있다.
진공 용기(41)의 천장부에는 타깃(51A, 51B)이, 판형의 전극(52A, 52B)의 하방측에 당해 전극(52A, 52B)에 각각 접속되어서 마련되어 있다. 타깃(51A, 51B)은 각각 Ru, W로 구성된다. 도면 중 53은 절연 부재이며, 전극(52A, 52B)과 진공 용기(41)를 절연한다. 전극(52A, 52B)에는 직류 전원(54A, 54B)이 각각 접속되어 있다. 도면 중 55A, 55B는 진공 용기(41)의 외측에 마련되는 마그네트이며, 마그네트 구동부(56A, 56B)에 의해 각각, 전극(52A, 52B)의 상방을 당해 전극(52A, 52B)의 상면을 따라 이동한다. 또한, 진공 용기(41)의 천장부에는 가스 공급부(57)가 마련되고, 당해 가스 공급부(57)는 가스 유로를 통해 불활성 가스의 공급 기구(58)에 접속되어 있다.
도면 중 50은 컴퓨터로 이루어지는 제어부이며, 프로그램을 포함한다. 당해 프로그램에 의해, 제어부(50)로부터 성막 장치(4)의 각 부에 제어 신호가 출력되어서, 그 동작이 제어되고, 후술하는 바와 같이 웨이퍼(1)에 대한 마스크막(15)의 성막이 행해진다. 상기의 프로그램은, 예를 들어 콤팩트 디스크, 하드 디스크, DVD 등의 기억 매체에 저장되어, 제어부(50)에 인스톨된다.
성막 장치(4)에 있어서의 웨이퍼(1)의 처리에 대해서 설명한다. 가스 공급부(40)로부터 N2 가스, 가스 공급부(57)로부터 불활성 가스가 각각 공급될 때, 직류 전원(54A 및 54B)으로부터 전극(52A) 및 전극(52B)을 통해 타깃(51A 및 51B)에 각각 전압이 인가됨과 함께 마그네트(55A, 55B)의 이동이 행해진다. 그에 의해 불활성 가스가 여기되어서 플라스마화되어, 플라스마 중의 양이온이 충돌함으로써 타깃(51A, 51B)을 각각 구성하는 Ru, W가 스퍼터되어, 웨이퍼(1)에 Ru와 W의 합금막이 형성된다. 또한, 이때 상기의 N2 가스에 대해서도 플라스마화되어서, 상기의 합금막이 질화됨으로써 RuWN인 마스크막(15)이 성막된다.
마스크막(15)으로서 RuWN을 형성하는 경우의 성막 장치(4)의 구성예에 대해서 나타냈지만, 타깃(51A, 51B)을 구성하는 재료를 적절히 선택함으로써, 다른 화합물의 막에 대해서도 마스크막(15)으로서 형성할 수 있다. 또한, 마스크막(15)에 대해서 산화를 행하는 경우, 탄화를 행하는 경우에는, 가스 공급부(40)로부터 N2 가스 대신 산소 가스, 메탄 등의 탄소 화합물의 가스를 각각 공급하면 된다. 이들 마스크막(15)의 질화, 산화 및 탄화를 행하지 않는 경우에는, 가스 공급부(40)로부터의 가스 공급을 행하지 않아도 된다.
본 실시 형태에 따르면, 상기의 Ru 함유 하드 마스크 화합물에 의해 마스크막(15)을 구성함으로써, 당해 마스크막(15)에 대해서는 높은 광 투과성을 얻을 수 있다. 따라서, 얼라인먼트 마크(14)의 광학적인 검출이 가능하기 때문에, 노광 시의 웨이퍼(1)의 위치 정렬에 문제가 발생하는 것을 방지할 수 있다. 또한 마스크막(15)은 높은 에칭 선택비를 갖는다. 즉 상층막(12)의 에칭 중에, 마스크막(15)이 에칭되는 것이 억제된다. 따라서, 상층막(12)에 형성하는 패턴인 개구부(12A)가 미세해도 개구부(12A)를 원하는 깊이까지 에칭할 수 있기 때문에, 개구부(12A) 및 당해 개구부(12A)에 매립되는 배선을 미세화할 수 있다. 또한, 상기의 특허문헌 1, 2는 포토 마스크를 제조하기 위한 기술이기 때문에, 본 개시의 기술과는 구성 및 용도에 대해서 상이하다.
마스크막(15)을 구성하는 Ru 함유 하드 마스크 화합물에 대해서는, 상기의 Ti, Zr, Hf, V, Nb, Ta, Mo, W 및 Si 중, 둘 이상의 원소를 포함하고 있어도 된다. 그 경우에는, 예를 들어 상기의 성막 장치(4)에 대해서, 타깃, 전극, 직류 전원 및 마그네트 구동부로 이루어지는 조를 증설하여 성막 처리를 행하면 된다. 또한 마스크막(15)에 대해서는 PVD에 의해 웨이퍼(1)에 형성하는 것에 한정되지는 않으며, 예를 들어 CVD(Chemical Vapor Deposition)에 의해 형성해도 된다. 단, 상기와 같이 성막 장치(4)를 사용하여 성막하는 경우, 직류 전원(54A, 54B)으로부터 공급되는 전력을 조정함으로써 플라스마의 분포를 조정하여, 타깃(51A, 51B)의 각각의 스퍼터되는 양을 조정할 수 있다. 그에 의해 Ru 함유 하드 마스크 화합물 중의 Ru와, Ru에 대한 첨가 원소의 조성비를 조정할 수 있다. 즉, 이 조성비에 관한 조정을 용이하게 행할 수 있기 때문에 유리하다.
그런데 하드 마스크에 대해서는, 도 7a에 도시하는 바와 같이 Ru 함유 하드 마스크 화합물로 이루어지는 마스크막(15)과, 그 하방에 적층되어서 마련된 Ru를 포함하지 않는 하측 마스크막(18)으로 이루어지는 적층막(19)으로 구성해도 된다. 이 경우, 마스크막(15)이 제1 막에, 하측 마스크막(18)이 제2 막에 각각 상당한다. 하측 마스크막(18)은, 예를 들어 TiN 또는 SiN으로 구성된다. 또한, 하측 마스크막(18)이 Ru를 포함하지 않는다는 것은, 막의 구성 성분으로서 포함되지 않는다는 것이지, 불순물로서 Ru가 포함되지 않는다는 의미는 아니다. 하측 마스크막(18)에 대해서는, 마스크막(15)과 마찬가지로 PVD나 CVD에 의해 형성할 수 있다.
도 7b는, 적층막(19)의 형성 후에 도 1 내지 도 3에서 설명한 수순으로 처리를 행하여, 상층막(12)에 개구부(12A)를 형성한 상태를 나타내고 있다. 상층막(12)을 에칭하는 데 있어서, 마스크막(15)은 상기와 같이 에칭 선택비가 높기 때문에 당해 에칭 중의 소실이 억제되고, 소실되어도 하측 마스크막(18)에 의해 에칭을 계속할 수 있다. 또한, TiN 및 SiN에 대해서는 두께가 비교적 두꺼워도, 비교적 높은 광 투과성을 갖는다. 따라서, 이 적층막(19)으로 하드 마스크를 구성하는 경우, 높은 광 투과성을 확보하면서, 하드 마스크로서의 두께를 비교적 크게 하여, 에칭 중에 있어서의 소실을 방지할 수 있다.
또한, 실험에 의해, 막 두께가 15㎚인 TiN막과, 당해 TiN막 상에 형성한 막 두께가 5㎚인 Ru막으로 이루어지는 적층막에 대해서, 양호한 광 투과성이 얻어짐이 확인되었다. 상기한 바와 같이 Ru 함유 하드 마스크 화합물은, Ru 단체보다도 양호한 광 투과성을 나타낸다. 따라서, 일례로서 마스크막(15)의 두께 H3을 5㎚ 이하, 하측 마스크막(18)의 두께 H4를 15㎚ 이하로 함으로써, 상기의 적층막(19)에 대해서는 양호한 광 투과성이 얻어지므로 바람직하다.
또한, Ru 함유 하드 마스크 화합물로 이루어지는 마스크막(15)을 하방측에, TiN 혹은 SiN인 하측 마스크막(18)을 상방측에 배치하면, 에칭 중에 하측 마스크막(18)이 빠르게 소실됨으로써, 적층막(19) 전체가 소실되는 시간이 비교적 짧아져 버린다. 따라서, 상기한 바와 같이 Ru 함유 하드 마스크 화합물로 이루어지는 마스크막(15)을 상방측에, TiN 혹은 SiN인 하측 마스크막(18)을 하방측에 배치한다.
상기의 예에서는 피에칭막인 상층막(12)으로서는 SiO2로 구성되어 있지만, SiO2에 한정되지는 않으며, 예를 들어 SiN(질화실리콘)으로 구성되어 있어도 된다. 또한, 이와 같이 피에칭막을 SiN으로 하는 경우에는, 도 7a에서 설명한 하드 마스크인 상기의 하측 마스크막(18)은, SiN 이외의 재료로 한다. 또한, 얼라인먼트 마크(14)의 광학적인 검출로서는, 상기와 같이 웨이퍼(1)를 촬상하는 것에 한정되지 않는다. 예를 들어, 웨이퍼(1)의 표면측으로부터, 얼라인먼트 마크(14)에 광조사하였을 때와, 얼라인먼트 마크(14)의 외측에 광조사하였을 때로, 광의 반사량이 상이하도록 당해 얼라인먼트 마크(14)가 구성되어 있는 것으로 한다. 그 경우, 웨이퍼(1)의 표면에 국소적으로 광을 조사하는 광조사부와, 그 반사광을 수광하는 수광 소자를 웨이퍼(1)에 대해서 상대적으로 이동시켜, 수광 소자에 의한 반사광의 수광량에 기초하여 얼라인먼트 마크(14)의 검출을 행해도 된다.
또한, 금회 개시된 실시 형태는, 모든 점에서 예시이지 제한적인 것은 아니라고 생각되어야 한다. 상기의 실시 형태는, 첨부의 특허 청구 범위 및 그 취지를 벗어나지 않고, 여러 가지 형태로 생략, 치환, 변경되어도 된다.
(평가 시험)
계속해서, 이미 설명한 실시 형태에 관련하여 행해진 평가 시험에 대해서 설명한다.
평가 시험 1
평가 시험 1에서는, 서로 다른 막(시험막으로 함)이 형성된 각 기판에 C4F8 가스와 N2 가스의 혼합 가스를 공급하여 에칭을 행하였다. 각 시험막의 재료로서는, TiN, RuW, RuWN, RuHf 및 RuHfN이다. 그리고 시험막을 에칭하였을 때와, 마찬가지의 조건, 마찬가지의 처리 시간으로 SiO2막에 대해서 에칭을 행하였다. 그리고 각 시험막에 대해서, SiO2막의 에칭양/시험막의 에칭양을 SiO2막에 대한 에칭 선택비로서 산출하였다.
이 평가 시험 1의 결과를 도 8의 막대그래프에 나타내고 있으며, 그래프의 종축은, 상기의 에칭 선택비를 나타내고 있다. 당해 에칭 선택비에 대해서, TiN막이 4.7, RuW막이 19, RuWN막이 30 이상, RuHf막이 12.8, RuHfN막이 30 이상이었다. TiN막은 하드 마스크로서 비교적 널리 사용되고 있지만, 전술한 바와 같이 패턴의 미세화에 대응하기 어려워지고 있다. 그리고 에칭 선택비로서는, 이 TiN막의 에칭 선택비의 약 2배 이상, 즉 10 정도 이상으로 하는 것이, 실용상 요망되고 있다. 따라서, RuW막, RuWN막, RuHf막, RuHfN막에 대해서는, 실용상, 충분한 에칭 선택비를 구비하고 있는 것이, 이 평가 시험 1로부터 확인되었다. 또한, 이 에칭 선택비에 대해서, RuW막보다도 RuWN막 쪽이 높고, RuHf막보다도 RuHfN막 쪽이 높다. 즉 상기의 Ru 함유 하드 마스크 화합물에 대해서, 질화됨으로써 에칭 선택비를 보다 높게 할 수 있음을 알 수 있다.
평가 시험 2
평가 시험 2에 있어서는, SiO2막이 형성된 기판에 C4F8 가스와 N2 가스의 혼합 가스를 공급하여, 당해 SiO2막을 120㎚ 에칭하였다. 또한, 기판에 각각 형성된 시험막인 WN막, RuHfN막, RuWN막에 대해서, 이 SiO2막의 에칭과 동일한 조건에서 같은 시간 에칭을 행하여, 에칭양을 측정함과 함께, 평가 시험 1과 마찬가지로 SiO2막에 대한 에칭 선택비를 산출하였다.
이 평가 시험 2의 결과를 도 9의 막대그래프에 나타내고 있으며, 그래프의 종축이 에칭 선택비를 나타내고 있다. 에칭양에 대해서 WN막이 8.7㎚, RuHfN막이 1.6㎚, RuWN막이 0㎚였다. 따라서, 에칭 선택비에 대해서, WN막이 14, RuHfN막이 74, RuWN막이 100 이상이다. 이와 같이 평가 시험 2로부터는, Ru를 포함하는 합금의 질화물의 막은 비교적 높은 에칭 선택비를 나타내고, 특히 RuWN막의 에칭 선택비가 높음이 확인되었다.
평가 시험 3
이 평가 시험 3에서는, 평가 시험 1, 2와 마찬가지로, 에칭 가스로서 C4F8 가스와 N2 가스의 혼합 가스를, 시험막이 형성된 기판에 공급하여, SiO2막에 대한 각 시험막의 에칭 선택비를 산출하였다. 시험막으로서는, RuW막, RuWN막, Ru막을 각각 사용하였다. 또한 이들 RuW막, RuWN막, Ru막에 대해서, 특정 화합물로 이루어지는 습식 에칭액에 기판을 침지하였을 때, 당해 기판으로부터 제거되는지 여부를 조사하였다.
RuW막, RuWN막, Ru막에 대해서, 에칭 선택비는 각각 19, 30 이상, 21.5였다. 따라서, 에칭 선택비에 대해서는 모두 비교적 높은 값을 나타냈다. 그리고, Ru막에 대해서는 습식 에칭에서 제거되지 않았지만, RuW막, RuWN막에 대해서는 제거되었다. 따라서, RuW막, RuWN막에 대해서는 하드 마스크로서 사용하는 데 있어서 필요한 요건을 구비하고 있음이 확인되었다.
평가 시험 4
이 평가 시험 4에서는, 복수의 유리판에 WN막, RuWN막을 각각 성막하였다. 이 WN막 및 RuWN막의 막 두께는 유리판별로 변경되어 있어, 10㎚ 혹은 20㎚의 막 두께를 갖도록 성막하였다. 그리고, 이와 같이 성막을 행한 유리판을, 문자가 기재된 기판 상에, 당해 문자를 덮도록 적재하여, 눈으로 보아서 문자를 확인할 수 있는지 여부를 조사하였다.
RuWN막에 대해서, 두께가 10㎚인 경우는 문자를 확인할 수 있었지만, 두께가 20㎚인 경우는 문자를 확인하기가 어려웠다. WN막에 대해서, 두께가 10㎚인 경우는, 문자를 확인할 수 있었지만, 두께가 20㎚인 경우는, 문자를 확인하기가 어려웠다. 또한, RuWN막과 WN막의 두께가 서로 동일한 경우, 약간 WN막 쪽이 문자를 인식하기 쉽지만, 인식의 용이함에 큰 차이는 없었다.
이 평가 시험 4의 결과로부터, RuWN막에 대해서 10㎚ 이하의 두께로 하면, 충분한 광 투과성을 확보할 수 있기 때문에 바람직함이 확인되었다. 그런데 상기와 같이 RuWN막에 대해서는, 평가 시험 1 내지 3에서 높은 에칭 선택성을 가짐이 확인되고, 평가 시험 3에서 습식 에칭에 의해 제거 가능함이 확인되었다. 또한, 이 평가 시험 4에 있어서 광 투과성을 가짐이 확인되었다. 즉, 평가 시험 1 내지 4의 결과로부터, RuWN막에 대해서는 하드 마스크로서 적합함을 알 수 있다.
평가 시험 5
이 평가 시험 5에서는, 평가 시험 4와 마찬가지의 시험을 행하였다. 단 유리판에 형성하는 막의 종류 및 막의 두께의 조합에 대해서는 평가 시험 4와 상이하다. 이 평가 시험 5에서는 두께가 20㎚인 TiN막, 두께가 20㎚인 Ru막, 두께가 10㎚인 Ru막, 두께가 20㎚인 TiRuN막을, 각각 유리판에 성막하였다. 이 TiRuN막에 대해서는, Ti와 Ru의 조성비가 상이한 2종류의 막을 성막하고 있어, Ru의 조성비가 작은 쪽의 막을 제1 TiRuN막, Ru의 조성비가 큰 쪽의 막을 제2 TiRuN막으로 한다.
문자의 인식의 용이성, 즉 광 투과성에 대해서는, 20㎚의 TiN막>두께가 10㎚인 Ru막=두께가 20㎚인 제1 TiRuN막>두께가 20㎚인 제2 TiRuN막>두께가 20㎚인 Ru막이었다. 단, 두께가 20㎚인 제1 TiRuN막의 광 투과성보다도, 보다 높은 광 투과성을 갖는 것이 바람직하다는 시험 결과로 되었다. 이 평가 시험 5의 결과와 상기의 평가 시험 4의 결과로부터, 충분한 광 투과성을 갖도록 하기 위해서, Ru 함유 하드 마스크 화합물에 관한 막 두께는 10㎚ 이하로 하는 것이 바람직하다고 생각된다.

Claims (9)

  1. Ru와, Ti, Zr, Hf, V, Nb, Ta, Mo, W 및 Si 중에서 선택된 원소로 구성되는 화합물로 이루어지는 제1 막을 포함하고,
    상기 제1 막과, 상기 제1 막의 하방에 적층되는 Ru를 포함하지 않는 제2 막으로 구성되고,
    상기 제2 막은, TiN 또는 SiN이고,
    상기 제2 막의 두께는 15nm 이하이고,
    반도체 디바이스의 제조용의 기판에 형성되는, 하드 마스크.
  2. 제1항에 있어서,
    상기 제1 막의 두께는 10㎚ 이하인, 하드 마스크.
  3. 제1항 또는 제2항에 있어서,
    상기 화합물은 질화, 산화 혹은 탄화된 화합물인, 하드 마스크.
  4. 제1항 또는 제2항에 있어서,
    상기 화합물은 아몰퍼스인, 하드 마스크.
  5. 삭제
  6. 삭제
  7. 제1항 또는 제2항에 있어서,
    상기 화합물은 W를 포함하는, 하드 마스크.
  8. Ru와, Ti, Zr, Hf, V, Nb, Ta, Mo, W 및 Si 중에서 선택된 원소로 구성되는 화합물로 이루어지는 제1 막을 포함하고,
    상기 제1 막과, 상기 제1 막의 하방에 적층되는 Ru를 포함하지 않는 제2 막으로 구성되고,
    상기 제2 막은, TiN 또는 SiN이고,
    상기 제2 막의 두께는 15nm 이하인, 하드 마스크 형성용의 막을, 반도체 디바이스의 제조용의 기판에 마련되는 피에칭막 상에 형성하는 막 형성 공정과,
    이어서, 상기 하드 마스크 형성용의 막에 패턴을 형성하고, 하드 마스크를 형성하는 공정과,
    계속해서 상기 하드 마스크를 개재하여, 상기 피에칭막을 에칭하는 공정
    을 포함하는, 반도체 디바이스의 제조 방법.
  9. 제8항에 있어서,
    상기 막 형성 공정 후, 상기 하드 마스크 형성용의 막 상에 레지스트막을 형성하는 공정과,
    상기 기판에 있어서, 상기 하드 마스크 형성용의 막보다도 하방에 위치하는 마크를 광학적으로 검출하는 공정과,
    검출한 상기 마크의 위치에 기초하여 상기 레지스트막을 노광하여 레지스트 패턴을 형성하고, 당해 레지스트 패턴을 통해 상기 하드 마스크 형성용의 막에 상기 패턴을 형성하는 공정
    을 포함하는, 반도체 디바이스의 제조 방법.
KR1020200004758A 2019-01-16 2020-01-14 하드 마스크 및 반도체 디바이스의 제조 방법 KR102379359B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2019-005444 2019-01-16
JP2019005444A JP7310146B2 (ja) 2019-01-16 2019-01-16 ハードマスク付き半導体デバイスの製造用の基板及び半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
KR20200089228A KR20200089228A (ko) 2020-07-24
KR102379359B1 true KR102379359B1 (ko) 2022-03-28

Family

ID=71516397

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200004758A KR102379359B1 (ko) 2019-01-16 2020-01-14 하드 마스크 및 반도체 디바이스의 제조 방법

Country Status (3)

Country Link
US (1) US20200227273A1 (ko)
JP (1) JP7310146B2 (ko)
KR (1) KR102379359B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150179205A1 (en) * 2013-12-24 2015-06-25 Kabushiki Kaisha Toshiba Pattern formation method, stamper manufacturing method, and magnetic recording medium manufacturing method
US20150280113A1 (en) 2014-03-27 2015-10-01 Lam Research Corporation Method to etch non-volatile metal materials

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3366572B2 (ja) * 1998-06-08 2003-01-14 富士通株式会社 Ｘ線露光用マスク及びその作成方法
JP4406242B2 (ja) * 2003-09-04 2010-01-27 株式会社東芝 磁気メモリ
KR100725451B1 (ko) * 2005-06-07 2007-06-07 삼성전자주식회사 강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체장치의 제조 방법
JP2007081383A (ja) * 2005-08-15 2007-03-29 Fujitsu Ltd 微細構造の製造方法
KR100948770B1 (ko) * 2008-06-27 2010-03-24 주식회사 에스앤에스텍 블랭크 마스크, 포토마스크 및 이의 제조 방법
WO2013177576A1 (en) * 2012-05-25 2013-11-28 The Regents Of The University Of California Method for fabrication of high aspect ratio trenches and formation of nanoscale features therefrom
JP2015032783A (ja) * 2013-08-06 2015-02-16 マイクロン テクノロジー， インク． 半導体装置の製造方法
JP6422873B2 (ja) 2013-09-11 2018-11-14 Hoya株式会社 多層反射膜付き基板、ｅｕｖリソグラフィー用反射型マスクブランク、ｅｕｖリソグラフィー用反射型マスク及びその製造方法、並びに半導体装置の製造方法
JP2018010080A (ja) 2016-07-12 2018-01-18 凸版印刷株式会社 位相シフト型フォトマスクブランク
KR102553992B1 (ko) * 2017-03-31 2023-07-10 가부시키가이샤 토판 포토마스크 위상 시프트 마스크 블랭크, 위상 시프트 마스크 및 위상 시프트 마스크의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150179205A1 (en) * 2013-12-24 2015-06-25 Kabushiki Kaisha Toshiba Pattern formation method, stamper manufacturing method, and magnetic recording medium manufacturing method
US20150280113A1 (en) 2014-03-27 2015-10-01 Lam Research Corporation Method to etch non-volatile metal materials

Also Published As

Publication number Publication date
US20200227273A1 (en) 2020-07-16
TW202101532A (zh) 2021-01-01
KR20200089228A (ko) 2020-07-24
JP2020112755A (ja) 2020-07-27
JP7310146B2 (ja) 2023-07-19

Similar Documents

Publication Publication Date Title
JP6716629B2 (ja) 位相反転ブランクマスク及びその製造方法
KR100885636B1 (ko) 블랭크 마스크 및 이를 이용한 포토마스크의 제조방법
US20120219890A1 (en) Optical member for euv lithography, and process for production of reflective layer-equipped substrate
JP2015092270A (ja) マスクブランク、転写用マスク及び転写用マスクの製造方法
JPWO2010050518A1 (ja) Ｅｕｖリソグラフィ用反射型マスクブランク
US11009787B2 (en) Mask blank, phase shift mask, and method for manufacturing semiconductor device
US11061316B2 (en) Mask blank, transfer mask, method of manufacturing a transfer mask, and method of manufacturing a semiconductor device
US20230288794A1 (en) Reflection-type mask blank for euv lithography, reflection-type mask for euv lithography, and manufacturing methods therefor
US11960201B2 (en) Method of critical dimension control by oxygen and nitrogen plasma treatment in EUV mask
KR20070114025A (ko) 블랭크 마스크 및 블랭크 마스크 제조 방법
KR102379359B1 (ko) 하드 마스크 및 반도체 디바이스의 제조 방법
KR20100123644A (ko) 에칭 방법 및 포토마스크 블랭크의 가공 방법
US20220043335A1 (en) Mask blank, transfer mask, and semiconductor-device manufacturing method
TWI851642B (zh) 硬遮罩及半導體元件之製造方法
KR102653352B1 (ko) 다층 반사막 부착 기판, 반사형 마스크 블랭크 및 반사형 마스크, 그리고 반도체 장치의 제조 방법
EP4212956A1 (en) Phase shift mask blank, phase shift mask, and method for manufacturing phase shift mask
CN113515006A (zh) 反射型掩模坯料、其制造方法和反射型掩模
US11815804B2 (en) EUV mask blank and method of making EUV mask blank
EP3832388B1 (en) Photomask blank, manufacturing method of photomask and photomask
WO2023171582A1 (ja) 反射型マスクブランク、並びに、反射型マスク及びその製造方法
US20240210813A1 (en) Reflective Mask Blank, Reflective Mask, and Manufacturing Method Thereof
US20080203386A1 (en) Method of forming a patterned resist layer for patterning a semiconductor product

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant