KR102366833B1 - 폴라 프로세싱 메커니즘을 포함하는 컴퓨팅 시스템 및 그것의 동작 방법 - Google Patents

폴라 프로세싱 메커니즘을 포함하는 컴퓨팅 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 발명에 따른 컴퓨팅 시스템은, 콘텐츠를 통신하는 장치 간 인터페이스, 그리고 상기 장치 간 인터페이스와 연결되며, 상기 콘텐츠를 통신하기 위해 다중 프로세싱 디멘젼을 사용하는 폴라 통신 메커니즘에 기초하여 상기 콘텐츠를 처리하는 통신부를 포함하되, 상기 통신부는 제 1 직교 메커니즘을 통해 노드 결과를 생성하고, 제 2 직교 메커니즘을 통해 상기 노드 결과를 처리한다.

Description

폴라 프로세싱 메커니즘을 포함하는 컴퓨팅 시스템 및 그것의 동작 방법{COMPUTING SYSTEM WITH POLAR PROCESSING MECHANISM AND METHOD OF OPERATION THEREOF}
본 발명은 컴퓨팅 시스템에 관한 것으로, 좀 더 구체적으로는 폴라 프로세싱 메커니즘을 포함하는 컴퓨팅 시스템 및 그것의 동작 방법에 관한 것이다.
현대의 소비 산업 전자제품, 특히, 셀룰러 폰, 내비게이션 시스템, 휴대용 디지털 보조기구, 및 복합기기 같은 장치들은 모바일 통신을 포함하는 현대의 생활을 지원하기 위해 향상된 기능을 제공하고 있다.
현대 생활에서 정보에 대한 수요 증가로 인해 사용자들은 향상된 데이터 속도로, 언제든지 정보에 접속하는 것을 필요로 하게 된다. 그러나, 모바일 통신에서 사용되는 통신 신호들은 실질적으로 수많은 소스로부터 다양한 타입의 장애를 경험하게 된다. 뿐만 아니라 송수신되는 정보가 가지는 수많은 형식들로 인해 증가되는 계산적인 복잡성은 접근 가능한 데이터의 품질 및 속도에 영향을 미친다.
따라서, 폴라 프로세싱 메커니즘을 포함하는 컴퓨팅 시스템의 필요는 여전히 남아있다. 꾸준히 증가하는 상업적 경쟁 압력의 관점에서, 증가하는 소비자의 기대와 시장에서 의미있는 제품 차별화를 위해 감소하는 기회를 고려하면, 이러한 문제들의 답을 구하는 것이 더욱 중요해졌다. 또한, 비용 절감, 효율 및 성능의 향상, 그리고 경쟁 압력의 충족의 필요는 이러한 문제들의 답을 구하는 것을 더욱 긴급하게 필요로 하고 있다.
이러한 문제들의 해답은 오랫동안 찾아져 왔다. 하지만, 이전의 개발들은 어떠한 해답도 제시하지 못해왔고, 이 분야의 통상의 지식을 가진 자들은 이러한 문제들을 회피해 왔다.
본 발명의 목적은 복수의 장치 간 통신에 있어서 레이턴시(latency)를 감소시키는 컴퓨팅 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명에 따른 컴퓨팅 시스템은, 콘텐츠를 통신하는 장치 간 인터페이스, 그리고 상기 장치 간 인터페이스와 연결되며, 상기 콘텐츠를 통신하기 위해 다중 프로세싱 디멘젼을 사용하는 폴라 통신 메커니즘에 기초하여 상기 콘텐츠를 처리하는 통신부를 포함하되, 상기 통신부는 제 1 직교 메커니즘을 통해 노드 결과를 생성하고, 제 2 직교 메커니즘을 통해 상기 노드 결과를 처리한다.
본 발명에 따른 컴퓨팅 시스템의 동작 방법은, 콘텐츠를 통신하는 단계, 그리고 다중 프로세싱 디멘젼(multiple processing dimension)을 활용하는 폴라 통신 메커니즘(polar communication mechanism)에 기초하여 상기 콘텐츠를 처리하는 단계를 포함하되, 상기 콘텐츠를 처리하는 단계는, 제 1 직교 메커니즘을 통해 노드 결과를 생성하는 단계, 그리고 제 2 직교 메커니즘을 통해 상기 노드 결과를 처리하는 단계를 포함한다.
본 발명에 따른 비 일시적인 저장 매체는, 콘텐츠를 통신하기 위해 다중 프로세싱 디멘젼(multiple processing dimension)을 활용하는 폴라 통신 메커니즘(polar communication mechanism)에 기초하여 상기 콘텐츠를 처리하고, 상기 콘텐츠를 처리하기 위해 제 1 직교 메커니즘을 통해 노드 결과를 생성하며 제 2 직교 메커니즘을 통해 상기 노드 결과를 처리하는 명령어들을 포함한다.
본 발명에 따른 실시 예들은 이상에서 언급한 단계나 구성 대신에 다른 단계나 구성을 더 포함할 수 있다. 이러한 단계나 구성은 첨부된 도면을 참조하여 이하의 상세한 설명을 읽음으로써 본 발명 분야에 있어서 통상의 지식을 가진 자에게 명확해질 것이다.
본 발명에 따른 실시 예에 따르면, 폴라 프로세싱 메커니즘을 사용하여 복수의 장치 간 통신에 있어서 레이턴시(latency)를 감소시키는 컴퓨팅 시스템 및 그것의 동작 방법을 제공하는 데 있다.
도 1은 본 발명에 따른 폴라 프로세싱 메커니즘을 포함하는 컴퓨팅 시스템을 보여주는 도면이다.
도 2는 다중 인스턴스들을 활용하는 도 1의 폴라 프로세싱 메커니즘을 예시적으로 보여주는 도면이다.
도 3은 멀티-디멘져널 디코딩 메커니즘을 예시적으로 보여주는 도면이다.
도 4는 본 발명에 따른 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 제어 흐름을 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 동작 방법을 보여주는 순서도이다.
본 발명의 실시 예들은 다중 액세스 채널들을 통해 다중 통신들을 조정하는 데 사용될 수 있다. 다중 송신 장치들 사이에서 코디네이션 프로파일(coordination profile)을 통신하는 코디네이션 메커니즘(coordination mechanism)은 메시지 컨스트럭션 메커니즘(message construction mechanism)에 따라 메시지를 작성하기 위해 사용될 수 있다. 작성된 메시지는 메시지 폴라리제이션 메커니즘(message polarization mechanism)에 따라 공통으로 다중 송신기들 사이에서 전송될 수 있다.
인코딩되어 전송된 메시지는 수신기에서 수신될 수 있다. 통신 속도나 상호 정보와 같은, 수신된 신호의 속성에 기초하여 수신 장치들은 디코딩 시퀀스를 계산할 수 있다. 또한, 수신기는 원래 의도된 콘텐츠를 평가하거나 복원하기 위하여 디코딩 시퀀스에 따라 수신된 신호를 디코딩할 수 있다.
이하의 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 다른 실시 예들이 본 발명의 개시 내용에 기초하여 명백할 것이라는 점은 이해될 것이다. 시스템, 프로세스, 또는 기계적 변화가 본 발명의 범위를 벗어나지 않고 이루어질 수 있음은 이해될 것이다.
이하의 설명에서, 다수의 특정 세부 사항들은 본 발명의 철저한 이해를 돕기 위해 제공되는 것이다. 하지만, 본 발명은 이러한 특정 세부 사항 없이도 실시될 수 있음은 자명할 것이다. 본 발명의 실시 예를 모호하게 하는 것을 피하기 위해, 몇몇 잘 알려진 회로, 시스템 구성 및 처리 단계는 상세하게 개시되지 않을 수 있다.
시스템의 실시 예들을 보여주는 도면들은 도식적으로 표현되었으며, 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한, 설명의 편의를 위해 도면들은 일반적으로 유사한 방향으로 표시할지라도, 이러한 묘사는 대부분 임의적인 것이다. 일반적으로, 본 발명은 임의의 방향으로 동작될 수 있다. 설명의 편의상 본 발명의 실시 예들은 제 1, 제 2 또는 기타 등등으로 번호가 매겨질 것이다. 하지만, 이것은 어떤 다른 의미가 있거나 본 발명의 실시 예에 대한 제한을 두는 것은 아니다.
이하에서 "모듈"이라는 용어는 본 발명에서 그 용어가 사용되는 문맥에 따라서 소프트웨어, 하드웨어, 또는 그것들의 결합을 나타낼 수 있다. 예를 들면, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 또는 실행 소프트웨어를 포함할 수 있다. 또한, 소프트웨어는 기능, 기능 호출, 코드 블록, 또는 그것들의 결합을 포함할 수 있다. 또한 예를 들면, 하드웨어는 게이트, 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어, 압력 센서, 관성 센서, 미세 전자 기계 시스템(Microelectromechanical System, MEMS), 수동 소자, 소프트웨어 기능을 수행하기 위한 명령을 저장한 불 휘발성 저장 매체, 그것들의 일부분, 또는 그것들의 결합을 포함할 수 있다.
이하에서 "프로세싱", "프로세스" 또는 "처리"라는 용어는 신호 및 해당하는 데이터를 다루는 것, 즉, 필터링, 검출, 디코딩, 데이터 구조를 조립, 데이터 구조를 전송, 데이터 구조를 다루는 것, 또는 데이터 구조를 읽고 쓰는 것과 같은 동작을 포함할 수 있다. 데이터 구조는 심볼, 패킷, 블록, 파일, 입력 데이터, 또는 시스템 생성 데이터로서 정돈된 정보로 정의된다. 시스템 생성 데이터는 계산되거나 생성된 데이터 또는 프로그램 데이터를 포함할 수 있다.
도 1을 참조하면, 본 발명의 실시 예에 따른 에러 핸들링 메커니즘(error handling mechanism)을 포함하는 컴퓨팅 시스템(100)을 보여준다. 컴퓨팅 시스템(100)은 제 1 장치(102)를 포함할 수 있다. 제 1 장치(102)는 셀룰러 폰이나 노트북 컴퓨터와 같은 모바일 장치를 포함하고, 네트워크(104)에 연결될 수 있다. 또한, 제 1 장치(102)는 모뎀이나 라우터(router)와 같은 유선 장치를 포함할 수 있다. 또한, 제 1 장치(102)는 저장 장치나 시스템 내에서 정보를 처리하도록 특화된 부분이나 회로와 같이 포괄적인 장치 내에 포함된 회로 또는 장치를 포함할 수 있다.
네트워크(104)는 장치들 사이의 통신을 가능하도록 장치들을 서로 연결하는 유무선 통신 장치들이나 도구들의 시스템이다. 예를 들면, 네트워크(104)는 와이어(wire)들, 송신기들, 수신기들, 안테나들, 송전탑들, 스테이션들, 리피터(Repeater) 들, 전화 네트워크, 서버들, 또는 무선 셀룰러 네트워크를 위한 클라이언트 장치들의 결합을 포함할 수 있다. 또한, 네트워크(104)는 라우터(router)들, 케이블들, 컴퓨터들, 서버들, 그리고 다양한 크기의 지역 네트워크들을 위한 클라이언트 장치들의 결합을 포함할 수 있다. 또한, 네트워크(104)는 장치 내의 유닛들 사이에서 통신 버스, 와이어(wire), 케이블, 무선 연결, 또는 이들의 결합을 포함할 수 있다.
컴퓨팅 시스템(100)은 제 1 장치(102)와 직접 또는 간접으로 연결되어 통신하는 제 2 장치(106)를 포함할 수 있다. 네트워크(104)는 제 2 장치(106)를 포함하거나 제 2 장치(106)에 연결될 수 있다. 제 2 장치(106)는 제 1 장치(102)로부터 무선 신호들을 수신할 수 있으며, 제 1 장치(102)로 신호들을 전송할 수 있고, 신호들을 처리할 수 있다. 또한, 제 2 장치(106)는 다른 기지국들 또는 네트워크(104) 내의 구성들 사이에서 신호들을 중계할 수 있다.
제 1 장치(102)는 제 2 장치(106)를 통해 네트워크(104)에 연결될 수 있다. 예를 들면, 제 2 장치(106)는 기지국, 서버, 라우터(router), 모뎀, 또는 이들이 결합이 될 수 있다. 또한, 제 2 장치(106)는 모바일 컴퓨팅 장치를 포함하는 제 1 장치(102)로 신호들을 보내거나 제 1 장치(102)로부터 신호들을 수신하여 통신할 수 있도록 셀 타워, 무선 라우터, 안테나 또는 이들의 결합에 포함되는 통신 장치나 프로세싱 컴포넌트(processing component)가 될 수 있다. 또는 제 2 장치(106)는 셀 타워, 무선 라우터, 안테나 또는 이들의 결합과 함께 통신 장치나 프로세싱 컴포넌트(processing component)가 될 수 있다. 또한, 제 2 장치(106)는 저장 장치나 시스템 내에서 정보를 저장하는데 특화된 부분이나 회로를 포함할 수 있다.
제 1 장치(102)는 다른 모바일 장치들, 서버들, 컴퓨터들, 전화기들, 또는 이들의 결합과 같은 다른 장치들과 연결하여 통신할 수 있다. 예를 들면, 제 1 장치(102)는 신호들을 전송, 수신, 처리 또는 이들의 결합에 의해, 그리고 신호들의 내용을 표시, 신호들의 내용에 따라 청각적 소리를 재현, 어플리케이션을 저장하거나 운영체제를 업데이트하는 내용에 따라 프로세싱, 또는 이들의 결합에 의해 다른 장치들과 통신할 수 있다.
제 2 장치(106)는 전화기의 음성 신호들이나 웹 페이지를 표현하고 이와 상호 작용하는 데이터를 포함하는, 무선으로 통신하기 위한 신호들을 교환할 수 있다. 또한, 제 2 장치(106)는 기준 신호들, 트레이닝 신호(training signal)들, 에러 검출 신호들, 에러 정정 신호들, 헤더 정보(header information), 전송 포멧, 프로토콜 정보, 또는 이들의 결합을 전송할 수 있다.
CDMA(Code Division Multiple Access), OFDMA(Orthogonal Frequency-division Multiple Access), 3GPP(Third Generation Partnership Project), LTE(Long Term Evolution), 또는 4G(Fourth Generation) 표준 같은 통신 방식에 기초하면, 통신 신호들은 통신되는 정보에 삽입되는 기준 부분, 헤더 부분, 포멧 부분, 에러 정정이나 검출 부분, 또는 이들의 결합을 포함할 수 있다. 기준 부분, 헤더 부분, 포멧 부분, 에러 정정이나 검출 부분, 또는 이들의 결합은 소정의 비트, 펄스, 웨이브, 심볼, 또는 이들의 결합을 포함할 수 있다. 이러한 다양한 부분들은 일정한 시간 간격, 주파수, 코드 또는 이들의 결합을 통해 통신되는 신호들에 삽입될 수 있다.
설명의 목적으로, 컴퓨팅 시스템(100)은 모바일 장치와 같은 사용자 장치로서 제 1 장치(102)를, 그리고 기지국이나 전송 노드로서 제 2 장치(106)를 포함하는 통신 시스템으로 설명될 것이다. 하지만, 이와 다르게 컴퓨팅 시스템(100)이 메모리 시스템일 수 있음은 이해될 것이다. 컴퓨팅 시스템(100)은 처리에 중점을 두는 디스크 드라이브나 장치에서 프로세싱 부분으로서 제 1 장치(102)를, 그리고 저장에 중점을 두는 디스크 드라이브나 장치에서 저장 부분으로서 제 2 장치(106)를 포함할 수 있음은 이해될 것이다.
컴퓨팅 시스템(100)은 콘텐츠(108)를 처리할 수 있다. 콘텐츠(108)는 접속, 처리, 통신, 또는 이들의 결합을 위한 데이터를 포함할 수 있다. 예를 들면, 제 2 장치(106)는 제 1 장치(102)를 위한 콘텐츠(108)를 통신할 수 있다. 콘텐츠(108)는 수신 장치에서 재생이나 프로세싱에 의해 통신을 위한 전송 장치로부터의 데이터를 포함할 수 있다. 좀 더 구체적인 예를 들면, 콘텐츠(108)는 제 1 장치(102)와 같은 수신 장치에서 디스플레이, 소리적 재생, 명령들의 실행, 저장, 또는 이들의 결합을 위한 비트들의 시퀀스일 수 있다.
콘텐츠(108)는 프로세싱 길이(processing length, 110)를 포함할 수 있다. 프로세싱 길이(110)는 콘텐츠(108)에서 정보를 위한 크기나 양을 포함할 수 있다. 프로세싱 길이(110)는 블록 길이나 크기를 포함할 수 있다. 프로세싱 길이(110)는 ‘N=2n’과 같이 표현될 수 있다. ‘u1 N’으로 표현되는 콘텐츠(108)는 ‘u1, u2, … , uN’으로 표현되는 균등한 독립 동일 분포(independent and identically distributed, i.i.d.) 정보 비트들을 포함할 수 있다.
컴퓨팅 시스템(100)은 콘텐츠(108)를 통신하기 위한 폴라 통신 메커니즘(polar communication mechanism, 112)을 포함할 수 있다. 폴라 통신 메커니즘(112)은 선형 블록 에러 정정 코드(linear block error correcting code)를 제공하기 위한 방법, 프로세스, 또는 이들의 결합일 수 있다. 폴라 통신 메커니즘(112)은 콘텐츠(108)의 코딩, 디코딩, 또는 이들의 결합을 위한 하나의 비트 값 또는 비트 조합 값들에 대응하는 코드들의 세트, 알파벳, 룰 세트(rule set), 또는 이들의 결합을 포함할 수 있다. 폴라 통신 메커니즘(112)은 에러 정정 프로세스, 에러 검출 프로세스, 또는 이들의 결합일 수 있다.
폴라 통신 메커니즘(112)은 채널 편광 파라미터(channel polarization parameter, 113)를 포함할 수 있다. 채널 편광 파라미터(113)는 수학식 1과 같이 표현될 수 있다.
Figure 112014128313232-pat00001
컴퓨팅 시스템(100)은 크로네커 파워(Kronecker power, 115)의 j번째 인스턴스를 계산하기 위해 채널 편광 파라미터(113)에 크로네커 파워(115)을 적용할 수 있다. 크로네커 파워(115)의 j번째 인스턴스는 수학식 2와 같이 표현될 수 있다.
Figure 112014128313232-pat00002
컴퓨팅 시스템(100)은 프로세싱 디멘젼(processing dimension, 114)에 대응하는 폴라 통신 메커니즘(112)을 사용할 수 있다. 프로세싱 디멘젼(114)은 폴라 통신 메커니즘(112)과 연관된 양상 또는 복잡성을 표현할 수 있다. 프로세싱 디멘젼(114)은 수치들의 세트 또는 분리될 수 있거나 고유한 전체 프로세스의 부분을 포함할 수 있다.
프로세싱 디멘젼(114)의 단일 인스턴스(instance)에 대응하는 폴라 통신 메커니즘(112)을 사용하는 컴퓨팅 시스템(100)은 채널 편광 파라미터(113), 크로네커 파워(115)의 j번째 인스턴스, 또는 이들의 결합을 콘텐츠(108)에 직접적으로 적용할 수 있다. 프로세싱 디멘젼(114)의 단일 인스턴스에 대응하는 폴라 통신 메커니즘(112)을 사용하는 컴퓨팅 시스템(100)은 '
Figure 112014128313232-pat00003
'와 같이 표현될 수 있다.
멀티-디멘져널 인코딩 메커니즘(multi-dimensional encoding mechanism, 116)은 m-디멘져널 폴라 변환(m-dimensional polar transformation)을 표현할 수 있다. 멀티-디멘져널 인코딩 메커니즘(116)은
Figure 112014128313232-pat00004
으로 표현될 수 있다. 문자
Figure 112014128313232-pat00005
는 폴라 통신 메커니즘(112)을 표현할 수 있다. 멀티-디멘져널 측면(multi-dimensional aspect)은 프로세싱 디멘젼(114)의 양에 대응하는, 'm'번 반복되는 거듭제곱으로 표현될 수 있다.
m-디멘져널 폴라 변환(m-dimensional polar transformation)을 위해 입력 정보는 행렬이나 데이터 구조와 같은 m-디멘져널 형식(m-dimensional format)으로 배열되거나 재배열될 수 있다. 콘텐츠(108)는 멀티-디멘져널 인코딩 메커니즘(116)의 m-디멘져널 형식(m-dimensional format)을 포함할 수 있다. 콘텐츠(108)는 수학식 3으로 표현될 수 있다.
Figure 112014128313232-pat00006
멀티-디멘져널 디코딩 메커니즘(multi-dimensional decoding mechanism, 118)은 선형 블록 에러 정정 코드를 제공하는 프로세싱 디멘젼(114)의 다중 인스턴스를 사용하는 콘텐츠(108)를 디코딩 및 복원하기 위한 방법, 프로세스, 또는 이들의 결합이다. 멀티-디멘져널 인코딩 메커니즘(116) 및 멀티-디멘져널 디코딩 메커니즘(118)은 프로세싱 디멘젼(114)의 다중 인스턴스를 서로 직교하도록 사용할 수 있다.
컴퓨팅 시스템(100)은 코드 워드(120)의 하나 이상의 인스턴스를 생성하기 위해 멀티-디멘져널 인코딩 메커니즘(116)을 사용할 수 있다. 컴퓨팅 시스템(100)은 멀티-디멘져널 인코딩 메커니즘(116)에 따라 채널 편광 파라미터(113), 크로네커 파워(115), 또는 이들의 결합을 콘텐츠(108)에 한번 이상 적용하여 코드 워드(120)를 생성할 수 있다. 코드 워드(120)는 콘텐츠(108) 또는 멀티-디멘져널 인코딩 메커니즘(116)에 의해 인코딩된 부분을 포함할 수 있다.
또한, 코드 워드(120)는 에러 검출 정보, 헤더나 형식 정보, 또는 이들의 결합을 포함할 수 있다. 또한, 코드 워드(120)는 코딩 메커니즘에 따라 강제된 제로 비트들을 포함할 수 있다. 또한, 코드 워드(120)는 코딩 메커니즘에 따라 재배열되거나 인터리브(interleave)된 정보나 비트들을 포함할 수 있다.
컴퓨팅 시스템(100)은 콘텐츠(108)를 통신하기 위해 전송기 신호(122)를 보낼 수 있다. 전송기 신호(122)는 코드 워드(120)를 기초로 할 수 있다. 전송기 신호(122)는 통신하기 위한 장치에 의해 실제로 전송되고, 전송을 위한 형식을 가지는 정보를 포함할 수 있다. 예를 들면, 제 1 장치(102), 제 2 장치(106), 또는 이들의 결합은 코드 워드(120)나 그것의 파생물에 따라 에너지 레벨, 전류, 전압, 또는 이들의 결합을 생성하거나 변경하는 것에 기초하여 전송기 신호(122)를 보낼 수 있다.
또한 예를 들면, 컴퓨팅 시스템(100)은 변조 스킴과 연관되고 코드 워드(120)에 대응하는 심볼들에 따라 전송기 신호(122)를 보낼 수 있다. 또한 예를 들면, 컴퓨팅 시스템(100)은 장치들 사이의 통신을 위해 비트 인터리빙 부호 변조(bit-interleaved coded modulation, BICM) 메커니즘을 사용할 수 있다.
전송기 신호(122)는 'X'로 표현될 수 있다. 전송기 신호(122)는 전송 채널(124)을 횡단하여 수신기 신호(126)로서 장치에서 수신될 수 있다.
전송 채널(124)는 무선, 유선, 또는 이들의 결합일 수 있다. 전송 채널(124)은 제 1 장치(102) 및 제 2 장치(106)와 같은 장치들 사이에 직접 연결될 수 있다. 또는 전송 채널(124)은 리피터(repeater)들, 증폭기(amplifier)들, 또는 이들의 결합을 포함할 수 있다. 예를 들면, 전송 채널(124)은 제 1 장치(102) 및 제 2 장치(106) 사이에서 신호들을 전송하기 위해 사용되는 통신 주파수, 타임 슬롯(time slot), 패킷 지정(packet designation), 전송 비율(transmission rate), 채널 코드(channel code), 또는 이들의 결합을 포함할 수 있다.
전송 채널(124)은 바이너리-입력(binary-input), 메모리-리스(memory-less), 대칭 커패시터(symmetric capacity), 이산(discrete), 추가적인 가우시안 모델(additive Gaussian modeled), 또는 이들의 결합을 포함하는 특성에 대응할 수 있다. 좀 더 구체적인 예를 들면, 전송 채널(124)은 프로세싱 길이(110)와 연관된, 바이너리 입력 이산 메모리-리스 채널(binary input discrete memory-less channel, B-DMC)의 독립 카피 'N'을 포함할 수 있다. 전송 채널(124)의 독립 카피는 비트 채널(bit channel)들로 분할될 수 있다. 전송 채널(124)은
Figure 112014128313232-pat00007
로 표시되는 i번째 비트 채널을 포함하는 'W'로 표현될 수 있다.
컴퓨팅 시스템(100)에서, 수신기 신호(126)는 제 1 장치(102), 제 2 장치(106), 또는 이들의 결합과 같은 장치에 의해 수신된 정보를 포함할 수 있다. 수신기 신호(126)는 전송 채널(124)을 횡단함으로 인해 변형된 전송기 신호(122)를 포함할 수 있다. 또한, 수신기 신호(126)는 제 1 장치(102), 제 2 장치(106), 또는 이들의 결합으로부터의 잡음, 다른 장치들로부터의 간섭 신호들, 대응하는 채널 효과들, 또는 이들의 결합을 포함할 수 있다. 수신기 신호(126)는 ‘Y’ 로 표현될 수 있다.
컴퓨팅 시스템(100)은 코드 워드(120)을 복구 또는 추정하기 위해 수신기 신호(126)를 처리할 수 있다. 예를 들면, 제 1 장치(102), 제 2 장치(106), 또는 이들의 결합은 최초 전송기 신호(122)에 포함된 코드 워드(120)를 복구 또는 추정하기 위해 수신기 신호(126)를 검출, 디코딩, 에러 정정, 에러 검출, 또는 이들의 결합을 수행할 수 있다. 컴퓨팅 시스템(100)은 코드 워드(120)를 복구 또는 추정하기 위해 멀티-디멘져널 디코딩 메커니즘(118)을 사용할 수 있다.
컴퓨팅 시스템(100) 프로세싱 디멘젼(114)의 다중 인스턴스에 대응하는 폴라 통신 메커니즘(112)를 사용하는 정보를 통신하기 위해 멀티-디멘져널 인코딩 메커니즘(116) 및 멀티-디멘져널 디코딩 메커니즘(118)를 사용할 수 있다. 또한, 컴퓨팅 시스템(100)은 콘텐츠(108)의 프로세싱을 위해 연속 제거 디코더(128)를 사용할 수 있다.
컴퓨팅 시스템(100) 콘텐츠(108)를 디코딩 및 복구하기 위해 연속 제거 디코더(128)를 사용할 수 있다. 연속 제거 디코더(128)는 콘텐츠(108)에 대한 디코딩에서 수신된 신호의 불필요하거나 잘못된 부분들을 반복적으로 제거하기 위해 특별한 방법, 프로세스, 회로, 또는 이들의 결합을 가지는 디코더를 포함할 수 있다.
예를 들면, 컴퓨팅 시스템(100)은 멀티-디멘져널 인코딩 메커니즘(116)을 통해 인코딩하고, 그리고 전송기 신호(122)를 통해 코드 워드(120)를 전송하는 제 1 장치(102)를 포함할 수 있다. 컴퓨팅 시스템(100)은 전송기 신호(122)에 대응하는 수신기 신호(126)를 수신하고, 그리고 콘텐츠(108)를 복구하기 위해 멀티-디멘져널 디코딩 메커니즘(118)를 통해 디코딩하는 제 2 장치(106)를 포함할 수 있다. 제 2 장치(106)는 연속 제거 디코더(128)를 포함할 수 있다.
또한 예를 들면, 컴퓨팅 시스템(100)은 멀티-디멘져널 인코딩 메커니즘(116)을 통해 인코딩하고, 그리고 전송기 신호(122)를 통해 코드 워드(120)를 전송하는 제 2 장치(106)를 포함할 수 있다. 컴퓨팅 시스템(100)은 전송기 신호(122)에 대응하는 수신기 신호(126)를 수신하고, 그리고 콘텐츠(108)를 복구하기 위해 멀티-디멘져널 디코딩 메커니즘(118)를 통해 디코딩하는 제 1 장치(102)를 포함할 수 있다. 제 1 장치(102)는 연속 제거 디코더(128)를 포함할 수 있다.
또한, 컴퓨팅 시스템(100)은 결합 반복 메커니즘(130), 리스트 디코딩 메커니즘(132), 또는 이들의 결합을 통해 프로세싱 디멘젼(114)의 다중 인스턴스에 기초하는 폴라 통신 메커니즘(112)을 사용할 수 있다. 결합 반복 메커니즘(130)은 반복된 프로세싱 및 검출 프로세스와 디코딩 프로세스 사이의 상호작용을 통해 수신기 신호(126)로부터 콘텐츠(108)를 결정하기 위한 방법 또는 프로세스이다.
결합 반복 메커니즘(130)은 반복 검출 디코딩(iterative detection-decoding, IDD) 구조를 포함할 수 있다. 결합 반복 메커니즘(130)은 직접적인 커플링을 포함할 수 있다. 또한, 결합 반복 메커니즘(130)은 심볼들 또는 신호들로부터 검출된 정보를 인식하기 위한 검출 프로세스와 인식된 심볼들 또는 검출된 정보로부터 콘텐츠 정보를 인식하기 위한 디코딩 프로세스 사이의 상호작용을 포함할 수 있다.
결합 반복 메커니즘(130)은 검출 프로세스로부터 디코딩 프로세스로의 피드 포워드(feed-forward) 정보, 디코딩 프로세스로부터 검출 프로세스로의 피드-백(feed-back) 정보 또는 이들의 결합을 포함할 수 있다. 결합 반복 메커니즘(130)은 디코딩 프로세스를 위한 검출 프로세스의 결과, 검출 프로세스를 위한 디코딩 프로세스의 결과, 또는 이들의 결합을 사용할 수 있다.
리스트 디코딩 메커니즘(list decoding mechanism, 132)은 연속 부모-자식 프로세싱 구조(successive parent-child processing architecture)를 활용하기 위해 적응적 라벨링(adaptive labeling)을 사용하는 수신기 신호(126)로부터 콘텐츠(108)를 결정하기 위한 방법 또는 프로세스이다. 컴퓨팅 시스템(100)은 다중 파생물(derivation)들 또는 자식 노드(child node)들을 연속적으로 처리할 수 있다. 노드들 사이의 경로(path)들 또는 디코딩 프로세스에 활용되는 경로(path)들은 더 나중 또는 마지막 노드의 프로세싱 동안 변경할 수 있다. 컴퓨팅 시스템(100)는 경로 라벨(path label)들을 추적하고, 그 결과에 따라 처리할 수 있다.
설명의 목적으로, 제 2 장치(106)는 전송기 신호(122)를 전송하는 것으로 설명될 것이다. 그리고 제 1 장치(102)는 콘텐츠(108)를 복구하기 위해 수신기 신호(126)을 수신하여 처리하는 것으로 설명될 것이다. 하지만, 컴퓨팅 시스템(100)은 이와 다르게 동작할 수 있음은 이해될 것이다. 예를 들면, 제 1 장치(102)는 전송기 신호(122)를 전송할 수 있고, 그리고 제 2 장치(106)는 콘텐츠(108)를 복구하기 위해 수신기 신호(126)을 수신하여 처리할 수 있다. 또한 예를 들면, 전송기 신호(122) 및 수신기 신호(126)는 제 1 장치(102)와 같은 모바일 사용자 장치의 다중 인스턴스들 사이에서 통신되고 처리될 수 있다.
도 2를 참조하면, 도 1의 프로세싱 디멘젼(114)의 다중 인스턴스들을 활용하는 폴라 통신 메커니즘(112)을 위한 예시적인 표시를 보여준다. 예시적인 표시는 멀티-디멘져널 인코딩 메커니즘(116), 멀티-디멘져널 디코딩 메커니즘(118), 또는 이들의 결합을 묘사할 수 있다. 예시적인 표시는 트리 구조(202)를 포함하는 멀티-디멘져널 인코딩 메커니즘(116), 멀티-디멘져널 디코딩 메커니즘(118), 또는 이들의 결합을 묘사할 수 있다.
트리 구조(202)는 점진적으로 정보를 처리하기 위한 형식, 배열, 오더(order)나 시퀀스(sequence), 또는 이들의 결합을 포함할 수 있다. 트리 구조(202)는 초기 레벨에 리프(leaf)들을 포함할 수 있다. 도 1의 컴퓨팅 시스템(100)은 리프(leaf)들의 프로세싱에 기초한 노드의 하나 이상의 인스턴스들을 생성할 수 있다. 컴퓨팅 시스템(100)은 노드의 각 인스턴스를 생성하는 프로세싱에서 리프(leaf)들의 둘 이상의 인스턴스들을 결합할 수 있다.
유사하게 컴퓨팅 시스템(100)은 노드들의 다중 인스턴스들에 기초한 후속 노드(subsequent node)의 하나 이상의 인스턴스들을 생성할 수 있다. implementing the 트리 구조(202)를 구현하는 컴퓨팅 시스템(100)은 리프(leaf)들, 중간 노드들, 또는 이들의 결합을 결합하여 단지 하나의 노드 또는 소정의 노드들이 생성될 때까지 이상의 프로세스를 반복할 수 있다.
컴퓨팅 시스템(100)은 제 1 직교 메커니즘(204) 및 제 2 직교 메커니즘(206)을 포함하는 멀티-디멘져널 인코딩 메커니즘(116), 멀티-디멘져널 디코딩 메커니즘(118), 또는 이들의 결합을 구현할 수 있다. 제 1 직교 메커니즘(204) 및 제 2 직교 메커니즘(206) 각각은 프로세싱 디멘젼(114)의 고유한 인스턴스와 연관된 통신을 위해 데이터나 정보를 조작하기 위한 방법, 프로세스, 또는 이들의 결합이다.
제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 또는 이들의 결합은 도 1의 전송기 신호(122) 또는 수신기 신호(126)와 관련된 콘텐츠(108)를 인코딩이나 디코딩할 수 있다. 제 1 직교 메커니즘(204) 및 제 2 직교 메커니즘(206) 각각은 프로세싱 디멘젼(114)의 고유한 인스턴스를 따라 콘텐츠(108)를 조작할 수 있다.
예를 들면, 제 1 직교 메커니즘(204) 또는 제 2 직교 메커니즘(206)는 행을 가로지르거나 수평 방향으로 콘텐츠(108)를 처리할 수 있다. 또한 예를 들면, 제 2 직교 메커니즘(206) 또는 제 1 직교 메커니즘(204)은 열을 가로지르거나 수직 방향으로 콘텐츠(108)를 처리할 수 있다.
제 1 직교 메커니즘(204)은 제 2 직교 메커니즘(206)과 유사할 수 있다. 예를 들면, 제 1 직교 메커니즘(204)는 전반부의 반복을 수행하고, 제 2 직교 메커니즘(206)는 후반부의 반복을 수행할 수 있다. 또한 예를 들면, 제 2 직교 메커니즘(206)는 동일하거나 유사한 방식으로 제 1 직교 메커니즘(204)으로부터의 결과를 처리할 수 있다.
컴퓨팅 시스템(100)는 코딩 깊이(210)에 따라 추가 직교 메커니즘(208)의 하나 이상의 인스턴스들을 포함하는 멀티-디멘져널 인코딩 메커니즘(116), 멀티-디멘져널 디코딩 메커니즘(118), 또는 이들의 결합을 구현할 수 있다. 추가 직교 메커니즘(208)은, 제 1 직교 메커니즘(204) 및 제 2 직교 메커니즘(206)과 다른, 프로세싱 디멘젼(114)의 고유한 인스턴스와 연관된 통신을 위해 데이터나 정보를 조작하기 위한 방법, 프로세스, 또는 이들의 결합이다.
코딩 깊이(210)는 폴라 통신 메커니즘(112)에 의해 활용되는 복잡성이나 계층을 나타낸다. 코딩 깊이(210)는 폴라 통신 메커니즘(112)에 의해 처리되는 프로세싱 디멘젼(114)의 고유한 인스턴스들의 총 개수를 포함할 수 있다.
예를 들면, 제 1 직교 메커니즘(204) 및 제 2 직교 메커니즘(206)을 활용하는 폴라 통신 메커니즘(112)의 코딩 깊이(210)는 2일 수 있다. 또한 예를 들면, 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 및 추가 직교 메커니즘(208)의 하나의 인스턴스를 활용하는 폴라 통신 메커니즘(112)의 코딩 깊이(210)는 3일 수 있다.
코딩 깊이(210)는 도 1의 프로세싱 길이(110)와 연관될 수 있다. 코딩 깊이(210)는 N=2n’에서 ‘n’으로 표현될 수 있다. 예를 들면, 3 레벨이나 반복의 코딩 깊이(210)는 8의 길이 또는 0 내지 7의 범위의 프로세싱에 대응할 수 있다. 또한 예를 들면, 2 레벨이나 반복의 코딩 깊이(210)는 4의 길이 또는 0 내지 3의 범위의 프로세싱에 대응할 수 있다. 좀 더 구체적인 예를 들면, 코딩 깊이(210)는 비트 수와 관련될 수 있다.
설명의 목적으로, 컴퓨팅 시스템(100)은 2 또는 3의 코딩 깊이를 사용하는 것으로 가정한다. 하지만, 컴퓨팅 시스템(100)의 코딩 깊이(210)는 3을 초과할 수 있음은 이해될 것이다.
예시적으로, 컴퓨팅 시스템(100)은 콘텐츠 정보 부분(212)에 제 1 직교 메커니즘(204)을 적용하여 멀티-디멘져널 인코딩 메커니즘(116)을 구현할 수 있다. 콘텐츠 정보 부분(212)은 콘텐츠(108) 내의 그룹들 또는 세그먼트(segment)들을 포함할 수 있다. 예를 들면, 콘텐츠 정보 부분(212) 각각은, 비트들이나 심볼들 같은, 정보의 고유한 일부 또는 그룹일 수 있다.
계속해서 예를 들면, 도 3에서 예시적으로 보여주는 콘텐츠(108)의 인스턴스는 ‘N=8=23’인 프로세싱 길이(110)를 포함할 수 있다. 콘텐츠(108)는 ‘u0 7=u0, u1, … , u7’ 또는 ‘u1 8=u1, u2, … , u8’을 포함할 수 있다. 콘텐츠 정보 부분(212)은 ‘u0, u1, … , u7’ 또는 ‘u1, u2, … , u8’을 포함할 수 있다.
멀티-디멘져널 인코딩 메커니즘(116)을 구현하는 컴퓨팅 시스템(100)은 제 1 자식 정보(214) 및 제 2 자식 정보(216)에 멀티-디멘져널 인코딩 메커니즘(116)을 위한 제 1 직교 메커니즘(204)을 적용할 수 있다. 제 1 자식 정보(214) 및 제 2 자식 정보(216) 각각은 프로세싱 디멘젼(114)의 다중 인스턴스들을 활용하는 폴라 통신 메커니즘(112)을 위한 입력의 고유한 인스턴스일 수 있다. 제 1 자식 정보(214)는 ‘u1st’로 표현될 수 있다. 그리고 제 2 자식 정보(216)는 ‘u2nd’로 표현될 수 있다.
예를 들면, 제 1 자식 정보(214) 및 제 2 자식 정보(216)는 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합의 입력으로서 콘텐츠(108), 그것의 파생물, 또는 이들의 결합의 고유한 부분들을 포함할 수 있다. 또한 예를 들면, 제 1 자식 정보(214) 및 제 2 자식 정보(216)는 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합의 프로세싱 출력을 생산하거나 결정하기 위한 기초로서 제공하는 고유의 서로 다른 타입들의 정보를 포함할 수 있다.
컴퓨팅 시스템(100)은 멀티-디멘져널 인코딩 메커니즘(116)을 위해 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합에 따라 결합 자식 정보(218)를 계산할 수 있다. 결합 자식 정보(218)는 제 1 자식 정보(214) 및 제 2 자식 정보(216)의 결합에 기초한 프로세싱 결과이다.
결합 자식 정보(218)는 컴퓨팅 시스템(100)에 의한 소정의 방정식, 프로세스, 방법, 또는 이들의 결합에 따라 계산될 수 있다. 구체적인 예를 들면, 결합 자식 정보(218)는 제 1 자식 정보(214) 및 제 2 자식 정보(216)의 합 또는 결과일 수 있다.
컴퓨팅 시스템(100)은 멀티-디멘져널 인코딩 메커니즘(116)에 기초하여 제 1 자식 정보(214) 및 제 2 자식 정보(216)에 대응하는 노드 결과(220)를 생성할 수 있다. 노드 결과(220)는 고유한 입력들의 세트에 대응하는 프로세싱 결과이다. 노드 결과(220)는 제 1 자식 정보(214) 및 제 2 자식 정보(216)에 대응하는 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합으로부터의 출력 결과일 수 있다.
노드 결과(220)는 제 1 자식 정보(214), 제 2 자식 정보(216), 결합 자식 정보(218), 또는 이들의 결합에 기초할 수 있다. 좀 더 구체적인 예를 들면, 노드 결과(220)는 결합 자식 정보(218) 및 제 1 자식 정보(214)를 포함할 수 있다. 노드 결과(220)는 ‘(u1st+u2nd, u1st)’로 표현될 수 있다.
계속해서 이상의 예를 살펴보면, 콘텐츠 정보 부분(212)은 적어도 ‘u0’로 표현되는 제 1 콘텐츠 부분(222), ‘u1’로 표현되는 제 2 콘텐츠 부분(224), ‘u2’로 표현되는 제 3 콘텐츠 부분(226), 및 ‘u3’로 표현되는 제 4 콘텐츠 부분(228)을 포함할 수 있다. 콘텐츠 부분들 각각은 콘텐츠(108) 내의 데이터의 고유한 세트 또는 그룹일 수 있다.
계속해서 예를 들면, 컴퓨팅 시스템(100)은 제 1 자식 정보(214)로서 제 1 콘텐츠 부분(222) 및 제 2 자식 정보(216)로서 제 2 콘텐츠 부분(224)을 사용할 수 있다. 컴퓨팅 시스템(100)은 제 1 콘텐츠 부분(222) 및 제 2 콘텐츠 부분(224)에 대응하며 이들을 결합한 노드 결과(220)의 제 1 인스턴스를 생성하기 위해 제 1 직교 메커니즘(204)을 구현할 수 있다. 노드 결과(220)의 제 1 인스턴스는 ‘u0 1’로 표현될 수 있다.
계속해서 예를 들면, 컴퓨팅 시스템(100)은 또한 제 1 자식 정보(214)로서 제 3 콘텐츠 부분(226) 및 제 2 자식 정보(216)로서 제 4 콘텐츠 부분(228)을 사용할 수 있다. 컴퓨팅 시스템(100)은 제 3 콘텐츠 부분(226) 및 제 4 콘텐츠 부분(228)에 대응하며 이들을 결합한 노드 결과(220)의 다른 인스턴스로서 추가 결과(230)를 생성하기 위해 제 1 직교 메커니즘(204)을 구현할 수 있다. 추가 결과(230)는 ‘u2 3’로 표현될 수 있다.
계속해서 예를 들면, 컴퓨팅 시스템(100)은 제 2 직교 메커니즘(206)의 이상의 프로세스를 반복할 수 있다. 컴퓨팅 시스템(100)은 제 1 자식 정보(214)로서 노드 결과(220)의 제 1 인스턴스 및 제 2 자식 정보(216)로서 추가 결과(230)를 사용할 수 있다. 컴퓨팅 시스템(100)은 이상에서 설명된 노드 결과(220)의 제 1 인스턴스 및 추가 결과(230)로 제 2 직교 메커니즘(206)을 구현하면 서브시퀀트 결과(subsequent result, 232)를 생성할 수 있다. 서브시퀀트 결과(232)는 ‘u0 3’로 표현될 수 있다.
계속해서 예를 들면, 컴퓨팅 시스템(100)은 프로세스 레벨(234)에 따라 도 1의 채널 편광 파라미터(113), 크로네커 파워(115), 또는 이들의 결합에 기초하여 노드 결과(220)의 각각 고유한 인스턴스를 생성할 수 있다. 프로세스 레벨(234)는 폴라 통신 메커니즘(112)의 각각 분리된 서브-메커니즘들을 표현하기 위해 시퀀스(sequence), 오더(order), 크기(magnitude), 또는 이들의 결합을 포함할 수 있다.
프로세스 레벨(234)은 프로세싱 디멘젼(114)의 각각 고유한 인스턴스를 표현할 수 있다. 또한, 프로세스 레벨(234)은 트리 구조(202) 내의 레벨 또는 위치를 표현할 수 있다. 구체적인 예를 들면, 콘텐츠(108)에 최초 및 직접적으로 적용된 제 1 직교 메커니즘(204)은 1의 프로세스 레벨(234)에 대응할 수 있다. 또한 구체적인 예를 들면, 제 1 직교 메커니즘(204) 이후의 제 2 직교 메커니즘(206)은 2의 프로세스 레벨(234)에 대응할 수 있다. 프로세스 레벨(234)은 코딩 깊이(210)보다 작거나 같을 수 있다. 코딩 깊이(210)와 같은 프로세스 레벨(234)로부터의 출력은 도 1의 코드 워드(120)를 포함할 수 있다.
계속해서 예를 들면, 컴퓨팅 시스템(100)은 프로세스 레벨(234)의 각 인스턴스에 채널 편광 파라미터(113)를 적용할 수 있다. 좀 더 구체적인 예를 들면, 이상에서 예시된 노드 결과(220)의 제 1 인스턴스, 추가 결과(230), 또는 이들의 결합은 채널 편광 파라미터(113)를 포함할 수 있다.
계속해서 예를 들면, 컴퓨팅 시스템(100)은 프로세스 레벨(234)에 대응하는 크로네커 파워(115)를 포함하는 채널 편광 파라미터(113)를 포함할 수 있다. 좀 더 구체적인 예를 들면, 서브시퀀트 결과(232)는 채널 편광 파라미터(113)를 이미 포함하는 제 2 직교 메커니즘(206)의 입력들이 추가적으로 적용된 채널 편광 파라미터(113)를 포함할 수 있다. 서브시퀀트 결과(232)는
Figure 112014128313232-pat00008
로 표현되는 2 크로네커 파워(115)의 채널 편광 파라미터(113)를 포함할 수 있다. 좀 더 구체적으로 예를 들면, 제 2 직교 메커니즘(206) 이후의 추가 직교 메커니즘(208)의 프로세싱 출력은
Figure 112014128313232-pat00009
로 표현되는 3 크로네커 파워(115)의 채널 편광 파라미터(113)를 포함할 수 있다.
또한 예를 들면, 컴퓨팅 시스템(100)은 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합을 수신기 신호(126), 그것의 부분, 그것의 파생물, 또는 이들의 결합에 적용하여 멀티-디멘젼 디코딩 메커니즘(118)을 구현할 수 있다. 컴퓨팅 시스템(100)은 소프트 정보(soft information, 236), 하드 정보(hard information, 238), 또는 이들의 결합을 이용하여 멀티-디멘져널 디코딩 메커니즘(118)을 구현할 수 있다.
소프트 정보(236)는 확률 또는 불확실한 정보와 관련된 다양한 수나 값의 가능성이다. 소프트 정보(236)는, 수신기 신호(126) 또는 그것의 부분에 대한 수신된 정보가 특정 비트, 특정 심볼, 코드 워드(120)의 특별한 인스턴스, 또는 이들의 결합인, 확률이나 가능성을 표현할 수 있다.
소프트 정보(236)는 수신기 신호(126) 또는 그것의 부분에 대한 가능한 값들의 세트에 대응하는 가능성 값들 또는 수들의 세트일 수 있다. 예를 들면, 소프트 정보(236)는 수신기 신호(126) 또는 그것의 부분에 대한 가능한 비트들, 심볼들, 코드 워드들, 또는 이들의 결합에 대응하는 대수 우도 비(logarithmic likelihood ratio, LLR) 값들을 포함할 수 있다.
하드 정보(238)는 이전의 불확실한 정보를 확인하는 값의 결정되거나 선택된 인스턴스이다. 하드 정보(238)는 수신기 신호(126) 또는 그것의 부분에 대한 비트, 심볼, 코드 워드(120), 또는 이들의 결합의 특별한 인스턴스의 결정 또는 선택의 결과일 수 있다. 예를 들면, 하드 정보(238)는 가능한 인스턴스들의 세트로부터 선택된 특별한 인스턴스나 비트들, 심볼들, 코드 워드들 또는 이들의 결합의 특별한 조합을 포함할 수 있다.
하드 정보(238)는 소프트 정보(236)에 기초할 수 있다. 소프트 정보(236)는 하드 정보(238)에 기초할 수 있다. 멀티-디멘져널 디코딩 메커니즘(118) 및 소프트 정보(236)와 하드 정보(238)의 사용에 대하여 이하에서 자세히 설명된다.
도 3을 참조하면, 멀티-디멘져널 디코딩 메커니즘(118)에 대한 예시적인 표현을 보여준다. 예시적인 표현은 2의 코딩 디멘젼 또는 코딩 깊이(210)를 가지는 멀티-디멘져널 디코딩 메커니즘(118)을 표현할 수 있다. 또한 예시적인 표현은 2보다 큰 코딩 깊이(210)를 포함하는 멀티-디멘져널 디코딩 메커니즘(118)에 대하여, 도 2의 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합과 같은, 도 2의 직교 메커니즘들의 두 인스턴스들을 표현할 수 있다.
컴퓨팅 시스템(100)는 도 1의 수신기 신호(126), 그것의 파생물, 그것의 부분, 또는 이들의 결합에 대한 제 1 디멘젼(302)을 따라 디코딩하기 위해 멀티-디멘져널 디코딩 메커니즘(118)을 구현할 수 있다. 컴퓨팅 시스템(100)은, 어떠한 하드 디시젼(hard decision) 없이, 제 1 디멘젼(302)을 따른 디코딩 프로세스의 결과로서 도 2의 소프트 정보(236)를 계산할 수 있다.
예를 들면, 컴퓨팅 시스템(100)은 수신기 신호(126), 그것의 파생물, 그것의 부분, 또는 이들의 결합의 수평적인 배열로서 표현된 제 1 디멘젼(302)의 행을 가로질러 디코딩하기 위해 멀티-디멘져널 디코딩 메커니즘(118)을 구현할 수 있다. 각각의 행에서, 컴퓨팅 시스템(100)은 소프트 정보(236)를 계산하기 위해 1 폴라 코드(polar code) 비율로 도 1의 연속 제거 디코더(128)를 활용할 수 있다.
또한, 컴퓨팅 시스템(100)은 수신기 신호(126), 그것의 파생물, 그것의 부분, 또는 이들의 결합에 대한 제 2 디멘젼(304)을 따라 디코딩하기 위해 멀티-디멘져널 디코딩 메커니즘(118)을 구현할 수 있다. 컴퓨팅 시스템(100)은 하드 디시젼(hard decision)들을 사용한 제 2 디멘젼(304)을 따른 디코딩 프로세스의 결과로서 도 2의 하드 정보(238)를 계산하거나 결정할 수 있다.
계속해서 예를 들면, 컴퓨팅 시스템(100)은 수신기 신호(126), 그것의 파생물, 그것의 부분, 또는 이들의 결합의 수직적 배열을 표현하는 제 2 디멘젼(304)에 대한 열을 가로지르거나 열 아래로 디코딩하기 위해 멀티-디멘져널 디코딩 메커니즘(118)을 구현할 수 있다. 각각의 열에 대하여, 컴퓨팅 시스템(100)은 디코딩 프로세스 제 1 디멘젼(302)을 따른 디코딩 프로세스에 의해 제공되는 소프트 정보(236)를 호출하여 연속 제거 디코더(128)를 활용할 수 있다.
컴퓨팅 시스템(100)은 멀티-디멘져널 디코딩 메커니즘(118)에 대응하는 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합에 대한제 1 디멘젼(302), 제 2 디멘젼(304), 또는 이들의 결합을 따라 디코딩할 수 있다. 예를 들면, 컴퓨팅 시스템(100)은 제 1 직교 메커니즘(204)에 대한 출력으로서 소프트 정보(236) 및 그 후에 결정된 하드 정보(238)의 인스턴스를 활용할 수 있다.
또한 예를 들면, 컴퓨팅 시스템(100)은 소프트 정보(236) 및 직교 프로세싱 메커니즘의 이후의 인스턴스에 대한 하드 정보(238)를 활용할 수 있다. 좀 더 구체적인 예를 들면, 컴퓨팅 시스템(100)은 1 비트 디코딩에 대한 프로세스 레벨(234)의 각 인스턴스를 활용할 수 있다.
컴퓨팅 시스템(100)은 도 2의 코딩 깊이(210)에 따라 디코딩하기 위해 멀티-디멘져널 디코딩 메커니즘(118)을 구현할 수 있다. 컴퓨팅 시스템(100)은, 도 1의 콘텐츠(108)의 송수신에 대응하는, 도 1의 전송기 신호(122) 및 수신기 신호(126)에 대해 동일한, 도 1의 멀티-디멘져널 인코딩 메커니즘(116) 및 멀티-디멘져널 디코딩 메커니즘(118)에 대해 동일한, 또는 이들의 결합인 코딩 깊이(210)를 포함할 수 있다. 컴퓨팅 시스템(100)은 예시적으로 수평 및 수직 배열에 의해 2 차원에 차원을 추가하여 이상에서 설명된 디코딩 프로세스를 확장할 수 있다.
컴퓨팅 시스템(100)은 이상에서 설명된 다양한 방법으로 다양한 메커니즘들을 구현할 수 있다. 예를 들면, 컴퓨팅 시스템(100)은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 결합을 사용하여 도 1의 폴라 통신 메커니즘(112), 멀티-디멘져널 인코딩 메커니즘(116), 멀티-디멘져널 디코딩 메커니즘(118), 도 1의 결합 반복 메커니즘(130), 도 1 의 리스트 디코딩 메커니즘(132), 다양한 직교 메커니즘들, 또는 이들의 결합을 구현할 수 있다. 좀 더 구체적인 예를 들면, 다양한 메커니즘은 회로들, 능동 또는 수동 소자, 게이트들, 어레이들, 피드백 루프들, 피드 포워드(feed-forward) 루프들, 하드웨어 커넥션들, 함수들 또는 함수 호출들, 인스트럭션들, 방정식들, 데이터 매니퓰레이션(data manipulation)들, 구조들, 어드레스들, 또는 이들의 결합을 사용하여 구현될 수 있다.
도 4를 참조하면, 도 4는 컴퓨팅 시스템(100)을 예시적으로 보여주는 블록도이다. 컴퓨팅 시스템(100)은 제 1 장치(102), 네트워크(104), 및 제 2 장치(106)를 포함할 수 있다. 제 1 장치(102)는 네트워크(104)의 제 1 장치 트랜스미션(first device transmission, 408)으로 제 2 장치(106)에 정보를 보낼 수 있다. 제 2 장치(106)는 네트워크(104)의 제 2 장치 트랜스미션(410)으로 제 1 장치(102)에 정보를 보낼 수 있다.
설명의 목적으로, 컴퓨팅 시스템(100)은 클라이언트 장치로서 제 1 장치(102)를 보여준다. 하지만, 컴퓨팅 시스템(100)는 다른 종류의 장치로서 제 1 장치(102)를 가질 수 있음은 이해될 것이다. 예를 들면, 제 1 장치(102)는 디스플레이 인터페이스를 가지는 서버일 수 있다.
또한 설명의 목적으로, 컴퓨팅 시스템(100)은 서버로서 제 2 장치(106)를 보여준다. 하지만, 컴퓨팅 시스템(100)은 다른 종류의 장치로서 제 2 장치(106)를 가질 수 있음을 이해될 것이다. 예를 들면, 제 2 장치(106)는 클라이언트 장치일 수 있다.
본 발명의 실시 예에서 설명을 간결하게 하기 위해, 제 1 장치(102)는 클라이언트 장치로서, 그리고 제 2 장치(106)는 서버 장치로서 설명될 것이다. 하지만, 본 발명의 실시 예는 이것에 한정되지 않는다. 이러한 선택은 예시적인 것으로 이해되어야 한다.
제 1 장치(102)는 제 1 제어부(412), 제 1 저장부(414), 제 1 통신부(416), 및 제 1 사용자 인터페이스(418)를 포함할 수 있다. 제 1 제어부(412)는 제 1 제어 인터페이스(422)를 포함할 수 있다. 제 1 제어부(412)는 컴퓨팅 시스템(100)의 인텔리젼스(intelligence)를 제공하기 위해 제 1 소프트웨어(426)를 실행할 수 있다.
제 1 제어부(412)는 많은 서로 다른 방식으로 구현될 수 있다. 예를 들면, 제 1 제어부(412)는 프로세서, 주문형 집적 회로(application specific integrated circuit, ASIC), 내장된 프로세서, 마이크로프로세서, 하드웨어 제어 로직, 하드웨어 유한 상태 머신(finite state machine, FSM), 디지털 신호 프로세서(digital signal processor, DSP), 또는 이들의 결합일 수 있다. 제 1 제어 인터페이스(422)는 제 1 제어부(412)와 제 1 장치(102) 내의 다른 기능 유닛들 사이의 통신을 위해 사용될 수 있다. 또한, 제 1 제어 인터페이스(422)는 제 1 장치(102)와 외부의 통신을 위해 사용될 수 있다.
제 1 제어 인터페이스(422)는 다른 기능 유닛들 또는 외부 소스들로부터 정보를 수신할 수 있다. 또는 제 1 제어 인터페이스(422)는 다른 기능 유닛들 또는 외부 목적지들로 정보를 전송할 수 있다. 외부 소스들 및 외부 목적지들은 제 1 장치(102)의 외부에 있는 소스들 및 목적지들을 참조한다.
제 1 제어 인터페이스(422)는 서로 다른 방법들로 구현될 수 있고, 그리고 제 1 제어 인터페이스(422)와 인터페이싱되는 기능 유닛들 또는 외부 유닛들에 의존하는 서로 다른 구현들을 포함할 수 있다. 예를 들면, 제 1 제어 인터페이스(422)는 압력 센서, 관성 센서, 마이크로 메커니컬 시스템(microelectromechanical system, MEMS), 광학 회로, 도파로, 무선 회로, 유선 회로, 또는 이들의 결합으로 구현될 수 있다.
제 1 저장부(414)는 제 1 소프트웨어(426)를 저장할 수 있다. 또한, 제 1 저장부(414)는 수신된 이미지를 나타내는 데이터, 이전에 제시된 이미지를 나타내는 데이터, 사운드 파일들, 또는 이들의 결합과 같은 관련 정보를 저장할 수 있다.
제 1 저장부(414)는 휘발성 메모리, 불 휘발성 메모리, 내부 메모리, 외부 메모리, 또는 이들의 결합일 수 있다. 예를 들면, 제 1 저장부(414)는 불 휘발성 랜덤 액세스 메모리(NVRAM), 플래시 메모리, 디스크 스토리지와 같은 불 휘발성 스토리지일 수 있다. 또는 제 1 저장부(414)는 정적 랜덤 액세스 메모리(SRAM)와 같은 휘발성 스토리지일 수 있다.
제 1 저장부(414)는 제 1 스토리지 인터페이스(424)를 포함할 수 있다. 제 1 스토리지 인터페이스(424)는 제 1 저장부(414) 와 제 1 장치(102) 내의 다른 기능 유닛들 사이의 통신을 위해 사용될 수 있다. 또한, 제 1 스토리지 인터페이스(424)는 제 1 장치(102)와 외부의 통신을 위해 사용될 수 있다.
제 1 스토리지 인터페이스(424)는 다른 기능 유닛들 또는 외부 소스들로부터 정보를 수신할 수 있다. 또는 제 1 스토리지 인터페이스(424)는 다른 기능 유닛들 또는 외부 목적지들로 정보를 전송할 수 있다. 외부 소스들 및 외부 목적지들은 제 1 장치(102)의 외부에 있는 소스들 및 목적지들을 참조한다.
제 1 스토리지 인터페이스(424)는 서로 다른 방법들로 구현될 수 있고, 그리고 제 1 저장부(414)와 인터페이싱되는 기능 유닛들 또는 외부 유닛들에 의존하는 서로 다른 구현들을 포함할 수 있다. 제 1 스토리지 인터페이스(424)는 제 1 제어 인터페이스(422)의 구현과 기술적으로 유사하게 구현될 수 있다.
제 1 통신부(416)는 제 1 장치(102)로 그리고 제 1 장치(102)로부터 외부 통신이 가능하도록 할 수 있다. 예를 들면, 제 1 통신부(416)는 주변 장치나 데스크탑 컴퓨터, 네트워크(104), 또는 이들의 결합과 같은, 제 2 장치(106), 다른 장치, 부착물과 통신하기 위해 제 1 장치(102)를 허가할 수 있다.
또한, 제 1 통신부(416)는 네트워크(104)의 일부분으로 기능하는 제 1 장치(102)를 허용하는 통신 허브로서 기능할 수 있다. 그리고 제 1 통신부(416)는 네트워크(104)의 말단부나 종단부로 제한되지 않는다. 제 1 통신부(416)는 네트워크(104)와 상호작용하는, 마이크로일렉트로닉스(microelectronics)나 안테나와 같은, 능동 및 수동 컴퍼넌트(component)들을 포함할 수 있다.
제 1 통신부(416)는 통신 신호들에 대한 전송, 포멧팅(formatting), 수신, 검출, 디코딩, 추가적인 프로세싱, 또는 이들의 결합을 위한 베이스밴드(baseband) 장치나 컴포넌트(component), 모뎀, 디지털 신호 프로세서, 또는 이들의 결합을 포함할 수 있다. 제 1 통신부(416)는, 아날로그-디지털 컨버터(analog-to-digital converter), 디지털-아날로그 컨버터(digital-to-analog converter), 필터, 증폭기, 프로세서-타입 회로(processor-type circuitry), 또는 이들의 결합과 같은, 전압들, 전류들, 디지털 정보, 또는 이들의 결합을 프로세싱하기 위한 하나 이상의 부분들을 포함할 수 있다. 제 1 통신부(416)는, 캐시나 RAM 메모리, 레지스터들, 또는 이들의 결합과 같은, 정보를 저장하기 위한 하나 이상의 부분들을 포함할 수 있다.
제 1 통신부(416)는 제 1 장치 간 인터페이스(417)와 결합될 수 있다. 제 1 장치 간 인터페이스(417)는 분리된 장치와 물리적으로 신호들을 통신하기 위한 장치나 장치의 부분일 수 있다. 제 1 장치 간 인터페이스(417)는 다른 장치로 신호들을 전송하거나 다른 장치로부터 신호들을 수신하여 통신할 수 있다. 제 1 장치 간 인터페이스(417)는 무선 신호들을 위한 하나 이상의 안테나, 유선 신호들을 위한 물리적 연결 및 수신기-전송기, 또는 이들의 결합을 포함할 수 있다. 제 1 장치 간 인터페이스(417)는 무 지향성 안테나(omnidirectional antenna), 와이어, 안테나 칩, 세라믹 안테나, 또는 이들의 결합을 포함할 수 있다. 제 1 장치 간 인터페이스(417)는 포트(port), 와이어, 리피터(repeater), 커넥터(connector), 필터, 센서, 또는 이들의 결합을 포함할 수 있다.
제 1 장치 간 인터페이스(417)는 일렉트로마그네틱 웨이브(electromagnetic wave)들의 파워(power)를 검출하거나 그것에 응답할 수 있다. 또한, 제 1 장치 간 인터페이스(417)는 제 2 장치 트랜스미션(410)으로부터 신호들을 수신하기 위해 제 1 통신부(416)에 검출된 결과를 제공할 수 있다. 제 1 장치 간 인터페이스(417)는 경로를 제공하거나 신호들을 제 1 장치 트랜스미션(408)에 전송하기 위해 제 1 통신부(416)에 의해 제공된 전류들 전압들에 응답할 수 있다.
제 1 통신부(416)는 제 1 통신 인터페이스(428)를 포함할 수 있다. 제 1 통신 인터페이스(428)는 제 1 통신부(416)와 제 1 장치(102)의 다른 기능 유닛들 사이의 통신을 위해 사용될 수 있다. 제 1 통신 인터페이스(428)는 다른 기능 유닛들로부터 정보를 수신할 수 있다. 또한, 제 1 통신 인터페이스(428)는 다른 통신 유닛들로 정보를 전송할 수 있다.
제 1 통신 인터페이스(428)는 제 1 통신부(416)와 인터페이싱되는 기능 유닛들에 의존하는 다른 구현들을 포함할 수 있다. 제 1 통신 인터페이스(428)는 제 1 제어 인터페이스(422)의 구현과 유사한 기술로 구현될 수 있다.
제 1 사용자 인터페이스(418)는 사용자(미도시)에게 제 1 장치(102)와 인터페이싱 및 상호작용할 수 있도록 한다. 제 1 사용자 인터페이스(418)는 입력 장치 및 출력 장치를 포함할 수 있다. 제 1 사용자 인터페이스(418)의 입력 장치의 예는 데이터를 제공하고 입력들을 통신하기 위해 키패드, 터치패드, 소프트 키, 키보드, 마이크, 원격 신호를 수신하는 적외선 센서, 또는 이들의 결합을 포함할 수 있다.
제 1 사용자 인터페이스(418)는 제 1 디스플레이 인터페이스(430)를 포함할 수 있다. 제 1 디스플레이 인터페이스(430)는 출력 장치를 포함할 수 있다. 제 1 디스플레이 인터페이스(430)는 디스플레이, 프로젝터, 비디오 스크린, 스피커, 또는 이들의 결합을 포함할 수 있다.
제 1 제어부(412)는 컴퓨팅 시스템(100)에 의해 생성되는 정보를 표시하기 위해 제 1 사용자 인터페이스(418)을 작동할 수 있다. 또한, 제 1 제어부(412)는 컴퓨팅 시스템(100)의 다른 기능에 대한 제 1 소프트웨어(426)를 실행할 수 있다. 또한, 제 1 제어부(412)는 제 1 통신부(416)를 통해 네트워크(104)와 상호작용하기 위해 제 1 소프트웨어(426)를 실행할 수 있다.
제 2 장치(106)는 다중 장치 실시 예에서 본 발명의 실시 예를 구현하기 위해 제 1 장치(102)와 최적화될 수 있다. 제 2 장치(106)는 제 1 장치(102)에 비해 추가적이거나 더 높은 퍼포먼스 프로세싱 파워(performance processing power)를 공급할 수 있다. 제 2 장치(106)는 제 2 제어부(434), 제 2 통신부(436), 제 2 사용자 인터페이스(438), 및 제 2 저장부(446)를 포함할 수 있다.
제 2 사용자 인터페이스(438)는 사용자(미도시)에게 제 2 장치(106)와 인터페이싱 및 상호작용할 수 있도록 한다. 제 2 사용자 인터페이스(438)는 입력 장치 및 출력 장치를 포함할 수 있다. 제 2 사용자 인터페이스(438) 의 입력 장치의 예는 데이터를 제공하고 입력들을 통신하기 위해 키패드, 터치패드, 소프트 키, 키보드, 마이크, 또는 이들의 결합을 포함할 수 있다. Examples of the output device of the 제 2 사용자 인터페이스(438)의 출력 장치의 예는 제 2 디스플레이 인터페이스(440)를 포함할 수 있다. 제 2 디스플레이 인터페이스(440)는 디스플레이, 프로젝터, 비디오 스크린, 스피커, 또는 이들의 결합을 포함할 수 있다.
제 2 제어부(434)는 컴퓨팅 시스템(100)의 인텔리젼스(intelligence)를 제공하기 위해 제 2 소프트웨어(442)를 실행할 수 있다. 제 2 소프트웨어(442)는 제 1 소프트웨어(426)와 함께 동작할 수 있다. 제 2 제어부(434)는 제 1 제어부(412)에 비해 추가적인 성능을 제공할 수 있다.
제 2 제어부(434)는 정보를 표시하기 위해 제 2 사용자 인터페이스(438)를 동작할 수 있다. 또한, 제 2 제어부(434)는, 네트워크(104)를 통해 제 1 장치(102)와 통신하기 위해 제 2 통신부(436)의 동작을 포함하는, 컴퓨팅 시스템(100)의 다른 기능에 대한 제 2 소프트웨어(442)를 실행할 수 있다.
제 2 제어부(434)는 다양한 다른 방식들로 구현될 수 있다. 예를 들면, 제 2 제어부(434)는 프로세서, 내장된 프로세서, 마이크로프로세서, 하드웨어 제어 로직, 하드웨어 유한 상태 머신(finite state machine, FSM), 디지털 신호 프로세서(digital signal processor, DSP), 또는 이들의 결합일 수 있다.
제 2 제어부(434)는 제 2 제어 인터페이스(444)를 포함할 수 있다. 제 2 제어 인터페이스(444)는 제 2 제어부(434)와 제 2 장치(106) 내의 다른 기능 유닛들 사이의 통신을 위해 사용될 수 있다. 또한, 제 2 제어 인터페이스(444)는 제 2 장치(106)와 외부의 통신을 위해 사용될 수 있다.
제 2 제어 인터페이스(444)는 다른 기능 유닛들 또는 외부 소스들로부터 정보를 수신할 수 있다. 또는 제 1 제어 인터페이스(422)는 다른 기능 유닛들 또는 외부 목적지들로 정보를 전송할 수 있다. 외부 소스들 및 외부 목적지들은 제 2 장치(106)의 외부에 있는 소스들 및 목적지들을 참조한다.
제 2 제어 인터페이스(444)는 서로 다른 방법들로 구현될 수 있고, 그리고 제 2 제어 인터페이스(444)와 인터페이싱되는 기능 유닛들 또는 외부 유닛들에 의존하는 서로 다른 구현들을 포함할 수 있다. 예를 들면, 제 2 제어 인터페이스(444)는 압력 센서, 관성 센서, 마이크로 메커니컬 시스템(microelectromechanical system, MEMS), 광학 회로, 도파로, 무선 회로, 유선 회로, 또는 이들의 결합으로 구현될 수 있다.
제 2 저장부(446)는 제 2 소프트웨어(442)를 저장할 수 있다. 또한, 제 2 저장부(446)는 수신된 이미지를 나타내는 데이터, 이전에 제시된 이미지를 나타내는 데이터, 사운드 파일들, 또는 이들의 결합과 같은 관련 정보를 저장할 수 있다. 제 2 저장부(446)는 제 1 저장부(414)를 보충할 수 있는 추가적인 저장 능력을 제공하도록 크기를 정할 수 있다.
설명의 목적으로, 제 2 저장부(446)는 단일 소자로 설명될 것이다. 하지만, 제 2 저장부(446)는 저장 소자들에 분산될 수 있음은 이해될 것이다. 또한 설명의 목적으로, 컴퓨팅 시스템(100)은 단일 계층 스토리지 시스템으로서 제 2 저장부(446)를 포함하는 것으로 설명될 것이다. 하지만, 컴퓨팅 시스템(100)은 다른 구성의 제 2 저장부(446)를 포함할 수 있음은 이해될 것이다. 예를 들면, 제 2 저장부(446)는 캐시, 메인 메모리, 로테이팅 미디어(rotating media), 또는 오프라인 스토리지의 다른 레벨들을 포함하는 메모리 계층 시스템을 형성하는 다른 저장 기술로 형성될 수 있다.
제 2 저장부(446)는 휘발성 메모리, 불 휘발성 메모리, 내부 메모리, 외부 메모리, 또는 이들의 결합일 수 있다. 예를 들면, 제 2 저장부(446)는 불 휘발성 랜덤 액세스 메모리(NVRAM), 플래시 메모리, 디스크 스토리지와 같은 불 휘발성 스토리지일 수 있다. 또는 제 2 저장부(446)는 정적 랜덤 액세스 메모리(SRAM)와 같은 휘발성 스토리지일 수 있다.
제 2 저장부(446)는 제 2 스토리지 인터페이스(448)를 포함할 수 있다. 제 2 스토리지 인터페이스(448)는 제 2 저장부(446) 와 제 2 장치(106) 내의 다른 기능 유닛들 사이의 통신을 위해 사용될 수 있다. 또한, 제 2 스토리지 인터페이스(446)는 제 2 장치(106)와 외부의 통신을 위해 사용될 수 있다.
제 2 스토리지 인터페이스(448)는 다른 기능 유닛들 또는 외부 소스들로부터 정보를 수신할 수 있다. 또는 제 2 스토리지 인터페이스(448)는 다른 기능 유닛들 또는 외부 목적지들로 정보를 전송할 수 있다. 외부 소스들 및 외부 목적지들은 제 2 장치(106)의 외부에 있는 소스들 및 목적지들을 참조한다.
제 2 스토리지 인터페이스(448)는 서로 다른 방법들로 구현될 수 있고, 그리고 제 2 저장부(446)와 인터페이싱되는 기능 유닛들 또는 외부 유닛들에 의존하는 서로 다른 구현들을 포함할 수 있다. 제 2 스토리지 인터페이스(448)는 제 2 제어 인터페이스(444)의 구현과 기술적으로 유사하게 구현될 수 있다.
제 2 통신부(436)는 제 2 장치(106)로 그리고 제 2 장치(106)로부터 외부 통신이 가능하도록 할 수 있다. 예를 들면, 제 2 통신부(436)는 네트워크(104)를 통해 제 1 장치(102)와 통신하기 위해 제 2 장치(106)를 허가할 수 있다.
또한, 제 2 통신부(436)는 네트워크(104)의 일부분으로 기능하는 제 2 장치(106)를 허용하는 통신 허브로서 기능할 수 있다. 그리고 제 2 통신부(436)는 네트워크(104)의 말단부나 종단부로 제한되지 않는다. 제 2 통신부(436)는 네트워크(104)와 상호작용하는, 마이크로일렉트로닉스(microelectronics)나 안테나와 같은, 능동 및 수동 컴퍼넌트(component)들을 포함할 수 있다.
제 2 통신부(436)는 통신 신호들에 대한 전송, 포멧팅(formatting), 수신, 검출, 디코딩, 추가적인 프로세싱, 또는 이들의 결합을 위한 베이스밴드(baseband) 장치나 컴포넌트(component), 모뎀, 디지털 신호 프로세서, 또는 이들의 결합을 포함할 수 있다. 제 2 통신부(436)는, 아날로그-디지털 컨버터(analog-to-digital converter), 디지털-아날로그 컨버터(digital-to-analog converter), 필터, 증폭기, 프로세서-타입 회로(processor-type circuitry), 또는 이들의 결합과 같은, 전압들, 전류들, 디지털 정보, 또는 이들의 결합을 프로세싱하기 위한 하나 이상의 부분들을 포함할 수 있다. 제 2 통신부(436)는, 캐시나 RAM 메모리, 레지스터들, 또는 이들의 결합과 같은, 정보를 저장하기 위한 하나 이상의 부분들을 포함할 수 있다.
제 2 통신부(436)는 제 2 장치 간 인터페이스(437)와 결합될 수 있다. 제 2 장치 간 인터페이스(437)는 분리된 장치와 물리적으로 신호들을 통신하기 위한 장치나 장치의 부분일 수 있다. 제 2 장치 간 인터페이스(437)는 다른 장치로 신호들을 전송하거나 다른 장치로부터 신호들을 수신하여 통신할 수 있다. 제 2 장치 간 인터페이스(437)는 무선 신호들을 위한 하나 이상의 안테나, 유선 신호들을 위한 물리적 연결 및 수신기-전송기, 또는 이들의 결합을 포함할 수 있다. 제 2 장치 간 인터페이스(437)는 무 지향성 안테나(omnidirectional antenna), 와이어, 안테나 칩, 세라믹 안테나, 또는 이들의 결합을 포함할 수 있다. 제 2 장치 간 인터페이스(437)는 포트(port), 와이어, 리피터(repeater), 커넥터(connector), 필터, 센서, 또는 이들의 결합을 포함할 수 있다.
제 2 장치 간 인터페이스(437)는 일렉트로마그네틱 웨이브(electromagnetic wave)들의 파워(power)를 검출하거나 그것에 응답할 수 있다. 또한, 제 2 장치 간 인터페이스(437)는 제 1 장치 트랜스미션(408)으로부터 신호들을 수신하기 위해 제 2 통신부(436)에 검출된 결과를 제공할 수 있다. 제 2 장치 간 인터페이스(437)는 경로를 제공하거나 신호들을 제 2 장치 트랜스미션(410)에 전송하기 위해 제 2 통신부(436)에 의해 제공된 전류들 전압들에 응답할 수 있다.
제 2 통신부(436)는 제 2 통신 인터페이스(450)를 포함할 수 있다. 제 2 통신 인터페이스(450)는 제 2 통신부(436)와 제 2 장치(106)의 다른 기능 유닛들 사이의 통신을 위해 사용될 수 있다. 제 2 통신 인터페이스(450)는 다른 기능 유닛들로부터 정보를 수신할 수 있다. 또한, 제 2 통신 인터페이스(450)는 다른 통신 유닛들로 정보를 전송할 수 있다.
제 2 통신 인터페이스(450)는 제 2 통신부(436)와 인터페이싱되는 기능 유닛들에 의존하는 다른 구현들을 포함할 수 있다. 제 2 통신 인터페이스(450)는 제 2 제어 인터페이스(444)의 구현과 유사한 기술로 구현될 수 있다.
제 1 통신부(416)는 제 1 장치 트랜스미션(408)을 통해 제 2 장치(106)로 정보를 보내기 위해 네트워크(104)와 결합할 수 있다. 제 2 장치(106)는 제 2 통신부(436)에서 네트워크(104)의 제 1 장치 트랜스미션(408)으로부터 정보를 수신할 수 있다.
제 2 통신부(436)는 제 1 장치(102)로 정보를 보내기 위해 제 2 장치 트랜스미션(410)에서 네트워크(104)와 결합할 수 있다. 제 1 장치(102)는 제 1 통신부(416)에서 네트워크(104)의 제 2 장치 트랜스미션(410)으로부터 정보를 수신할 수 있다. 컴퓨팅 시스템(100)은 제 1 제어부(412), 제 2 제어부(434), 또는 이들의 결합에 의해 실행될 수 있다. 설명의 목적으로, 제 2 장치(106)는 제 2 사용자 인터페이스(438), 제 2 저장부(446), 제 2 제어부(434), 및 제 2 통신부(436)를 포함하는 것으로 설명된다. 하지만, 제 2 장치(106)는 다른 부분을 포함할 수 있음은 이해될 것이다. 예를 들면, 제 2 소프트웨어(442)는, 제 2 제어부(434) 및 제 2 통신부(436)에서 그것의 기능의 일부 또는 전부를 포함하도록, 다르게 분할될 수 있다. 또한, 제 2 장치(106)는 명확한 설명을 위해 도 4에 도시되지 않은 다른 기능 유닛들을 포함할 수 있다.
제 1 장치(102)의 기능 유닛들은 다른 기능 유닛들과 개별적 및 독립적으로 동작할 수 있다. 제 1 장치(102)는 제 2 장치(106) 및 네트워크(104)로부터 개별적 및 독립적으로 동작할 수 있다.
제 2 장치(106)의 기능 유닛들은 다른 기능 유닛들과 개별적 및 독립적으로 동작할 수 있다. 제 2 장치(106)는 제 1 장치(102) 및 네트워크(104)로부터 개별적 및 독립적으로 동작할 수 있다.
이상에서 설명된 기능 유닛들은 하드웨어로 구현될 수 있다. 예를 들면, 하나 이상의 기능 유닛들은 게이트, 회로, 프로세서, 컴퓨터, 집적 회로, 집적된 회로 코어, 압력 센서, 관성 센서, MEMS, 수동 소자, 소프트웨어 기능을 수행하기 위한 인스트럭션(instruction)들을 포함하는 물리적인 비 일시적 메모리 매체, 그것들의 부분, 또는 이들의 결합을 사용하여 구현될 수 있다.
설명의 목적으로, 컴퓨팅 시스템(100)은 제 1 장치(102) 및 제 2 장치(106)의 동작으로 설명될 것이다. 제 1 장치(102) 및 제 2 장치(106)는 컴퓨팅 시스템(100)의 모듈들 및 기능들의 어느 하나로 동작할 수 있음은 이해될 것이다.
도 5를 참조하면, 컴퓨팅 시스템(100)의 제어 흐름을 보여준다. 컴퓨팅 시스템(100)은 컨스트럭션 모듈(502), 인코딩 모듈(504), 전송 모듈(506), 수신기 모듈(508), 검출 모듈(510), 디코딩 모듈(512), 또는 이들의 결합을 포함할 수 있다.
컨스트럭션 모듈(502)은 전송 모듈(506)과 연결될 수 있는 인코딩 모듈(504)과 연결될 수 있다. 또한, 전송 모듈(506)은 검출 모듈(510)과 연결될 수 있는 수신기 모듈(508)과 연결될 수 있다. 또한, 검출 모듈(510)은 디코딩 모듈(512)과 연결될 수 있다.
이상의 모듈들은 다양한 방법으로 서로 연결될 수 있다. 예를 들면, 모듈들은 유선이나 무선 연결, 도 1의 네트워크(104), 인스트럭셔널 스텝(instructional step)들, 프로세스 시퀀스(process sequence), 또는 이들의 결합을 사용하여 하나의 모듈의 입력이 다른 모듈의 출력에 연결될 수 있다. 또한 예를 들면, 모듈들은, 직접적으로 연결된 모듈들 사이의 연결 수단 이외에, 인터비닝 구조(intervening structure)없이 서로 직접적으로 연결될 수 있다. 또는 모듈들은, 간접적으로 연결된 모듈들 사이의 연결 수단 이외에, 서로 간접적으로 모듈들이나 장치들에 연결될 수 있다.
좀 더 구체적인 예를 들면, 컨스트럭션 모듈(502)의 하나 이상의 입력이나 출력은 그들 사이의 인터비닝(intervening) 모듈들이나 장치들없이 도전체나 도 1의 전송 채널(124)을 사용하여 인코딩 모듈(504)의 하나 이상의 입력이나 출력에 직접적으로 연결될 수 있다. 또한 좀 더 구체적인 예를 들면, 전송 모듈(506)은 리피터(repeater), 스위치, 라우팅(routing) 장치, 별도의 프로세스(separate process), 네트워크(104), 또는 그들의 결합을 간접적으로 사용하여 수신기 모듈(508)과 연결될 수 있다. 컨스트럭션 모듈(502), 인코딩 모듈(504), 전송 모듈(506), 수신기 모듈(508), 검출 모듈(510), 디코딩 모듈(512), 또는 이들의 결합은 유사한 방법으로 직접적으로 또는 간접적으로 연결될 수 있다.
컴퓨팅 시스템(100)은 이미지 표시, 사운드 재생, 프로세스 스텝이나 인스트럭션의 교환, 또는 이들이 결합에 의해 장치와 또는 장치를 사용하여 통신할 수 있다. 컴퓨팅 시스템(100)은 장치들 사이의 정보를 통신할 수 있다. 또한, 수신 장치는 장치와 통신한 정보에 따라 이미지 표시, 사운드 재생, 프로세스 스텝이나 인스트럭션의 교환, 또는 이들이 결합에 의해 사용자와 통신할 수 있다.
컨스트럭션 모듈(502)은 통신을 위한 정보를 준비하도록 구성된다. 컨스트럭션 모듈(502)은 장치들 사이의 통신을 대한 정보를 결정할 수 있다. 컨스트럭션 모듈(502)은 도 1 의 콘텐츠(108)에 대한 정보를 결정할 수 있다.
컨스트럭션 모듈(502)은 다양한 방법으로 콘텐츠(108)에 대한 정보르 결정할 수 있다. 예를 들면, 컨스트럭션 모듈(502)은 도 4의 제 1 사용자 인터페이스(418), 제 2 사용자 인터페이스(438), 제 1 장치 간 인터페이스(417), 제 2 장치 간 인터페이스(437), 또는 이들의 결합을 통해 사용자나 장치로부터 콘텐츠(108)를 수신할 수 있다.
또한 예를 들면, 컨스트럭션 모듈(502)은 도 4의 제 1 저장부(414), 제 2 저장부(446), 제 1 통신부(416), 제 2 통신부(436), 또는 이들의 결합에 저장된 콘텐츠(108)를 액세스할 수 있다. 또한 예를 들면, 컨스트럭션 모듈(502)은 도 4의 제 1 제어부(412), 제 2 제어부(434), 제 1 통신부(416), 제 2 통신부(436), 또는 이들의 결합을 사용하는 콘텐츠(108)를 결정할 수 있다.
또한, 컨스트럭션 모듈(502)은 정보의 포멧팅(formatting)이나 배열에 의해콘텐츠(108)를 결정할 수 있다. 예를 들면, 컨스트럭션 모듈(502)은, 도 1의 제 1 장치(102)로부터 제 2 장치(106)로, 제 2 장치(106)로부터 제 1 장치(102)로, 또는 이들의 결합과 같이, 다른 장치와 통신하는 콘텐츠(108)를 결정하기 위한 정보를 다중화 또는 역 다중화할 수 있다.
예를 들면, 컨스트럭션 모듈(502)은, 특정 위치에 대한 특정 0 값들, 에러 검출 데이터, 헤더 데이터, 포멧 데이터, 또는 이들의 결합과 같이, 정보를 삽입하거나 추가할 수 있다. 또한 예를 들면, 컨스트럭션 모듈(502)은 인터리빙(interleaving), 디-인터리빙(de-interleaving), 어레이나 리스트 형성, 또는 이들의 결합에 대한 데이터를 배열하거나 순서를 정할 수 있다.
좀 더 구체적인 예를 들면, 컨스트럭션 모듈(502)은 n 차원의 행렬로 콘텐츠(108)에 대한 정보를 배열할 수 있다. 차수는 도 1의 프로세싱 길이(110)와 연관될 수 있다. 콘텐츠(108)는, 포멧팅(formatting)에 의한 수신을 기초하는 것과 같이, ‘N=2n’으로 표현되는 프로세싱 길이(110)를 포함할 수 있다. 익스포넨셜 파워(exponential power) ‘n’은 차수를 표현할 수 있다. 컨스트럭션 모듈(502)은, 스탠다드(standard), 코딩 알고리즘(coding algorithm), 송신이나 수신 안테나의 수, 도 2의 코딩 깊이(210), 장치의 능력, 또는 이들의 결합에 기초하는 것과 같이, 컴퓨팅 시스템(100)에 의한 소정의 프로세스나 방법에 따라 콘텐츠(108)에 대한 정보를 형식화하거나 배열할 수 있다.
또한, 컨스트럭션 모듈(502)은 콘텐츠(108)를 결정하기 위해 제 1 통신부(416), 제 2 통신부(436), 제 1 제어부(412), 제 2 제어부(434), 또는 이들의 결합을 사용할 수 있다. 컨스트럭션 모듈(502)은 제 1 통신부(416), 제 2 통신부(436), 제 1 저장부(414), 제 2 저장부(446), 또는 이들의 결합에 콘텐츠(108)를 저장할 수 있다.
통신을 위한 정보가 준비된 후, 제어 흐름은 인코딩 모듈(504)로 넘어갈 수 있다. 제어 흐름은 다양한 방법을 통해 넘어갈 수 있다. 예를 들면, 제어 흐름은, 컨스트럭션 모듈(502)로부터 인코딩 모듈(504)로 콘텐츠(108)를 넘기는 것 같이, 한 모듈의 프로세싱 결과를 다른 모듈이 가짐으로서 넘어갈 수 있다. 제어 흐름은, 콘텐츠(108)를 잘 알려지고 액세스할 수 있는 인코딩 모듈(504)에 저장하는 것과 같이, 프로세싱 결과를 다른 모듈의 액세스할 수 있는, 잘 알려진 위치에 저장함으로서 넘어갈 수 있다. 제어 흐름은, 플래그(flag), 인터럽트(interrupt), 상태 신호, 또는 이들의 결합을 사용하는 것과 같이, 인코딩 모듈(504)에 통보하여 넘어갈 수 있다.
인코딩 모듈(504)은 콘텐츠(108)를 통신하기 위해 도 1의 프로세싱 디멘젼(114)의 다중 인스턴스들을 활용하는 폴라 통신 메커니즘(112)에 기초하여 콘텐츠(108)를 처리하도록 구성될 수 있다. 인코딩 모듈(504)은 콘텐츠(108)의 프로세싱에 대한 도 1의 코드 워드(120)를 생성하기 위해 멀티-디멘져널 인코딩 메커니즘(116)을 구현할 수 있다. 인코딩 모듈(504)은 콘텐츠(108)의 표현에 대한 멀티-디멘져널 인코딩 메커니즘(116)을 구현한 결과로서 코드 워드(120)를 생성할 수 있다.
인코딩 모듈(504)은 콘텐츠(108)에 대응하거나 콘텐츠(108)를 표현하는 코드 워드(120)를 생성하는 멀티-디멘져널 인코딩 메커니즘(116)을 사용하여 콘텐츠(108)를 인코딩할 수 있다. 인코딩 모듈(504)은 멀티-디멘져널 인코딩 메커니즘(116)에 포함된 도 2의 트리 구조(202)를 따른 프로세싱 디멘젼(114)의 다중 인스턴스들을 따라서 콘텐츠(108)를 인코딩할 수 있다.
인코딩 모듈(504)은 n-디멘져널 폴라 변환(n-dimensional polar transformation)을 구현할 수 있다. n-디멘져널 폴라 변환(n-dimensional polar transformation)은 프로세싱 길이(110), 코딩 깊이(210), 또는 이들의 결합과 연관될 수 있다. 인코딩 모듈(504)은 도 2의 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208)의 하나 이상의 인스턴스들, 또는 이들의 결합을 구현할 수 있다.
또한, 인코딩 모듈(504)은 코딩 깊이(210)에 대응하는 도 2의 프로세스 레벨(234)의 다중 인스턴스들에 대한 인코딩을 할 수 있다. 인코딩 모듈(504)은 프로세스 레벨(234)의 각 인스턴스에 도 1의 채널 편광 파라미터(113)를 적용할 수 있다. 인코딩 모듈(504)은 멀티-디멘져널 인코딩 메커니즘(116)을 구현하고 코드 워드(120)를 생성하기 위해 디멘져널 프로세싱 모듈(514), 직교 프로세싱 모듈(516), 또는 이들의 결합을 포함할 수 있다.
디멘져널 프로세싱 모듈(514)은 프로세싱 디멘젼(114)의 하나의 인스턴스를 따라서 콘텐츠(108)를 인코딩하도록 구성될 수 있다. 예를 들면, 디멘져널 프로세싱 모듈(514)은 멀티-디멘져널 인코딩 메커니즘(116)에 대한 도 3의 제 1 디멘젼(302)에 대응하는 제 1 직교 메커니즘(204)을 구현할 수 있다.
디멘져널 프로세싱 모듈(514)은, 제 1 직교 메커니즘(204)에 따라 멀티-디멘져널 인코딩 메커니즘(116)을 위한 트리 구조(202)에 대한 리프(leaf)들로서, 콘텐츠(108)의 도 2의 콘텐츠 정보 부분(212)을 할당하여 트리 구조(202)를 초기화할 수 있다. 예를 들면, 디멘져널 프로세싱 모듈(514)은 트리 구조(202)의 리프(leaf)들을 서빙(serving)하는 레지스터들이나 메모리로 콘텐츠 정보 부분(212)의 각 인스턴스를 로딩할 수 있다. 또한 예를 들면, 디멘져널 프로세싱 모듈(514)은, 왼쪽에서 오른쪽으로 또는 시작부터 끝으로와 같이, 콘텐츠(108)에 의해 지시된 시퀀스에 따라 로딩할 수 있다.
좀 더 구체적인 예를 들면, 디멘져널 프로세싱 모듈(514)은, 'u0’내지 'u3’으로 표현된, 도 2의 제 1 콘텐츠 부분(222), 제 2 콘텐츠 부분(224), 제 3 콘텐츠 부분(226), 및 제 4 콘텐츠 부분(228)을 트리 구조(202)의 리프(leaf)로 표현되는 레지스터나 메모리로 각각 로딩할 수 있다. 디멘져널 프로세싱 모듈(514)은, 0부터 ‘N-1’까지의 ‘u0 N -1’로 표현되는 콘텐츠 정보 부분(212)에 대한 것과 같이, 프로세싱 길이(110)에 따라 콘텐츠(108)를 리프(leaf)들로 로딩할 수 있다.
디멘져널 프로세싱 모듈(514)은 제 1 직교 메커니즘(204)을 적용한 것에 기초하여 도 2의 노드 결과(220)를 생성할 수 있다. 디멘져널 프로세싱 모듈(514)은 도 2의 제 1 자식 정보(214), 제 2 자식 정보(216), 결합 자식 정보(218), 또는 이들의 결합에 기초하여 노드 결과(220)를 생성할 수 있다.
디멘져널 프로세싱 모듈(514)은 레프트-모스트 인스턴스(left-most instance), 퍼스트 인스턴스(first instance), 올드 인스턴스(odd instance), 또는 이들의 결합을 확인하는 것에 기초하여 제 1 자식 정보(214)로서 사용 가능한 입력 정보에 대한 노드 결과(220)를 생성할 수 있다. 디멘져널 프로세싱 모듈(514)은 제 2 자식 정보(216)로서 시퀀스(sequence) 또는 오더(order)에서 다음에 사용 가능한 정보를 확인할 수 있다.
디멘져널 프로세싱 모듈(514)은 제 1 자식 정보(214) 및 제 2 자식 정보(216)의 결합에 기초하여 결합 자식 정보(218)를 계산할 수 있다. 디멘져널 프로세싱 모듈(514)은 결합 자식 정보(218), 제 1 자식 정보(214), 제 2 자식 정보(216), 또는 이들의 결합에 기초하여 노드 결과(220)를 생성할 수 있다. 디멘져널 프로세싱 모듈(514)은
Figure 112014128313232-pat00010
의 계산에 기초하여 노드 결과(220)를 계산할 수 있다. 디멘져널 프로세싱 모듈(514)은 콘텐츠(108) 내의 콘텐츠 정보 부분(212)의 모든 그룹들이나 서브 세트(subset)들에 대응하는 노드 결과(220)의 다중 인스턴스들을 계산할 수 있다.
계속해서 예를 들면, 디멘져널 프로세싱 모듈(514)은 제 1 콘텐츠 부분(222), 제 2 콘텐츠 부분(224), 제 3 콘텐츠 부분(226), 및 제 4 콘텐츠 부분(228)을 포함하는 콘텐츠(108)에 제 1 직교 메커니즘(204)을 적용하는 것에 기초하여 노드 결과(220)의 제 1 인스턴스를 계산할 수 있다. 디멘져널 프로세싱 모듈(514)은 제 1 자식 정보(214)로서 제 1 콘텐츠 부분(222), 제 2 자식 정보(216)로서 제 2 콘텐츠 부분(224), 또는 이들의 결합을 확인할 수 있다.
계속해서 예를 들면, 디멘져널 프로세싱 모듈(514)은 이상에서 설명된 제 1 자식 정보(214) 및 제 2 자식 정보(216)에 기초하여 결합 자식 정보(218)를 계산할 수 있다. 또한, 디멘져널 프로세싱 모듈(514)은 이상에서 설명된 제 1 콘텐츠 부분(222), 제 2 콘텐츠 부분(224), 결합 자식 정보(218), 또는 이들의 결합에 기초하여 노드 결과(220)의 제 1 인스턴스를 계산할 수 있다. 디멘져널 프로세싱 모듈(514)은 제 1 직교 메커니즘(204)에 따라 제 1 자식 정보(214)에 대응하는 제 1 콘텐츠 부분(222) 및 제 2 자식 정보(216)에 대응하는 제 2 콘텐츠 부분(224)의 결합에 기초하여 노드 결과(220)의 제 1 인스턴스를 생성할 수 있다.
계속해서 예를 들면, 디멘져널 프로세싱 모듈(514)은 노드 결과(220)의 다른 인스턴스로서 도 2의 추가 결과(230)를 생성하기 위해 제 3 콘텐츠 부분(226), 제 4 콘텐츠 부분(228), 또는 이들의 결합에 대해 이상에서 설명된 프로세스를 반복할 수 있다. 디멘져널 프로세싱 모듈(514)은 제 1 자식 정보(214)로서 제 3 콘텐츠 부분(226), 제 2 자식 정보(216)로서 제 4 콘텐츠 부분(228), 또는 이들의 결합을 확인할 수 있다.
계속해서 예를 들면, 디멘져널 프로세싱 모듈(514)은 이상에서 설명된 제 3 콘텐츠 부분(226) 및 제 4 콘텐츠 부분(228)에 기초하여 결합 자식 정보(218)를 계산할 수 있다. 또한, 디멘져널 프로세싱 모듈(514)은 이상에서 설명된 제 3 콘텐츠 부분(226), 제 4 콘텐츠 부분(228), 결합 자식 정보(218), 또는 이들의 결합에 기초하여 추가 결과(230)를 생성할 수 있다. 또한, 디멘져널 프로세싱 모듈(514)은 제 1 직교 메커니즘(204)에 따라 제 1 자식 정보(214)에 대응하는 제 3 콘텐츠 부분(226) 및 제 2 자식 정보(216)에 대응하는 제 4 콘텐츠 부분(228)의 결합에 기초하여 추가 결과(230)를 생성할 수 있다.
디멘져널 프로세싱 모듈(514)은 프로세싱 길이(110)에 기초하여 이상에서 설명된 프로세스들을 반복할 수 있다. 디멘져널 프로세싱 모듈(514)은 콘텐츠 정보 부분(212)의 고유한 그룹들에 대응하는 노드 결과(220)의 인스턴스들의 생성할 수 있다. 디멘져널 프로세싱 모듈(514)은 전체 콘텐츠(108)에 대해 이상에서 설명된 프로세스들을 반복할 수 있다.
직교 프로세싱 모듈(516)은 디멘져널 프로세싱 모듈(514)보다 프로세싱 디멘젼(114)의 다른 인스턴스를 따라서 콘텐츠(108)를 인코딩하도록 구성될 수 있다. 직교 프로세싱 모듈(516)은 디멘져널 프로세싱 모듈(514)의 결과들을 인코딩할 수 있다. 예를 들면, 직교 프로세싱 모듈(516)은 제 1 직교 메커니즘(204)에 직교하는 도 3의 제 2 디멘젼(304)에 대응하는 제 2 직교 메커니즘(206)을 구현할 수 있다.
직교 프로세싱 모듈(516)은 제 1 직교 메커니즘(204)을 구현한 디멘져널 프로세싱 모듈(514)과 유사하게 제 2 직교 메커니즘(206)을 구현할 수 있다. 직교 프로세싱 모듈(516)은 제 2 직교 메커니즘(206)을 이용한 제 1 직교 메커니즘(204)으로부터 노드 결과(220)의 다중 인스턴스들을 처리할 수 있다. 직교 프로세싱 모듈(516)은 프로세스 레벨(234)의 이전 인스턴스로부터 노드 결과(220)의 다중 인스턴스들을 처리할 수 있다. 그리고 직교 프로세싱 모듈(516)은, 도 2의 서브시퀀트 결과(232)와 같이, 프로세스 레벨(234)의 이후의 인스턴스에 대한 노드 결과(220)를 생성할 수 있다.
계속해서 좀 더 구체적인 예를 들면, 직교 프로세싱 모듈(516)은 제 1 자식 정보(214)로서 노드 결과(220)의 제 1 인스턴스, 제 2 자식 정보(216)로서 추가 결과(230), 또는 이들의 결합을 로딩할 수 있다. 직교 프로세싱 모듈(516)은, 노드 결과(220)의 제 1 인스턴스 및 추가 결과(230)와 같이, 노드 결과(220)의 인스턴스들의 결합에 기초하여 결합 자식 정보(218)를 계산할 수 있다.
계속해서 예를 들면, 직교 프로세싱 모듈(516)은 또한 노드 결과(220)의 제 1 인스턴스, 추가 결과(230), 결합 자식 정보(218), 또는 이들의 결합에 기초하여 서브시퀀트 결과(232)를 생성할 수 있다. 직교 프로세싱 모듈(516)은, 제 2 직교 메커니즘(206)에 따라 제 1 직교 메커니즘(204)으로부터의 노드 결과(220) 및 추가 결과(230)의 결합에 기초하는 것과 같이, 제 2 직교 메커니즘(206)에 따라 제 1 직교 메커니즘(204)으로부터의 노드 결과(220)의 인스턴스들에 기초하여 서브시퀀트 결과(232)를 생성할 수 있다.
직교 프로세싱 모듈(516)은 프로세스 레벨(234)의 이전 인스턴스로부터의 결과인 길이(length)나 양(amount)에 기초하여 이상의 프로세스들을 반복할 수 있다. 직교 프로세싱 모듈(516)은 프로세스 레벨(234)의 이후의 인스턴스에 대응하는 노드 결과(220)의 하나 이상의 인스턴스들을 생성할 수 있다. 직교 프로세싱 모듈(516)은 전체 사용 가능한 입력 정보에 대한 이상에서 설명된 프로세스들을 반복할 수 있다.
인코딩 모듈(504)은 코딩 깊이(210)에 따라 프로세스 레벨(234)의 마지막 인스턴스에 대응하는 노드 결과(220)로서 콘텐츠(108)를 처리하기 위해 코드 워드(120)을 생성할 수 있다. 코드 워드(120)로서 사용될 수 있는 프로세스 레벨(234)의 마지막 인스턴스가 노드 결과(220)의 하나의 인스턴스를 생성할 때까지, 멀티-디멘져널 인코딩 메커니즘(116)은 이상에서 설명된 것처럼 콘텐츠(108)를 반복적으로 처리할 수 있다.
인코딩 모듈(504)은, 제 1 자식 정보(214) 및 제 2 자식 정보(216)와 같이, 각 프로세스 레벨(234)에서 그것들의 자식 연결(child connection)로부터 벡터들의 쌍이나 세트의 사용에 기초하여 코드 워드(120)를 생성할 수 있다. 인코딩 모듈(504)은 이상에서 설명된 노드 결과(220)의 대응하는 인스턴스를 생성할 수 있다. 그리고 인코딩 모듈(504)은 다음 번의 인스턴스에서 생성된 인스턴스를 그것의 부모에게 되돌린다.
예를 들면, 인코딩 모듈(504)은 2의 코딩 깊이(210)에 대한 디멘져널 프로세싱 모듈(514) 및 직교 프로세싱 모듈(516)을 포함할 수 있다. 인코딩 모듈(504)은 코드 워드(120)로서 직교 프로세싱 모듈(516)로부터의 서브시퀀트 결과(232)를 설정할 수 있다.
또한 예를 들면, 인코딩 모듈(504)은 추가 직교 메커니즘(208)을 각각 구현하고, 코딩 깊이(210)에 대응하는, 2를 넘는 프로세스 레벨(234)의 고유의 인스턴스에 각각 대응하는 디멘져널 프로세싱 모듈(514) 및 직교 프로세싱 모듈(516)을 넘는 추가적인 서브 모듈들을 포함할 수 있다. 인코딩 모듈(504)은 코드 워드(120)로서 서브 모듈들의 마지막 인스턴스로부터 노드 결과(220)를 설정할 수 있다.
또한 예를 들면, 인코딩 모듈(504)은 코드 워드(120)를 반복적으로 생성하기 위해 디멘져널 프로세싱 모듈(514) 및 직교 프로세싱 모듈(516)을 활용할 수 있다. 인코딩 모듈(504)은 코딩 깊이(210)에 따라 노드 결과(220)를 반복적으로 처리할 수 있다. 인코딩 모듈(504)은 코드 워드(120)로서 코딩 깊이(210)에 따라 프로세스 레벨(234)의 마지막 인스터스로부터 노드 결과(220)를 생성할 수 있다.
좀 더 구체적인 예를 들면, 디멘져널 프로세싱 모듈(514)은 제 1 직교 메커니즘(206)을 구현하는 직교 프로세싱 모듈(516)로부터 서브시퀀트 결과(232)의 인스턴스들을 사용하는 추가 직교 메커니즘(208)을 구현하도록 사용될 수 있다. 또한 구체적인 예를 들면, 직교 프로세싱 모듈(516)은 프로세스 레벨(234)의 이전 인스턴스에 대응하는 추가 직교 메커니즘(208)을 구현하는 디멘져널 프로세싱 모듈(514)의 출력 결과들에 대한 추가 직교 메커니즘(208)의 추가 인스턴스를 구현하도록 사용될 수 있다.
계속해서 구체적인 예를 들면, 인코딩 모듈(504)은 제 1 콘텐츠 부분(222), 제 2 콘텐츠 부분(224), 제 3 콘텐츠 부분(226), 및 제 4 콘텐츠 부분(228)을 포함하는 콘텐츠(108)에 대응하는 코드 워드(120)을 생성할 수 있다. 인코딩 모듈(504)은 제 1 직교 메커니즘(204)로부터 노드 결과(220)의 인스턴스들이 적용된 제 2 직교 메커니즘(206)에 기초하여 코드 워드(120)를 생성할 수 있다. 이상에서 설명된 것과 같이, 인코딩 모듈(504)은 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 또는 이들의 결합에 따라 제 1 자식 정보(214) 및 제 2 자식 정보(216)의 사용에 기초한 노드 결과(220)로부터 코드 워드(120)를 생성할 수 있다.
인코딩 모듈(504)은 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합과 연관된 프로세스 레벨(234)에 대응하는 채널 편광 파라미터(113) 및 크로네커 파워(115)에 기초하여 생성된 노드 결과(220)로부터 코드 워드(120)를 생성할 수 있다. 인코딩 모듈(504)은 프로세스 레벨(234)의 각 인스턴스에 채널 편광 파라미터(113)를 적용할 수 있다. 인코딩 모듈(504)은 코드 워드(120)를 생성하기 위해 프로세스 레벨(234)이나 코딩 깊이(210)에 대응하는 채널 편광 파라미터(113) 및 크로네커 파워(115)를 적용할 수 있다.
이상에서 프로세싱 디멘젼(114)의 다중 인스턴스들을 활용하는 폴라 통신 메커니즘(112)은 용량을 달성하는 레이트-어답티브 통신(rate-adaptive communication)에 대해 프로세싱 복잡성을 감소할 수 있음이 개시되었다. 다중 차수의 인코딩은 낮은 복잡성을 유지하면서 캐패시티(capacity)를 달성하는 통신을 제공하기 위해 채널 편광에 대한 레이트-어답티브 네이처(rate-adaptive nature)를 제공할 수 있다.
또한, 제 2 직교 메커니즘(206)를 포함하는 제 1 직교 메커니즘(204)로부터의 노드 결과(220)의 처리에 기초하여 생성되는 코드 워드(120)는 전반적인 통신에 대해 감소된 프로세싱 레이턴시(processing latency)를 제공하는 것이 개시되었다. 제 1 직교 메커니즘(204) 및 제 2 직교 메커니즘(206)에 기초한 코드 워드(120)는 코드 워드(120)를 디코딩하기 위해 요구되는 디코딩 레이턴시(decoding latency)를 감소시킬 수 있다.
또한, 콘텐츠(108)에 제 1 직교 메커니즘(204)을 적용하고 노드 결과(220)의 인스턴스 결과에 제 2 직교 메커니즘(206)를 적용하는 것에 기초하고 멀티-디멘져널 인코딩 메커니즘(116)을 사용하여 생성된 코드 워드(120)는 전반적인 통신에 대해 감소된 메모리 요구를 제공하는 것이 개시되었다. 제 2 직교 메커니즘(206)을 포함하는 제 1 직교 메커니즘(204)에 기초한 코드 워드(120)는 코드 워드(120)를 디코딩하기 위해 요구되는 메모리를 감소시킬 수 있다.
또한, 프로세스 레벨(234)의 각 인스턴스에 연관된 채널 편광 파라미터(113) 및 크로네커 파워(115)에 대응하는 코드 워드(120)는 캐패시티(capacity)를 달성하는 레이트-어답티브(rate-adaptive) 통신에 대한 감소된 프로세싱 복잡성을 제공하는 것이 개시되었다. 프로세스 레벨(234)의 각 인스턴스에 대응하는 프로세싱 디멘젼(114)의 각 인스턴스와 함께 채널 편광 파라미터(113) 및 크로네커 파워(115)를 포함하는 다중 차수의 인코딩은 낮은 복잡성을 유지하면서 캐패시티(capacity)를 달성하는 통신을 제공하기 위해 채널 편광에 대한 레이트-어답티브 네이처(rate-adaptive nature)를 제공할 수 있음은 개시되었다.
코드 워드(120)를 생성한 후, 제어 흐름은 인코딩 모듈(504)로부터 전송 모듈(506)로 넘어갈 수 있다. 제어 흐름은 이상에서 설명된 것과 같이, 다만 코드 워드(120)나 노드 결과(220)와 같이 인코딩 모듈(504)의 프로세싱 결과들을 사용하여, 컨스트럭션 모듈(502) 및 인코딩 모듈(504) 사이와 유사하게 넘어갈 수 있다.
전송 모듈(506) 및 수신기 모듈(508)은 장치들 사이에서 콘텐츠(108)를 통신하도록 구성될 수 있다. 전송 모듈(506) 및 수신기 모듈(508)는 제 1 장치(102) 및 제 2 장치(106) 사이에서 콘텐츠(108)를 통신할 수 있다. 전송 모듈(506) 및 수신기 모듈(508)은 콘텐츠(108)를 통신하기 위해 신호들을 송수신하여 통신할 수 있다.
전송 모듈(506)은 콘텐츠(108)를 통신하기 위해 코드 워드(120)를 포함하고 코드 워드(120)에 대응하는 도 1의 전송기 신호(122)를 송신할 수 있다. 전송 모듈(506)은 전송기 신호(122)를 송신하기 위해 제 1 장치 간 인터페이스(417), 제 2 장치 간 인터페이스(437), 제 1 통신부(416), 제 2 통신부(436), 또는 이들의 결합을 사용할 수 있다.
전송 모듈(506)은 전송 채널(124)을 사용하여 전송기 신호(122)를 송신할 수 있다. 예를 들면, 전송 모듈(506)은 전송 채널(124)에 대한 B-DMC의 독립 카피들의 수를 통해 전송기 신호(122)을 송신할 수 있다. 전송 모듈(506)은 프로세싱 길이(110)에 연관되거나 대응하는 B-DMC의 독립 카피들의 수를 통해 전송기 신호(122)를 송신할 수 있다.
수신기 모듈(508)은 전송기 신호(122)에 대응하는 도 1의 수신기 신호(126)를 수신할 수 있다. 수신기 모듈(508)은 전송 채널(124), 네트워크(104), 또는 이들의 결합을 통과한 후에 전송기 신호(122)에 대응하는 수신기 신호(126)를 수신할 수 있다. 수신기 모듈(508)은 제 2 장치 간 인터페이스(437), 제 1 장치 간 인터페이스(417), 제 1 통신부(416), 제 2 통신부(436), 또는 이들의 결합을 사용하여 수신기 신호(126)를 수신할 수 있다.
전송 모듈(506)은 제 1 통신부(416), 제 2 통신부(436), 제 1 저장부(414), 제 2 저장부(446), 또는 이들의 결합에 전송기 신호(122)를 저장할 수 있다. 수신기 모듈(508)은 은 제 1 통신부(416), 제 2 통신부(436), 제 1 저장부(414), 제 2 저장부(446), 또는 이들의 결합에 전송기 신호(122)를 저장할 수 있다.
장치들 사이에서 콘텐츠(108)나 그것의 파생물을 통신하여 변경한 후에, 제어 흐름은 수신기 모듈(508)로부터 검출 모듈(510)로 넘어갈 수 있다. 제어 흐름은 이상에서 설명된 것과 같이, 다만 수신기 신호(126)와 같이 수신기 모듈(508)의 프로세싱 결과들을 사용하여, 컨스트럭션 모듈(502) 및 인코딩 모듈(504) 사이와 유사하게 넘어갈 수 있다.
검출 모듈(510)은 수신기 신호(126)에 대한 정보를 인식하도록 구성될 수 있다. 검출 모듈(510)은 수신기 신호(126)에서 심볼 레벨(symbol level) 정보, 코드 워드(120), 비트 레벨(bit level) 정보, 또는 이들의 결합을 결정할 수 있다. 검출 모듈(510)은 전송기 신호(122)에 대응하는 수신기 신호(126)에서 정보를 결정할 수 있다.
예를 들면, 검출 모듈(510)은 원래의 전송기 신호(122)에 포함된 심볼들을 결정할 수 있다. 검출 모듈(510)은 전송 채널(124)의 특성들로 인한 송신된 심볼들의 저하나 변경에 대한 확인 및 보상에 의해 원래 송신된 심볼들을 확인할 수 있다. 검출 모듈(510)은, 기지국에 의해 송신된 파일럿 톤(pilot tone)이나 기준 신호(reference signal)와 같은, 기준 통신(reference communication)들을 이용하여 심볼들의 저하나 변경에 대한 확인 및 보상을 수행할 수 있다. 검출 모듈(510)은 통신 표준, 컴퓨팅 시스템(100), 또는 이들의 결합에 의해 설정된 소정의 주파수, 위상, 콘텐츠, 모양(shape), 파워 레벨(power level), 또는 이들의 결합을 포함할 수 있다.
또한 예를 들면 검출 모듈(510)은 시프팅(shifting)을 포함하는 수학적 모델(mathematical model)들, 수학적 연산(mathematical operation)들, 또는 이들의 결합을 이용하여 전송 채널(124)의 효과들을 확인, 전송된 심볼들을 결정, 또는 이들의 결합을 수행할 수 있다. 또한, 검출 모듈(510)은 소정의 또는 수신된 기준 통신의 인스턴스들과 함께 주파수나 시간 도메인의 변환, 컨벌루션(convolution), 트랜스포지션(transposition), 또는 이들의 결합을 이용할 수 있다.
계속해서 예를 들면, 검출 모듈(510)은 코드 워드(120), 콘텐츠(108), 또는 이들의 결합에 대응하는 송신된 심볼들을 결정하기 위해 최소 자승법(least square method), 최소 평균 제곱법(least mean square method, LMS), 또는 비용 함수(minimum mean square error, MMSE) 방법과 같은 방법들을 이용할 수 있다. 검출 모듈(510)은 수신되어 처리된 심볼 정보(symbol information), 비트 정보(bit information), 또는 이들의 결합을 변형할 수 있다.
검출 모듈(510)은 수신기 신호(126)와 함께 심볼-레벨 정보(symbol-level information)의 결과를 포함할 수 있다. 검출 모듈(510)은, LLR 값들과 같이, 원래 송신된 심볼들에 대한 하드 디시젼(hard decision)들 또는 가능한 값들의 세트에 기초하여 심볼들의 시퀀스를 생성할 수 있다. 검출 모듈(510)은 전송기 신호(122)의 송신된 심볼들에 대응하는 하드 디시젼(hard decision)들 또는 가능한 값들의 세트로부터의 심볼들로서 수신기 신호(126)를 업데이트할 수 있다.
수신기 신호(126)에 대한 정보를 인식한 후, 제어 흐름은 검출 모듈(510)로부터 디코딩 모듈(512)로 넘어갈 수 있다. 제어 흐름은 이상에서 설명된 것과 같이, 다만 심볼-레벨 정보(symbol-level information)를 포함하는 수신기 신호(126)와 같이 검출 모듈(510)의 프로세싱 결과들을 사용하여, 컨스트럭션 모듈(502) 및 인코딩 모듈(504) 사이와 유사하게 넘어갈 수 있다.
디코딩 모듈(512)은 콘텐츠(108)의 수신 및 복구를 포함하는, 콘텐츠(108)의 통신에 대한 프로세싱 디멘젼(114)의 다중 인스턴스들을 활용하는 폴라 통신 메커니즘(112)에 기초하여 콘텐츠(108)에 대한 처리를 하도록 구성될 수 있다. 디코딩 모듈(512)은 수신기 신호(126)의 디코딩 및 코드 워드(120), 콘텐츠(108), 또는 이들의 결합의 복구를 위해 도 1의 멀티-디멘져널 디코딩 메커니즘(118)을 구현할 수 있다. 디코딩 모듈(512)은 멀티-디멘져널 디코딩 메커니즘(118)의 구현의 결과로서 콘텐츠를 복구할 수 있다.
디코딩 모듈(512)은 멀티-디멘져널 디코딩 메커니즘(118)에 포함된 트리 구조(202)에 따른 프로세싱 디멘젼(114)의 다중 인스턴스들을 따라서 수신기 신호(126)를 디코딩할 수 있다. 디코딩 모듈(512)은 제 1 디멘젼(302)에 대응하는 제 1 직교 메커니즘(204), 제 2 디멘젼(304)에 대응하는 제 2 직교 메커니즘(206), 추가적인 디멘젼(additional dimension)에 대응하는 추가 직교 메커니즘(208), 또는 이들의 결합을 구현할 수 있다.
제 1 디멘젼(302), 제 2 디멘젼(304), 추가적인 디멘젼(additional dimension), 또는 이들의 결합은 서로 직교할 수 있다. 또한, 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합은 서로 직교하는 프로세스들 또는 데이터를 포함할 수 있다.
디코딩 모듈(512)은 인코딩 모듈(504)에 병렬로 연결될 수 있다. 디코딩 모듈(512)은 n-디멘져널 폴라 변환(n-dimensional polar transformation)에 대응하는 정보를 디코딩할 수 있다. 디코딩 모듈(512)은 인코딩 모듈(504)로부터의 프로세싱을 복구하거나 반대로 수행할 수 있다. 디코딩 모듈(512)은 통신 상에서 원래 의도된 콘텐츠(108)를 복구하기 위해 에러 정정 프로세스(error-correcting process), 에러 검출 프로세스(error-detection process), 또는 이들의 결합을 구현할 수 있다.
또한 예를 들면, 디코딩 모듈(512)은 인코딩 모듈(504)과 동일한 코딩 깊이(210)에 대응하는 프로세스 레벨(234)의 다중 인스턴스들에 대한 디코딩을 수행할 수 있다. 디코딩 모듈(512)은 멀티-디멘져널 디코딩 메커니즘(118)에 대한 제 1 디멘젼(302), 제 2 디멘젼(304), 추가적인 디멘젼(additional dimension), 또는 이들의 결합에 대응하는 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합을 구현할 수 있다.
디코딩 모듈(512)은 내부 노드에 대한 자식 노드들의 디코딩에 기초하여 콘텐츠(108)를 디코딩할 수 있다. 구체적인 예를 들면, 디코딩 모듈(512)은, 코드 워드(120) 또는 심볼에 대한 인스턴스들의 세트 수에 대응하는 것과 같이, 검출 모듈(510)나 수신기 신호(126)의 일부분으로부터의 수신기 신호(126)를 사용하여 루트(root) 또는 내부 노드의 제 1 인스턴스에서 시작할 수 있다.
계속해서 예를 들면, 디코딩 모듈(512)은 프로세스 레벨(234)의 이후의 인스턴스에 대응하는 두 자식 노드들에 대한 디코딩 프로세스를 구현할 수 있다. 디코딩 모듈(512)은 수신기 신호(126) 또는 그것의 부분에 대한 프로세스 레벨(234)에 대응하는 도 2의 소프트 정보(236), 하드 정보(238), 또는 이들의 결합의 계산에 기초하여 디코딩될 수 있다.
디코딩 모듈(512)은 수학식 4에 기초하여 소프트 정보(236)를 계산할 수 있다. ‘WN (i)’는 전송 채널(124)의 i번째 채널을 표현할 수 있다. 수신기 신호(126) 또는 그것의 부분은 ‘y1 N’으로 표현될 수 있다. 전송기 신호(122) 그것의 부분은 ‘u1 i-1’로 표현될 수 있다. ‘ui’는 디코딩 프로세스에 대한 주어지거나 목표된 비트를 표현할 수 있다. 소프트 정보(236)는 LLR 값 또는 가능성 비율(likelihood ratio, LR) 값으로 계산될 수 있다. 소프트 정보(236)는 ‘L’로 표현될 수 있다.
Figure 112014128313232-pat00011
멀티-디멘져널 디코딩 메커니즘(118)에 대한 트리 구조(202)의 루트의 소프트 정보(236)는, 채널 옵져베이션(channel observation)들의 N에 의해 제공된, 프로세싱 길이(110)에 대응하는 길이 N의 벡터일 수 있다. 내부 노드에 대한 소프트 정보(236)는 ‘L=(L1, L2)’로 표현될 수 있다. ‘L1’ 및 ’L2’는 루트의 ‘L’의 절반의 크기를 가진다.
예를 들면, ‘i’로 표현되는 프로세스 레벨(234)에서 디코딩 프로세스 내의 ‘V’로 표현되는 노드에 대해, 소프트 정보의 상위 인스턴스들의 ‘2n-i’ 길이의 ‘L’에 의해 표현되는 벡터는 그것의 부모로부터 ‘V’ 노드로 패스될 수 있다. 그것의 부모로부터의 벡터는 ‘L=(L1, L2)’일 수 있다. ‘L1’ 및 ’L2’는 ‘2n-i-1’의 크기를 가진다.
‘HL’ 및 ‘HR’은 ‘V’의 자식들의 하드 정보(238)의 사전의 하위 인스턴스(priori lower instance)들일 수 있다. ‘HL’ 및 ‘HR’의 길이는 또한 ‘2n-i-1’일 수 있다. ‘V’의 제 1 자식 정보(214)는 ‘V1’으로 표현되고, 제 2 자식 정보(216)는 ‘V2’로 표현될 수 있다. 벡터들의 프로덕트(product)는 컴포넌트-와이즈 프로덕트(component-wise product)로 고려될 수 있다.
디코딩 모듈(512)은, 수학식 5에 기초하여 디코딩 프로세스에 대한 소프트 정보(236)와 연관된 제 1 자식 정보(214)를 포함하는, ‘V1’의 소프트 정보(236)의 상위 인스턴스를 계산할 수 있다.
Figure 112014128313232-pat00012
제 1 자식 정보(214)에 대한 ‘L1st’ 벡터는 ‘V1’으로 패스될 수 있다. 디코딩 모듈(512)은 ‘V1’ 노드 및 ‘L1st’ 입력을 가지는 그것의 서브 트리(subtree)에 대한 디코딩을 위해 도 1의 연속 제거 디코더(128)와 같은 소프트 연속 디코더(soft successive decoder)를 사용할 수 있다. ‘*’으로 표현되는 그러한 연산은 수학식 6으로 표현된다.
Figure 112014128313232-pat00013
디코딩 모듈(512)은, 수학식 7에 기초하여 디코딩 프로세스에 대한 소프트 정보(236)와 연관된 제 2 자식 정보(216)를 포함하는, ‘V2’의 소프트 정보(236)의 상위 인스턴스를 계산할 수 있다. ‘H'L’은 ‘V1’에 대한 하드 정보(238)의 하위 인스턴스들의 계산된 벡터를 표현할 수 있다.
Figure 112014128313232-pat00014
‘L2nd’ 벡터는 ‘V2’로 패스될 수 있다. 디코딩 모듈(512)은 디코딩 모듈(512)은 ‘V2’ 노드 및 ‘L2nd’ 입력을 가지는 그것의 서브 트리(subtree)에 대한 디코딩을 위해 소프트 연속 디코더 (soft successive decoder)를 사용할 수 있다.
디코딩 모듈(512)은 수학식 8에 기초하여, ‘H’로 표현되는, ‘V’ 노드의 소프트 정보(236)의 하위 인스턴스들을 계산할 수 있다. ‘V’의 소프트 정보(236)의 하위 인스턴스들의 세트는 업데이트될 수 있다. 그 세트는 연속 제거 디코더(128)와 같은 소프트 연속 디코더(soft successive decoder)로 호출의 마지막 스텝에서 업데이트될 수 있다.
Figure 112014128313232-pat00015
다음의 반복에 대해, 소프트 연속 디코더(soft successive decoder)는 구현될 수 있다. 소프트 연속 디코더(soft successive decoder)는 이전의 반복으로부터 소프트 정보(236)의 하위 인스턴스들의 저장된 인스턴스들, 하드 정보(238), 또는 이들의 결합을 활용할 수 있다. 부모의 하드 정보(hard information)는
Figure 112014128313232-pat00016
일 수 있다.
그 대신에, 디코딩 모듈(512)는 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합에 따라 콘텐츠(108)에 대응하는 하드 정보(238) 및 소프트 정보(236)의 계산에 기초하여 노드 결과(220)를 생성할 수 있다. 좀 더 구체적인 예를 들면, 디코딩 모듈(512)은 제 1 직교 메커니즘(204)과 함께 노드 결과(220)의 제 1 인스턴스를 생성할 수 있다.
계속해서 예를 들면, 디코딩 모듈(512)은 수신기 신호(126), 또는 그것의 부분에 초기에 적용된 제 1 직교 메커니즘(204)에 기초하여 노드 결과(220)를 생성할 수 있다. 디코딩 모듈(512)은, 이상에서 설명된 것과 같이 또는 수학식 9에 표현된 것과 같이, 제 1 자식 정보(214)에 대한 소프트 정보(236)를 계산할 수 있다. 디코딩 모듈(512)은, 수학식 5 또는 수학식 9에 표현된 것과 같이, 제 1 직교 메커니즘(204)에 따른 제 1 디멘젼(302)을 따라서 수신기 신호(126) 또는 그것의 부분으로부터 소프트 정보(236)를 계산하는 것에 기초하여 노드 결과(220)를 생성할 수 있다.
Figure 112014128313232-pat00017
계속해서 예를 들면, 디코딩 모듈(512)은 또한, 이상에서 설명된 수학식 5 내지 8과 같이, 제 2 직교 메커니즘(206)에 따라 소프트 정보(236)를 사용한 제 2 디멘젼(304)을 따라서 하드 정보(238)를 계산하는 것에 기초하여 노드 결과(220)를 수정할 수 있다.
계속해서 예를 들면, 디코딩 모듈(512)은 제 2 직교 메커니즘(206)과 함께 제 1 직교 메커니즘(204)로부터 노드 결과(220)를 처리할 수 있다. 디코딩 모듈(512)은, 이상에서 설명된 것과 같이, 수학식 10에 기초하여 제 2 자식 정보(216)에 대한 소프트 정보(236)를 계산할 수 있다. 디코딩 모듈(512)은 제 2 자식 정보(216)에 대응하는 소프트 정보(236)를 계산하는 것에 기초하여 추가 결과(230)를 계산할 수 있다. 또한, 디코딩 모듈(512)은 하드 정보(238)의 계산에 기초하여 추가 결과(230)를 수정할 수 있다.
Figure 112014128313232-pat00018
계속해서 예를 들면, 디코딩 모듈(512)은 서브시퀀트 결과(232)를 생성하기 위해 이상에서 설명된 프로세스들을 반복할 수 있다. 리프(leaf)가 정보 비트(information bit)에 대응할 경우, 디코딩 모듈(512)은 그것의 소프트 정보(236)가 계산되자마자 하드 디시젼(hard decision)을 구현할 수 있다. 리프(leaf)가 정보 비트(information bit)에 대응하지 않을 경우, 디코딩 모듈(512)은 프로즌 제로 값(frozen zero value)에 대한 하드 디시젼(hard decision)을 구현할 수 있다. 디코딩 모듈(512)은 제 1 직교 메커니즘(204)의 결과가 노드 결과(220)에 적용된 제 2 직교 메커니즘(206)으로부터의 결과, 제 2 직교 메커니즘(206)의 결과가 노드 결과(220)에 적용된 제 1 직교 메커니즘(204)으로부터의 결과, 또는 이들의 결합의 결과인 정보 비트(information bit)들 및 프로즌 값(frozen value)들에 기초하여 통신에서 원래 의도된 콘텐츠(108)를 결정할 수 있다.
디코딩 모듈(512)은 트리 구조(202)의 최상층으로부터 그것의 바닥의 리프(leaf)들까지에 대한 소프트 정보(236)를 패스할 수 있다. 디코딩 모듈(512)은 리프(leaf)들을 포함하는 트리 구조(202)의 바닥에서 그것의 최상층 또는 루트까지 하드 정보(238)를 패스할 수 있다
디코딩 프로세스에 대한 좀 더 구체적인 예를 들면, 디코딩 모듈(512)은 제 1 직교 메커니즘(204)을 활용하여 반으로 프로세스 레벨(234)의 이전 인스턴스의 결과들을 분할하거나 그룹지을 수 있다. 그 대신에, ‘2n-i’ 길이의 두 벡터들은 디코딩하는 동안에 노드 결과(220) ‘c’에 할당될 수 있다. 하나의 벡터는 소프트 정보(236)를 포함하고, 다른 벡터는 하드 정보(238)를 포함할 수 있다.
계속해서 예를 들면, 노드 결과(220) ‘c’가 트리 구조(202)의 루트에 있으면, 소프트 정보(236)는 채널 소프트 출력(channel soft output)일 수 있다. 그렇지 않으면, 소프트 정보(soft information)는 그것의 부모로부터 패스될 수 있다. 노드 결과(220)가 트리 구조(202)의 리프(leaf)에 있을 때, 하드 정보(238)는 소프트 정보(236)로부터 추출된 하드 디시젼(hard decision)일 수 있다. 그렇지 않으면, 하드 정보(238)는, 제 1 자식 정보(214) 및 제 2 자식 정보(216)와 같은, 노드 결과(220)의 자식으로부터 획득될 수 있다.
계속해서 예를 들면, 제 1 자식 정보(214) 및 제 2 자식 정보(216) 모두로부터의 하드 정보(238)가 처리된 경우, the resulting combined instance of the 하드 정보(238) for the subsequent instance of the 프로세스 레벨(234)의 이후의 인스턴스에 대한 하드 정보(238)의 결합된 인스턴스 결과는 수학식 11로 표현될 수 있다. 하드 정보(238)의 결합된 인스턴스는 제 1 자식 정보(214) 및 제 2 자식 정보(216)에 대응하는 하드 정보(238)에 기초하여 노드 결과(220) ‘c’에 할당될 수 있다.
Figure 112014128313232-pat00019
계속해서 예를 들면, 노드 결과(220)에 대한 소프트 정보(236)는 수학식 12에 기초하여 업데이트될 수 있다.
Figure 112014128313232-pat00020
‘L2nd’으로 표현되는 제 2 자식 정보(216)는 제 1 자식 정보(214)를 프로세싱하고 제 1 자식 정보(214)에 대한 하드 정보(238)를 획득한 후에 업데이트될 수 있다. 제 2 자식 정보(216)는 수학식 13에 기초하여 표현될 수 있다.
Figure 112014128313232-pat00021
디코딩 모듈(512)은 멀티-디멘져널 디코딩 메커니즘(118)에 대한 트리 구조(202)의 프로세스 레벨(234)의 각 인스턴스에 대한 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 또는 추가 직교 메커니즘(208)를 사용할 수 있다. 또한, 디코딩 모듈(512)은 특히 멀티-디멘져널 디코딩 메커니즘(118)에 대한 제 1 자식 정보(214) 또는 제 2 자식 정보(216)를 프로세싱하기 위해 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 또는 추가 직교 메커니즘(208)을 사용할 수 있다. 또한, 디코딩 모듈(512)은 특히 하드 정보(238) 또는 소프트 정보(236)를 프로세싱하기 위해 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 또는 추가 직교 메커니즘(208)을 사용할 수 있다.
디코딩 모듈(512)은 제 2 직교 메커니즘(206)와 함께 프로세스 레벨(234)의 이후의 인스턴스에 대한 첫번째 반에 대응하는 제 1 자식 정보(214)에 대한 소프트 정보(236)를 계산할 수 있다. 디코딩 모듈(512)은 소프트 정보(236)를 기초하여 제 1 자식 정보(214)에 대한 하드 정보(238)를 결정하기 위해 폴라 디코더(polar decoder)를 사용할 수 있다.
계속해서 예를 들면, 디코딩 모듈(512)은 제 2 직교 메커니즘(206)과 함께 프로세스 레벨(234)의 이후의 인스턴스에 대한 두번째 반에 대응하는 제 2 자식 정보(216)에 대한 소프트 정보(236)를 계산할 수 있다. 디코딩 모듈(512)은 소프트 정보(236)를 기초하여 제 2 자식 정보(216)에 대한 하드 정보(238)를 결정하기 위해 폴라 디코더(polar decoder)를 사용할 수 있다.
계속해서 예를 들면, 디코딩 모듈(512)은 프로세스 레벨(234)의 각 인스턴스에 대한 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합 사이의 교체 프로세스를 반복할 수 있다. 디코딩 모듈(512)은 프로세스 레벨(234)의 이전의 인스턴스 내의 그룹들의 각 인스턴스에 대한 제 1 직교 메커니즘(204), 제 2 직교 메커니즘(206), 추가 직교 메커니즘(208), 또는 이들의 결합을 양자 택일적으로 활용할 수 있다.
계속해서 예를 들면, 디코딩 모듈(512)은 트리 구조(202)의 리프(leaf)들에 도달할 때까지 이상의 프로세스를 반복할 수 있다. 디코딩 모듈(512)은 프로세싱 길이(110), 코딩 깊이(210), 또는 이들의 결합에 기초하여 이상의 프로세스를 반복할 수 있다. 디코딩 모듈(512)은, 반복적인 프로세스(repetitive process)의 끝에 결과 비트(resulting bit)들로서, 수신기 신호(126) 또는 그것의 부분의 디코딩 결과로서 콘텐츠(108)의 평가를 생성할 수 있다. 디코딩 모듈(512)은 디코딩 프로세스에 대응하는 리프(leaf)의 하나 이상의 인스턴스들에 기초하여 콘텐츠(108)의 평가를 생성할 수 있다.
트리 구조(202)의 프로세싱 디멘젼(114)의 다중 인스턴스들을 활용하는 폴라 통신 메커니즘(112)에 기초하여 복구된 콘텐츠(108)가 전반적인 통신에 대한 감소된 프로세싱 레이턴시(processing latency)를 제공할 수 있음이 개시되었다. 디코딩 프로세스의 초기화에 대한 디코딩 프로세스 동안 디코더로 전체 호출 수는 트리 구조(202)에서 전체 엣지(edge)들의 수에 1을 더한 것과 같을 수 있다. The total number of 재귀 호출(recursive call)의 총 수는 ‘2N-1’일 수 있다. 컴퓨팅 시스템(100)은 디코딩 프로세스에 대한, 전체 프로세스의 레이턴시(latency)를 감소시키도록, 컴포넌트-와이즈 연산(component-wise operation)들과 벡터-와이즈 연산(vector-wise operation)들을 병렬로 구현할 수 있다.
또한, 수신기 신호(126)에 제 1 직교 메커니즘(204)를 적용하고 노드 결과(220)의 인스턴스 결과에 제 2 직교 메커니즘(206)를 적용하는 것에 기초하여 멀티-디멘져널 디코딩 메커니즘(118)을 사용하여 복구된 콘텐츠(108)가 전반적인 통신에 대한 감소된 메모리 요구를 제공할 수 있음이 개시되었다. 제 2 직교 메커니즘(206)와 제 1 직교 메커니즘(204)를 결합한 프로세스는 디코딩 프로세스에 대한 메모리의 요구를 감소시킬 수 있다.
또한, 연속 제거 디코더(128)를 포함하는 멀티-디멘져널 디코딩 메커니즘(118)를 사용하여 복구된 콘텐츠(108)가 캐패시티(capacity)를 달성하는 레이트-어답티브(rate-adaptive) 통신에 대한 감소된 프로세싱 복잡성(processing complexity)을 제공할 수 있음이 개시되었다. 연속 제거 디코더(128)으로 다중 차원들 이상의 디코딩은 프로세스를 단순화시키고, 반복적인 제거 동작으로 처리되는 정보의 총량을 감소시킬 수 있다.
또한, 연속 제거 디코더(128)를 포함하는 멀티-디멘져널 디코딩 메커니즘(118)을 활용하는 반복적인 소프트 디코딩을 위해 두번째 절반 또는 비트들의 한 세트는 첫번째 절반 또는 비트들의 이전 세트와 동시에 디코딩될 수 있으므로 레이턴시(latency)는 향상될 수 있음이 개시되었다.
또한, 연속 제거 디코더(128)를 포함하는 멀티-디멘져널 디코딩 메커니즘(118)는 칩 공간 관리를 향상시킬 수 있음이 개시되었다. 레이턴시 향상(latency improvement)은 칩의 공간과 균형을 이루거나 트레이드오프(tradeoff)될 수 있다. 칩 공간의 제약 때문에, 계산 모듈이나 회로는 코드 길이(code-length) 대신 병렬 요소에 기초하여 복제될 수 있다. 전체 병렬 요소는 일부 폴라리제이션 스텝(polarization step)들에서는 획득될 수 없지만, 다른 폴라리제이션 스텝(polarization step)들에서는 획득될 수 있다.
컴퓨팅 시스템(100)은 도 1의 결합 반복 메커니즘(130), 리스트 디코딩 메커니즘(132), 또는 이들의 결합을 포함하는 폴라 통신 메커니즘(112)을 구현할 수 있다. 컴퓨팅 시스템(100)은 디코딩 모듈(512) 및 검출 모듈(510) 사이의 피드백에 따라 결합 반복 메커니즘(130)을 포함하는 폴라 통신 메커니즘(112)을 구현할 수 있다.
컴퓨팅 시스템(100)은 신호를 디코딩하기 위해 검출 모듈(510), 디코딩 모듈(512), 또는 이들의 결합으로부터의 소프트 정보(236)를 활용할 수 있다. 예를 들면, 각각의 반복에 대해, 트리 구조(202)의 루트에 있는 소프트 정보(soft information)는 검출 모듈(510)에 대한 심볼들을 복조하기 위해 사전 정보(priori information)로서 사용될 수 있다. 또한 예를 들면, 트리 구조(202)의 루트 아래에서 프로세스 레벨(234)에 비트에 대한 소프트 정보(236)는 검출 모듈(510)에 대한 심볼들을 복호하고 검출하기 위해 사전 정보(priori information)로서 패스될 수 있다.
예를 들면, 디코딩 모듈(512)은 ‘y1’, ‘y2’, 및 ‘y3’로 표현되는 수신기 신호(126)의 다중 부분들에 대응하는, ‘L1’, ‘L2’, 및 ‘L3’로 표현되는 소프트 정보(236)의 다중 인스턴스들을 계산할 수 있다. 좀 더 구체적인 예를 들면, 컴퓨팅 시스템(100)은 [1 0 0]의 제 1 행, [1 1 0]의 제 2 행, 및 [0 1 1]의 제 3 행을 포함하는 3x3 행렬에 대한 ‘G’의 특별한 인스턴스에 대해 활용 및 프로세스할 수 있다.
또한 계속해서 예를 들면, 디코딩 모듈(512)은 수신기 신호(126)의 다중 부분들에 대응하는 ‘H1’, ‘H2’, 및 ‘H3’로 표현되는 빌딩 블록(building block)의 다른 측면으로부터 하드 정보(238)의 다중 인스턴스들을 계산할 수 있다. 하드 정보(238) ‘H1’, ‘H2’, 및 ‘H3’와 함께 전송기 신호(122)에 대한 ‘u1’, ‘u2’, 및 ‘u3’의 독립 옵져베이션(observation)들 ‘z1’, ‘z2’, 및 ‘z3’는 출력에서 사용할 수 있다.
계속해서 예를 들면, 디코딩 모듈(512)은 수학식 14에 기초하여 ‘u1’에 대응하는 제 1 가능성 비율(likelihood ratio)을 포함하는 소프트 정보(236)를 계산할 수 있다.
Figure 112014128313232-pat00022
디코딩 모듈(512)은 수학식 15에 기초하여 가능성 비율(likelihood ratio)을 포함하는 소프트 정보(236)의 제 1 인스턴스를 계산할 수 있다.
Figure 112014128313232-pat00023
계속해서 예를 들면, ‘u2’의 가능성 비율(likelihood ratio)은 수학식 16에 기초하여 계산될 수 있다.
Figure 112014128313232-pat00024
디코딩 모듈(512)은 수학식 17에 기초하여 가능성 비율(likelihood ratio)을 포함하는 소프트 정보(236)의 제 2 인스턴스를 계산할 수 있다.
Figure 112014128313232-pat00025
또한, 디코딩 모듈(512)은 수학식 18에 기초하여 가능성 비율(likelihood ratio)을 포함하는 소프트 정보(236)의 제 3 인스턴스를 계산할 수 있다.
Figure 112014128313232-pat00026
결합 반복 메커니즘(130)을 포함하는 멀티-디멘져널 디코딩 메커니즘(118)은 증가된 유연성(flexibility) 및 향상된 에러율(error rate)을 제공할 수 있음이 개시되었다. 결합 반복 메커니즘(130)은 컴퓨팅 시스템(100)에 대해 폴라 컴파운드 코딩(polar compound coding)을 허용하게 할 수 있다. 또한, 디코딩 및 검출 모듈(510) 사이의 피드백은 사전 정보(priori information)로서 사용되게 하고 가능한 에러를 줄일 수 있다.
또한, 컴퓨팅 시스템(100)은 리스트 디코딩 메커니즘(132)을 포함하는 폴라 통신 메커니즘(112)을 구현할 수 있다. 디코딩 모듈(512)은 연속 제거 디코더(128)를 따라서 리스트 디코딩 메커니즘(132)을 활용할 수 있다. 디코딩 모듈(512)은 트리 구조(202)를 따라서 또는 트리 구조(202) 대신에 리스트 디코딩 메커니즘(132)을 활용할 수 있다.
리스트 디코딩 메커니즘(132)은 2진 트리 구조에서 모든 노드들에 대해 연속 제거 디코더 기능(successive cancellation decoder function)들을 재귀적으로 호출할 수 있다. 예를 들면, ‘N=2n’ 길이 및 ‘n’ 코딩 깊이(210)의 폴라 코드(polar code )에 대한 디코딩은 논의될 수 있다. 보통의 연속 제거 디코더(successive cancellation decoder)에서, 각각의 벡터 ‘L1’, ‘L2’, ‘H1st’, 및 ‘H2nd’는
Figure 112014128313232-pat00027
대신에
Figure 112014128313232-pat00028
일 수 있다.
Figure 112014128313232-pat00029
는 트리 구조(202)의 루트에서 LLR 값을 포함하는 소프트 정보(236)를 표현할 수 있다. ‘H1’ 및 ‘H2’ 는 제 1 자식 정보(214) 및 제 2 자식 정보(216)에 대응하여 생성된 하드 정보(238)를 표현할 수 있다.
리스트 디코딩 메커니즘(132)을 구현하는 디코딩 모듈(512)은 제 1 자식 정보(214) 및 제 2 자식 정보(216)를 연속적으로 처리할 수 있다. 제 2 자식 정보(216)를 처리하는 동안에, 경로의 라벨은 변경될 수 있다. 다른 인스턴스들이 복제되는 동안에, 어떤 인스턴스들은 제거되거나 삭제될 수 있다. 디코딩 모듈(512)은 경로 라벨들을 추적하고, ‘π′’ 함수를 이용하여 제 1 자식 정보(214) 및 제 2 자식 정보(216)로부터의 하드 정보(238)를 결합할 수 있다.
디코딩 모듈(512)은 수학식 19에 기초하여 리스트 디코딩 메커니즘(132)을 구현할 수 있다.
Figure 112014128313232-pat00030
‘.*’ 연산은 엘리먼트-와이즈(element-wise) 곱을 표현할 수 있다. 디코딩 모듈(512)은 ‘L1’의 어떤 행들을 제거하기 위해 ‘π′’ 함수를 이용할 수 있다. 또한, 디코딩 모듈(512)은 다른 행들의 다수의 카피들을 만들고 시퀀스에서 행들을 배열하기 위해 ‘π ′’ 함수를 이용할 수 있다. 또한, 디코딩 모듈(512)은 수학식 20에 기초하여 리스트 디코딩 메커니즘(132)을 구현할 수 있다.
Figure 112014128313232-pat00031
리스트 디코딩 메커니즘(132)을 포함하는 멀티-디멘져널 디코딩 메커니즘(118)은 디코딩 복잡성(complexity)은 유지하는 반면에 감소된 디코딩 레이턴시(latency)를 제공할 수 있음이 개시되었다. 레이턴시(latency)의 감소는 독립적으로 및 리스트 디코딩 메커니즘(132)의 구조에 기초하여 디코딩 모듈(512)에 의해 서로 병렬로 구현되는 다른 디코딩 배스(bath)들에 대한 모든 연산에 기초할 수 있다.
도 6을 참조하면, 본 발명에 따른 컴퓨팅 시스템의 동작 방법(600)을 보여주는 순서도이다. 동작 방법(600)은 콘텐츠를 통신하는 블록(602) 및 다중 프로세싱 디멘젼(multiple processing dimension)들을 활용하는 폴라 통신 메커니즘(polar communication mechanism)에 기초하여 콘텐츠를 처리하는 블록(604)을 포함한다. 또한, 동작 방법(600)은 제 1 직교 메커니즘(first orthogonal mechanism)을 통해 노드 결과(node result)를 생성하는 블록(606) 및 제 2 직교 메커니즘(second orthogonal mechanism)과 함께 제 1 직교 메커니즘(first orthogonal mechanism)로부터 노드 결과(node result)를 프로세싱하는 블록(608)을 포함한다.
본 발명에 따른 모듈들은 도 4의 제 1 장치(102), 제 2 장치(106), 또는 이들의 결합에서 수동 회로, 능동 회로, 또는 모두를 포함하는 하드웨어 구현(hardware implementation) 또는 하드웨어 가속기(hardware accelerator)일 수 있다. 또한, 모듈들은, 제 1 통신부(416), 제 2 통신부(436), 제 1 제어부(412), 제 2 제어부(434), 또는 이들의 결합의 외부에서, 도 1의 제 1 통신부(416), 제 2 통신부(436), 제 1 제어부(412), 제 2 제어부(434), 또는 이들의 결합에서 수동 회로, 능동 회로, 또는 모두를 포함하는 하드웨어 구현(hardware implementation) 또는 하드웨어 가속기(hardware accelerator)일 수 있다.
도 1의 컴퓨팅 시스템(100)은 모듈 기능 또는 순서에 대해 예를 들어 설명되었다. 컴퓨팅 시스템(100)은 모듈들을 다르게 분할하고, 또는 다르게 순서를 정할 수 있다. 예를 들면, 도 5의 디멘져널 프로세싱 모듈(514) 및 직교 프로세싱 모듈(516)는 하나의 모듈로 결합될 수 있다. 또한 예를 들면, 디코딩 모듈(512)은 각각의 다른 직교 프로세싱에 대해 별도의 모듈들로 구현될 수 있다.
설명의 목적으로, 다양한 모듈들은 제 1 장치(102), 제 2 장치(106), 또는 이들의 결합으로 설명되었다. 하지만, 모듈들은 다르게 분포될 수 있음은 이해될 것이다. 예를 들면, 다양한 모듈들은 다른 장치로 구현될 수 있다. 또는 모듈들의 기능 블록들은 복수의 장치들에 분산되어 위치할 수 있다. 좀 더 구체적인 예를 들면, 도 4의 하나 이상의 모듈들은 장치들의 가로질러 퍼지고 공유되어 제 1 장치(102), 제 2 장치(106), 이들의 결합에 포함될 수 있다. 또는, 모듈들은 장치들의 그룹에서 하나 또는 몇몇 장치들에 구현될 수 있다.
또한 예를 들면, 다양한 모듈들은 비 일시적인 메모리 매체에 저장될 수 있다. 좀 더 구체적인 예를 들면, 이상에서 설명된 하나 이상의 모듈들은 다른 시스템, 다른 장치, 다른 사용자, 또는 이들의 결합을 위해, 또는 제조를 위해 비 일시적인 메모리 매체에 저장될 수 있다. 또한 좀 더 구체적인 예를 들면, 이상에서 설명된 모듈들은, 칩이나 프로세서, 또는 다양한 하드웨어 유닛들 사이와 같이, 단일 하드웨어 유닛을 이용하여 구현되거나 저장될 수 있다.
본 발명에 따른 모듈들은 비 일시적인 컴퓨터로 읽을 수 있는 매체에 저장될 수 있다. 도 4의 제 1 통신부(416), 제 2 통신부(436), 제 1 제어부(412), 제 2 제어부(434), 제 1 저장부(414), 제 2 저장부(446), 또는 이들의 결합은 비 일시적인 컴퓨터로 읽을 수 있는 매체로 표현될 수 있다. 제 1 통신부(416), 제 2 통신부(436), 제 1 제어부(412), 제 2 제어부(434), 제 1 저장부(414), 제 2 저장부(446), 또는 이들의 결합, 또는 이들의 부분은 제 1 장치(102), 제 2 장치(106), 또는 이들의 결합으로부터 제거될 수 있다. 비 일시적인 컴퓨터로 읽을 수 있는 매체의 예는 불 휘발성 메모리 카드나 스틱, 외장 하드 드라이브, 카세트 테이프, 또는 광 디스크를 포함할 수 있다.
멀티-디멘져널 인코딩 메커니즘(116)에 기초한 도 1의 코드 워드(120)로 도 1의 콘텐츠(108)의 물리적 변형 및 멀티-디멘져널 디코딩 메커니즘(118)에 기초한 콘텐츠(108)의 복원은, 인코딩 및 디코딩 프로세스에 대응하는 도 1의 수신기 신호(126)의 조정된 컴포넌트들의 수신을 통해 사용자를 위해 표시되거나 재생되는 콘텐츠(108)와 같이, 물리계에서 이동을 초래한다. 네비게이션 정보나 통화자의 음성 신호와 같은 재생된 콘텐츠 데이터는, 네비게이션 정보를 따르거나 수화기에 응답하는 것과 같이, 사용자의 행동에 영향을 줄 수 있다. 물리계에서 이동은 채널 성질, 수신 장치의 지리적 위치, 또는 이들의 결합의 변화를 초래한다. 이러한 이동은 컴퓨팅 시스템(100)으로 피드백을 줄 수 있고 멀티-디멘져널 인코딩 메커니즘(116), 멀티-디멘져널 디코딩 메커니즘(118), 또는 이들의 결합에 대한 노드 결과(220)에 영향을 줄 수 있다.
생성 방법, 프로세스, 기구, 장치, 제품 또는 시스템은 간단하고, 비용-효율적이고, 복잡하지 않고, 매우 다양하고, 정확하고, 민감하고, 효과적이다. 생성 방법, 프로세스, 기구, 장치, 제품 또는 시스템은 준비된, 효율적인, 알려진 구성들을 적용하여 경제적인 제조, 응용, 및 활용에 의해 구현될 수 있다. 본 발명의 실시 예의 다른 중요한 측면은 비용 절감, 시스템의 단순화, 및 성능 향상과 같은 시대적 흐름을 지원하고 서비스할 수 있다.
또한, 이러한 본 발명의 실시 예의 가치있는 측면들은 결과적으로 기술 상태를 적어도 한 단계 이동시킬 것이다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 컴퓨팅 시스템
102 : 제 1 장치
104 : 네트워크
106 : 제 2 장치
108 : 콘텐츠
110 : 프로세싱 길이
112 : 폴라 통신 메커니즘
116 : 멀티-디멘져널 인코딩 메커니즘
118 : 멀티-디멘져널 디코딩 메커니즘
120 : 코드 워드
122 : 전송기 신호
124 : 전송 채널
126 : 수신기 신호

Claims (20)

  1. 콘텐츠를 통신하는 장치 간 인터페이스; 그리고
    상기 장치 간 인터페이스와 연결되며, 상기 콘텐츠를 통신하기 위해 하나 이상의 채널들의 양극화(Polarizing)에 기초하여 에러 정정 코드를 제공하기 위해 폴라 코드에 기초하여 상기 콘텐츠를 처리하는 통신부를 포함하되,
    상기 통신부는 상기 콘텐츠를 처리하기 위한 코드 워드를 생성하기 위해 멀티-디멘져널 인코딩 메커니즘을 구현하되, 상기 콘텐츠에 제 1 직교 메커니즘을 적용하여 노드 결과를 생성하고, 그리고 상기 노드 결과에 제 2 직교 메커니즘을 적용하여 상기 코드 워드를 생성하고,
    상기 장치 간 인터페이스는 상기 코드 워드에 대응하는 송신기 신호를 전송하고,
    상기 제 1 직교 메커니즘에 따라 상기 폴라 코드의 디멘젼들 중 제 1 디멘젼 방향으로 상기 콘텐츠가 처리되고, 상기 제 2 직교 메커니즘에 따라 상기 제 1 디멘젼 방향과 직교하는 제 2 디멘젼 방향으로 상기 노드 결과가 처리되는 컴퓨팅 시스템.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 장치 간 인터페이스는 상기 콘텐츠를 표현하기 위해 수신기 신호를 수신하고,
    상기 통신부는 상기 수신기 신호를 디코딩하기 위해 멀티-디멘져널 디코딩 메커니즘을 구현하고, 상기 수신기 신호에 적용된 상기 제 1 직교 메커니즘에 기초하여 상기 노드 결과를 생성하고, 그리고 상기 노드 결과에 적용된 상기 제 2 직교 메커니즘에 기초하여 상기 콘텐츠를 결정하는 컴퓨팅 시스템.
  4. 제 1 항에 있어서,
    상기 통신부는 상기 제 1 직교 메커니즘, 상기 제 2 직교 메커니즘, 또는 이들의 결합에 따라 제 1 자식 정보 및 제 2 자식 정보에 기초하여 상기 노드 결과를 생성하는 컴퓨팅 시스템.
  5. 제 1 항에 있어서,
    상기 통신부는 상기 제 1 직교 메커니즘, 상기 제 2 직교 메커니즘, 또는 이들의 결합에 따라 상기 콘텐츠에 대응하는 하드 정보 및 소프트 정보의 계산에 기초하여 상기 노드 결과를 생성하는 컴퓨팅 시스템.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 콘텐츠는 제 1 내지 제 4 콘텐츠 부분을 포함하고,
    상기 통신부는 상기 콘텐츠를 처리하기 위한 코드 워드를 생성하기 위해 멀티-디멘져널 인코딩 메커니즘을 구현하고, 상기 제 1 직교 메커니즘에 따라 상기 제 1 및 제 2 콘텐츠 부분의 결합에 기초하여 상기 노드 결과를 생성하고, 상기 제 1 직교 메커니즘에 따라 상기 제 3 및 제 4 콘텐츠 부분의 결합에 기초하여 추가 결과를 생성하고, 그리고 상기 제 2 직교 메커니즘에 따라 상기 노드 결과 및 상기 추가 결과의 결합에 기초하여 상기 코드 워드를 표현하는 서브시퀀트 결과를 생성하는 컴퓨팅 시스템.
  8. 제 1 항에 있어서,
    상기 통신부는 수신기 신호를 디코딩하기 위해 멀티-디멘져널 디코딩 메커니즘을 구현하고, 상기 제 1 직교 메커니즘에 따른 상기 제 1 디멘젼을 따라서 상기 수신기 신호로부터 소프트 정보를 계산하는 것에 기초하여 상기 노드 결과를 생성하고, 상기 제 2 직교 메커니즘에 따라 상기 소프트 정보를 사용하여 상기 제 2 디멘젼을 따라서 하드 정보를 계산하거나 상기 소프트 정보의 추가 인스턴스를 계산하는 것에 기초하여 상기 노드 결과를 수정하고, 그리고 상기 제 1 및 제 2 직교 메커니즘으로부터의 상기 노드 결과에 기초하여 상기 콘텐츠를 결정하는 컴퓨팅 시스템.
  9. 제 1 항에 있어서,
    상기 통신부는 상기 제 1 직교 메커니즘, 제 2 직교 메커니즘, 또는 이들의 결합에 연관된 프로세스 레벨에 대응하는 크로네커 파워(Kronecker power)에 기초하여 상기 노드 결과를 생성하는 컴퓨팅 시스템.
  10. 제 1 항에 있어서,
    상기 통신부는 트리 구조, 연속 제거 디코더, 결합 반복 메커니즘, 리스트 디코딩 메커니즘을 포함하는 상기 폴라 코드를 사용하는 통신 메커니즘을 구현하는 컴퓨팅 시스템.
  11. 콘텐츠를 통신하는 단계; 그리고
    상기 콘텐츠를 처리하기 위한 코드 워드를 생성하기 위한 다중 프로세싱 디멘젼(multiple processing dimension)을 활용하는 폴라 코드를 사용하는 통신 메커니즘(communication mechanism)에 기초하여 상기 콘텐츠를 처리하는 단계를 포함하되,
    상기 콘텐츠를 처리하는 단계는,
    상기 폴라 코드의 디멘젼들 중 제 1 디멘젼 방향을 사용하는 제 1 직교 메커니즘을 통해 노드 결과를 생성하는 단계; 그리고
    제 2 직교 메커니즘을 통해 상기 제 1 디멘젼 방향과 직교하는 제 2 디멘젼 방향으로 상기 노드 결과를 처리하여 상기 코드 워드를 생성하는 단계를 포함하는 컴퓨팅 시스템의 동작 방법.
  12. 제 11 항에 있어서,
    상기 콘텐츠를 처리하는 단계는, 상기 콘텐츠를 처리하기 위한 상기 코드 워드를 생성하기 위해 멀티-디멘져널 인코딩 메커니즘(multi-dimensional encoding mechanism)을 구현하고, 상기 콘텐츠에 적용된 상기 제 1 직교 메커니즘에 기초하여 상기 노드 결과를 생성하고, 상기 노드 결과에 적용된 상기 제 2 직교 메커니즘에 기초하여 상기 코드 워드를 생성하고, 그리고 상기 코드 워드에 대응하는 송신기 신호를 전송하는 컴퓨팅 시스템의 동작 방법.
  13. 제 11 항에 있어서,
    상기 콘텐츠를 통신하는 단계는, 상기 콘텐츠를 표현하기 위해 수신기 신호를 수신하고,
    상기 콘텐츠를 처리하는 단계는, 상기 수신기 신호를 디코딩하기 위해 멀티-디멘져널 디코딩 메커니즘(multi-dimensional decoding mechanism)을 구현하고, 상기 수신기 신호에 적용된 상기 제 1 직교 메커니즘에 기초하여 상기 노드 결과를 생성하고, 그리고 상기 노드 결과에 적용된 상기 제 2 직교 메커니즘에 기초하여 상기 콘텐츠를 결정하는 컴퓨팅 시스템의 동작 방법.
  14. 제 11 항에 있어서,
    상기 노드 결과를 생성하는 단계는, 상기 제 1 직교 메커니즘, 상기 제 2 직교 메커니즘, 또는 이들의 결합에 따라 제 1 자식 정보 및 제 2 자식 정보에 기초하여 상기 노드 결과를 생성하는 컴퓨팅 시스템의 동작 방법.
  15. 제 11 항에 있어서,
    상기 노드 결과를 생성하는 단계는, 상기 제 1 직교 메커니즘, 상기 제 2 직교 메커니즘, 또는 이들의 결합에 따라 상기 콘텐츠에 대응하는 하드 정보 및 소프트 정보의 계산에 기초하여 상기 노드 결과를 생성하는 컴퓨팅 시스템의 동작 방법.
  16. 콘텐츠를 통신하기 위해 다중 프로세싱 디멘젼(multiple processing dimension)을 활용하는 폴라 코드에 기초하여 상기 콘텐츠를 처리하되,
    제 1 직교 메커니즘에 따라 상기 폴라 코드의 디멘젼들 중 제 1 디멘젼 방향으로 상기 콘텐츠를 처리하고, 제 2 직교 메커니즘에 따라 상기 제 1 디멘젼 방향과 직교하는 제 2 디멘젼 방향으로 노드 결과를 처리하는 명령어들을 포함하는 비 일시적인 저장 매체.
  17. 제 16 항에 있어서,
    상기 명령어들은 상기 콘텐츠를 처리하기 위한 코드 워드를 생성하기 위해 멀티-디멘져널 인코딩 메커니즘(multi-dimensional encoding mechanism)을 구현하고, 상기 콘텐츠에 적용된 상기 제 1 직교 메커니즘에 기초하여 상기 노드 결과를 생성하고, 상기 노드 결과에 적용된 상기 제 2 직교 메커니즘에 기초하여 상기 코드 워드를 생성하고, 그리고 상기 코드 워드에 대응하는 송신기 신호를 전송하도록 구성되는 비 일시적인 저장 매체.
  18. 제 16 항에 있어서,
    상기 명령어들은 상기 콘텐츠를 표현하기 위해 수신기 신호를 수신하고, 상기 수신기 신호를 디코딩하기 위해 멀티-디멘져널 디코딩 메커니즘(multi-dimensional decoding mechanism)을 구현하고, 상기 수신기 신호에 적용된 상기 제 1 직교 메커니즘에 기초하여 상기 노드 결과를 생성하고, 그리고 상기 노드 결과에 적용된 상기 제 2 직교 메커니즘에 기초하여 상기 콘텐츠를 결정하도록 구성되는 비 일시적인 저장 매체.
  19. 제 16 항에 있어서,
    상기 명령어들은 상기 노드 결과를 생성하기 위해 상기 제 1 직교 메커니즘, 상기 제 2 직교 메커니즘, 또는 이들의 결합에 따라 제 1 자식 정보 및 제 2 자식 정보에 기초하여 상기 노드 결과를 생성하도록 구성되는 비 일시적인 저장 매체.
  20. 제 16 항에 있어서,
    상기 명령어들은 상기 노드 결과를 생성하기 위해 상기 제 1 직교 메커니즘, 상기 제 2 직교 메커니즘, 또는 이들의 결합에 따라 상기 콘텐츠에 대응하는 하드 정보 및 소프트 정보의 계산에 기초하여 상기 노드 결과를 생성하도록 구성되는 비 일시적인 저장 매체.
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