KR102365729B1 - 전류 모드 로직 회로 - Google Patents

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KR102365729B1
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Abstract

일 실시예에 따른 전류 모드 로직 회로는 입력 전압과 연결되는 제1트랜지스터, 상기 제1트랜지스터와 병렬로 연결되는 제2 트랜지스터 및 상기 제1트랜지스터 및 제2트랜지스터와 연결되며, 상기 입력 전원에 의해 시간에 따라 적분된 출력 전압을 상기 적분과 반대되는 방향으로 적분을 하여 리셋 동작을 구현하는 전압 샘플링 회로를 포함할 수 있다.

Description

전류 모드 로직 회로{Current Mode Logic Circuit}
본 발명은 고속 동작을 위한 전류 모드 로직 회로에 관한 것으로서, 더욱 상세하게는 고속 신호 처리용 반도체 회로에 사용하는 적분 회로에 자가 보상 적분 기능을 수행하는 별도의 회로를 이용하여 동작 속도를 높이면서 동시에 저전력으로 작동할 수 있는 회로에 관한 발명이다.
전류 모드 로직 회로(Current Mode Logic Circuit)는 반도체 논리 디바이스의 일종으로, 차동 연결된 전류 스위치를 사용하여 구성한 비포화형 고속 논리 회로를 의미한다.
고속 동작 신호처리 회로들은 전류-모드-로직 (Current Mode Logic, CML)이라는 기법을 이용하여 구현되는데, 일반적으로 차동 증폭기에 저항 소자를 부하로 사용한 형태로 구성되므로, NMOS(N-channel metal oxide semiconductor) 나 PMOS(N-channel metal oxide semiconductor) 소자를 쌍으로 연결한 CMOS(Complementary metal-oxide semiconductor) 방식보다 높은 동작 속도를 달성할 수 있는 장점이 있다.
또한, 전류 모드 로직 회로는 차등 신호로 전송이 될 수 있기 때문에 노이즈 측면에서도 장점을 가지고 있다. 따라서, 10Gbps급의 수동형 광 네트워크(Gigabit capable Passive Optical Network: GPON)를 지원하기 위한 고속 동작을 필요로 하는 장치를 구성하는 기가 대역 집적회로에는 대부분 전류 모드 로직을 사용하고 있다.
그러나 종래 기술에 따른 전류 모드 로직 회로(10)는 도 1에 도시된 바와 같이 출력단 부하 저항(R1)과 부하 캐패시턴스(C1)를 포함하는데, 이러한 전류 모드 로직 회로의 경우 입력 전압으로 도 1에서와 같이 스텝 전압을 인가하면 도 2에 도시된 바와 같이 최대 속도(Vout)가 RC 회로의 시정수(Time constant)에 의해 결정되는 문제점이 존재하였다.
대한민국 공개특허 10-2007-0034177호
따라서, 일 실시예에 따른 전류 모드 회로는 상기 설명한 문제점을 해결하기 위해 고안된 발명으로서, 전류 모드 회로에서 발생되는 RC회로의 시정수 문제를 해결하면서 동시에 고속으로 작동할 수 있는 회로를 제공하기 위함이다.
또한, 종래 기술에 따른 회로보다 더 작은 크기의 반도체 소자를 이용하여 전류 모드 회로를 구현함과 동시에 더 높은 속도 출력 속도를 출력할 수 있는 회로를 제공하기 위함이다.
일 실시예에 따른 전류 모드 로직 회로는 입력 전압과 연결되는 제1트랜지스터, 상기 제1트랜지스터와 병렬로 연결되는 제2 트랜지스터 및 상기 제1트랜지스터 및 제2트랜지스터와 연결되며, 상기 입력 전원에 의해 시간에 따라 적분된 출력 전압을 상기 적분과 반대되는 방향으로 적분을 하여 리셋 동작을 구현하는 전압 샘플링 회로를 포함할 수 있다.
상기 전압 샘플링 회로는 제1스위치, 제2스위치 및 제2커패시턴스를 포함하며, 상기 제1스위치는 상기 제2트랜지스터의 일단과 연결되며, 상기 제2스위치는 상기 제2트랜지스터의 타단과 연결되고, 상기 제2커패시턴스는 상기 제1스위치와 제2스위치 사이에 배치될 수 있다.
상기 전압 샘플링 회로는, 상기 전류 모드 로직 회로의 출력 전압이 시간에 따라 적분되는 구간과 상기 적분 구간과 반대되는 방향으로 적분되는 구간이 일정한 주기마다 교대로 나타나도록 상기 제1스위치와 제2스위치의 ON/OFF를 개별적으로 제어할 수 있다.
상기 제1스위치가 ON이고 상기 제2스위치가 OFF 인 경우 상기 입력 전원에 의해 시간에 따라 적분된 전압이 출력 전압이 되고, 상기 제1스위치가 OFF이고 상기 제2스위치가 ON인 경우 상기 적분된 출력 전압이 상기 적분과 반대되는 방향으로 적분되어 출력 전압이 될 수 있다.
상기 전압 샘플링 회로는, 상기 입력 전압이 적분되는 구간과 상기 출력 전압이 상기 적분과 반대되는 방향으로 적분되는 구간의 길이가 서로 동일하도록 상기 제1스위치와 제2스위치의 ON/OFF를 개별적으로 제어할 수 있다.
상기 전압 샘플링 회로는, 상기 입력 전압이 적분되는 구간과 상기 출력 전압이 상기 적분과 반대되는 방향으로 적분되는 구간의 길이가 서로 다르게 되도록 상기 제1스위치와 제2스위치의 ON/OFF를 개별적으로 제어할 수 있다.
상기 전압 샘플링 회로는, 상기 제1스위치와 제2스위치의 ON/OFF 주기(T)를 이용하여 상기 출력 전압이 보상되는 전압의 크기를 제어할 수 있다.
상기 전압 샘플링 회로는, 상기 제2트랜지스터의 이득(GM2)과 상기 제1스위치와 제2스위치의 ON/OFF 주기(T)의 곱이 상기 제1트랜지스터의 정전용량(Cr)과 동일하도록 상기 제1스위치와 제2스위치의 ON/OFF 주기(T)를 제어할 수 있다.
상기 전류 모드 로직 회로는 상기 제1스위치와 연결되어, 상기 전류 모드 로직 회로의 출력 전압을 증폭시키는 버퍼(Buffer)를 더 포함할 수 있다.
다른 실시예에 따른 전류 모드 로직 회로는 입력 전압과 연결되는 제1트랜지스터와 상기 제1트랜지스터와 병렬로 연결되는 1커패시턴스를 포함하여, 상기 입력 전압을 시간에 따라 적분하여 출력 전압으로 출력하는 적분 회로 및 상기 적분 회로에서 출력된 출력 전압을 미리 정해진 시간 동안 상기 적분 회로에서 이루어진 적분의 방향과 반대 방향으로 적분을 하여 리셋 동작을 구현하는 자가 보상 회로를 포함할 수 있다.
상기 자가 보상 회로는, 전압 샘플링 회로 및 제2트랜지스터를 포함하고 상기 제2트랜지스터의 이득(GM2)과 상기 미리 정해진 시간의 곱이 상기 제1트랜지스터의 정전용량(Cr)과 동일하도록 상기 미리 정해진 시간을 제어할 수 있다.
상기 적분 회로는 제3트랜지스터와 제4트랜지스터를 포함하며, 상기 자가 보상 회로는 클럭 비교기를 포함하고, 상기 적분 회로의 출력 전압은 상기 클럭 비교기의 인풋 전압으로 연결되며, 상기 클럭 비교기의 출력 전압은 상기 제3트랜지스터와 제4트랜지스터로 연결될 수 있다.
상기 적분 회로는 제3트랜지스터와 제4트랜지스터를 포함하며, 상기 자가 보상 회로는 직렬 연결되는 제5트랜지스터와 제6트랜지스터, 직렬 연결되는 제7트랜지스터와 제8트랜지스터, 상기 제5 트랜지스터와 제6트랜지스터 사이에 연결되는 제3커패시턴스 및 제7 트랜지스터와 제8트랜지스터 사이에 연결되는 제4커패시턴스를 포함할 수 있다.
상기 적분 회로의 출력 전압은 상기 제5트랜지스터 및 제 7트랜지스터로 입력되며, 상기 자가 보상 적분 회로의 출력 전압은 상기 제3트랜지스터 및 제4트랜지스터로 입력될 수 있다.
또 다른 실시예에 따른 전류 모드 로직 회로는 출력 전압을 리셋하는 리셋 회로, 입력 전압과 연결되는 제1트랜지스터 및 상기 제1트랜지스터와 병렬로 연결되는 1커패시턴스를 포함하며, 상기 입력 전압을 시간에 따라 적분하여 출력 전압으로 출력하는 적분 회로 및 복수 개의 트랜지스터와 클럭 비교기를 포함하고, 상기 적분 회로에서 출력된 출력 전압을 미리 정해진 시간 동안 상기 적분 회로에의 적분 방향과 반대되는 방향으로 적분을 하는 자가 보상 회로를 포함할 수 있다.
일 실시예에 따른 전류 모드 로직 회로는 종래 기술과 달리 별도의 스위치를 이용하여 리셋 동작을 구현하는 대신 리셋 구간에서 적분 신호와 반대되는 방향으로 적분하는 방법으로 리셋 동작을 구현하므로 종래 회로가 가지고 있던 리셋 작동과 관련된 RC 회로의 시정수 문제를 해결 할 수 있는 장점이 존재한다.
따라서, 회로를 리셋하기 위한 별도의 회로가 필요하지 않아 리셋 회로의 추가로 인해 발생되는 기생 캐패시턴스의 증가를 최소화할 수 있어 종래 기술에 따른 전류 모드 로직 회로보다 더 작은 크기로 높은 동작 속도를 가지는 회로를 구현할 수 있는 장점이 존재한다.
도 1은 종래 기술에 따른 전류 모드 로직 회로의 회로도를 도시한 도면이다.
도 2는 도 1에 따른 전류 모드 로직 회로의 입력 전압과 출력 전압의 크기를 도시한 도면이다.
도 3은 종래 기술에 따른 전류 모드 로직 회로의 회로도를 도시한 도면이다.
도 4는 도 3에 따른 전류 모드 로직 회로의 입력 전압과 출력 전압의 크기를 도시한 도면이다.
도 5는 종래 기술에 따른 전류 모드 로직 회로의 회로도를 도시한 도면이다.
도 6은 도 5에 따른 전류 모드 로직 회로의 입력 전압과 출력 전압의 크기를 도시한 도면이다.
도 7은 종래 기술에 따른 전류 모드 로직 회로와 일 실시예에 따른 전류 모드 로직 회로를 비교 도시한 도면이다.
도 8은 일 실시예에 따른 전류 모드 로직 회로의 구성 요소의 일부를 도시한 도면이다.
도 9는 일 실시예에 따른 전류 모드 로직 회로의 자가 보상 적분의 작동 원리를 설명하기 위한 도면이다.
도 10은 일 실시예에 따른 전류 모드 로직 회로의 자가 보상 적분의 작동 원리를 설명하기 위한 도면이다.
도 11은 일 실시예에 따른 전류 모드 로직 회로의 시간에 따른 입력 및 각종 출력의 전압의 크기를 도시한 도면이다.
도 12는 일 실시예에 따른 전류 모드 로직 회로에서 출력될 수 있는 다양한 전압의 파형을 도시한 도면이다.
도 13은 다른 실시예에 따른 전류 모드 로직 회로의 일부 구성 요소를 도시한 도면이다.
도 14는 다른 실시예에 따라, 전류 모드 로직 회로의 시간에 따른 입력 및 각종 출력의 전압의 크기를 도시한 도면이다.
도 15는 또 다른 실시예에 따른 전류 모드 로직 회로의 일부 구성을 도시한 회로도이다.
도 16은 다른 실시예에 따른 전류 모드 로직 회로의 일부 구성을 도시한 회로도이다.
본 명세서에 기재된 실시 예와 도면에 도시된 구성은 개시된 발명의 바람직한 일 예이며, 본 출원의 출원 시점에 있어서 본 명세서의 실시 예와 도면을 대체할 수 있는 다양한 변형 예들이 있을 수 있다.
또한, 본 명세서에서 사용한 용어는 실시 예를 설명하기 위해 사용된 것으로, 개시된 발명을 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
또한, 본 명세서에서 사용한 "제 1", "제 2" 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않는다.
아래에서는 첨부한 도면을 참고하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략한다.
도 3 내지 도 6은 종래 기술에 따른 전류 모드 로직 회로를 도시한 도면으로서, 도 3은 수동 인덕터(Passive Inductor)를 사용한 기존의 전류 모드 로직 회로를 도시한 도면이고, 도 4는 도3에 따른 회로의 입력 전압과 출력 전압의 크기를 도시한 도면이다. 도 5는 적분-리셋(Integration -Reset) 사용한 기존의 전류 모드 로직 회로를 도시한 도면이고, 도6은 도5에 따른 회로의 입력 전압과 출력 전압의 크기를 도시한 도면이다.
도 3에 따른 회로는 수동 인덕터를 사용한 전류 모드 로직 회로(20)로서, 인덕터(L1,L2 Inductor)와 부하 캐패시턴스(C1,C2 Load capacitor)의 공진 현상을 이용하여 특정 주파수에서 이득(Gain)이 피킹(Peaking)되는 것을 특징으로 하고 있다.
도 3에 따른 전류 모드 로직 회로(20)는 인덕터(L1)가 가지고 있는 흐름을 방해하는 특성을 이용하여 회로가 개방된 것처럼 작동시키므로, 전류가 저항을 통해 흐르게 하는 것이 아니라 캐패시턴스(C1)를 통해 흐르는 방식으로 작동된다.
따라서, 도 4의 (a)에 도시된 바와 같이 인풋 전압이 입력되는 경우 도 4의 (b)에 도시된 바와 같은 전압이 출력될 수 있어 다른 전류 모드 회로보다 비교적 속으로 회로를 작동시킬 수 있는 장점이 존재한다.
그러나, 이러한 방식의 전류 모드 로직 회로(20)는 도 3에 도시한 바와 같이 수동 인덕터(Lp)의 면적이 커서 칩 안에서 차지하는 비중이 능동 인덕터(Active inductor)의 비해 약 20배 가까이 큰 문제점이 존재하며, 인덕터(L1)를 구현할 때 발생되는 추가적인 기생 캐패시턴스(Cp)로 인해 회로의 동작 속도 증가 효과가 저하되는 문제점 등이 존재한다.
또한, 도면에는 도시하지 않았지만 도 3의 회로와 비슷하게 저항과 트랜지스터를 사용하여, 인덕터와 동일한 특성을 가질 수 있는 구조를 사용한 능동 인덕터(Active Inductor) 전류 모드 로직 회로가 제안되고 있는데, 이러한 회로 또한 선형성 및 PVT(process, voltage and temperature) 변화에 민감한 특징을 가지고 있다.
따라서, 전류 모드 로직 회로에 이러한 변화에 대비한 옵션들을 추가적으로 회로에 설치해야 하므로 전류 모드 로직 회로의 복잡도를 상승시키는 문제점이 존재하며, 인덕터를 구현하기 위해 저항과 트랜지스터가 사용되므로, 전류 모드 로직 회로의 출력이 감소하여 잡음에 민감하게 반응하는 문제점도 발생한다.
따라서, 이러한 문제점을 개선하여. 도 5에 도시된 바와 같이 적분-리셋(Integration -Reset)기(31,31)를 사용한 전류 모드 로직 회로(30)가 제안되고 있다.
도 5에 따른 전류 모드 로직 회로(30)의 경우, 도 6의 (a)에 도시된 바와 같은 인풋 전압이 입력되고, 도 6의 (b)에 도시된 바와 같이 리셋 스위치가 작동되는 경우 시정수의 영향을 받지 않아 도 6의 (c)에 도시된 바와 같이 t1 ~ t2 구간에서는 선형성 있는 전압이 출력될 수 있다.
따라서, 회로를 고속으로 작동시킬 수 있으면서 동시에 목표 속도 도달의 제어를 비교적 용이하게 할 수 있고, 인덕터가 필요하지 않아 비교적 고속 동작 회로를 작은 면적으로 구현할 수 있는 장점이 존재한다.
그러나, 도 5에 따른 전류 모드 로직 회로(30)의 경우 적분기를 주기적으로 리셋(Reset) 시켜야 하는 문제가 있고, 리셋 스위치 회로(31,32)로 인해 발생되는 추가적인 기생 캐패시턴스(미도시)에 의해 회로의 동작 속도 증가 효과가 저감되는 문제가 발생한다. 또한, 이러한 회로의 경우 도 6의 (c) 도시된 바와 같이 리셋 동작 시, t2 ~ t3 구간에서 리셋 스위치와 부하 캐패시턴스로 구성된 RC 회로의 시정수가 최대 동작 속도를 저하시키는 문제 또한 가지고 있다.
따라서, 고속 동작을 위한 기존의 전류 모드 로직에서 발생하는 문제점을 개선하기 위한 대안이 요구되고 있다. 이하 도면을 통해 종래 기술이 가지고 있던 문제점을 해결한 일 실시예에 따른 전류 모드 로직 회로(100)에 대해 설명하도록 한다.
도 7은 종래 기술에 따른 전류 모드 로직 회로와 일 실시예에 따른 전류 모드 로직 회로(100)의 회로도를 비교 도시한 도면이며, 도 8은 일 실시예에 따른 전류 모드 로직 회로(100)의 구성 요소를 구체적으로 도시한 도면으로서, 구체적으로, 도 7의 (a)는 도 6에 따른 적분-리셋 방식을 사용한 회로의 일부분(half circuit)을 도시한 도면이고, 도 7의 (b)는 일 실시예에 따른 전류 모드 로직 회로(100) 일부분(half circuit)을 도시한 도면이다.
도 8을 참고하면, 일 실시예에 따른 전류 모드 로직 회로(100)는 적분 회로(130)와 자가 보상 회로(120)를 포함할 수 있으며, 구체적으로 적분 회로(130)는 입력 전원(Vin)을 시간에 따라 적분을 수행할 수 있도록 입력 전압과 연결되어 있는 제1트랜지스터(N1) 및 제1캐패시턴스(C1)를 포함하고 있으며, 자가 보상 회로(130)는 전압 샘플링 회로(110)와 전압 샘플링 회로(110)의 출력단과 연결되어 있는 제2트랜지스터(N2)를 포함할 수 있다.
전압 샘플링 회로(110)는 종래 적분-리셋 전류 모드 로직 회로에서 리셋 스위치(31)가 수행하는 회로의 리셋 역할을 사실상 대신 수행하는 회로로서, 도 8에 도시된 바와 같이 샘플링 역할을 할 수 있는 제1스위치(SW1), 제2스위치(SW2) 및 제1스위치(SW1)와 제 2스위치(SW2) 사이에 배치되며 그라운드와 접지 연결되어 있는 제2캐패시턴스(C2)를 포함할 수 있다.
도 8에서는 전압 샘플링 회로(110)가 전압을 증폭시키는 버퍼(Buffer,111)를 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니고 회로의 사용 목적에 따라 버퍼(111)를 생략하고 전압 샘플링 회로(110)를 구성할 수 도 있다
종래 기술에 따른 회로의 경우, 리셋 스위치(31)를 그라운드에 연결하는 방식으로 회로를 리셋시켰으나, 일 실시예에 따른 전압 샘플링 회로(110)는 제1스위치(SW1)와 제2스위치(SW2)의 ON/OFF 및 제2캐패시턴스(C2)를 이용하여 적분 구간 후 적분 신호와 반대되는 방향으로 적분을 함으로써(자가 보상), 사실상 리셋 동작과 동일한 효과가 발생되는 리셋 동작을 구현할 수 있다. 이에 대해 도 9와 도 10을 통해서 자세히 설명하도록 한다.
도 9와 도10은 일 실시예에 따른 전류 모드 로직 회로(100)의 작동 원리를 설명하기 위한 도면으로서, 구체적으로 도 9는 적분 회로(130)에서 입력 전압이 적분되는 원리를, 도 10은 자가 보상 회로(120)에서 적분 회로(130)에서 적분되는 방향과 반대되는 방향으로 자가 보상 적분이 이루어지는 원리를 설명하기 위한 도면이다.
도 9를 참조하면, 도 9의 (a)에서와 같이 입력 전원이 제1트랜지스터(N1)에 연결되어 있고 입력 전원이 도 9의 (b)와 같이 입력 되는 경우 시간 t1~t2에서 출력되는 전압(Vout)은 도 9의 (c)에 도시한 바와 같이 시간에 비례하여 출력될 수 있으며, 제1트랜지스터(N1)의 전압-전류 이득이 Gm1인 경우 시간에 따른 출력 전압의 기울기 S는 아래 식 (1)과 같이 표현될 수 있다.
Figure 112020052595383-pat00001
도 9의 (a)에서 전압이 양의 방향으로 증가하는 방향으로 도시하였지만, 이는 편의상 양의 방향으로 그린 것이며 전압의 기준을 어느 지점으로 정하는지 여부에 따라 음의 방향으로 증가하는 방향으로 도시될 수 있다. 음의 방향으로 도시되는 경우 전압이나 전류의 방향이 반대 방향으로만 표시되는 것일 뿐, 실질적인 작동 원리는 동일하다.
도 9에 따른 입력 전압의 적분이 이루어진 후, 도 10의 (b)처럼 시간 t2 ~ t3구간에서 전압 샘플링 회로(110) 스위치를 ON한 경우, 이에 따라 전압 샘플링 회로(110) 방향으로 전류가 흐르게 된다. 따라서, 캐패시턴스(C1)에 충전되어 있는 전류가 흐르면서 도 10의 (c)에 도시된 바와 같이 출력되는 전압은(Vout) 선형성 있게 감소하게 된다.
도 11은 이러한 원리가 적용된 일 실시예에 따른 전류 모드 로직 회로(100)의 각종 파형을 도시한 도면으로서, (a)는 입력 전원의 파형을, (b)는 스위치 역할을 하는 클럭의 ON/OFF 파형을, (c)는 S1 지점에서의 전압을, (d)는 S2 지점에서의 전압을, (e)는 전류 모드 로직 회로(100)의 출력 전압의 파형을 도시한 도면이다.
즉, 입력 전압이 도 11의 (a)에 도시된 바와 같이 입력되고, 제2스위치(SW2)가 도 11의 (b)처럼 작동된다면, Vs1, Vs2 및 Vout은 (c), (d), (e)처럼 출력될 수 있다.
여기서 제1트랜지스터(M1)의 이득을 Gm1, 제2트랜지스터(M2)의 이득을 Gm2 라 한다며, 도11의 (b)에서 최고 출력 전압 Vo 은 아래 식(2)와 같이 산출될 수 있다.
Figure 112020052595383-pat00002
그리고 t2 시간에 스위치가 OFF가 되다면 Vout 은 스위치를 거쳐 VS2의 전압으로 출력되므로, 이 경우 VS2의 t2 내지 t3에서의 전압 V2는 아래 식(3)과 같이 표현될 수 있다.
Figure 112020052595383-pat00003
그리고 VS2의 전압 V2는 제2트랜지스터(M2)의 입력 전압과 연결되므로 제2트랜지스터(M2)의 출력 전압은 Vout = V2 * (Gm2 * T) / CL 이 되며, 이러한 출력 전압이 t2에서의 Vo가 일치하면 완전 보상이 이뤄질 수 있다. 즉, 아래 식 (4)가 성립하면 완전 보상이 될 수 있는 조건에 해당한다.
Figure 112020052595383-pat00004
따라서, 위 식 (4)를 정리하면 아래 식 (5)가 나오므로 아래 식 (5)가 완전 보상의 조건이라 할 수 있다.
Figure 112020052595383-pat00005
도 12는 본 발명의 다양한 실시예에 따라 출력될 수 있는 다양한 형태의 출력 전압(Vout)을 도시한 도면이다.
도 12의 (a)의 경우 도 11에 표현된 실시예에 따른 출력전압이며, 제1스위치(SW1)와 제2스위치(SW2)의 On/Off를 개별적으로 조절하는 방식으로 자가 보상 되는 적분의 시간을 도 12의 (b)처럼 감축하거나, 도 12의 (c) 처럼 증가시킬 수 있으며, 도 12의 (d) 처럼 입력 전압 증가 시간과 감축 시간을 둘 다 증가시킬 수 도 있다.
도 12에 표현한 출력 전압의 파형은 일 예들을 도시한 도면으로서, 이에 한정되는 것이고 회로의 사용 목적에 따라 적분 구간과 자가 보상 구간의 시간의 비는 다양하게 변경될 수 있다.
도 13은 다른 실시예에 따른 전류 모드 로직 회로(100)의 구성 요소를 구체적으로 도시한 도면이며, 도 14는 다른 실시예에 따른 전류 모드 로직 회로(100)의 시간에 따른 입력 및 각종 출력의 전압의 크기를 도시한 도면이다.
도 13을 참조하면, 전압 샘플링 회로는 도 8에서와 달리 클럭 비교기(112)와 클럭 비교기(112)와 연결된 복수개의 트랜지스터(P1,P2)를 포함하여 구성될 수 있다.
구체적으로 도 13에 따른 전압 샘플링 회로(110)는 도 13에 도시된 바와 같이 Vout의 (+)전압과 (-) 전압에 각각 연결될 수 있으며, 클럭 비교기(112)의 출력 전압은 각각 제3트랜지스터(P3)와 제4트랜지스터(P4)에 연결될 수 있다. 그리고 도 13과 같이 회로가 구성되는 경우 제3트랜지스터(P3)와 제4트랜지스터(P4)는 PMOS로 구성되고, 제1트랜지스터(N1)와 제2트랜지스터(N2)는 NMOS로 구성될 수 있다.
도 14는 도 13에 따른 전류 모드 로직 회로(100)의 각종 파형을 도시한 도면으로서, (a)는 입력 전원의 파형을, (b)는 스위치 역할을 하는 클럭 비교기(112)의 파형을, (c)는 C 지점에서의 전압을, (d)는 출력 전압의 파형을 도시한 도면이며, 도 13의 자가 보상 회로(120)의 구성은 도 8에서의 자가 보상 회로의 구성 요소는 다르나 실질적으로 작동하는 원리는 동일하다. 즉, 입력 전압이 도 13의 (a)에 도시된 바와 같이 입력되고, 클럭 비교기(112)의 파형이 도13의 (b)처럼 작동된다면, VC 및 Vout은 (c) 및 (d) 처럼 출력될 수 있다.
또한 도 13의 (c)에서 Vdd 전압과 (d)에서 Vo 전압이 동일한 경우 도 10에서 설명한 바와 같이 완전 보상이 이루어질 수 있다. 따라서, 아래 식 (6)과 같은 식을 만족하는 경우 완전 보상 조건을 만족하며, 식 (6)을 정리하면 식 (7)과 같은 완전 보상 조건의 식을 산출할 수 있다.
Figure 112020052595383-pat00006
Figure 112020052595383-pat00007
도 15는 또 다른 실시예에 따른 전류 모드 로직 회로(100)의 일부 구성을 도시한 회로도이다.
도 15의 경우 전압 샘플링 회로를 4개의 트랜지스터(N5, N6, N7, N8)와 두 개의 캐패시턴스(C3, C4)를 이용하여 구성한 회로로서, 4개의 트랜지스터(N5, N6, N7, N8)와 두 개의 캐패시턴스(C3, C4)가 자가 보상 회로의 역할을 수행할 수 있다. 따라서, 전체적으로 도 8의 회로와 유사한 기능을 수행할 수 있다.
도 16은 다른 실시예에 따른 전류 모드 로직 회로(100)의 일부 구성을 도시한 회로도이다.
도 16의 회로의 경우 종래의 전류 모드 로직 회로(30)와 일 실시예에 따른 전류 모드 로직 회로(100)를 서로 연결한 회로로서, 도 16과 같이 회로를 구성하는 경우 종래 회로가 가지고 있는 리셋 회로의 RC 시정수 문제를 완화 할 수 있는 장점이 존재한다.
지금까지 도면을 통해 일 실시예에 따른 전류 모드 로직 회로(100)의 구성 및 효과에 대해 알아보았다.
일 실시예에 따른 전류 모드 로직 회로(100)는 종래 기술에 따른 적분-리셋기 전류 모드 로직 회로(30)와 달리 리셋 구간에서 적분 신호와 반대되는 방향으로 적분하는 방법으로 리셋 동작을 구현할 수 있어 종래 회로가 가지고 있던 리셋 작동과 관련된 RC 회로의 시정수 문제를 해결 할 수 있다.
따라서, 리셋 회로가 필요하지 않으므로 종래 회로보다 더 작은 크기의 전류 모드 회로를 구현 할 수 있으며, 리셋 회로가 필요하지 않아 리셋 회로의 추가로 인해 발생되는 기생 캐패시턴스의 증가를 최소화할 수 있어 종래 기술의 회로보다 더 높은 동작 속도를 회로를 구현할 수 있는 장점이 존재한다.
지금까지 실시 예들이 비록 한정된 실시 예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성 요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 실시 예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 전류 모드 로직 회로
110: 전압 샘플링 회로
120: 자가 보상 회로
130: 적분 회로
N1: 제1 트랜지스터
N2: 제2 트랜지스터
P3: 제3 트랜지스터
P4: 제4 트랜지스터

Claims (15)

  1. 입력 전압과 연결되는 제1트랜지스터;
    상기 제1트랜지스터와 병렬로 연결되는 제2트랜지스터; 및
    상기 제1트랜지스터 및 제2트랜지스터와 연결되며, 미리 설정된 시간 동안 상기 입력 전압을 적분하여 출력된 출력 전압에 대해, 상기 미리 설정된 시간 동안 상기 입력 전압을 적분한 방향에 반대되는 방향으로 상기 출력 전압을 적분하는 방법으로, 상기 출력 전압을 리셋시키는 전압 샘플링 회로;를 포함하고
    상기 전압 샘플링 회로는 제1스위치, 제2스위치 및 제2캐패시턴스를 포함하며,
    상기 전압 샘플링 회로와 병렬 연결되는 제1캐패시턴스를 더 포함하고,
    상기 제1스위치는 상기 제2트랜지스터의 일단과 연결되며,
    상기 제2스위치는 상기 제2트랜지스터의 타단과 연결되고,
    상기 제2캐패시턴스는 상기 제1스위치와 제2스위치 사이에 배치되는, 전류 모드 로직 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 전압 샘플링 회로는,
    상기 출력 전압의 출력 형태가, 상기 입력 전압이 적분되어 출력되는 구간과 상기 출력 전압을 리셋 시키는 구간이 일정한 주기마다 교대로 나타나도록 상기 제1스위치와 상기 제2스위치의 ON/OFF를 개별적으로 제어하는 전류 모드 로직 회로.
  4. 제3항에 있어서,
    상기 제1스위치가 ON이고 상기 제2스위치가 OFF인 경우,
    상기 출력 전압은 상기 입력 전압에 의해 적분된 전압이 출력 전압이 되고,
    상기 제1스위치가 OFF이고 상기 제2스위치가 ON인 경우,
    상기 출력 전압은, 상기 입력 전압을 적분하여 출력된 출력 전압이 리셋 되는 과정에서 발생되는 전압이 출력 전압이 되는 전류 모드 로직 회로.
  5. 제3항에 있어서,
    상기 전압 샘플링 회로는,
    상기 출력 전압이 상기 입력 전압이 적분되어 출력 전압으로 출력되는 구간과, 상기 출력 전압을 리셋 시키는 구간의 길이가 서로 동일하도록 상기 제1스위치와 제2스위치의 ON/OFF를 개별적으로 제어하는 전류 모드 로직 회로.
  6. 제3항에 있어서,
    상기 전압 샘플링 회로는,
    상기 출력 전압이 상기 입력 전압이 적분되어 출력 전압으로 출력되는 구간과, 상기 출력 전압을 리셋 시키는 구간의 길이가 서로 다른 길이를 가지도록 상기 제1스위치와 제2스위치의 ON/OFF를 개별적으로 제어하는 전류 모드 로직 회로.
  7. 삭제
  8. 제3항에 있어서,
    상기 전압 샘플링 회로는,
    상기 제2트랜지스터의 트랜스 컨덕턴스(GM2)와 상기 미리 설정된 시간의 곱이 상기 제1캐패시턴스의 정전용량(C1)과 동일하도록 상기 미리 설정된 시간을 제어하는 전류 모드 로직 회로.
  9. 제1항에 있어서,
    상기 제1스위치와 연결되어, 상기 전류 모드 로직 회로의 출력 전압을 증폭시키는 버퍼(Buffer);를 더 포함하는 전류 모드 로직 회로.
  10. 입력 전압과 연결되는 제1트랜지스터와 상기 제1트랜지스터와 병렬로 연결되는 제1캐패시턴스를 포함하고, 상기 입력 전압을 미리 설정된 시간 동안 적분하여 출력 전압으로 출력하는 적분 회로; 및
    상기 적분 회로에서 출력된 출력 전압에 대해, 미리 정해진 시간 동안 상기 적분 회로에서 상기 입력 전압에 대해 적분한 방향에 반대되는 방향으로 상기 출력 전압을 적분 하는 방법으로 상기 출력 전압을 리셋시키는 자가 보상 회로;를 포함하고
    상기 자가 보상 회로는,
    전압 샘플링 회로 및 제2트랜지스터를 포함하고,
    상기 제2트랜지스터의 트랜스 컨덕턴스(GM2)와 상기 미리 정해진 시간의 곱이 상기 제1캐패시턴스의 정전용량(C1)과 동일하도록 상기 미리 정해진 시간을 제어하는, 전류 모드 로직 회로.
  11. 삭제
  12. 제10항에 있어서,
    상기 적분 회로는 제3트랜지스터와 제4트랜지스터를 포함하며, 상기 자가 보상 회로는 클럭 비교기를 포함하고,
    상기 적분 회로의 출력 전압은 상기 클럭 비교기의 인풋 전압으로 연결되며, 상기 클럭 비교기의 출력 전압은 상기 제3트랜지스터와 제4트랜지스터로 연결되는 전류 모드 로직 회로.
  13. 제10항에 있어서,
    상기 적분 회로는 제3트랜지스터와 제4트랜지스터를 포함하며,
    상기 자가 보상 회로는 직렬 연결되어 있는 제5트랜지스터와 제6트랜지스터, 직렬 연결되어 있는 제7트랜지스터와 제8트랜지스터, 상기 제5트랜지스터와 상기 제6트랜지스터 사이에 연결되는 제3캐패시턴스 및 상기 제7트랜지스터와 상기 제8트랜지스터 사이에 연결되는 제4캐패시턴스를 포함하는 전류 모드 로직 회로.
  14. 제13항에 있어서,
    상기 적분 회로의 출력 전압은 상기 제5트랜지스터 및 제7트랜지스터로 입력되며, 상기 자가 보상 적분 회로의 출력 전압은 상기 제3트랜지스터 및 제4트랜지스터로 입력되는 전류 모드 로직 회로.
  15. 출력 전압을 리셋하는 리셋 회로, 입력 전압과 연결되는 제1트랜지스터 및 상기 제1트랜지스터와 병렬로 연결되는 제1캐패시턴스를 포함하며, 상기 입력 전압을 미리 설정된 시간 동안 적분하여 출력 전압으로 출력하는 적분 회로; 및
    복수 개의 트랜지스터와 클럭 비교기를 포함하고, 상기 적분 회로에서 출력된 출력 전압에 대해 미리 정해진 시간 동안 상기 적분 회로에서 상기 입력 전압에 대해 적분한 방향에 반대되는 방향으로 상기 출력 전압을 적분하여 상기 출력 전압을 리셋시키는 자가 보상 회로;를 포함하는 전류 모드 로직 회로.
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