KR102205127B1 - 박막 트랜지스터 어레이 기판 및 디스플레이 패널 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 어레이 기판 및 디스플레이 패널을 공개한다. 그중, 공통 라인과 데이터 라인은 기생 커패시턴스를 형성하고, 저항값이 큰 연결 라인과 연결된 데이터 라인 및 대응되는 공통 라인으로 형성된 기생 커패시턴스의 커패시턴스 값은 저항값이 작은 연결 라인과 연결된 데이터 라인 및 대응되는 공통 라인으로 형성된 기생 커패시턴스의 커패시턴스 값보다 작다. 본 발명은 표시되는 이미지에서 밝기가 일치하지 않는 광 줄무늬가 나타나는 현상을 방지할 수 있다.

Description

박막 트랜지스터 어레이 기판 및 디스플레이 패널
본 발명은 디스플레이 기술 분야에 관한 것으로, 특히 박막 트랜지스터 어레이 기판 및 디스플레이 패널에 관한 것이다.
기존의 박막 트랜지스터 어레이 기판은 통상적으로 데이터 라인을 포함하고, 상기 데이터 라인의 적어도 일부는 상기 박막 트랜지스터 어레이 기판의 팬아웃 영역 내에 설치되고, 상기 팬아웃 영역의 공간이 제한적이기 때문에, 상기 데이터 라인을 순서대로 상기 팬아웃 영역 내에 설치하기 위해, 일부 데이터 라인의 길이를 다른 일부 데이터 라인의 길이보다 길게 할 필요가 있다. 각 데이터 라인마다 길이가 다 다르기 때문에, 각 데이터 라인의 저항값 또한 다 다르며, 짧은 데이터 라인은 저항값이 작고, 긴 데이터 라인은 저항값이 커서, 이로 인해 각기 다른 길이의 데이터 라인이 전달하는 데이터 신호의 전류 강도 또한 다르고, 그만큼 각기 다른 길이의 데이터 라인에 대응되는 픽셀열이 표시하는 이미지의 밝기 또한 다르다. 이때, 상기 박막 트랜지스터 어레이 기판을 포함한 디스플레이 패널이 표시하는 이미지에 수직의 흑백 줄무늬가 나타날 수 있다.
상기 기술적 과제를 해결하기 위하여, 새로운 기술적 방안을 제시할 필요가 있다.
본 발명은 표시되는 이미지에서 밝기가 일치하지 않는 광 줄무늬가 나타나는 현상을 방지하기 위한 박막 트랜지스터 어레이 기판 및 디스플레이 패널을 제공하는 것을 목적으로 한다.
상기 기술적 과제를 해결하기 위하여, 본 발명은 아래와 같은 기술적 방안을 제시한다.
박막 트랜지스터 어레이 기관에 있어서, 상기 박막 트랜지스터 어레이 기판은, 복수 개의 팬아웃 영역 - 상기 팬아웃 영역은 상기 박막 트랜지스터 어레이 기판의 비디스플레이 영역에 위치하고, 상기 박막 트랜지스터 어레이 기판의 디스플레이 영역은 상기 복수 개의 팬아웃 영역에 대응하여 복수 개의 서브 디스플레이 영역으로 나눠지고, 상기 서브 디스플레이 영역과 상기 팬아웃 영역은 일대일 대응으로 분포됨 -; 제1 방향을 따라 연장된 복수 개의 스캔 라인; 복수 개의 데이터 라인 세트 - 각 상기 데이터 라인 세트는 복수 개의 데이터 라인을 포함하고, 상기 데이터 라인은 제2 방향을 따라 연장되고, 상기 제1 방향과 상기 제2 방향은 수직임 -; 복수 개의 공통 라인 세트 - 상기 공통 라인 세트는 상기 데이터 라인과 교차 설치된 복수 개의 공통 라인을 포함하고, 상기 공통 라인과 상기 데이터 라인이 중첩되는 영역에 기생 커패시턴스가 형성됨 -; 및 복수 개의 연결 라인 세트 - 각 상기 연결 라인 세트는 상기 팬아웃 영역 내에 위치하고, 상기 연결 라인 세트는 상기 데이터 라인과 연결된 복수 개의 연결 라인을 포함함-;를 포함한다. 저항값이 큰 연결 라인과 연결된 데이터 라인 및 대응되는 상기 공통 라인으로 형성된 상기 기생 커패시턴스의 커패시턴스 값은 저항값이 작은 연결 라인과 연결된 데이터 라인 및 대응되는 상기 공통 라인으로 형성된 상기 기생 커패시턴스의 커패시턴스 값보다 작고, 상기 연결 라인의 저항값은 상기 팬아웃 영역의 중간 영역로부터 상기 팬아웃 영역의 양측 영역으로 점차 증가하며, 상기 팬아웃 영역의 중간 영역에 위치한 상기 연결 라인은 상기 서브 디스플레이 영역의 중간 영역에 위치한 상기 데이터 라인과 연결되고, 상기 팬아웃 영역의 양측 영역에 위치한 상기 연결 라인은 상기 서브 디스플레이 영역의 양측 영역에 위치한 상기 데이터 라인과 연결되며, 상기 데이터 라인 세트와 상기 공통 라인 세트로 구성된 복수 개의 상기 기생 커패시턴스의 커패시턴스 값은 상기 서브 디스플레이 영역의 중간 영역으로부터 상기 서브 디스플레이 영역의 양측 영역으로 점차 감소한다. 상기 공통 라인은, 상기 데이터 라인과 평행을 이루는 하나의 제1 서브 라인; 및 상기 스캔 라인과 평행을 이루는 적어도 하나의 제2 서브 라인;을 포함하고, 그중, 상기 제2 서브 라인과 상기 스캔 라인 모두 제1 금속층으로 형성되어 있고, 상기 제1 서브 라인과 상기 데이터 라인 모두 제2 금속층으로 형성되어 있으며, 상기 제1 서브 라인과 상기 제2 서브 라인은 비아홀을 통해 연결되고, 상기 비아홀은 상기 스캔 라인과 상기 데이터 라인 사이의 절연층에 관통하여 설치되고, 상기 기생 커패시턴스는 상기 데이터 라인 및 상기 공통 라인의 상기 제2 서브 라인으로 구성된다.
상기 박막 트랜지스터 어레이 기판 중, 상기 연결 라인 세트는 적어도 하나의 제1 연결 라인; 하나의 제2 연결 라인; 및 하나의 제3 연결 라인;을 포함하고, 상기 데이터 라인 세트는 적어도 하나의 제1 데이터 라인; 하나의 제2 데이터 라인; 및 하나의 제3 데이터 라인;을 포함하고, 상기 공통 라인 세트는 적어도 하나의 제1 공통 라인; 하나의 제2 공통 라인; 및 하나의 제3 공통 라인;을 포함한다. 상기 제1 연결 라인은 상기 팬아웃 영역의 중간 영역에 위치하고, 상기 제2 연결 라인과 상기 제3 연결 라인은 상기 팬아웃 영역의 양측 영역에 각각 위치한다. 상기 제1 데이터 라인과 상기 제1 공통 라인은 모두 상기 서브 디스플레이 영역의 중간 영역에 위치하고, 상기 제2 데이터 라인과 상기 제2 공통 라인은 모두 상기 서브 디스플레이 영역의 일측에 위치하고, 상기 제3 데이터 라인과 상기 제3 공통 라인은 모두 상기 서브 디스플레이 영역의 다른 측에 위치한다. 상기 제1 데이터 라인은 상기 제1 연결 라인과 연결되고, 상기 제2 데이터 라인은 상기 제2 연결 라인과 연결되고, 상기 제3 데이터 라인은 상기 제3 연결 라인과 연결된다. 상기 제1 공통 라인과 상기 제1 데이터 라인으로 구성된 제1 기생 커패시턴스의 제1 커패시턴스 값은 상기 제1 연결 라인의 제1 저항값과 매칭되고, 상기 제2 공통 라인과 상기 제2 데이터 라인으로 구성된 제2 기생 커패시턴스의 제2 커패시턴스 값은 상기 제2 연결 라인의 제2 저항값과 매칭되고, 상기 제3 공통 라인과 상기 제3 데이터 라인으로 구성된 제3 기생 커패시턴스의 제3 커패시턴스 값은 상기 제3 연결 라인의 제3 저항값과 매칭된다.
상기 박막 트랜지스터 어레이 기판 중, 상기 팬아웃 영역의 중간 영역에 위치한 상기 연결 라인의 저항값은 상기 팬아웃 영역의 양측 영역에 위치한 상기 연결 라인의 저항값보다 작으며, 상기 서브 디스플레이 영역의 중간 영역에 위치한 상기 기생 커패시턴스의 커패시턴스 값은 상기 서브 디스플레이 영역의 양측 영역에 위치한 상기 기생 커패시턴스의 커패시턴스 값보다 크다.
상기 박막 트랜지스터 어레이 기판 중, 상기 연결 라인의 저항값은 상기 팬아웃 영역의 중간 영역로부터 상기 팬아웃 영역의 양측 영역으로 점차 증가하고, 상기 연결 라인과 대응되어 연결된 상기 데이터 라인과 상기 공통 라인의 중첩 면적은 상기 서브 디스플레이 영역의 중간 영역으로부터 상기 서브 디스플레이 영역의 양측 영역으로 감소한다.
상기 박막 트랜지스터 어레이 기판 중, 상기 연결 라인의 저항값은 상기 팬아웃 영역의 중간 영역으로부터 상기 팬아웃 영역의 양측 영역으로 점차 증가하고, 상기 연결 라인과 대응되어 연결된 상기 데이터 라인과 상기 공통 라인 사이의 절연층 두께는 상기 서브 디스플레이 영역의 중간 영역으로부터 상기 서브 디스플레이 영역의 양측 영역으로 점차 증가한다.
박막 트랜지스터 어레이 기판에 있어서, 상기 박막 트랜지스터 어레이 기판은, 복수 개의 팬아웃 영역 - 상기 팬아웃 영역은 상기 박막 트랜지스터 어레이 기판의 비디스플레이 영역에 위치하고, 상기 박막 트랜지스터 어레이 기판의 디스플레이 영역은 상기 복수 개의 팬아웃 영역에 대응하여 상기 복수 개의 서브 디스플레이 영역으로 나눠지고, 상기 서브 디스플레이 영역과 상기 팬아웃 영역은 일대일 대응으로 분포됨-; 제1 방향을 따라 연장된 복수 개의 스캔 라인; 복수 개의 데이터 라인 세트 - 각 상기 데이터 라인 세트는 복수 개의 데이터 라인을 포함하고, 상기 데이터 라인은 제2 방향을 따라 연장되고, 상기 제1 방향과 상기 제2 방향은 수직임-; 복수 개의 공통 라인 세트 - 상기 공통 라인 세트는 상기 데이터 라인과 교차 설치된 복수 개의 공통 라인을 포함하고, 상기 공통 라인과 상기 데이터 라인이 중첩되는 영역에 기생 커패시턴스가 형성됨-; 및 복수 개의 연결 라인 세트 - 각 상기 연결 라인 세트는 상기 팬아웃 영역 내에 위치하고, 상기 연결 라인 세트는 상기 데이터 라인과 연결된 복수 개의 연결 라인을 포함함-;를 포함하며, 저항값이 큰 연결 라인과 연결된 데이터 라인 및 대응되는 상기 공통 라인으로 형성된 상기 기생 커패시턴스의 커패시턴스 값은 저항값이 작은 연결 라인과 연결된 데이터 라인 및 대응되는 상기 공통 라인으로 형성된 상기 기생 커패시턴스의 커패시턴스 값보다 작다.
상기 박막 트랜지스터 어레이 기판 중, 상기 연결 라인의 저항값은 팬아웃 영역의 중간 영역로부터 상기 팬아웃 영역의 양측 영역으로 점차 증가하고, 상기 팬아웃 영역의 중간 영역에 위치한 상기 연결 라인은 상기 서브 디스플레이 영역의 중간 영역에 위치한 상기 데이터 라인과 연결되고, 상기 팬아웃 영역의 양측 영역에 위치한 상기 연결 라인은 상기 서브 디스플레이 영역의 양측 영역에 위치한 상기 데이터 라인과 연결되며, 상기 데이터 라인 세트와 상기 공통 라인 세트로 구성된 복수 개의 상기 기생 커패시턴스의 커패시턴스 값은 상기 서브 디스플레이 영역의 중간 영역으로부터 상기 서브 디스플레이 영역의 양측 영역으로 점차 감소한다.
상기 박막 트랜지스터 어레이 기판 중, 상기 공통 라인은, 상기 데이터 라인과 평행을 이루는 하나의 제1 서브 라인; 및 상기 스캔 라인과 평행을 이루는 적어도 하나의 제2 서브 라인;을 포함하고, 그중, 상기 제2 서브 라인과 상기 스캔 라인 모두 제1 금속층으로 형성되어 있고, 상기 제1 서브 라인과 상기 데이터 라인 모두 제2 금속층으로 형성되어 있으며, 상기 제1 서브 라인과 상기 제2 서브 라인은 비아홀을 통해 연결되고, 상기 비아홀은 상기 스캔 라인과 상기 데이터 라인 사이의 절연층에 관통하여 설치되며, 상기 기생 커패시턴스는 상기 데이터 라인 및 상기 공통 라인의 상기 제2 서브 라인으로 구성되어 있다.
상기 박막 트랜지스터 어레이 기판 중, 상기 연결 라인 세트는 적어도, 하나의 제1 연결 라인; 하나의 제2 연결 라인; 및 하나의 제3 연결 라인;을 포함하고, 상기 데이터 라인 세트는 적어도, 하나의 제1 데이터 라인; 하나의 제2 데이터 라인; 및 하나의 제3 데이터 라인;을 포함하며, 상기 공통 라인 세트는 적어도, 하나의 제1 공통 라인; 하나의 제2 공통 라인; 및 하나의 제3 공통 라인;을 포함한다. 상기 제1 연결 라인은 상기 팬아웃 영역의 중간 영역에 위치하고, 상기 제2 연결 라인과 상기 제3 연결 라인은 상기 팬아웃 영역의 양측 영역에 각각 위치한다. 상기 제1 데이터 라인과 상기 제1 공통 라인은 모두 상기 서브 디스플레이 영역의 중간 영역에 위치하고, 상기 제2 데이터 라인과 상기 제2 공통 라인은 모두 상기 서브 디스플레이 영역의 일측에 위치하고, 상기 제3 데이터 라인과 상기 제3 공통 라인은 모두 상기 서브 디스플레이 영역의 다른 측에 위치한다. 상기 제1 데이터 라인은 상기 제1 연결 라인과 연결되고, 상기 제2 데이터 라인은 상기 제2 연결 라인과 연결되고, 상기 제3 데이터 라인은 상기 제3 연결 라인과 연결된다. 상기 제1 공통 라인과 상기 제1 데이터 라인으로 구성된 제1 기생 커패시턴스의 제1 커패시턴스 값은 상기 제1 연결 라인의 제1 저항값과 매칭되고, 상기 제2 공통 라인과 상기 제2 데이터 라인으로 구성된 제2 기생 커패시턴스의 제2 커패시턴스 값은 상기 제2 연결 라인의 제2 저항값과 매칭되고, 상기 제3 공통 라인과 상기 제3 데이터 라인으로 구성된 제3 기생 커패시턴스의 제3 커패시턴스 값은 상기 제3 연결 라인의 제3 저항값과 매칭된다.
상기 박막 트랜지스터 어레이 기판 중, 상기 제1 공통 라인과 상기 제1 데이터 라인의 중첩 부분에는 제1 면적이 있고, 상기 제2 공통 라인과 상기 제2 데이터 라인의 중첩 부분에는 제2 면적이 있고, 상기 제3 공통 라인과 상기 제3 데이터 라인의 중첩 부분에는 제3 면적이 있다. 상기 제1 공통 라인과 상기 제1 데이터 라인의 중첩 부분에는 제1 간격이 있고, 상기 제2 공통 라인과 상기 제2 데이터 라인의 중첩 부분에는 제2 간격이 있고, 상기 제3 공통 라인과 상기 제3 데이터 라인의 중첩 부분에는 제3 간격이 있다. 상기 제1 면적과 상기 제1 간격의 제1 비율은 상기 제2 면적과 상기 제2 간격의 제2 비율 및 상기 제3 면적과 상기 제3 간격의 제3 비율보다 크다.
상기 박막 트랜지스터 어레이 기판 중, 상기 팬아웃 영역의 중간 영역에 위치한 상기 연결 라인의 저항값은 상기 팬아웃 영역의 양측 영역에 위치한 상기 연결 라인의 저항값보다 작으며, 상기 서브 디스플레이 영역의 중간 영역에 위치한 상기 기생 커패시턴스의 커패시턴스 값은 상기 서브 디스플레이 영역의 양측 영역에 위치한 상기 기생 커패시턴스의 커패시턴스 값보다 크다.
상기 박막 트랜지스터 어레이 기판 중, 상기 연결 라인의 저항값은 상기 팬아웃 영역의 중간 영역로부터 상기 팬아웃 영역의 양측 영역으로 점차 증가하고, 상기 연결 라인과 대응되어 연결된 상기 데이터 라인과 상기 공통 라인의 중첩 면적은 상기 서브 디스플레이 영역의 중간 영역으로부터 상기 서브 디스플레이 영역의 양측 영역으로 감소한다.
상기 박막 트랜지스터 어레이 기판 중, 상기 연결 라인의 저항값은 상기 팬아웃 영역의 중간 영역으로부터 상기 팬아웃 영역의 양측 영역으로 점차 증가하고, 상기 연결 라인과 대응되어 연결된 상기 데이터 라인과 상기 공통 라인 사이의 절연층 두께는 상기 서브 디스플레이 영역의 중간 영역으로부터 상기 서브 디스플레이 영역의 양측 영역으로 점차 증가한다.
상기 박막 트랜지스터 어레이 기판 중, 상기 서브 디스플레이 영역 내, 저항값이 큰 연결 라인과 연결된 데이터 라인 및 상기 공통 라인 사이의 중첩 면적은 저항값이 작은 연결 라인과 연결된 데이터 라인 및 상기 공통 라인 사이의 중첩 면적보다 작다.
상기 박막 트랜지스터 어레이 기판 중, 상기 서브 디스플레이 영역 내, 저항값이 큰 연결 라인과 연결된 데이터 라인 및 상기 공통 라인 사이의 절연층 두께는 저항값이 작은 연결 라인과 연결된 데이터 라인 및 상기 공통 라인 사이의 절연층 두께보다 크다.
상기 박막 트랜지스터 어레이 기판 중, 상기 서브 디스플레이 영역 내, 저항값이 큰 연결 라인과 연결된 상기 기생 커패시턴스의 커패시턴스 값은 작으며, 이를 통하여 상기 복수 개의 데이터 라인이 전달한 데이터 신호의 전류 강도가 모두 미리 설정한 범위 내에 있도록 확실히 보장한다.
상기 박막 트랜지스터 어레이 기판 중, 상기 서브 디스플레이 영역은 긴 띠 형상이고, 상기 서브 디스플레이 영역의 길이 방향은 상기 제2 방향과 평행을 이루고, 적어도 두 개의 상기 서브 디스플레이 영역은 상기 제1 방향을 따라 1차원 어레이 형식으로 배열되며, 상기 팬아웃 영역은 상기 서브 디스플레이 영역의 일단에 위치한다.
상기 박막 트랜지스터 어레이 기판 중, 상기 스캔 라인과 상기 제2 서브 라인은 모두 상기 기판 위에 설치되며, 상기 박막 트랜지스터 어레이 기판은 절연층을 더 포함하고, 상기 절연층은 상기 스캔 라인, 상기 제2 서브 라인 및 상기 기판 위에 설치되며, 상기 데이터 라인과 상기 제1 서브 라인은 모두 상기 절연층 위에 설치된다.
상기 박막 트랜지스터 어레이 기판 중, 상기 팬아웃 영역의 상기 연결 라인의 저항값과 상기 연결 라인의 길이는 대응되고, 상기 팬아웃 영역의 중간 영역에 위치한 상기 연결 라인의 길이는 상기 팬아웃 영역의 양측 영역에 위치한 상기 연결 라인의 길이보다 짧다.
디스플레이 패널에 있어서, 상기 디스플레이 패널은 상기 박막 트랜지스터 어레이 기판을 포함한다.
종래의 기술과 비교하여, 본 발명은 표시되는 이미지에서 밝기가 일치하지 않는 광 줄무늬가 나타나는 현상을 방지할 수 있다.
본 발명의 상술 내용을 더욱 명확하게 하기 위해서, 이하 도면과 함께 바람직한 실시예들을 통해 구체적으로 설명한다.
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판에 대한 예시도이다.
도 2는 도 1에 따른 영역A에 대한 예시도이다.
도 3은 도 1 또는 도 2에 따른 팬아웃 영역 연결 라인의 저항값과 서브 디스플레이 영역 기생 커패시턴스의 커패시턴스 값과의 관계 예시도이다.
도 4는 도 1 또는 도 2에 따른 서브 디스플레이 영역의 중간 영역 및 양측 영역에 위치한 데이터 라인, 공통 라인, 픽셀 유닛의 신호 파형도이다.
본 발명의 가장 바람직한 실시 내용
본 설명서에서 사용된 단어와 관련하여, '실시예'는 실례, 예시 또는 예증을 뜻한다. 또한, 본 발명의 설명 및 청구범위에서 사용하는 관사 '일'과 관련하여, 다르게 지정되거나 문맥상 단수 형태임이 명백하지 않는 이상, 일반적으로'하나 또는 그 이상'으로 해석한다.
본 발명의 디스플레이 패널은 TFT-LCD(Thin Film Trasistor Liquid Crystal Display, 박막 트랜지스터 액정 디스플레이 패널)일 수 있다.
상기 디스플레이 패널은 박막 트랜지스터 어레이 기판, 액정층 및 컬러 필름 기판을 포함하고, 상기 액정층은 상기 박막 트랜지스터 어레이 기판과 상기 컬러 필름 기판 사이에 설치된다.
도 1, 도 2, 도 3 및 도 4를 참조하여, 도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판에 대한 예시도이고, 도 2는 도 1에 따른 영역A에 대한 예시도이고, 도 3은 도 1 또는 도 2에 따른 팬아웃 영역(103)의 연결 라인(206, 207, 208, 209, 120)의 저항값과 서브 디스플레이 영역(1021) 기생 커패시턴스(307, 308, 309)의 커패시턴스 값과의 관계 예시도이며, 도 4는 도 1 또는 도 2에 따른 서브 디스플레이 영역(1021)의 중간 영역(10211) 및 양측 영역(10212, 10213, 10214, 10215)에 위치한 데이터 라인(201, 202, 203, 204, 205), 공통 라인, 픽셀 유닛(311)의 신호 파형도이다.
상기 박막 트랜지스터 하나의 어레이 기판은 기판(101), 적어도 두 개의 스캔 라인(310), 적어도 하나의 데이터 라인 세트, 적어도 하나의 공통 라인 세트, 적어도 6개의 픽셀 유닛(311) 및 적어도 하나의 연결 라인 세트를 포함한다. 상기 연결 라인 세트와 상기 데이터 라인 세트는 대응된다.
상기 박막 트랜지스터 어레이 기판은 하나의 디스플레이 영역(102)과 적어도 하나의 팬아웃 영역(103)을 포함하고, 상기 디스플레이 영역(102)은 적어도 하나의 서브 디스플레이 영역(1021)을 포함하며, 상기 팬아웃 영역(103)은 상기 디스플레이 영역(102)의 일측에 위치하고, 즉, 상기 팬아웃 영역(103)은 상기 박막 트랜지스터 어레이 기판의 비디스플레이 영역에 위치하며, 상기 비디스플레이 영역은 상기 디스플레이 영역(102)의 주변에 위치한다. 상기 서브 디스플레이 영역과 상기 팬아웃 영역은 일대일 대응으로 분포되어 있다. 상기 스캔 라인(310)과 대응되는 직선은 제1 방향(313)과 평행을 이루며, 즉, 상기 스캔 라인(310)은 제1 방향(313)을 따라 연장된다. 상기 데이터 라인 세트는 적어도 3개의 데이터 라인(201, 202, 203, 204, 205)을 포함하고, 상기 데이터 라인(201, 202, 203, 204, 205)과 대응되는 직선은 상기 제1 방향(313)과 수직을 이루는 제2 방향(314)과 평행을 이루며, 즉, 상기 데이터 라인(201, 202, 203, 204, 205)은 상기 제2 방향(314)을 따라 연장된다. 상기 공통 라인 세트는 적어도 3개의 공통 라인을 포함하고, 상기 공통 라인과 대응되는 직선은 상기 제2 방향(314)과 평행을 이루며, 상기 공통 라인은 상기 데이터 라인과 교차로 설치된다.
상기 연결 라인 세트는 적어도 3개의 연결 라인(206, 207, 208, 209, 210)을 포함하고, 상기 연결 라인(206, 207, 208, 209, 210)은 상기 데이터 라인(201, 202, 203, 204, 205)과 연결되고, 상기 연결 라인(206, 207, 208, 209, 210)은 또한 데이터 구동 회로(104)와 연결된다. 상기 스캔 라인(310)은 상기 디스플레이 영역(102) 내에 설치되고, 상기 데이터 라인 세트와 상기 공통 라인 세트는 상기 서브 디스플레이 영역(1021) 내에 설치되며, 상기 연결 라인 세트는 상기 팬아웃 영역(103) 내에 설치되고, 상기 팬아웃 영역(103)의 중간 영역에 위치한 상기 연결 라인(206)의 저항값은 상기 팬아웃 영역(103)의 양측 영역에 위치한 상기 연결 라인(207, 208, 209, 210)의 저항값보다 작으며, 상기 공통 라인과 상기 데이터 라인(201, 202, 203, 204, 205)은 기생 커패시턴스(307, 308, 309)를 구성하고, 즉, 상기 공통 라인과 상기 데이터 라인(201, 202, 203, 204, 205)의 중첩 영역은 기생 커패시턴스(307, 308, 309)를 형성하고, 상기 서브 디스플레이 영역(1021)의 중간 영역(10211)에 위치한 상기 기생 커패시턴스(307)의 커패시턴스 값은 상기 서브 디스플레이 영역(1021)의 양측 영역(10212, 10213, 10214, 10215)에 위치한 상기 기생 커패시턴스(308, 309)의 커패시턴스 값보다 작다.
구체적으로, 상기 팬아웃 영역(103) 내 모든 상기 연결 라인(206, 207, 208, 209, 210)의 재질이 같고, 상기 팬아웃 영역(103) 내 모든 상기 연결 라인(206, 207, 208, 209, 210)의 횡단 면적이 같으며, 상기 팬아웃 영역(103) 내 상기 연결 라인(206, 207, 208, 209, 210)의 저항값은 상기 연결 라인(206, 207, 208, 209, 210)의 길이와 대응되고, 상기 팬아웃 영역(103) 중간 영역에 위치한 상기 연결 라인(206)의 길이는 상기 팬아웃 영역(103) 양측 영역에 위치한 상기 연결 라인(207, 208, 209, 210)의 길이보다 짧다.
상기 픽셀 유닛(311)는 박막 트랜지스터 스위치와 픽셀 전극을 포함하고, 상기 박막 트랜지스터 스위치는 상기 스캔 라인(310), 상기 데이터 라인(201, 202, 203, 204, 205) 및 상기 픽셀 전극과 연결된다.
상기 서브 디스플레이 영역(1021)은 좁고 긴 띠 형상이고, 상기 서브 디스플레이 영역(1021)의 길이 방향은 상기 제2 방향(314)과 평행을 이루고, 적어도 두 개의 상기 서브 디스플레이 영역(1021)은 상기 제1 방향(313)을 따라 1차원 어레이 형식으로 배열된다. 상기 팬아웃 영역(103)은 상기 서브 디스플레이 영역(1021)의 일단에 위치한다.
적어도 두 개의 상기 스캔 라인(310)은 상기 제2 방향(314)을 따라 1차원 어레이 형식으로 배열된다. 적어도 3개의 상기 데이터 라인(201, 202, 203, 204, 205)은 상기 제1 방향(313)을 따라 1차원 어레이 형식으로 배열된다. 적어도 3개의 상기 공통 라인은 상기 제1 방향(313)을 따라 1차원 어레이 형식으로 배열된다.
적어도 6개의 상기 픽셀 유닛(311)은 2차원 어레이 형식으로 배열된다.
본 발명에 대한 상기 박막 트랜지스터 어레이 기판 중, 상기 연결 라인 세트 중 적어도 3개의 상기 연결 라인(206, 207, 208, 209, 210)의 저항값은 상기 팬아웃 영역(103)의 중간 영역으로부터 상기 팬아웃 영역(103)의 양측 영역으로 점차 증가한다. 즉, 저항값이 큰 연결 라인과 연결된 데이터 라인 및 대응되는 상기 공통 라인으로 형성된 상기 기생 커패시턴스의 커패시턴스 값은 저항값이 작은 연결 라인과 연결된 데이터 라인 및 대응되는 상기 공통 라인으로 형성된 상기 기생 커패시턴스의 커패시턴스 값보다 작다.
상기 팬아웃 영역(103)의 중간 영역에 위치한 상기 연결 라인(206)은 상기 서브 디스플레이 영역(1021)의 중간 영역(10211)에 위치한 상기 데이터 라인(201)과 연결되고, 상기 팬아웃 영역(103)의 양측 영역에 위치한 상기 연결 라인(207, 208, 209, 210)은 상기 서브 디스플레이 영역(1021)의 양측 영역(10212, 10213, 10214, 10215)에 위치한 상기 데이터 라인(202, 203, 204, 205)과 연결된다.
상기 데이터 라인 세트와 상기 공통 라인 세트로 구성된 적어도 3개의 상기 기생 커패시턴스(307, 308, 309)의 커패시턴스 값은 상기 서브 디스플레이 영역(1021)의 중간 영역(10211)으로부터 상기 서브 디스플레이 영역(1021)의 양측 영역(10212, 10213, 10214, 10215)으로 점차 감소한다.
상기 데이터 라인 세트와 상기 공통 라인 세트로 구성된 적어도 3개의 상기 기생 커패시턴스(307, 308, 309) 중, 상기 데이터 라인(201, 202, 203, 204, 205)과 상기 공통 라인의 중첩 면적은 상기 서브 디스플레이 영역(1021)의 중간 영역(10211)으로부터 상기 서브 디스플레이 영역(1021)의 양측 영역(10212, 10213, 10214, 10215)으로 점차 감소한다.
본 발명의 상기 박막 트랜지스터 어레이 기판 중, 상기 공통 라인은 하나의 제1 서브 라인(301, 302, 303) 및 적어도 하나의 제2 서브 라인(304, 305, 306)을 포함한다. 상기 제2 서브 라인(304, 305, 306)과 상기 스캔 라인(310)은 평행을 이룬다. 상기 제1 서브 라인(301, 302, 303)과 상기 데이터 라인(201, 202, 203, 204, 205)은 평행을 이룬다.
제2 서브 라인(304, 305, 306)과 상기 스캔 라인(310)은 모두 제1 금속층으로 형성되고 있고, 상기 제1 서브 라인(301, 302, 303)과 상기 데이터 라인(201, 202, 203, 204, 205)은 모두 제2 금속층으로 형성되어 있으며, 상기 제1 서브 라인(301, 302, 303)과 상기 제2 서브 라인(304, 305, 306)은 비아홀(312)을 통해 연결되고, 상기 비아홀(312)은 상기 스캔 라인(310)과 상기 데이터 라인(201, 202, 203, 204, 205) 사이의 절연층에 관통하여 설치된다. 구체적으로, 상기 제1 서브 라인(301, 302, 303)의 일부 및/또는, 상기 제2 서브 라인(304, 305, 306)의 일부는 상기 비아홀(312) 내에 설치된다.
상기 기생 커패시턴스 (307, 308, 309)는 상기 데이터 라인(201, 202, 203, 204, 205)과 상기 공통 라인의 상기 제2 서브 라인(304, 305, 306)이 위 아래로 겹쳐져서 구성된다.
상기 스캔 라인(310)과 상기 제2 서브 라인(304, 305, 306)은 모두 상기 기판(101) 위에 설치된다. 상기 박막 트랜지스터 어레이 기판은 절연층을 더 포함하고, 상기 절연층은 상기 스캔 라인(310), 상기 제2 서브 라인(304, 305, 306) 및 상기 기판(101) 위에 설치된다. 상기 데이터 라인(201, 202, 203, 204, 205)과 상기 제1 서브 라인(301, 302, 303)은 모두 상기 절연층 위에 설치된다.
본 발명의 상기 박막 트랜지스터 어레이 기판 중, 적어도 3개의 상기 연결 라인(206, 207, 208, 209, 210)은 적어도 하나의 제1 연결 라인(206), 하나의 제2 연결 라인(207) 및 하나의 제 3 연결 라인(208)을 포함하고, 적어도 3개의 상기 데이터 라인(201, 202, 203, 204, 205)은 적어도 하나의 제1 데이터 라인(201), 하나의 제2 데이터 라인(202) 및 하나의 제3 데이터 라인(203)을 포함하며, 적어도 3개의 상기 공통 라인은 적어도 하나의 제1 공통 라인, 하나의 제2 공통 라인 및 하나의 제3 공통 라인을 포함한다.
상기 제1 연결 라인(206)은 상기 팬아웃 영역(103)의 중간 영역에 위치하며, 상기 제2 연결 라인(207)과 상기 제3 연결 라인(208)은 각각 상기 팬아웃 영역(103)의 양측 영역에 위치한다.
상기 제1 데이터 라인(201)과 상기 제1 공통 라인은 모두 상기 서브 디스플레이 영역(1021)의 중간 영역(10211)에 위치하고, 상기 제2 데이터 라인(202)과 상기 제2 공통 라인은 모두 상기 서브 디스플레이 영역(1021)의 일측에 위치하며, 상기 제3 데이터 라인(203)과 상기 제3 공통 라인은 모두 상기 서브 디스플레이 영역(1021)의 다른 일측에 위치한다.
상기 제1 데이터 라인(201)은 상기 제1 연결 라인(206)과 연결되고, 상기 제2 데이터 라인(202)은 상기 제2 연결 라인(207)과 연결되고, 상기 제3 데이터 라인(203)은 상기 제3 연결 라인(208)과 연결된다.
상기 제1 공통 라인과 상기 제1 데이터 라인(201)으로 구성된 제1 기생 커패시턴스(307)의 제1 커패시턴스 값은 상기 제1 연결 라인(206)의 제1 저항값과 매칭되고, 상기 제2 공통 라인과 상기 제2 데이터 라인(202)으로 구성된 제2 기생 커패시턴스(308)의 제2 커패시턴스 값은 상기 제2 연결 라인(207)의 제2 저항값과 매칭되며, 상기 제3 공통 라인과 상기 제3 데이터 라인(203)으로 구성된 제3 기생 커패시턴스(309)의 제3 커패시턴스 값은 상기 제3 연결 라인(208)의 제3 저항값과 매칭된다.
상기 팬아웃 영역(103)의 중간 영역에 위치한 상기 연결 라인의 저항값은 상기 팬아웃 영역(103)의 양측 영역에 위치한 상기 연결 라인의 저항값보다 작으며, 상기 서브 디스플레이 영역(1021)의 중간 영역에 위치한 상기 기생 커패시턴스의 커패시턴스 값은 상기 서브 디스플레이 영역(1021)의 양측 영역에 위치한 상기 기생 커패시턴스의 커패시턴스 값보다 크다.
상기 연결 라인의 저항값은 상기 팬아웃 영역(103)의 중간 영역로부터 상기 팬아웃 영역(103)의 양측 영역으로 점차 증가하고, 상기 연결 라인과 대응되어 연결된 상기 데이터 라인과 상기 공통 라인의 중첩 면적은 상기 서브 디스플레이 영역(1021)의 중간 영역으로부터 상기 서브 디스플레이 영역(1021)의 양측 영역으로 감소한다.
상기 연결 라인의 저항값은 상기 팬아웃 영역(103)의 중간 영역으로부터 상기 팬아웃 영역(103)의 양측 영역으로 점차 증가하고, 상기 연결 라인과 대응되어 연결된 상기 데이터 라인과 상기 공통 라인 사이의 절연층 두께는 상기 서브 디스플레이 영역(1021)의 중간 영역으로부터 상기 서브 디스플레이 영역(1021)의 양측 영역으로 점차 증가한다.
하나의 상기 서브 디스플레이 영역(1021) 내, 저항값이 큰 연결 라인과 연결된 데이터 라인 및 상기 공통 라인 사이의 중첩 면적은 저항값이 작은 연결 라인과 연결된 데이터 라인 및 상기 공통 라인 사이의 중첩 면적보다 작다. 또는,
하나의 상기 서브 디스플레이 영역(1021) 내, 저항값이 큰 연결 라인과 연결된 데이터 라인 및 상기 공통 라인 사이의 절연층 두께는 저항값이 작은 연결 라인과 연결된 데이터 라인 및 상기 공통 라인 사이의 절연층 두께보다 크다.
상기 서브 디스플레이 영역(1021) 내, 저항값이 큰 연결 라인과 연결된 상기 기생 커패시턴스의 커패시턴스 값은 작으며, 이를 통하여 상기 복수 개의 데이터 라인이 전달한 데이터 신호의 전류 강도가 모두 미리 설정한 범위 내에 있도록 보장한다.
상기 제1 공통 라인과 상기 제1 데이터 라인(201)의 중첩 부분에는 제1 면적이 있고, 상기 제2 공통 라인과 상기 제2 데이터 라인(202)의 중첩 부분에는 제2 면적이 있고, 상기 제3 공통 라인과 상기 제3 데이터 라인(203)의 중첩 부분에는 제3 면적이 있다.
상기 제1 공통 라인과 상기 제1 데이터 라인(201)의 중첩 부분에는 제1 간격이 있고, 상기 제2 공통 라인과 상기 제2 데이터 라인(202)의 중첩 부분에는 제2 간격이 있고, 상기 제3 공통 라인과 상기 제3 데이터 라인(203)의 중첩 부분에는 제3 간격이 있다.
상기 제1 면적과 상기 제1 간격의 비율(제1 비율)은 상기 제2 면적과 상기 제2 간격의 비율(제2 비율) 및 상기 제3 면적과 상기 제3 간격의 비율(제3 비율)보다 크다.
바람직하게, 본 실시예 중, 제1 면적, 제2 면적 및 제3 면적이 동일하지 않기 때문에, 제조 공정을 간소화하기 위해, 상기 제1 간격, 상기 제2 간격 및 상기 제3 간격은 모두 동일하다. 제2 서브 라인과 데이터 라인의 제조 과정 중, 각각의 마스크와 대응되는 위치의 패턴 수정을 통해, 제2 서브 라인과 데이터 라인의 중첩 면적을 조절함으로써 제1 면적, 제2 면적 및 제3 면적을 획득할 수 있다. 바람직하게, 본 실시예 중, 하나의 서브 디스플레이 영역(1021)은 하나의 팬아웃 영역(103)과 대응되고, 제2 서브 라인과 데이터 라인의 제조 과정 중, 팬아웃 영역(103) 내 연결 라인을 따라 중간에서 양측 방향으로 상기 연결 라인과 대응되어 연결된 데이터 라인의 넓이 또는 국부 넓이를 점차 줄이고, 동시에 데이터 라인과 중첩되는 공통 라인의 넓이 또는 국부 넓이 또한 대응하여 점차 줄임으로써, 서브 디스플레이 영역의 양측으로부터 상기 서브 디스플레이 영역 중간으로의 기생 커패시턴스(308)의 점진적 증가를 실현한다.
다른 실시 예에서, 하프 그레이 스케일 마스크를 사용하여 절연층의 두께를 균등하지 않게 설치할 수 있으며, 즉, 제1 간격, 상기 제2 간격 및 상기 제 3간격의 불일치를 실현할 수 있다. 서브 디스플레이 영역의 양측에서 서브 디스플레이 영역의 중간까지 위치한 기생 커패시턴스의 커패시턴스 값을 조절하기 위해, 제1 면적, 제2 면적 및 제 3 면적의 동일을 유지한다는 전제 하에(데이터 라인과 공통 라인의 중첩 면적 동일), 절연층의 애싱 공정을 직접적으로 추가하고, 이를 통하여 데이터 라인과 공통 라인 사이의 절연층의 두께는 서브 디스플레이 영역의 양측에서 서브 디스플레이 영역의 중간으로 점차 감소된다.
물론 다른 실시 예에서도 데이터 라인과 공통 라인의 중첩 면적 및 절연층의 크기를 동시에 바꿔 기생 커패시턴스의 크기를 변화시킬 수 있으나, 해당 방안은 추가해야 하는 공정이 많고 비용이 높기 때문에, 여기서는 더는 설명하지 않는다.
본 발명에 따른 상기 박막 트랜지스터 어레이 기판 중, 상기 제1 기생 커패시턴스(307)는 상기 제1 데이터 라인(201)에서 전달된 제1 데이터 신호(Data1)의 전류 강도를 조절하여, 상기 제1 데이터 신호(Data1)의 전류 강도를 미리 설정한 범위 내에 있도록 한다.
상기 제2 기생 커패시턴스(308)는 상기 제2 데이터 라인(202)에서 전달된 제2 데이터 신호(Data2)의 전류 강도를 조절하여, 상기 제2 데이터 신호(Data2)의 전류 강도를 미리 설정한 범위 내에 있도록 한다.
상기 제3 기생 커패시턴스(309)는 상기 제3 데이터 라인(203)에서 전달된 제3 데이터 신호(Data3)의 전류 강도를 조절하여, 상기 제3 데이터 신호(Data3)의 전류 강도를 미리 설정한 범위 내에 있도록 한다.
즉, 상기 제1 기생 커패시턴스(307), 상기 제2 기생 커패시턴스(308) 및 상기 제3 기생 커패시턴스(309)는 상기 서브 디스플레이 영역(1021)에 입력된 두 개 임의의 픽셀 유닛열 중 두 개의 픽셀 유닛(311)의 전류 강도 차이값이 설정값보다 작게 한다.
따라서, 팬아웃 영역 연결 라인 저항값의 차이에 대해, 공통 라인과 데이터 라인의 중첩 면적 또는 간격 조절을 통해, 각기 다른 열에 위치한 기생 커패시턴스의 커패시턴스 값을 인위적으로 선정하고, 저항값이 큰 연결 라인과 연결된 기생 커패시턴스의 커패시턴스 값은 작고, 저항값이 작은 연결 라인과 연결된 기생 커패시턴스의 커패시턴스 값은 크도록 보장한다. 이를 통해 각 열 픽셀 유닛(311)의 표시 밝기를 정확하게 조절하여, 수직의 흑백 광 줄무늬 현상 개선 목적을 이룰 수 있다.
본 발명 중, 제1 공통 라인(COM1), 제2 공통 라인(COM2) 및 제3 공통 라인(COM3)은 각각 제1 데이터 라인(201), 제2 데이터 라인(202) 및 제3 데이터 라인(203)과 제1 기생 커패시턴스(307), 제2 기생 커패시턴스(308), 제3 기생 커패시턴스(309)를 형성하기 때문에, 제1 기생 커패시턴스(307), 제2 기생 커패시턴스(308) 및 제3 기생 커패시턴스(309)로 상기 제1 데이터 라인(201)에서 전송된 제1 데이터 신호(Data1)의 전류 강도, 상기 제2 데이터 라인(202)에서 전송된 제2 데이터 신호(Data2)의 전류 강도 및 상기 제3 데이터 라인(203)에서 전송된 제3 데이터 신호(Data3)의 전류 강도를 각각 조절하여, 상기 서브 디스플레이 영역(1021)에 입력된 두 개 임의의 픽셀 유닛열 중 두 개의 픽셀 유닛(311)의 전류 강도(Pixel1, Pixel2, Pixel3)를 모두 미리 설정한 범위 내에 있도록 할 수 있고, 즉, 상기 서브 디스플레이 영역(1021)에 입력된 두 개 임의의 픽셀 유닛열 중 두 개의 픽셀 유닛(311)의 전류 강도(Pixel1, Pixel2, Pixel3) 차이값을 설정값보다 작게 할 수 있다.
따라서, 본 발명은 각기 다른 서브 디스플레이 영역 내 공통 라인과 데이터 라인 사이의 기생 커패시턴스의 크기 변화를 통해, 팬아웃 영역 연결 라인의 저항값 차이로 인한 일정하지 않은 밝기의 광 줄무늬 현상을 개선한다.
이상과 같이, 바람직한 실시예들을 통해 본 발명을 설명하였으나, 본 발명은 상술된 바람직한 실시예에 의해 한정되지 않는다. 해당 기술분야에서 통상의 지식을 가진 자들은 본 발명의 요지 및 범위 내에서 여러 변형을 진행할 수 있으며, 본 발명의 보호 범위는 본 특허의 청구범위를 기준으로 한다.
101: 기판 310: 스캔 라인

Claims (20)

  1. 박막 트랜지스터 어레이 기판에 있어서,
    그중, 상기 박막 트랜지스터 어레이 기판은,
    복수 개의 팬아웃 영역 - 상기 팬아웃 영역은 상기 박막 트랜지스터 어레이 기판의 비디스플레이 영역에 위치하고, 상기 박막 트랜지스터 어레이 기판의 디스플레이 영역은 상기 복수 개의 팬아웃 영역에 대응하여 복수 개의 서브 디스플레이 영역으로 나눠지고, 상기 서브 디스플레이 영역과 상기 팬아웃 영역은 일대일 대응으로 분포됨 -;
    제1 방향을 따라 연장된 복수 개의 스캔 라인;
    복수 개의 데이터 라인 세트 - 각 상기 데이터 라인 세트는 복수 개의 데이터 라인을 포함하고, 상기 데이터 라인은 제2 방향을 따라 연장되고, 상기 제1 방향과 상기 제2 방향은 수직임 -;
    복수 개의 공통 라인 세트 - 상기 공통 라인 세트는 상기 데이터 라인과 교차 설치된 복수 개의 공통 라인을 포함하고, 상기 공통 라인과 상기 데이터 라인이 중첩되는 영역에 기생 커패시턴스가 형성됨 -; 및
    복수 개의 연결 라인 세트 - 각 상기 연결 라인 세트는 상기 팬아웃 영역 내에 위치하고, 상기 연결 라인 세트는 상기 데이터 라인과 연결된 복수 개의 연결 라인을 포함함 -;
    를 포함하고,
    저항값이 큰 연결 라인과 연결된 데이터 라인 및 대응되는 상기 공통 라인으로 형성된 상기 기생 커패시턴스의 커패시턴스 값은 저항값이 작은 연결 라인과 연결된 데이터 라인 및 대응되는 상기 공통 라인으로 형성된 상기 기생 커패시턴스의 커패시턴스 값보다 작고,
    상기 연결 라인의 저항값은 상기 팬아웃 영역의 중간 영역로부터 상기 팬아웃 영역의 양측 영역으로 점차 증가하고,
    상기 팬아웃 영역의 중간 영역에 위치한 상기 연결 라인은 상기 서브 디스플레이 영역의 중간 영역에 위치한 상기 데이터 라인과 연결되고, 상기 팬아웃 영역의 양측 영역에 위치한 상기 연결 라인은 상기 서브 디스플레이 영역의 양측 영역에 위치한 상기 데이터 라인과 연결되고,
    상기 데이터 라인 세트와 상기 공통 라인 세트로 구성된 복수 개의 상기 기생 커패시턴스의 커패시턴스 값은 상기 서브 디스플레이 영역의 중간 영역으로부터 상기 서브 디스플레이 영역의 양측 영역으로 점차 감소하고,
    상기 공통 라인은,
    상기 데이터 라인과 평행을 이루는 하나의 제1 서브 라인; 및
    상기 스캔 라인과 평행을 이루는 적어도 하나의 제2 서브 라인;
    을 포함하고,
    그중, 상기 제2 서브 라인과 상기 스캔 라인 모두 제1 금속층으로 형성되어 있고, 상기 제1 서브 라인과 상기 데이터 라인 모두 제2 금속층으로 형성되어 있으며, 상기 제1 서브 라인과 상기 제2 서브 라인은 비아홀을 통해 연결되고, 상기 비아홀은 상기 스캔 라인과 상기 데이터 라인 사이의 절연층에 관통하여 설치되고,
    상기 기생 커패시턴스는 상기 데이터 라인 및 상기 공통 라인의 상기 제2 서브 라인으로 구성되는 것인, 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    그중, 상기 연결 라인 세트는 적어도,
    하나의 제1 연결 라인;
    하나의 제2 연결 라인; 및
    하나의 제3 연결 라인;
    을 포함하고,
    상기 데이터 라인 세트는 적어도,
    하나의 제1 데이터 라인;
    하나의 제2 데이터 라인; 및
    하나의 제3 데이터 라인;
    을 포함하고,
    상기 공통 라인 세트는 적어도,
    하나의 제1 공통 라인;
    하나의 제2 공통 라인; 및
    하나의 제3 공통 라인;
    을 포함하고,
    상기 제1 연결 라인은 상기 팬아웃 영역의 중간 영역에 위치하고, 상기 제2 연결 라인과 상기 제3 연결 라인은 상기 팬아웃 영역의 양측 영역에 각각 위치하고,
    상기 제1 데이터 라인과 상기 제1 공통 라인은 모두 상기 서브 디스플레이 영역의 중간 영역에 위치하고, 상기 제2 데이터 라인과 상기 제2 공통 라인은 모두 상기 서브 디스플레이 영역의 일측에 위치하고, 상기 제3 데이터 라인과 상기 제3 공통 라인은 모두 상기 서브 디스플레이 영역의 다른 측에 위치하고,
    상기 제1 데이터 라인은 상기 제1 연결 라인과 연결되고, 상기 제2 데이터 라인은 상기 제2 연결 라인과 연결되고, 상기 제3 데이터 라인은 상기 제3 연결 라인과 연결되고,
    상기 제1 공통 라인과 상기 제1 데이터 라인으로 구성된 제1 기생 커패시턴스의 제1 커패시턴스 값은 상기 제1 연결 라인의 제1 저항값과 매칭되고, 상기 제2 공통 라인과 상기 제2 데이터 라인으로 구성된 제2 기생 커패시턴스의 제2 커패시턴스 값은 상기 제2 연결 라인의 제2 저항값과 매칭되고, 상기 제3 공통 라인과 상기 제3 데이터 라인으로 구성된 제3 기생 커패시턴스의 제3 커패시턴스 값은 상기 제3 연결 라인의 제3 저항값과 매칭되는 것인, 박막 트랜지스터 어레이 기판.
  3. 제1항에 있어서,
    그중, 상기 팬아웃 영역의 중간 영역에 위치한 상기 연결 라인의 저항값은 상기 팬아웃 영역의 양측 영역에 위치한 상기 연결 라인의 저항값보다 작으며, 상기 서브 디스플레이 영역의 중간 영역에 위치한 상기 기생 커패시턴스의 커패시턴스 값은 상기 서브 디스플레이 영역의 양측 영역에 위치한 상기 기생 커패시턴스의 커패시턴스 값보다 큰 것인, 박막 트랜지스터 어레이 기판.
  4. 제1항에 있어서,
    그중, 상기 연결 라인의 저항값은 상기 팬아웃 영역의 중간 영역로부터 상기 팬아웃 영역의 양측 영역으로 점차 증가하고,
    상기 연결 라인과 대응되어 연결된 상기 데이터 라인과 상기 공통 라인의 중첩 면적은 상기 서브 디스플레이 영역의 중간 영역으로부터 상기 서브 디스플레이 영역의 양측 영역으로 감소하는 것인, 박막 트랜지스터 어레이 기판.
  5. 제1항에 있어서,
    그중, 상기 연결 라인의 저항값은 상기 팬아웃 영역의 중간 영역으로부터 상기 팬아웃 영역의 양측 영역으로 점차 증가하고,
    상기 연결 라인과 대응되어 연결된 상기 데이터 라인과 상기 공통 라인 사이의 절연층 두께는 상기 서브 디스플레이 영역의 중간 영역으로부터 상기 서브 디스플레이 영역의 양측 영역으로 점차 증가하는 것인, 박막 트랜지스터 어레이 기판.
  6. 박막 트랜지스터 어레이 기판에 있어서,
    그중, 상기 박막 트랜지스터 어레이 기판은,
    복수 개의 팬아웃 영역 - 상기 팬아웃 영역은 상기 박막 트랜지스터 어레이 기판의 비디스플레이 영역에 위치하고, 상기 박막 트랜지스터 어레이 기판의 디스플레이 영역은 상기 복수 개의 팬아웃 영역에 대응하여 복수 개의 서브 디스플레이 영역으로 나눠지고, 상기 서브 디스플레이 영역과 상기 팬아웃 영역은 일대일 대응으로 분포됨 -;
    제1 방향을 따라 연장된 복수 개의 스캔 라인;
    복수 개의 데이터 라인 세트 - 각 상기 데이터 라인 세트는 복수 개의 데이터 라인을 포함하고, 상기 데이터 라인은 제2 방향을 따라 연장되고, 상기 제1 방향과 상기 제2 방향은 수직임 -;
    복수 개의 공통 라인 세트 - 상기 공통 라인 세트는 상기 데이터 라인과 교차 설치된 복수 개의 공통 라인을 포함하고, 상기 공통 라인과 상기 데이터 라인이 중첩되는 영역에 기생 커패시턴스가 형성됨 -; 및
    복수 개의 연결 라인 세트 - 각 상기 연결 라인 세트는 상기 팬아웃 영역 내에 위치하고, 상기 연결 라인 세트는 상기 데이터 라인과 연결된 복수 개의 연결 라인을 포함함 -;
    를 포함하고,
    저항값이 큰 연결 라인과 연결된 데이터 라인 및 대응되는 상기 공통 라인으로 형성된 상기 기생 커패시턴스의 커패시턴스 값은 저항값이 작은 연결 라인과 연결된 데이터 라인 및 대응되는 상기 공통 라인으로 형성된 상기 기생 커패시턴스의 커패시턴스 값보다 작은 것인, 박막 트랜지스터 어레이 기판.
  7. 제6항에 있어서,
    그중, 상기 연결 라인의 저항값은 상기 팬아웃 영역의 중간 영역로부터 상기 팬아웃 영역의 양측 영역으로 점차 증가하고,
    상기 팬아웃 영역의 중간 영역에 위치한 상기 연결 라인은 상기 서브 디스플레이 영역의 중간 영역에 위치한 상기 데이터 라인과 연결되고, 상기 팬아웃 영역의 양측 영역에 위치한 상기 연결 라인은 상기 서브 디스플레이 영역의 양측 영역에 위치한 상기 데이터 라인과 연결되고,
    상기 데이터 라인 세트와 상기 공통 라인 세트로 구성된 복수 개의 상기 기생 커패시턴스의 커패시턴스 값은 상기 서브 디스플레이 영역의 중간 영역으로부터 상기 서브 디스플레이 영역의 양측 영역으로 점차 감소하는 것인, 박막 트랜지스터 어레이 기판.
  8. 제6항에 있어서,
    그중, 상기 공통 라인은,
    상기 데이터 라인과 평행을 이루는 하나의 제1 서브 라인; 및
    상기 스캔 라인과 평행을 이루는 적어도 하나의 제2 서브 라인;
    을 포함하고,
    그중, 상기 제2 서브 라인과 상기 스캔 라인 모두 제1 금속층으로 형성되어 있고, 상기 제1 서브 라인과 상기 데이터 라인 모두 제2 금속층으로 형성되어 있으며, 상기 제1 서브 라인과 상기 제2 서브 라인은 비아홀을 통해 연결되고, 상기 비아홀은 상기 스캔 라인과 상기 데이터 라인 사이의 절연층에 관통하여 설치되고,
    상기 기생 커패시턴스는 상기 데이터 라인 및 상기 공통 라인의 상기 제2 서브 라인으로 구성되어 있는 것인, 박막 트랜지스터 어레이 기판.
  9. 제6항에 있어서,
    그중, 상기 연결 라인 세트는 적어도,
    하나의 제1 연결 라인;
    하나의 제2 연결 라인; 및
    하나의 제3 연결 라인;
    을 포함하고,
    상기 데이터 라인 세트는 적어도,
    하나의 제1 데이터 라인;
    하나의 제2 데이터 라인; 및
    하나의 제3 데이터 라인;
    을 포함하고,
    상기 공통 라인 세트는 적어도,
    하나의 제1 공통 라인;
    하나의 제2 공통 라인; 및
    하나의 제3 공통 라인;
    을 포함하고,
    상기 제1 연결 라인은 상기 팬아웃 영역의 중간 영역에 위치하고, 상기 제2 연결 라인과 상기 제3 연결 라인은 상기 팬아웃 영역의 양측 영역에 각각 위치하고,
    상기 제1 데이터 라인과 상기 제1 공통 라인은 모두 상기 서브 디스플레이 영역의 중간 영역에 위치하고, 상기 제2 데이터 라인과 상기 제2 공통 라인은 모두 상기 서브 디스플레이 영역의 일측에 위치하고, 상기 제3 데이터 라인과 상기 제3 공통 라인은 모두 상기 서브 디스플레이 영역의 다른 측에 위치하고,
    상기 제1 데이터 라인은 상기 제1 연결 라인과 연결되고, 상기 제2 데이터 라인은 상기 제2 연결 라인과 연결되고, 상기 제3 데이터 라인은 상기 제3 연결 라인과 연결되고,
    상기 제1 공통 라인과 상기 제1 데이터 라인으로 구성된 제1 기생 커패시턴스의 제1 커패시턴스 값은 상기 제1 연결 라인의 제1 저항값과 매칭되고, 상기 제2 공통 라인과 상기 제2 데이터 라인으로 구성된 제2 기생 커패시턴스의 제2 커패시턴스 값은 상기 제2 연결 라인의 제2 저항값과 매칭되고, 상기 제3 공통 라인과 상기 제3 데이터 라인으로 구성된 제3 기생 커패시턴스의 제3 커패시턴스 값은 상기 제3 연결 라인의 제3 저항값과 매칭되는 것인, 박막 트랜지스터 어레이 기판.
  10. 제9항에 있어서,
    그중, 상기 제1 공통 라인과 상기 제1 데이터 라인의 중첩 부분에는 제1 면적이 있고, 상기 제2 공통 라인과 상기 제2 데이터 라인의 중첩 부분에는 제2 면적이 있고, 상기 제3 공통 라인과 상기 제3 데이터 라인의 중첩 부분에는 제3 면적이 있고,
    상기 제1 공통 라인과 상기 제1 데이터 라인의 중첩 부분에는 제1 간격이 있고, 상기 제2 공통 라인과 상기 제2 데이터 라인의 중첩 부분에는 제2 간격이 있고, 상기 제3 공통 라인과 상기 제3 데이터 라인의 중첩 부분에는 제3 간격이 있고,
    상기 제1 면적과 상기 제1 간격의 제1 비율은 상기 제2 면적과 상기 제2 간격의 제2 비율 및 상기 제3 면적과 상기 제3 간격의 제3 비율보다 큰 것인, 박막 트랜지스터 어레이 기판.
  11. 제6항에 있어서,
    그중, 상기 팬아웃 영역의 중간 영역에 위치한 상기 연결 라인의 저항값은 상기 팬아웃 영역의 양측 영역에 위치한 상기 연결 라인의 저항값보다 작으며, 상기 서브 디스플레이 영역의 중간 영역에 위치한 상기 기생 커패시턴스의 커패시턴스 값은 상기 서브 디스플레이 영역의 양측 영역에 위치한 상기 기생 커패시턴스의 커패시턴스 값보다 큰 것인, 박막 트랜지스터 어레이 기판.
  12. 제6항에 있어서,
    그중, 상기 연결 라인의 저항값은 상기 팬아웃 영역의 중간 영역로부터 상기 팬아웃 영역의 양측 영역으로 점차 증가하고,
    상기 연결 라인과 대응되어 연결된 상기 데이터 라인과 상기 공통 라인의 중첩 면적은 상기 서브 디스플레이 영역의 중간 영역으로부터 상기 서브 디스플레이 영역의 양측 영역으로 감소하는 것인, 박막 트랜지스터 어레이 기판.
  13. 제6항에 있어서,
    그중, 상기 연결 라인의 저항값은 상기 팬아웃 영역의 중간 영역으로부터 상기 팬아웃 영역의 양측 영역으로 점차 증가하고,
    상기 연결 라인과 대응되어 연결된 상기 데이터 라인과 상기 공통 라인 사이의 절연층 두께는 상기 서브 디스플레이 영역의 중간 영역으로부터 상기 서브 디스플레이 영역의 양측 영역으로 점차 증가하는 것인, 박막 트랜지스터 어레이 기판.
  14. 제6항에 있어서,
    그중, 상기 서브 디스플레이 영역 내, 저항값이 큰 연결 라인과 연결된 데이터 라인 및 상기 공통 라인 사이의 중첩 면적이 저항값이 작은 연결 라인과 연결된 데이터 라인 및 상기 공통 라인 사이의 중첩 면적보다 작은 것인, 박막 트랜지스터 어레이 기판.
  15. 제6항에 있어서,
    그중, 상기 서브 디스플레이 영역 내, 저항값이 큰 연결 라인과 연결된 데이터 라인 및 상기 공통 라인 사이의 절연층 두께가 저항값이 작은 연결 라인과 연결된 데이터 라인 및 상기 공통 라인 사이의 절연층 두께보다 큰 것인, 박막 트랜지스터 어레이 기판.
  16. 제6항에 있어서,
    그중, 상기 서브 디스플레이 영역 내, 저항값이 큰 연결 라인과 연결된 상기 기생 커패시턴스의 커패시턴스 값은 작으며, 이를 통하여 상기 복수 개의 데이터 라인이 전달한 데이터 신호의 전류 강도가 모두 미리 설정한 범위 내에 있도록 확실히 보장하는 것인, 박막 트랜지스터 어레이 기판.
  17. 제6항에 있어서,
    그중, 상기 서브 디스플레이 영역은 긴 띠 형상이고, 상기 서브 디스플레이 영역의 길이 방향은 상기 제2 방향과 평행을 이루고, 적어도 두 개의 상기 서브 디스플레이 영역은 상기 제1 방향을 따라 1차원 어레이 형식으로 배열되고, 상기 팬아웃 영역은 상기 서브 디스플레이 영역의 일단에 위치하는 것인, 박막 트랜지스터 어레이 기판.
  18. 제6항에 있어서,
    그중, 상기 스캔 라인과 제2 서브 라인은 모두 상기 기판 위에 설치되고,
    상기 박막 트랜지스터 어레이 기판은 절연층을 더 포함하고, 상기 절연층은 상기 스캔 라인, 상기 제2 서브 라인 및 상기 기판 위에 설치되고,
    상기 데이터 라인과 제1 서브 라인은 모두 상기 절연층 위에 설치되어 있는 것인, 박막 트랜지스터 어레이 기판.
  19. 제6항에 있어서,
    그중, 상기 팬아웃 영역 중 상기 연결 라인의 저항값과 상기 연결 라인의 길이는 대응되고, 상기 팬아웃 영역의 중간 영역에 위치한 상기 연결 라인의 길이는 상기 팬아웃 영역의 양측 영역에 위치한 상기 연결 라인의 길이보다 짧은 것인, 박막 트랜지스터 어레이 기판.
  20. 디스플레이 패널에 있어서,
    그중, 상기 디스플레이 패널은 청구항 6 내지 청구항 19 중 어느 하나의 박막 트랜지스터 어레이 기판을 포함하는 것인, 디스플레이 패널.
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CN111415609B (zh) * 2020-04-20 2023-03-31 Tcl华星光电技术有限公司 显示面板的亮度的调整方法及其装置及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005529360A (ja) 2002-06-07 2005-09-29 サムスン　エレクトロニクス　カンパニー　リミテッド 薄膜トランジスタ基板
US20110096258A1 (en) 2009-10-27 2011-04-28 Shim Seok Ho Array substrate for liquid crystal display device, liquid crystal display device and method of fabricating the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4453434B2 (ja) * 2004-03-30 2010-04-21 セイコーエプソン株式会社 液晶装置及び電子機器
KR20060134730A (ko) * 2005-06-23 2006-12-28 삼성전자주식회사 어레이 기판 및 이를 구비한 표시 장치
EP2246734A1 (en) * 2006-05-19 2010-11-03 Sharp Kabushiki Kaisha Display device
JP5101161B2 (ja) * 2006-06-21 2012-12-19 三菱電機株式会社 表示装置
US8363191B2 (en) * 2006-11-21 2013-01-29 Sharp Kabushiki Kaisha Active matrix substrate, display panel and display device
JP2008145803A (ja) * 2006-12-12 2008-06-26 Hitachi Displays Ltd 表示装置
JP5486784B2 (ja) * 2008-09-11 2014-05-07 株式会社ジャパンディスプレイ 液晶表示装置
CN101738799B (zh) * 2008-11-06 2011-09-07 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
JP2011053383A (ja) * 2009-09-01 2011-03-17 Hitachi Displays Ltd 液晶表示装置およびその製造方法
JP5029670B2 (ja) * 2009-09-28 2012-09-19 カシオ計算機株式会社 表示装置
KR20120033622A (ko) * 2010-09-30 2012-04-09 삼성전자주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
KR101875774B1 (ko) * 2011-08-10 2018-07-09 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조 방법
JP5901007B2 (ja) * 2011-09-12 2016-04-06 株式会社ジャパンディスプレイ 表示装置
KR20140048731A (ko) * 2012-10-16 2014-04-24 삼성디스플레이 주식회사 나노 크리스탈 디스플레이
KR102074982B1 (ko) * 2013-04-09 2020-02-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9204532B2 (en) * 2013-07-05 2015-12-01 Shenzhen China Star Optoelectronics Technology Co., Ltd Fanout line structure of array substrate and display panel
CN103345095A (zh) * 2013-07-11 2013-10-09 深圳市华星光电技术有限公司 一种tft-lcd阵列基板及显示装置
JP6536187B2 (ja) * 2015-06-05 2019-07-03 三菱電機株式会社 アレイ基板及び当該アレイ基板を備えた液晶表示装置
KR102378551B1 (ko) * 2015-06-25 2022-03-25 삼성디스플레이 주식회사 표시 장치
CN105911786A (zh) * 2016-06-30 2016-08-31 南京中电熊猫液晶显示科技有限公司 水平电场型液晶显示装置及阵列基板
CN106200163A (zh) * 2016-07-25 2016-12-07 深圳市华星光电技术有限公司 阵列基板行驱动电路及液晶显示面板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005529360A (ja) 2002-06-07 2005-09-29 サムスン　エレクトロニクス　カンパニー　リミテッド 薄膜トランジスタ基板
US20110096258A1 (en) 2009-10-27 2011-04-28 Shim Seok Ho Array substrate for liquid crystal display device, liquid crystal display device and method of fabricating the same
CN102053434A (zh) 2009-10-27 2011-05-11 乐金显示有限公司 液晶显示设备的阵列基板、液晶显示设备及其制造方法

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