KR102203282B1 - Display device - Google Patents

Display device Download PDF

Info

Publication number
KR102203282B1
KR102203282B1 KR1020130148539A KR20130148539A KR102203282B1 KR 102203282 B1 KR102203282 B1 KR 102203282B1 KR 1020130148539 A KR1020130148539 A KR 1020130148539A KR 20130148539 A KR20130148539 A KR 20130148539A KR 102203282 B1 KR102203282 B1 KR 102203282B1
Authority
KR
South Korea
Prior art keywords
display area
power
voltage
line
wiring
Prior art date
Application number
KR1020130148539A
Other languages
Korean (ko)
Other versions
KR20140081669A (en
Inventor
이동호
오두환
김근영
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR20120151146 priority Critical
Priority to KR1020120151146 priority
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority claimed from GB1322018.1A external-priority patent/GB2510480B/en
Publication of KR20140081669A publication Critical patent/KR20140081669A/en
Application granted granted Critical
Publication of KR102203282B1 publication Critical patent/KR102203282B1/en

Links

Images

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element

Abstract

본 발명은 표시장치에 관한 것으로, 더욱 자세하게는 전원 배선들 간의 오버랩(overlap)을 최소화하여 전원 배선들 간의 합선 발생 가능성을 최소화할 수 있는 표시장치에 관한 것이다. 본 발명의 실시 예에 따른 표시장치는 데이터 라인들, 상기 데이터 라인들과 교차되는 스캔 라인들, 제1 내지 제p(p는 1 이상의 자연수) 전원 전압들이 공급되는 제1 내지 제p 전원 배선들, 매트릭스 형태로 배치되는 화소들이 형성된 제1 기판; 및 제1 내지 제p 보조 전극들이 형성된 제2 기판을 포함하고, 상기 제1 내지 제p 전원 배선들 각각은 상기 제1 내지 제p 보조 전극들 각각과 일대일로 접속되는 것을 특징으로 한다.The present invention relates to a display device, and more particularly, to a display device capable of minimizing the possibility of a short circuit between power wires by minimizing an overlap between power wires. A display device according to an embodiment of the present invention includes data lines, scan lines crossing the data lines, and first to p-th power lines to which first to p-th (p is a natural number of 1 or more) power voltages are supplied. And a first substrate on which pixels arranged in a matrix form are formed; And a second substrate on which first to pth auxiliary electrodes are formed, wherein each of the first to pth power wires is connected to each of the first to pth auxiliary electrodes in a one-to-one manner.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 더욱 자세하게는 전원 배선들 간의 오버랩(overlap)을 최소화하여 전원 배선들 간의 합선 발생 가능성을 최소화할 수 있는 표시장치에 관한 것이다.
The present invention relates to a display device, and more particularly, to a display device capable of minimizing the possibility of a short circuit between power wires by minimizing an overlap between power wires.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다.As the information society develops, demands for display devices for displaying images are increasing in various forms, and in recent years, liquid crystal displays (LCDs), plasma display panels (PDPs), organic light-emitting devices Various flat panel display devices such as a diode display (OLED: Organic Light Emitting Diode) are used.
평판표시장치 중에서, 유기발광다이오드 표시장치는 저전압 구동이 가능하고, 박형이며, 시야각이 우수하고, 응답속도가 빠른 특성이 있다. 유기발광다이오드 표시장치는 다수의 화소들이 매트릭스(matrix) 형태로 배치된 표시패널을 포함한다. 표시패널은 화소들을 구동하기 위해 스캔 구동회로로부터 스캔 신호들을 공급받고, 데이터 구동회로로부터 데이터 전압들을 공급받는다. 또한, 표시패널은 화소들을 구동하기 위해 전원 공급원으로부터 다수 개의 전원 전압들을 공급받는다.Among flat panel displays, organic light-emitting diode displays are capable of low voltage driving, are thin, have excellent viewing angles, and have a fast response speed. An organic light emitting diode display device includes a display panel in which a plurality of pixels are arranged in a matrix form. The display panel receives scan signals from a scan driving circuit and data voltages from a data driving circuit to drive pixels. Also, the display panel receives a plurality of power voltages from a power supply source to drive pixels.
특히, 최근에 화질 향상 등을 이유로 표시패널의 화소들 각각에 공급되는 전원 전압들의 개수가 늘어나고 있다. 이로 인해, 전원 전압들을 화소들 각각에 공급하기 위한 전원 배선들이 표시패널 내에서 오버랩(overlap)되는 횟수가 증가하므로, 전원 배선들 간의 합선(또는 단락(short))의 발생 확률이 높아지는 문제가 있다. 또한, 전원 배선들 간에 합선이 발생하는 경우, 합선된 부분을 포함한 그 주변부가 타버리는 번트(burnt)가 발생할 수 있다.
In particular, recently, the number of power voltages supplied to each of the pixels of a display panel has been increasing due to improved image quality. As a result, the number of times that power wires for supplying power voltages to each of the pixels are overlapped in the display panel increases, thereby increasing the probability of occurrence of a short circuit (or short) between power wires. . In addition, when a short circuit occurs between power wires, a burnt may occur in which peripheral portions including the short circuited portion are burned.
본 발명은 전원 배선들 간의 오버랩(overlap)을 최소화하여 전원 배선들 간의 합선 발생 가능성을 최소화할 수 있는 표시장치를 제공한다.
The present invention provides a display device capable of minimizing the possibility of a short circuit between power wirings by minimizing the overlap between power wirings.
본 발명의 실시 예에 따른 표시장치는 데이터 라인들, 상기 데이터 라인들과 교차되는 스캔 라인들, 제1 내지 제p(p는 1 이상의 자연수) 전원 전압들이 공급되는 제1 내지 제p 전원 배선들, 매트릭스 형태로 배치되는 화소들이 형성된 제1 기판; 및 제1 내지 제p 보조 전극들이 형성된 제2 기판을 포함하고, 상기 제1 내지 제p 전원 배선들 각각은 상기 제1 내지 제p 보조 전극들 각각과 일대일로 접속되는 것을 특징으로 한다.
A display device according to an embodiment of the present invention includes data lines, scan lines crossing the data lines, and first to p-th power lines to which first to p-th (p is a natural number of 1 or more) power voltages are supplied. And a first substrate on which pixels arranged in a matrix form are formed; And a second substrate on which first to pth auxiliary electrodes are formed, wherein each of the first to pth power wires is connected to each of the first to pth auxiliary electrodes in a one-to-one manner.
본 발명은 제1 기판에 제1 내지 제p 전원 전압들이 공급되는 제1 내지 제p 전원 배선들을 형성하고, 제2 기판에 제1 내지 제p 보조 전극들을 형성하며, 제1 내지 제p 전원 배선들 각각을 제1 내지 제p 보조 전극들 각각과 일대일로 접속시킨다. 그 결과, 본 발명은 제1 비표시영역에서 전원 배선들 간의 오버랩(overlap)을 최소화할 수 있으며, 이로 인해 전원 배선들 간의 합선 발생 가능성을 최소화할 수 있다.The present invention forms first to p-th power wires to which first to p-th power voltages are supplied to a first substrate, first to p-th auxiliary electrodes are formed on a second substrate, and the first to p-th power wires Each of them is connected to each of the first to p-th auxiliary electrodes in a one-to-one manner. As a result, the present invention can minimize the overlap between power wires in the first non-display area, thereby minimizing the possibility of a short circuit between power wires.
또한, 본 발명은 고전위 전압 배선에 접속되는 제1 보조 전극의 폭과 저전위 전압 배선에 접속되는 제4 보조 전극의 폭을 넓게 형성함으로써, 고전위 전압 강하와 저전위 전압 상승으로 인하여 고전위 전압과 저전위 전압이 흔들리는 것을 방지할 수 있다.
In addition, the present invention has a wide width of the first auxiliary electrode connected to the high-potential voltage wiring and the fourth auxiliary electrode connected to the low-potential voltage wiring. The voltage and low potential voltage can be prevented from shaking.
도 1은 본 발명의 실시 예에 따른 표시장치를 개략적으로 보여주는 일 예시도면.
도 2는 도 1의 화소 어레이의 화소를 보여주는 등가 회로도.
도 3은 표시패널의 제1 기판과 제2 기판에 형성된 전원 배선들과 보조 전극들을 보여주는 일 예시도면.
도 4a, 4b는 도 3의 I-I'의 단면도.
도 5a, 5b는 도 3의 Ⅱ-Ⅱ'의 단면도.
도 6a, 6b는 도 3의 Ⅲ-Ⅲ'의 단면도.
도 7a, 7b는 도 3의 Ⅳ-Ⅳ'의 단면도.
도 8은 도 3의 상부 기판에 형성된 보조 전극들을 보여주는 일 예시도면.
도 9는 비표시 영역에서 도 8의 보조 전극들의 폭을 보여주는 일 예시도면.
1 is an exemplary view schematically showing a display device according to an exemplary embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram showing pixels of the pixel array of FIG. 1;
3 is an exemplary view showing power wirings and auxiliary electrodes formed on a first substrate and a second substrate of a display panel.
4A and 4B are cross-sectional views taken along line II′ of FIG. 3.
5A and 5B are cross-sectional views taken along line II-II' of FIG. 3;
6A and 6B are cross-sectional views of III-III' of FIG. 3.
7A and 7B are cross-sectional views taken along line IV-IV' of FIG. 3.
8 is an exemplary view showing auxiliary electrodes formed on the upper substrate of FIG. 3.
9 is an exemplary view showing widths of auxiliary electrodes of FIG. 8 in a non-display area.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numbers throughout the specification mean substantially the same elements. In the following description, when it is determined that detailed descriptions of known functions or configurations related to the present invention may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted. The component names used in the following description may be selected in consideration of the ease of writing the specification, and may be different from the names of parts of the actual product.
도 1은 본 발명의 실시 예에 따른 표시장치를 개략적으로 보여주는 일 예시도면이다. 도 2는 도 1의 화소 어레이의 화소를 보여주는 등가 회로도이다. 도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 표시장치는 표시패널(DIS), 스캔 구동회로, 데이터 구동회로, 타이밍 제어회로(TCON), 및 전원 공급원(PS) 등을 구비한다. 본 발명의 실시 예에 따른 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다. 본 발명은 아래의 실시예에서 표시장치가 유기발광다이오드 표시장치로 구현된 것을 중심으로 예시하였지만, 이에 한정되지 않는 것에 주의하여야 한다.1 is an exemplary view schematically showing a display device according to an exemplary embodiment of the present invention. FIG. 2 is an equivalent circuit diagram showing pixels of the pixel array of FIG. 1. 1 and 2, a display device according to an embodiment of the present invention includes a display panel DIS, a scan driving circuit, a data driving circuit, a timing control circuit TCON, and a power supply source PS. . A display device according to an exemplary embodiment of the present invention includes a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), and an organic light-emitting diode device. It can be implemented as a flat panel display device such as Light Emitting Diode, OLED). Although the present invention has been exemplified by focusing on the display device implemented as an organic light emitting diode display device in the following embodiments, it should be noted that the present invention is not limited thereto.
표시패널(DIS)의 제1 기판에는 데이터 라인(DL)들과 스캔 라인(SL)들의 교차 영역에 매트릭스 형태로 화소들이 배치된 화소 어레이(PA)가 형성된다. 화소(P)들 각각은 스위칭 TFT와 구동 TFT를 이용하여 유기발광다이오드 소자에 흐르는 전류를 제어하여 화상을 표시한다. 구체적으로, 표시패널(DIS)의 화소(P)들 각각은 도 2와 같이 스위칭 TFT(thin film transistor)(ST), 구동 TFT(DT), 유기발광다이오드 소자(OLED), 및 보상회로(PIXC)를 포함한다. 스위치 TFT(ST)는 스캔 라인(SL)의 스캔 펄스에 응답하여 데이터 라인(DL)의 데이터 전압을 보상회로(PIXC)에 공급한다. 보상회로(PIXC)는 하나 이상의 스위치 TFT와 하나 이상의 커패시터를 포함하여 구동 TFT(DT)의 게이트 전극을 초기화한 후에 구동 TFT(DT)의 문턱 전압을 센싱하고 데이터 전압에 문턱 전압을 가산하여 데이터 전압을 보상한다. 구동 TFT(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 유기발광다이오드(OLED)에 흐르는 전류를 조절한다. 이를 위해, 구동 TFT(DT)는 제1 전원 전압(VDD)이 공급되는 제1 전원 배선(VDDL)에 접속될 수 있다. 또한, 보상회로(PIXC)는 제2 전원 전압(VREF)이 공급되는 제2 전원 배선(VREFL), 제3 전원 전압(VINI)이 공급되는 제3 전원 배선(VINIL)에 접속될 수 있다. 또한, 유기발광다이오드(OLED)는 제4 전원 전압(VSS)이 공급되는 제4 전원 배선(VSSL)에 접속될 수 있다. 보상회로(PIXC)는 이미 공지된 어떠한 유기발광다이오드 표시장치의 화소 보상회로도 적용 가능하다. 표시패널(DIS)은 배면발광(Bottom emission), 및 전면발광(Top emission) 등의 형태로 화상을 표시할 수 있다.On the first substrate of the display panel DIS, a pixel array PA in which pixels are arranged in a matrix form in a cross region between the data lines DL and the scan lines SL is formed. Each of the pixels P displays an image by controlling the current flowing through the organic light emitting diode element using a switching TFT and a driving TFT. Specifically, each of the pixels P of the display panel DIS is a switching TFT (thin film transistor) (ST), a driving TFT (DT), an organic light emitting diode device (OLED), and a compensation circuit (PIXC), as shown in FIG. ). The switch TFT ST supplies the data voltage of the data line DL to the compensation circuit PIXC in response to the scan pulse of the scan line SL. The compensation circuit PIXC includes one or more switch TFTs and one or more capacitors, after initializing the gate electrode of the driving TFT DT, senses the threshold voltage of the driving TFT DT, and adds the threshold voltage to the data voltage to generate the data voltage. Compensates. The driving TFT DT adjusts the current flowing through the organic light emitting diode OLED according to the data voltage applied to the gate electrode. To this end, the driving TFT DT may be connected to the first power line VDDL to which the first power voltage VDD is supplied. Also, the compensation circuit PIXC may be connected to the second power line VREFL to which the second power voltage VREF is supplied and the third power line VINIL to which the third power voltage VINI is supplied. In addition, the organic light emitting diode OLED may be connected to the fourth power line VSSL to which the fourth power voltage VSS is supplied. The compensation circuit PIXC can be applied to any known pixel compensation circuit of an organic light emitting diode display device. The display panel DIS may display an image in the form of bottom emission and top emission.
데이터 구동회로는 다수의 소스 드라이브 IC(S-IC)들을 포함한다. 소스 드라이브 IC(S-IC)들은 타이밍 제어회로(TCON)로부터 디지털 비디오 데이터를 입력받는다. 소스 드라이브 IC(S-IC)들은 타이밍 제어회로(TCON)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하고, 아날로그 데이터 전압을 스캔 펄스와 동기화(synchronization)하여 표시패널(DIS)의 데이터 라인(DL)들에 공급한다.The data driving circuit includes a plurality of source drive ICs (S-ICs). Source drive ICs (S-ICs) receive digital video data from a timing control circuit (TCON). Source drive ICs (S-ICs) convert digital video data into analog data voltages in response to a source timing control signal from a timing control circuit (TCON), synchronize analog data voltages with scan pulses, and display panel ( DIS) data lines (DL).
소스 드라이브 IC(S-IC)들 각각은 COF(chip on film, COF) 상에 실장되고, COF(COF)들은 제1 기판과 소스 인쇄회로보드(source printed circuit board)들(SPCB1, SPCB2)에 접착된다. 표시패널(DIS)이 대화면 표시패널인 경우, COF(COF)들은 도 1과 같이 제1 소스 인쇄회로보드(SPCB1)와 제2 소스 인쇄회로보드(SPCB2)에 나뉘어 접착될 수 있다. 또는, 소스 드라이브 IC(S-IC)들은 COG(chip on glass) 공정에 의해 표시패널(DIS)의 제1 기판상에 접착될 수 있다.Each of the source drive ICs (S-ICs) is mounted on a COF (chip on film, COF), and the COFs (COFs) are mounted on a first substrate and source printed circuit boards (SPCB1, SPCB2). Is glued. When the display panel DIS is a large-screen display panel, the COFs may be divided and adhered to the first source printed circuit board SPCB1 and the second source printed circuit board SPCB2 as shown in FIG. 1. Alternatively, the source drive ICs (S-ICs) may be adhered to the first substrate of the display panel DIS by a chip on glass (COG) process.
스캔 구동회로(GIC1, GIC2)는 LOG(line on glass, LOG)를 통해 입력된 스캔 타이밍 제어신호에 응답하여 화소들 각각의 스위칭 TFT(ST)를 제어하기 위한 스캔 펄스를 스캔 라인들에 순차적으로 공급한다. 스캔 구동회로(GIC1, GIC2)는 도 1과 같이 화소 어레이(PA)의 양 측면에 형성될 수 있다. 이 경우, 화소 어레이(PA)의 양 측면에 형성된 스캔 구동회로(GIC1, GIC2)는 동일한 스캔 라인에 스캔 펄스를 동시에 공급할 수 있다. 또는, 스캔 구동회로(GIC1, GIC2)는 화소 어레이(PA)의 어느 한 측면에만 형성될 수 있다.The scan driving circuits GIC1 and GIC2 sequentially transmit scan pulses to the scan lines to control the switching TFTs ST of each of the pixels in response to a scan timing control signal input through LOG (line on glass, LOG). Supply. The scan driving circuits GIC1 and GIC2 may be formed on both sides of the pixel array PA as shown in FIG. 1. In this case, the scan driving circuits GIC1 and GIC2 formed on both sides of the pixel array PA may simultaneously supply scan pulses to the same scan line. Alternatively, the scan driving circuits GIC1 and GIC2 may be formed on only one side of the pixel array PA.
스캔 구동회로(GIC1, GIC2))는 게이트 드라이브 IC(integrated circuit)들을 COG 공정으로 표시패널(DIS)의 제1 기판상에 접착될 수 있다. 또는, 스캔 구동회로(GIC1, GIC2)는 GIP(Gate In Panel) 공정에 의해 화소 어레이와 동시에 제1 기판상에 직접 형성될 수 있다. 또는, 스캔 구동회로(GIC1, GIC2)는 TCP(tape carrier package) 상에 실장될 수 있고, TAB(tape automated bonding) 공정에 의해 표시패널(DIS)의 하부기판에 접합될 수 있다.The scan driving circuits GIC1 and GIC2 may adhere gate drive integrated circuits (ICs) on the first substrate of the display panel DIS through a COG process. Alternatively, the scan driving circuits GIC1 and GIC2 may be directly formed on the first substrate at the same time as the pixel array by a GIP (Gate In Panel) process. Alternatively, the scan driving circuits GIC1 and GIC2 may be mounted on a tape carrier package (TCP) and bonded to a lower substrate of the display panel DIS by a tape automated bonding (TAB) process.
타이밍 제어회로(TCON)와 전원 공급원(PS)은 콘트롤 인쇄회로보드(CPCB) 상에 실장된다. 콘트롤 인쇄회로보드(CPCB)는 연성인쇄회로(flexible printed circuit, FPC)와 같은 연성 케이블을 통해 소스 인쇄회로보드(SPCB1, SPCB2)에 연결된다.The timing control circuit (TCON) and the power supply source (PS) are mounted on the control printed circuit board (CPCB). The control printed circuit board (CPCB) is connected to the source printed circuit boards SPCB1 and SPCB2 through a flexible cable such as a flexible printed circuit (FPC).
타이밍 제어회로(TCON)는 외부의 호스트 시스템(미도시)으로부터 디지털 비디오 데이터를 입력받는다. 또한, 타이밍 제어회로(TCON)는 수직 동기신호(vertical synchronization signal), 수평 동기신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), 도트 클럭(dot clock) 등의 타이밍 신호를 입력받는다. 타이밍 제어회로(TCON)는 디지털 비디오 데이터와 타이밍 신호에 기초하여 스캔 구동회로(GIC1, GIC2)와 데이터 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로(GIC1, GIC2)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 데이터 구동회로의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호를 포함한다. 타이밍 제어회로(TCON)는 스캔 타이밍 제어신호를 스캔 구동회로(GIC1, GIC2)로 출력하고, 데이터 타이밍 제어신호를 데이터 구동회로로 출력한다.The timing control circuit TCON receives digital video data from an external host system (not shown). In addition, the timing control circuit (TCON) receives timing signals such as a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a dot clock. . The timing control circuit TCON generates timing control signals for controlling operation timing of the scan driving circuits GIC1 and GIC2 and the data driving circuit based on digital video data and timing signals. The timing control signals include a scan timing control signal for controlling the operation timing of the scan driving circuits GIC1 and GIC2, and a data timing control signal for controlling the operation timing of the data driving circuit. The timing control circuit TCON outputs the scan timing control signal to the scan driving circuits GIC1 and GIC2, and outputs the data timing control signal to the data driving circuit.
전원 공급원(PS)은 표시패널(DIS)의 제1 내지 제p(p는 1 이상의 자연수) 전원 배선들에 제1 내지 제p 전원 전압들을 공급한다. 표시패널(DIS)의 제1 내지 제p 전원 배선들에 대한 자세한 설명은 도 3을 결부하여 후술한다.
The power supply source PS supplies first to p-th power voltages to first to p-th (p is a natural number of 1 or more) power wirings of the display panel DIS. A detailed description of the first to p-th power wires of the display panel DIS will be described later with reference to FIG. 3.
도 3은 표시패널의 제1 기판과 제2 기판에 형성된 전원 배선들과 보조 전극들을 보여주는 일 예시도면이다. 도 3에는 제1 내지 제4 전원 배선들(VDDL, VREFL, VINIL, VSSL), 제1 내지 제4 보조 전극들(PE1~PE4), 제1 데이터 라인(DL1), 및 제m(m은 2 이상의 자연수로, 어느 한 수평 라인에 존재하는 화소들의 개수) 데이터 라인(DLm)이 나타나 있다. 도 3에서는 설명의 편의를 위해 제1 데이터 라인(DL1)과 제m 데이터 라인(DLm)만을 도시하였고, 제2 내지 제m-1 데이터 라인들(DL2~DLm-1)은 생략하였다. 제1 데이터 라인(DL1)은 제1 데이터 패드(DP1)에 접속되고, 제m 데이터 라인(DLm)은 제m 데이터 패드(DPm)에 접속될 수 있다. 또한, 도 3에서는 제1 내지 제4 전원 배선들(VDDL, VREFL, VINIL, VSSL)과 제1 내지 제4 보조 전극들(PE1~PE4)을 예시하였으나, 전원 배선들의 개수와 보조 전극들의 개수는 이에 한정되지 않음에 주의하여야 한다.3 is an exemplary view showing power wirings and auxiliary electrodes formed on a first substrate and a second substrate of a display panel. 3 shows first to fourth power lines VDDL, VREFL, VINIL, VSSL, first to fourth auxiliary electrodes PE1 to PE4, a first data line DL1, and mth (m is 2). With the above natural number, the number of pixels existing in one horizontal line) data line DLm is indicated. In FIG. 3, only the first data line DL1 and the m-th data line DLm are illustrated for convenience of description, and the second to m-1th data lines DL2 to DLm-1 are omitted. The first data line DL1 may be connected to the first data pad DP1, and the m-th data line DLm may be connected to the m-th data pad DPm. 3 illustrates the first to fourth power wires VDDL, VREFL, VINIL, and VSSL and the first to fourth auxiliary electrodes PE1 to PE4, but the number of power wires and the number of auxiliary electrodes are It should be noted that it is not limited thereto.
도 3을 참조하면, 제1 기판에는 제1 내지 제p 전원 전압들이 공급되는 제1 내지 제p 전원 배선들이 형성되고, 제2 기판에는 제1 내지 제p 보조 전극들이 형성된다. 제1 내지 제p 전원 배선들은 제1 내지 제p 전원 전압 입력 단자들에 일대일로 접속되어 제1 내지 제p 전원 전압들을 공급받는다. 전압 공급원(PS)은 제1 내지 제p 전원 전압 입력 단자들에 제1 내지 제p 전원 전압들을 공급한다. 예를 들어, 도 3과 같이 제1 전원 배선(VDDL)은 제1 전원 전압 입력 단자(VDD_IN)에 접속되어 제1 전원 전압(VDD)을 공급받고, 제2 전원 배선(VREFL)은 제2 전원 전압 입력 단자(VREF_IN)에 접속되어 제2 전원 전압(VREF)을 공급받는다. 또한, 제3 전원 배선(VINIL)은 제3 전원 전압 입력 단자(VINI_IN)에 접속되어 제3 전원 전압(VINI)을 공급받고, 제4 전원 배선(VSSL)은 제4 전원 전압 입력 단자(VSS_IN)에 접속되어 제4 전원 전압(VSS)을 공급받는다.Referring to FIG. 3, first to p-th power wires to which first to p-th power voltages are supplied are formed on a first substrate, and first to p-th auxiliary electrodes are formed on a second substrate. The first to p-th power wires are connected one-to-one to the first to p-th power voltage input terminals to receive the first to p-th power voltages. The voltage supply source PS supplies first to pth power voltages to the first to pth power voltage input terminals. For example, as shown in FIG. 3, a first power line VDDL is connected to a first power voltage input terminal VDD_IN to receive a first power voltage VDD, and a second power line VREFL is a second power source. It is connected to the voltage input terminal VREF_IN to receive the second power supply voltage VREF. In addition, the third power line VINIL is connected to the third power voltage input terminal VINI_IN to receive the third power voltage VINI, and the fourth power line VSSL is the fourth power voltage input terminal VSS_IN. It is connected to and is supplied with the fourth power supply voltage VSS.
제1 내지 제p 전원 배선들 각각은 제1 내지 제p 보조 전극들 각각과 일대일로 접속된다. 예를 들어, 제1 전원 배선(VDDL)은 제1 보조 전극(PE1)과 접속되고, 제2 전원 배선(VREFL)은 제2 보조 전극(PE2)과 접속되며, 제3 전원 배선(VINIL)은 제3 보조 전극(PE3)과 접속되고, 제4 전원 배선(VSSL)은 제4 보조 전극(PE4)과 접속된다. 특히, 제1 내지 제p 전원 배선들은 화소 어레이에 해당하는 표시영역(DA)을 제외한 비표시영역(NDA)에서 제1 내지 제p 보조 전극들과 접속된다. 비표시영역(NDA)은 표시영역(DA)의 일측 바깥에 형성되는 제1 비표시영역(NDA1)과 표시영역(DA)의 타측 (예를들면, 상대측) 바깥에 형성되는 제2 비표시영역(NDA2)을 포함한다. 예를 들어, 도 3과 같이 제1 비표시영역(NDA1)은 표시영역(DA)의 상측 바깥에 형성되고, 제2 비표시영역(NDA2)은 표시영역(DA)의 하측 바깥에 형성될 수 있다. 제1 비표시영역(NDA1)에는 제1 내지 제p 전원 전압 입력 단자들이 형성된다. 또한, 제1 내지 제p 전원 배선들은 이방성 도전 접착물질(Anisotropic Conductive Paste, ACP)을 이용하여 제1 내지 제p 보조 전극들과 접속될 수 있다. 제1 내지 제p 보조 전극들은 제3 금속 패턴으로 형성될 수 있다. 제3 금속 패턴은 투명 금속 패턴으로 구현될 수 있다.Each of the first to pth power wires is connected to each of the first to pth auxiliary electrodes in a one-to-one manner. For example, the first power line VDDL is connected to the first auxiliary electrode PE1, the second power line VREFL is connected to the second auxiliary electrode PE2, and the third power line VINIL is The third auxiliary electrode PE3 is connected, and the fourth power line VSSL is connected to the fourth auxiliary electrode PE4. In particular, the first through p-th power lines are connected to the first through p-th auxiliary electrodes in the non-display area NDA except for the display area DA corresponding to the pixel array. The non-display area NDA is a first non-display area NDA1 formed outside one side of the display area DA and a second non-display area formed outside the other side (for example, the opposite side) of the display area DA. (NDA2) is included. For example, as shown in FIG. 3, the first non-display area NDA1 may be formed outside the upper side of the display area DA, and the second non-display area NDA2 may be formed outside the lower side of the display area DA. have. First to p-th power voltage input terminals are formed in the first non-display area NDA1. In addition, the first to p-th power wires may be connected to the first to p-th auxiliary electrodes using an anisotropic conductive adhesive (ACP). The first to p-th auxiliary electrodes may be formed in a third metal pattern. The third metal pattern may be implemented as a transparent metal pattern.
또는, 제1 내지 제p 전원 배선들은 표시영역(DA)에서 제1 내지 제p 보조 전극들과 접속될 수 있다. 이 경우, 제1 내지 제p 전원 배선들은 표시영역(DA)의 비발광 영역에서 이방성 도전 접착 물질을 이용하여 제1 내지 제p 보조 전극들과 접속될 수 있다. 이때, 제1 내지 제p 전원 배선들을 표시영역(DA)의 비발광 영역에서 노출시키기 위한 컨택홀들이 형성될 수 있다. 표시영역(DA)의 비발광 영역은 표시영역(DA)에서 화소들이 형성되지 않은 영역이나 화소들 사이의 영역일 수 있다.Alternatively, the first to pth power wires may be connected to the first to pth auxiliary electrodes in the display area DA. In this case, the first to p-th power lines may be connected to the first to p-th auxiliary electrodes using an anisotropic conductive adhesive material in the non-emission area of the display area DA. In this case, contact holes may be formed to expose the first to p-th power lines in the non-emission area of the display area DA. The non-emission area of the display area DA may be an area in which pixels are not formed or an area between pixels in the display area DA.
제1 내지 제p 전원 배선들 중 적어도 하나의 전원 배선은 데이터 라인(DL)들과 평행하게 형성되는 수직 배선들을 포함하고, 비표시영역(NDA1, NDA2)에서 스캔 라인(SL)들과 평행하게 형성되는 수평 배선을 포함한다. 이하에서는, 제1 전원 배선은 고전위 전압(VDD)을 공급하는 고전위 전압 배선(VDDL), 제2 전원 배선은 기준 전압(VREF)을 공급하는 기준 전압 배선(VREFL), 제3 전원 배선은 초기화 전압(VINI)을 공급하는 초기화 전압 배선(VINIL), 제4 전원 배선은 저전위 전압(VSS)을 공급하는 저전위 전압 배선(VSSL)인 것을 중심으로 설명하였지만, 이에 한정되지 않음에 주의하여야 한다. 한편, 고전위 전압(VDD)의 전압 레벨은 저전위 전압(VSS)의 전압 레벨보다 높게 설정되고, 기준 전압(VREF)의 전압 레벨과 초기화 전압 레벨(VINI)은 화소 설계에 따라 달라질 수 있다.At least one power line among the first to p-th power lines includes vertical lines formed parallel to the data lines DL, and is parallel to the scan lines SL in the non-display areas NDA1 and NDA2. Includes horizontal wiring to be formed. Hereinafter, the first power line is a high potential voltage line (VDDL) supplying a high potential voltage (VDD), the second power line is a reference voltage line (VREFL) supplying a reference voltage (VREF), and the third power line is Initialization voltage wiring (VINIL) supplying the initialization voltage (VINI), and the fourth power wiring have been described focusing on the low potential voltage wiring (VSSL) supplying the low potential voltage (VSS), but it should be noted that this is not limited thereto. do. Meanwhile, the voltage level of the high potential voltage VDD is set higher than the voltage level of the low potential voltage VSS, and the voltage level of the reference voltage VREF and the initialization voltage level VINI may vary depending on the pixel design.
구체적으로, 고전위 전압 배선(VDDL)은 제1 비표시영역(NDA1)에서 스캔 라인(SL)들과 평행하게 형성되는 제1 고전위 전압 수평 배선(VDD_HL1)을 포함하고, 제2 비표시영역(NDA2)에서 스캔 라인(SL)들과 평행하게 형성되는 제2 고전위 전압 수평 배선(VDD_HL2)을 포함한다. 또한, 제1 고전위 전압 배선(VDDL)은 제1 비표시영역(NDA1)에서 제1 고전위 전압 수평 배선(VDDHL1) 및/또는 제2 비표시영역(NDA2)에서 제2 고전위 전압 수평 배선(VDDHL2)과 접속되며, 데이터 라인(DL)들과 평행하게 형성되어 표시영역(DA)을 가로지르는 q(q는 1 이상의 자연수로, 어느 한 수평 라인에 존재하는 화소들의 개수) 개의 고전위 전압 수직 배선(VDDVL)들을 포함한다. 하나 이상의 실시예에서, 고전위 전압 수직 배선(VDDVL)들의 q 개는 데이터 라인(DL)들 m개와 동일할 수 있다. 하나 이상의 실시예에서, 고전위 전압 수직 배선(VDDVL)들의 q 개는 데이터 라인(DL)들 개수의 반일 수 있다. 도 3에서는 설명의 편의를 위해 제1 고전위 전압 수직 배선(VDDVL1)과 제q 고전위 전압 수직 배선(VDDVLq)만을 도시하였고, 제2 내지 제q-1 고전위 전압 수직 배선들은 생략하였음에 주의하여야 한다. 나아가, 고전위 전압 수직 배선(VDDVL)들 각각은 제1 및 제2 비표시영역(NDA1, NDA2)에서 제1 및 제2 고전위 전압 수평 배선들(VDDHL1, VDDHL2)과 각각 제1 콘택홀(CNT1)을 통해 접속될 수 있다. 이때, 제1 및 제2 고전위 전압 수평 배선들(VDDHL1, VDDHL2)은 제1 금속 패턴으로 형성되고, 고전위 전압 수직 배선(VDDVL)들은 제2 금속 패턴으로 형성될 수 있다. 제1 금속 패턴은 게이트 금속 패턴, 제2 금속 패턴은 데이터 금속 패턴으로 구현될 수 있다.Specifically, the high potential voltage line VDDL includes a first high potential voltage horizontal line VDD_HL1 formed in parallel with the scan lines SL in the first non-display area NDA1, and the second non-display area A second high potential voltage horizontal line VDD_HL2 formed in parallel with the scan lines SL in NDA2 is included. In addition, the first high potential voltage wiring VDDL is a first high potential voltage horizontal wiring VDDHL1 in the first non-display area NDA1 and/or a second high potential voltage horizontal wiring in the second non-display area NDA2. A high potential voltage of q (q is a natural number of 1 or more, the number of pixels present in a horizontal line) that is connected to (VDDHL2) and is formed parallel to the data lines DL and crosses the display area DA It includes vertical wirings VDDVL. In one or more embodiments, q of the high potential voltage vertical lines VDDVL may be equal to m of the data lines DL. In one or more embodiments, q of the high potential voltage vertical lines VDDVL may be half of the number of data lines DL. Note that in FIG. 3, only the first high potential voltage vertical wiring VDDVL1 and the qth high potential voltage vertical wiring VDDVLq are illustrated for convenience of explanation, and the second to q-1th high potential voltage vertical wirings are omitted. shall. Furthermore, each of the high potential voltage vertical lines VDDVL has first and second high potential voltage horizontal lines VDDHL1 and VDDHL2 in the first and second non-display areas NDA1 and NDA2, respectively, and a first contact hole ( It can be accessed through CNT1). In this case, the first and second high potential voltage horizontal lines VDDHL1 and VDDHL2 may be formed as a first metal pattern, and the high potential voltage vertical lines VDDVL may be formed as a second metal pattern. The first metal pattern may be implemented as a gate metal pattern, and the second metal pattern may be implemented as a data metal pattern.
기준 전압 배선(VREFL)은 제2 비표시영역(NDA2)에서 스캔 라인(SL)들과 평행하게 형성되는 기준 전압 수평 배선(VREFHL)을 포함한다. 또한, 제2 전원 배선(VREFL)은 제2 비표시영역(NDA2)에서 기준 전압 수평 배선(VREFHL)과 접속되며, 데이터 라인(DL)들과 평행하게 형성되어 표시영역(DA)을 가로지르는 q 개의 기준 전압 수직 배선(VREFVL)들을 포함한다. 도 3에서는 설명의 편의를 위해 제1 기준 전압 수직 배선(VREFVL1)과 제q 기준 전압 수직 배선(VREFVLq)만을 도시하였고, 제2 내지 제q-1 기준 전압 수직 배선들은 생략하였음에 주의하여야 한다. 나아가, 기준 전압 수직 배선(VREFVL)들 각각은 제2 비표시영역(NDA2)에서 기준 전압 수평 배선(VREFHL)과 제2 콘택홀(CNT2)을 통해 접속될 수 있다. 기준 전압 수평 배선(VREFHL)은 제1 금속 패턴으로 형성되고, 기준 전압 수직 배선(VREFVL)들은 제2 금속패턴으로 형성될 수 있다. 제1 금속 패턴은 게이트 금속 패턴, 제2 금속 패턴은 데이터 금속 패턴으로 구현될 수 있다. 하나 이상의 실시예에서, 도시된 바와 같이, 기준 전압 수직 배선(VREFVL)들의 개수는 고전위 전압 수직 배선(VDDVL)들의 개수와 동일할 수 있다. 그러나, 하나 이상의 실시예에서, 기준 전압 수직 배선(VREFVL)들의 개수는 고전위 전압 수직 배선(VDDVL)들의 개수와 다를 수 있다. The reference voltage line VREFL includes a reference voltage horizontal line VREFHL formed parallel to the scan lines SL in the second non-display area NDA2. Also, the second power line VREFL is connected to the reference voltage horizontal line VREFHL in the second non-display area NDA2, and is formed parallel to the data lines DL to cross the display area DA. It includes three reference voltage vertical lines VREFVL. In FIG. 3, for convenience of explanation, only the first reference voltage vertical line VREFVL1 and the qth reference voltage vertical line VREFVLq are illustrated, and it should be noted that the second to q-1th reference voltage vertical lines are omitted. Further, each of the reference voltage vertical lines VREFVL may be connected through the reference voltage horizontal line VREFHL and the second contact hole CNT2 in the second non-display area NDA2. The reference voltage horizontal line VREFHL may be formed as a first metal pattern, and the reference voltage vertical line VREFVL may be formed as a second metal pattern. The first metal pattern may be implemented as a gate metal pattern, and the second metal pattern may be implemented as a data metal pattern. In one or more embodiments, as shown, the number of reference voltage vertical lines VREFVL may be the same as the number of high potential voltage vertical lines VDDVL. However, in one or more embodiments, the number of reference voltage vertical lines VREFVL may be different from the number of high potential voltage vertical lines VDDVL.
초기화 전압 배선(VINIL)은 제2 비표시영역(NDA2)에서 스캔 라인(SL)들과 평행하게 형성되는 초기화 전압 수평 배선(VINIHL)을 포함한다. 또한, 제3 전원 배선(VINIL)은 제2 비표시영역(NDA2)에서 초기화 전압 수평 배선(VINIHL)과 접속되며, 데이터 라인(DL)들과 평행하게 형성되어 표시영역(DA)을 가로지르는 q 개의 초기화 전압 수직 배선(VINIVL)들을 포함한다. 도 3에서는 설명의 편의를 위해 제1 초기화 전압 수직 배선(VINIVL1)과 제q 초기화 전압 수직 배선(VINIVLq)만을 도시하였고, 제2 내지 제q-1 초기화 전압 수직 배선들은 생략하였음에 주의하여야 한다. 나아가, 초기화 전압 수직 배선(VINIL)들 각각은 제2 비표시영역(NDA2)에서 초기화 전압 수평 배선(VINIHL)과 제3 콘택홀(CNT3)을 통해 접속될 수 있다. 초기화 전압 수평 배선(VINIHL)은 제1 금속 패턴으로 형성되고, 초기화 전압 수직 배선(VINIVL)들은 제2 금속패턴으로 형성될 수 있다. 제1 금속 패턴은 게이트 금속 패턴, 제2 금속 패턴은 데이터 금속 패턴으로 구현될 수 있다. 하나 이상의 실시예에서, 도시된 바와 같이, 초기화 전압 수직 배선(VINIVL)들의 개수는 고전위 전압 수직 배선(VDDVL)들의 개수 및 기준 전압 수직 배선(VREFVL)들의 개수와 동일할 수 있다. 그러나, 하나 이상의 실시예에서, 초기화 전압 수직 배선(VINIVL)들의 개수는 고전위 전압 수직 배선(VDDVL)들의 개수 및/또는 기준 전압 수직 배선(VREFVL)들의 개수와 다를 수 있다. The initialization voltage line VINIL includes an initialization voltage horizontal line VINIHL formed in parallel with the scan lines SL in the second non-display area NDA2. In addition, the third power line VINIL is connected to the initialization voltage horizontal line VINIHL in the second non-display area NDA2, and is formed parallel to the data lines DL to cross the display area DA. It includes three initialization voltage vertical lines VINIVL. In FIG. 3, for convenience of explanation, only the first initialization voltage vertical line VINIVL1 and the qth initialization voltage vertical line VINIVLq are illustrated, and it should be noted that the second to q-1th initialization voltage vertical lines are omitted. Further, each of the initialization voltage vertical lines VINIL may be connected through the initialization voltage horizontal line VINIHL and the third contact hole CNT3 in the second non-display area NDA2. The initialization voltage horizontal wiring VINIHL may be formed as a first metal pattern, and the initialization voltage vertical wiring VINIVL may be formed as a second metal pattern. The first metal pattern may be implemented as a gate metal pattern, and the second metal pattern may be implemented as a data metal pattern. In one or more embodiments, as shown, the number of initialization voltage vertical lines VINIVL may be the same as the number of high potential voltage vertical lines VDDVL and the number of reference voltage vertical lines VREFVL. However, in one or more embodiments, the number of initialization voltage vertical lines VINIVL may be different from the number of high potential voltage vertical lines VDDVL and/or the number of reference voltage vertical lines VREFVL.
저전위 전압 배선(VSSL)은 제1 비표시영역(NDA1)에서 스캔 라인(SL)들과 평행하게 형성된 제1 저전위 전압 수평 배선(VSSHL1)을 포함하고, 제2 비표시영역(NDA2)에서 스캔 라인(SL)들과 평행하게 형성된 제2 저전위 전압 수평 배선(VSSHL2)을 포함한다. 제1 저전위 전압 수평 배선(VSSHL1)은 고전위 전압 배선(VDDL)과의 합선(또는 단락(short)) 방지를 위해, 도 3과 같이 고전위 전압 배선(VDDL) 근처에서 오픈(open)될 수 있다. 제2 저전위 전압 수평 배선(VSSHL2)은 고전위 전압 배선(VDDL), 기준 전압 배선(VREFL), 및 초기화 전압 배선(VINIL)과의 합선(또는 단락(short)) 방지를 위해, 도 3과 같이 고전위 전압 배선(VDDL), 기준 전압 배선(VREFL), 및 초기화 전압 배선(VINIL) 근처에서 오픈(open)될 수 있다. 제1 저전위 전압 수평 배선(VSSHL1)과 제2 저전위 전압 수평 배선(VSSHL2)은 오픈된 영역에서 표시패널(DIS)의 전면(全面)에 형성되는 제2 전극(도 4의 240, 250 참조)과 접속되어 그라운드(GND)로서 기능할 수 있다. 나아가, 제1 저전위 전압 수평 배선(VSSHL1)은 제1 금속 패턴으로 형성되고, 제2 저전위 전압 수평 배선(VSSHL2)은 제2 금속패턴으로 형성될 수 있다. 제1 금속 패턴은 게이트 금속 패턴, 제2 금속 패턴은 데이터 금속 패턴으로 구현될 수 있다.The low potential voltage wiring VSSL includes a first low potential voltage horizontal wiring VSSHL1 formed in parallel with the scan lines SL in the first non-display area NDA1, and in the second non-display area NDA2. And a second low-potential voltage horizontal line VSSHL2 formed parallel to the scan lines SL. The first low potential voltage horizontal wiring VSSHL1 is to be opened near the high potential voltage wiring VDDL as shown in FIG. 3 to prevent a short circuit (or short) with the high potential voltage wiring VDDL. I can. The second low-potential voltage horizontal wiring VSSHL2 is a high-potential voltage wiring VDDL, a reference voltage wiring VREFL, and a short circuit (or short) with the initialization voltage wiring VINIL. Likewise, it may be open near the high potential voltage line VDDL, the reference voltage line VREFL, and the initialization voltage line VINIL. The first low-potential voltage horizontal wiring VSSHL1 and the second low-potential voltage horizontal wiring VSSHL2 are second electrodes formed on the entire surface of the display panel DIS in the open area (refer to 240 and 250 in FIG. 4 ). ) And can function as a ground (GND). Further, the first low potential voltage horizontal wiring VSSHL1 may be formed as a first metal pattern, and the second low potential voltage horizontal wiring VSSHL2 may be formed as a second metal pattern. The first metal pattern may be implemented as a gate metal pattern, and the second metal pattern may be implemented as a data metal pattern.
이상에서 살펴본 바와 같이, 본 발명은 표시영역(DA)에 형성된 m 개의 고전위 전압 수직 배선(VDDVL)들, 기준 전압 수직 배선(VREFVL)들, 및 초기화 전압 수직 배선(VINIVL)들을 통해 도 3과 같이 화소들 각각에 고전위 전원 전압(VDD), 기준 전압(VREF), 및 초기화 전압(VINI)을 공급할 수 있다. 또한, 본 발명은 제1 및 제2 비표시영역들(NDA1, NDA2)에 형성된 제1 및 제2 고전위 전압 수평 배선들(VDDHL1, VDDHL2)을 통해 화소들 각각에 균일한 고전위 전압(VDD)을 공급할 수 있다. 나아가, 본 발명은 제2 비표시영역(NDA2)에 형성된 기준 전압 수평 배선(VREFHL)을 통해 화소들 각각에 균일한 기준 전압(VREF)을 공급할 수 있으며, 초기화 전압 수평 배선(VINIHL)을 통해 화소들 각각에 균일한 초기화 전압(VINI)을 공급할 수 있다. 더욱이, 본 발명은 제1 기판에 제1 내지 제p 전원 전압들이 공급되는 제1 내지 제p 전원 배선들을 형성하고, 제2 기판에 제1 내지 제p 보조 전극들을 형성하며, 제1 내지 제p 전원 배선들 각각을 제1 내지 제p 보조 전극들 각각과 일대일로 접속시킨다. 그 결과, 본 발명은 제1 비표시영역에서 전원 배선들 간의 오버랩(overlap)을 최소화할 수 있으며, 이로 인해 전원 배선들 간의 합선 발생 가능성을 최소화할 수 있다.
As described above, the present invention relates to FIG. 3 through m high potential voltage vertical lines VDDVL, reference voltage vertical lines VREFVL, and initialization voltage vertical lines VINIVL formed in the display area DA. Likewise, a high potential power voltage VDD, a reference voltage VREF, and an initialization voltage VINI may be supplied to each of the pixels. In addition, the present invention provides a uniform high potential voltage VDD to each of the pixels through the first and second high potential voltage horizontal lines VDDHL1 and VDDHL2 formed in the first and second non-display areas NDA1 and NDA2. ) Can be supplied. Further, the present invention can supply a uniform reference voltage VREF to each of the pixels through the reference voltage horizontal line VREFHL formed in the second non-display area NDA2, and the pixel through the initialization voltage horizontal line VINIHL. A uniform initializing voltage VINI can be supplied to each of them. In addition, the present invention forms first to p-th power wirings to which first to p-th power voltages are supplied to a first substrate, first to p-th auxiliary electrodes are formed on a second substrate, and Each of the power wires is connected to each of the first to p-th auxiliary electrodes in a one-to-one manner. As a result, the present invention can minimize the overlap between power wires in the first non-display area, thereby minimizing the possibility of a short circuit between power wires.
도 4a,4b는 도 3의 I-I'의 단면도이다. 도 4a,4b에는 고전위 전압 배선(VDDL)과 제1 보조 전극(PE1)의 접속을 상세히 보여주는 단면도가 나타나 있다. 도 4a는 이방성 도전 접착물질(ACP)의 접촉면적은 제1 비표시영역(NDA1)과 제2 비표시영역(NDA2)에서 동일한 것을 보여준다. 도 4b는 이방성 도전 접착물질(ACP)의 접촉면적은 제1 비표시영역(NDA1)에서 보다 제2 비표시영역(NDA2)에서 더 넓은 것을 보여준다. 제1 비표시영역(NDA1)에는 제1 내지 제p 전원 배선들에 전원을 공급하는 전원 전압 입력 단자들(VDD_IN, VREF_IN, VINI_IN, VSS_IN)이 형성되고, 제2 비표시영역(NDA2)에는 전원 전압 입력 단자들이 형성되지 않는다. 따라서, 이방성 도전 접착물질(ACP)의 접촉면적은 제1 비표시영역(NDA1)에서 보다 제2 비표시영역(NDA2)에서 더 넓을 수 있다. 그 결과, 이방성 도전 접착물질(ACP)의 접촉 저항을 줄일 수 있고, 전력소비를 줄일 수 있다. 이방성 도전 접착물질(ACP)의 접촉면적은 제1 내지 제p 보조 전극들 중 적어도 하나의 보조 전극의 폭에 따라서 다르게 형성될 수 있다. 도 4a,4b를 참조하면, 본 발명의 실시 예에 따른 표시장치는 제1 기판(200)과 제2 기판(300)을 포함한다. 제2 기판(300)에는 제1 보조 전극(PE1)이 형성된다. 제1 보조 전극(PE1)은, 예를 들면, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ICO(Indium Cerium Oxide) 또는 ZnO(Zinc Oxide)와 같은 투명 금속 패턴으로 형성될 수 있다.4A and 4B are cross-sectional views taken along line II′ of FIG. 3. 4A and 4B are cross-sectional views showing in detail the connection between the high potential voltage line VDDL and the first auxiliary electrode PE1. 4A shows that the contact area of the anisotropic conductive adhesive material ACP is the same in the first non-display area NDA1 and the second non-display area NDA2. 4B shows that the contact area of the anisotropic conductive adhesive material ACP is wider in the second non-display area NDA2 than in the first non-display area NDA1. Power voltage input terminals VDD_IN, VREF_IN, VINI_IN, and VSS_IN for supplying power to the first to p-th power lines are formed in the first non-display area NDA1, and power is provided in the second non-display area NDA2. Voltage input terminals are not formed. Accordingly, the contact area of the anisotropic conductive adhesive material ACP may be wider in the second non-display area NDA2 than in the first non-display area NDA1. As a result, it is possible to reduce the contact resistance of the anisotropic conductive adhesive material (ACP) and reduce power consumption. The contact area of the anisotropic conductive adhesive material ACP may be formed differently according to the width of at least one auxiliary electrode among the first to p-th auxiliary electrodes. 4A and 4B, a display device according to an exemplary embodiment of the present invention includes a first substrate 200 and a second substrate 300. A first auxiliary electrode PE1 is formed on the second substrate 300. The first auxiliary electrode PE1 may be formed in a transparent metal pattern such as, for example, Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Indium Cerium Oxide (ICO), or Zinc Oxide (ZnO).
제1 기판(200)의 제1 비표시영역(NDA1)에는 고전위 전압 배선(VDDL)이 게이트 금속 패턴으로 형성된다. 제1 비표시영역(NDA1)에서 고전위 전압 배선(VDDL)은 게이트 절연막(211), 층간 절연막(217), 오버코트층(218), 및 제2 전극(240)을 관통하는 제4 콘택홀(CNT4)을 통해 노출되고, 이방성 도전 접착물질(ACP)을 통해 제2 기판(300)의 제1 보조 전극(PE1)과 접속된다. 즉, 이방성 도전 접착물질(ACP)은 제1 기판(200)의 고전위 전압 배선(VDDL)과 제2 기판(300)의 제1 보조 전극(PE1)을 접속시킨다. 또한, 제1 기판(200)의 제1 비표시영역(NDA1)에는 제1 데이터 라인(DL1)이 데이터 금속 패턴으로 형성되고, 제1 저전위 전압 수평 배선(VSSHL1)과 제1 고전위 전압 수평 배선(VDDHL1)이 게이트 금속 패턴으로 형성된다. 게이트 절연막(211)은 제1 저전위 전압 수평 배선(VSSHL1)과 제1 고전위 전압 수평 배선(VDDHL1)을 덮고, 층간 절연막(217)은 제1 데이터 라인(DL1)을 덮도록 형성된다.In the first non-display area NDA1 of the first substrate 200, a high potential voltage line VDDL is formed in a gate metal pattern. The high potential voltage line VDDL in the first non-display area NDA1 is a fourth contact hole passing through the gate insulating layer 211, the interlayer insulating layer 217, the overcoat layer 218, and the second electrode 240. It is exposed through CNT4 and is connected to the first auxiliary electrode PE1 of the second substrate 300 through an anisotropic conductive adhesive material ACP. That is, the anisotropic conductive adhesive material ACP connects the high potential voltage wiring VDDL of the first substrate 200 and the first auxiliary electrode PE1 of the second substrate 300. In addition, in the first non-display area NDA1 of the first substrate 200, the first data line DL1 is formed in a data metal pattern, and the first low-potential voltage horizontal line VSSHL1 and the first high-potential voltage are horizontal. The wiring VDDHL1 is formed in a gate metal pattern. The gate insulating layer 211 is formed to cover the first low potential voltage horizontal wiring VSSHL1 and the first high potential voltage horizontal wiring VDDHL1, and the interlayer insulating layer 217 is formed to cover the first data line DL1.
제1 기판(200)의 제2 비표시영역(NDA2)에는 고전위 전압 배선(VDDL)이 게이트 금속 패턴으로 형성된다. 제2 비표시영역(NDA2)에서 고전위 전압 배선(VDDL)은 게이트 절연막(211), 층간 절연막(217), 및 오버코트층(218)을 관통하는 제5 콘택홀(CNT5)을 통해 노출되고, 이방성 도전 접착물질(ACP)을 통해 제2 기판(300)의 제1 보조 전극(PE1)과 접속된다. 즉, 이방성 도전 접착물질(ACP)은 제1 기판(200)의 고전위 전압 배선(VDDL)과 제2 기판(300)의 제1 보조 전극(PE1)을 접속시킨다. 이로 인해, 제1 비표시영역(NDA1)의 고전위 전압 배선(VDDL)과 제2 비표시영역(NDA2)의 고전위 전압 배선(VDDL)은 제2 기판(300)에 형성된 제1 보조 전극(PE1)을 통해 서로 접속된다. 따라서, 제1 비표시영역(NDA1)의 고전위 전압 배선(VDDL)과 제2 비표시영역(NDA2)의 고전위 전압 배선(VDDL)은 동일한 전위를 갖는다.In the second non-display area NDA2 of the first substrate 200, a high potential voltage line VDDL is formed in a gate metal pattern. In the second non-display area NDA2, the high potential voltage line VDDL is exposed through the gate insulating layer 211, the interlayer insulating layer 217, and the fifth contact hole CNT5 penetrating the overcoat layer 218, It is connected to the first auxiliary electrode PE1 of the second substrate 300 through an anisotropic conductive adhesive material ACP. That is, the anisotropic conductive adhesive material ACP connects the high potential voltage wiring VDDL of the first substrate 200 and the first auxiliary electrode PE1 of the second substrate 300. Accordingly, the high potential voltage line VDDL of the first non-display area NDA1 and the high potential voltage line VDDL of the second non-display area NDA2 are formed on the second substrate 300. They are connected to each other via PE1). Accordingly, the high potential voltage line VDDL of the first non-display area NDA1 and the high potential voltage line VDDL of the second non-display area NDA2 have the same potential.
또한, 제1 기판(200)의 제2 비표시영역(NDA2)에는 초기화 전압 수평 라인(VINIHL), 기준 전압 수평 라인(VREFHL), 및 제2 고전위 전압 수평 라인(VDDHL2)이 게이트 금속 패턴으로 형성되고, 제2 저전위 전압 수평 라인(VSSHL2)이 데이터 금속 패턴으로 형성된다. 게이트 절연막(211)은 초기화 전압 수평 라인(VINIHL), 기준 전압 수평 라인(VREFHL), 및 제2 고전위 전압 수평 라인(VDDHL2)을 덮고, 층간 절연막(217)은 제2 저전위 전압 수평 라인(VSSHL2)을 덮도록 형성된다.In addition, in the second non-display area NDA2 of the first substrate 200, an initialization voltage horizontal line VINIHL, a reference voltage horizontal line VREFHL, and a second high potential voltage horizontal line VDDHL2 are formed as a gate metal pattern. And a second low potential voltage horizontal line VSSHL2 is formed as a data metal pattern. The gate insulating layer 211 covers the initialization voltage horizontal line VINIHL, the reference voltage horizontal line VREFHL, and the second high potential voltage horizontal line VDDHL2, and the interlayer insulating layer 217 covers the second low potential voltage horizontal line ( VSSHL2) is formed to cover.
도 3에서 표시영역(DA)은 다수의 화소를 포함하는바, 도 4a, 4b에서는 설명의 편의를 위해 표시영역(DA)에 형성된 어느 한 화소만을 도시하였음에 주의하여야 한다. 제1 기판(200)의 표시영역(DA)에는 어느 한 화소에 포함되는 구동 TFT(DT), 캐패시터(CAP), 및 유기발광다이오드(OLED)가 형성된다. 제1 기판(200) 상의 표시영역(DA)에는 구동 트랜지스터(DT)와 캐패시터(CAP)가 형성된다. 구동 트랜지스터(DT)는 반도체층(214), 게이트 전극(210) 및 소스/드레인 전극(212, 213)을 포함한다. 반도체층(214)과 게이트 전극(210) 사이에 게이트 절연막(211)이 형성되고, 반도체층(214)과 게이트 절연막(211) 상에는 층간 절연막(217)이 형성된다. 캐패시터(CAP)는 게이트 절연막(211)을 사이에 두고 형성되는 캐패시터 하부전극(215)과 캐패시터 상부전극(216)을 포함한다. 오버코트층(218)은 구동 트랜지스터(DT)의 소스/드레인 전극(212, 213)을 덮는다. 오버코트층(218)은 구동 트랜지스터(DT) 및 캐패시터(CAP)를 보호하며 구동 트랜지스터(DT)에 의한 단차를 평탄화한다.In FIG. 3, since the display area DA includes a plurality of pixels, it should be noted that only one pixel formed in the display area DA is shown in FIGS. 4A and 4B for convenience of description. In the display area DA of the first substrate 200, a driving TFT DT, a capacitor CAP, and an organic light emitting diode OLED included in one pixel are formed. A driving transistor DT and a capacitor CAP are formed in the display area DA on the first substrate 200. The driving transistor DT includes a semiconductor layer 214, a gate electrode 210, and source/drain electrodes 212 and 213. A gate insulating film 211 is formed between the semiconductor layer 214 and the gate electrode 210, and an interlayer insulating film 217 is formed on the semiconductor layer 214 and the gate insulating film 211. The capacitor CAP includes a capacitor lower electrode 215 and a capacitor upper electrode 216 formed with a gate insulating layer 211 therebetween. The overcoat layer 218 covers the source/drain electrodes 212 and 213 of the driving transistor DT. The overcoat layer 218 protects the driving transistor DT and the capacitor CAP, and flattens a step due to the driving transistor DT.
유기발광다이오드(OLED)는 제1 전극(220), 유기발광층(230), 및 제2 전극(240)을 포함한다. 제1 전극(220)은 오버코트층(218)으로부터 노출된 구동 트랜지스터(DT)의 드레인 전극(212)과 접속된다. 제1 전극(220)은 애노드 전극으로, 예를 들면, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ICO(Indium Cerium Oxide) 또는 ZnO(Zinc Oxide)와 같은 투명금속패턴으로 형성될 수 있다. 제1 전극(220)은 오버코트층(218)을 관통하여 구동 트랜지스터(DT)의 드레인 전극(212)을 노출하는 비어홀을 통해 구동 트랜지스터(DT)의 드레인 전극(212)과 전기적으로 연결된다. The organic light emitting diode (OLED) includes a first electrode 220, an organic light emitting layer 230, and a second electrode 240. The first electrode 220 is connected to the drain electrode 212 of the driving transistor DT exposed from the overcoat layer 218. The first electrode 220 is an anode electrode, and may be formed of a transparent metal pattern such as, for example, Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Indium Cerium Oxide (ICO), or zinc oxide (ZnO) have. The first electrode 220 is electrically connected to the drain electrode 212 of the driving transistor DT through a via hole passing through the overcoat layer 218 and exposing the drain electrode 212 of the driving transistor DT.
제1 전극(220) 상에 뱅크층(250)이 형성된다. 뱅크층(250)은 제1 전극(220)의 일부를 노출하여 화소 영역을 구획한다. 제1 전극(220) 상에 유기발광층(230)이 형성된다. 유기발광층(230)은 전자와 정공이 결합하여 빛을 발광하는 층으로, 유기발광층(230)과 제1 전극(220) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 유기발광층(230)과 제2 전극(240) 사이에 전자수송층 또는 전자주입층을 포함할 수 있다. The bank layer 250 is formed on the first electrode 220. The bank layer 250 partitions a pixel area by exposing a part of the first electrode 220. An organic light emitting layer 230 is formed on the first electrode 220. The organic emission layer 230 is a layer in which electrons and holes are combined to emit light, and may include a hole injection layer or a hole transport layer between the organic emission layer 230 and the first electrode 220, and the organic emission layer 230 An electron transport layer or an electron injection layer may be included between the and the second electrode 240.
유기발광층(230) 상에는 제2 전극(240)이 형성된다. 제2 전극(240)은 캐소드 전극으로,예를 들면 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금과 같은 금속으로 형성될 수 있다. 제2 전극(240)은 제1 기판(200)의 전면(全面)에 형성될 수 있다.A second electrode 240 is formed on the organic emission layer 230. The second electrode 240 is a cathode electrode, and may be formed of a metal such as magnesium (Mg), calcium (Ca), aluminum (Al), silver (Ag), or an alloy thereof. The second electrode 240 may be formed on the entire surface of the first substrate 200.
본 발명의 실시 예에 따른 표시장치는 유기발광층(230)으로부터 발광하는 빛이 제1 기판(200) 방향으로 방출되는 배면발광형인 것을 중심으로 설명하였으나, 이에 한정되지 않으며, 유기발광층(230)으로부터 발광하는 빛이 제2 기판(300) 방향으로 방출되는 전면발광형으로 구현될 수 있다. 예를 들어, 전면발광형 표시장치일 경우, 제1 전극(220)은 하부에, 예를 들면, 알루미늄(Al), 은(Ag) 또는 니켈(Ni)과 같은 금속으로 형성되는 반사층을 더 포함할 수 있고, 제2 전극(240)은 빛이 투과될 수 있을 정도로 얇은 두께, 예를 들어 1 내지 50Å의 두께로 형성될 수 있다.The display device according to the exemplary embodiment of the present invention has been described mainly in that the light emitted from the organic emission layer 230 is a rear emission type in which light emitted from the organic emission layer 230 is emitted toward the first substrate 200, but is not limited thereto. The light emitting light may be implemented in a top emission type in which light is emitted toward the second substrate 300. For example, in the case of a top emission type display device, the first electrode 220 further includes a reflective layer formed of a metal such as aluminum (Al), silver (Ag), or nickel (Ni) under the The second electrode 240 may be formed to have a thickness thin enough to transmit light, for example, 1 to 50 Å.
제2 전극(240) 상에는 제2 전극(240)의 상부 형태를 따라 덮는 보호막(미도시)이 형성될 수 있다. 제2 전극(240)의 상부 형태를 따라 덮는다는 것은 제2 전극(240)의 스텝 커버리지(step coverage)를 따라 형성되는 것을 의미한다. 보호막(미도시)은 하부의 소자들을 보호하고 유기발광층(230)에 수분이 침투하는 것을 방지하는 역할을 하며, 실리콘 산화막, 실리콘 질화막 등의 무기층의 단층 또는 이들의 다층 구조로 이루어질 수 있다. 한편, 제1 기판(200)과 제2 기판(300)은 충진실제(260)을 통해 합착된다.
A protective layer (not shown) may be formed on the second electrode 240 along the upper shape of the second electrode 240. Covering along the upper shape of the second electrode 240 means that it is formed along the step coverage of the second electrode 240. The protective layer (not shown) serves to protect the underlying devices and prevent moisture from penetrating into the organic light emitting layer 230, and may be formed of a single layer of an inorganic layer such as a silicon oxide layer or a silicon nitride layer, or a multilayer structure thereof. Meanwhile, the first substrate 200 and the second substrate 300 are bonded together through the filling material 260.
도 5a, 5b는 도 3의 Ⅱ-Ⅱ'의 단면도이다. 도 5a, 5b에는 저전위 전압 배선(VSSL)과 제4 보조 전극(PE4)의 접속을 상세히 보여주는 단면도가 나타나 있다. 한편, 도 5a, 5b에 도시된 Ⅱ-Ⅱ'의 단면도의 제1 비표시영역(NDA1)과 표시영역(DA)은 도 4a, 4b를 결부하여 설명한 I-I'의 단면도의 제1 비표시영역(NDA1)과 표시영역(DA)과 실질적으로 동일하게 형성된다. 따라서, Ⅱ-Ⅱ'의 단면도의 제1 비표시영역(NDA1)과 표시영역(DA)에 대한 자세한 설명은 생략하기로 한다.5A and 5B are cross-sectional views taken along line II-II' of FIG. 3. 5A and 5B are cross-sectional views showing in detail the connection between the low potential voltage wiring VSSL and the fourth auxiliary electrode PE4. Meanwhile, the first non-display area NDA1 and the display area DA in the cross-sectional view of II-II' shown in FIGS. 5A and 5B are the first non-display in the cross-sectional view of I-I' described in conjunction with FIGS. 4A and 4B. It is formed substantially the same as the area NDA1 and the display area DA. Accordingly, detailed descriptions of the first non-display area NDA1 and the display area DA in the cross-sectional view of II-II' will be omitted.
도 5a, 5b를 참조하면, 제1 기판(200)의 제2 비표시영역(NDA2)에는 저전위 전압 배선(VSSL)이 데이터 금속 패턴으로 형성된다. 제2 비표시영역(NDA2)에서 저전위 전압 배선(VSSL)은 층간 절연막(217), 및 오버코트층(218)을 관통하는 제7 콘택홀(CNT7)을 통해 노출되고, 이방성 도전 접착물질(ACP)을 통해 제2 기판(300)의 제4 보조 전극(PE4)과 접속된다. 즉, 이방성 도전 접착물질(ACP)은 제1 기판(200)의 저전위 전압 배선(VDDL)과 제2 기판(300)의 제4 보조 전극(PE4)을 접속시킨다. 이로 인해, 제1 비표시영역(NDA1)의 저전위 전압 배선(VSSL)과 제2 비표시영역(NDA2)의 저전위 전압 배선(VSSL)은 제2 기판(300)에 형성된 제4 보조 전극(PE4)을 통해 서로 접속된다. 따라서, 제1 비표시영역(NDA1)의 저전위 전압 배선(VSSL)과 제2 비표시영역(NDA2)의 저전위 전압 배선(VSSL)은 동일한 전위를 갖는다.5A and 5B, a low-potential voltage line VSSL is formed as a data metal pattern in the second non-display area NDA2 of the first substrate 200. In the second non-display area NDA2, the low-potential voltage wiring VSSL is exposed through the interlayer insulating layer 217 and the seventh contact hole CNT7 penetrating the overcoat layer 218, and the anisotropic conductive adhesive material ACP ) Is connected to the fourth auxiliary electrode PE4 of the second substrate 300. That is, the anisotropic conductive adhesive material ACP connects the low-potential voltage wiring VDDL of the first substrate 200 and the fourth auxiliary electrode PE4 of the second substrate 300. Accordingly, the low-potential voltage wiring VSSL of the first non-display area NDA1 and the low-potential voltage wiring VSSL of the second non-display area NDA2 are formed on the second substrate 300. They are connected to each other via PE4). Accordingly, the low potential voltage wiring VSSL of the first non-display area NDA1 and the low potential voltage wiring VSSL of the second non-display area NDA2 have the same potential.
또한, 제1 기판(200)의 제2 비표시영역(NDA2)에는 초기화 전압 수평 라인(VINIHL), 기준 전압 수평 라인(VREFHL), 및 제2 고전위 전압 수평 라인(VDDHL2)이 게이트 금속 패턴으로 형성되고, 제2 저전위 전압 수평 라인(VSSHL2)이 데이터 금속 패턴으로 형성된다. 게이트 절연막(211)은 초기화 전압 수평 라인(VINIHL), 기준 전압 수평 라인(VREFHL), 및 제2 고전위 전압 수평 라인(VDDHL2)을 덮고, 층간 절연막(217)은 제2 저전위 전압 수평 라인(VSSHL2)을 덮도록 형성된다.In addition, in the second non-display area NDA2 of the first substrate 200, an initialization voltage horizontal line VINIHL, a reference voltage horizontal line VREFHL, and a second high potential voltage horizontal line VDDHL2 are formed as a gate metal pattern. And a second low potential voltage horizontal line VSSHL2 is formed as a data metal pattern. The gate insulating layer 211 covers the initialization voltage horizontal line VINIHL, the reference voltage horizontal line VREFHL, and the second high potential voltage horizontal line VDDHL2, and the interlayer insulating layer 217 covers the second low potential voltage horizontal line ( VSSHL2) is formed to cover.
한편, 도 6a, 6b는 도 3의 Ⅲ-Ⅲ'의 단면도이다. 도 6a, 6b에는 기준 전압 배선(VREFL)과 제2 보조 전극(PE2)의 접속을 상세히 보여주는 단면도가 나타나 있다. 도 7a, 7b는 도 3의 Ⅳ-Ⅳ'의 단면도이다. 도 7a, 7b에는 초기화 전압 배선(VINIL)과 제3 보조 전극(PE3)의 접속을 상세히 보여주는 단면도가 나타나 있다. 기준 전압 배선(VREFL)과 제2 보조 전극(PE2)의 접속을 상세히 보여주는 단면인 Ⅲ-Ⅲ'와 초기화 전압 배선(VINIL)과 제3 보조 전극(PE3)의 접속을 상세히 보여주는 단면인 Ⅳ-Ⅳ'는 도 5a, 5b를 결부하여 설명한 Ⅱ-Ⅱ'의 단면과 실질적으로 동일하다.
Meanwhile, FIGS. 6A and 6B are cross-sectional views taken along line III-III' of FIG. 3. 6A and 6B are cross-sectional views showing in detail the connection between the reference voltage line VREFL and the second auxiliary electrode PE2. 7A and 7B are cross-sectional views taken along line IV-IV' of FIG. 3. 7A and 7B are cross-sectional views showing in detail the connection between the initialization voltage line VINIL and the third auxiliary electrode PE3. Ⅲ-Ⅲ', a cross section showing in detail the connection between the reference voltage line VREFL and the second auxiliary electrode PE2, and Ⅳ-IV, showing the connection between the initialization voltage line VINIL and the third auxiliary electrode PE3 in detail. Is substantially the same as the cross section of II-II described in conjunction with FIGS. 5A and 5B.
도 8은 도 3의 상부 기판에 형성된 보조 전극들을 보여주는 일 예시도면이다. 도 8에는 제1 내지 제4 보조 전극들(PE1~PE4)이 나타나 있다. 제1 내지 제4 보조 전극들 각각은 도 8과 같이 복수 개로 형성될 수 있다.8 is an exemplary view showing auxiliary electrodes formed on the upper substrate of FIG. 3. In FIG. 8, first to fourth auxiliary electrodes PE1 to PE4 are shown. Each of the first to fourth auxiliary electrodes may be formed in plural as shown in FIG. 8.
도 8을 참조하면, 제1 내지 제p 보조 전극들 중 적어도 하나의 보조 전극의 폭은 제1 내지 제p 보조 전극들 중 적어도 하나의 다른 보조 전극의 폭보다 넓게 형성된다. 구체적으로, 고전위 전압 배선(VDDL)에 접속되는 제1 보조 전극(PE1)의 폭은 기준 전압 배선(VREFL)에 접속되는 제2 보조 전극(PE2)의 폭 및/또는 초기화 전압 배선(VINIL)에 접속되는 제3 보조 전극(PE3)의 폭보다 넓게 형성될 수 있다. 또한, 저전위 전압 배선(VSSL)에 접속되는 제4 보조 전극(PE4)의 폭은 기준 전압 배선(VREFL)에 접속되는 제2 보조 전극(PE2)의 폭 및/또는 초기화 전압 배선(VINIL)에 접속되는 제3 보조 전극(PE3)의 폭보다 넓게 형성될 수 있다. 유기발광다이오드 표시장치의 경우, 고전위 전압(VDD)과 저전위 전압(VSS)이 유기발광다이오드(OLED)의 발광에 직접적인 영향을 미친다. 그러므로, 본 발명은 고전위 전압 배선(VDDL)에 접속되는 제1 보조 전극(PE1)의 폭과 저전위 전압 배선(VSSL)에 접속되는 제4 보조 전극(PE4)의 폭을 넓게 형성함으로써, 고전위 전압(VDD) 강하와 저전위 전압(VSS) 상승으로 인하여 고전위 전압(VDD)과 저전위 전압(VSS)이 흔들리는 것을 방지할 수 있다.Referring to FIG. 8, a width of at least one auxiliary electrode among first to p-th auxiliary electrodes is formed to be wider than a width of at least one other auxiliary electrode of the first to p-th auxiliary electrodes. Specifically, the width of the first auxiliary electrode PE1 connected to the high potential voltage line VDDL is the width of the second auxiliary electrode PE2 connected to the reference voltage line VREFL and/or the initialization voltage line VINIL. It may be formed to be wider than the width of the third auxiliary electrode PE3 connected to. In addition, the width of the fourth auxiliary electrode PE4 connected to the low potential voltage wiring VSSL is the width of the second auxiliary electrode PE2 connected to the reference voltage wiring VREFL and/or the initialization voltage wiring VINIL. It may be formed to be wider than the width of the connected third auxiliary electrode PE3. In the case of an organic light emitting diode display, a high potential voltage (VDD) and a low potential voltage (VSS) directly affect the light emission of the organic light emitting diode (OLED). Therefore, according to the present invention, by forming a wide width of the first auxiliary electrode PE1 connected to the high potential voltage wiring VDDL and the fourth auxiliary electrode PE4 connected to the low potential voltage wiring VSSL, It is possible to prevent the high-potential voltage VDD and the low-potential voltage VSS from shaking due to a drop in the voltage VDD and an increase in the low-potential voltage VSS.
한편, 제1 보조 전극(PE1)의 폭과 제4 보조 전극(PE4)의 폭은 동일하게 형성될 수도 있고, 제2 보조 전극(PE2)의 폭과 제3 보조 전극(PE3)의 폭은 동일하게 형성될 수도 있다. 또는, 제4 보조 전극(PE4)의 폭을 가장 넓게 형성하고, 제1 보조 전극(PE1)의 폭을 두 번째로 넓게 형성하며, 제2 보조 전극(PE2)의 폭을 세 번째로 넓게 형성하며, 제3 보조 전극(PE3)의 폭을 네 번째로 넓게 형성할 수도 있다. 즉, 제4 전원 배선과 접속된 제4 보조 전극(PE4)의 폭은 제1 전원 배선과 접속된 제1 보조 전극(PE1)의 폭보다 넓고, 제1 전원 배선과 접속된 제1 보조 전극(PE1)의 폭은 제2 전원 배선과 접속된 제2 보조 전극(PE2)의 폭보다 넓고, 제2 전원 배선과 접속된 제2 보조 전극(PE2)의 폭은 제3 전원 배선과 접속된 제3 보조 전극(PE3)의 폭보다 넓을 수 있다. 제1 내지 제4 보조 전극들 중 적어도 하나의 보조 전극의 폭에 따라서 이방성 도전 접착물질(ACP)의 접촉면적은 다르게 형성될 수 있다.
Meanwhile, the width of the first auxiliary electrode PE1 and the width of the fourth auxiliary electrode PE4 may be the same, and the width of the second auxiliary electrode PE2 and the width of the third auxiliary electrode PE3 are the same. It can also be formed. Alternatively, the width of the fourth auxiliary electrode PE4 is formed the widest, the width of the first auxiliary electrode PE1 is formed second, and the width of the second auxiliary electrode PE2 is formed third, , The third auxiliary electrode PE3 may be formed to have a fourth width. That is, the width of the fourth auxiliary electrode PE4 connected to the fourth power line is wider than the width of the first auxiliary electrode PE1 connected to the first power line, and the first auxiliary electrode connected to the first power line ( The width of PE1) is wider than the width of the second auxiliary electrode PE2 connected to the second power line, and the width of the second auxiliary electrode PE2 connected to the second power line is a third power line connected to the third power line. It may be wider than the width of the auxiliary electrode PE3. The contact area of the anisotropic conductive adhesive material ACP may be formed differently depending on the width of at least one of the first to fourth auxiliary electrodes.
도 9는 비표시 영역에서 도 8의 보조 전극들의 폭을 보여주는 일 예시도면 이다. 도 9에는 제1 내지 제4 보조 전극들(PE1~PE4)이 나타나 있다. 9 is an exemplary view showing widths of auxiliary electrodes of FIG. 8 in a non-display area. In FIG. 9, first to fourth auxiliary electrodes PE1 to PE4 are shown.
도 9를 참조하면, 비표시영역은 표시영역(DA)의 일측 바깥에 형성되는 제1 비표시영역(NDA1)과, 표시영역(DA)의 타측 바깥에 형성되는 제2 비표시영역(NDA2)을 포함한다. 제1 비표시영역(NDA1)에는 제1 내지 제p 전원 배선들에 전원을 공급하는 전원 전압 입력 단자들이 형성되고, 제2 비표시영역(NDA2)에는 전원 전압 입력 단자들이 형성되지 않는다. 제1 비표시영역(NDA1)에는 COF(chip on film)나 드라이브 IC 등이 형성되고, 제2 비표시영역(NDA2)에는 COF(chip on film)나 드라이브 IC 등이 형성되지 않는다. 따라서, 제1 비표시영역(NDA1)에는 접촉 불가 영역(NCA) 및 접촉 가능영역(CA)이 형성되고, 제2 비표시영역(NDA2)에는 접촉 가능영역(CA)만 형성된다. 따라서, 이방성 도전 접착물질의 접촉면적(CA)은 제1 비표시영역(NDA1)에서 보다 제2 비표시영역(NDA2)에서 더 넓을 수 있다. 이방성 도전 접착물질의 접촉면적(CA)은 제1 내지 제p 보조 전극들(PE1,PE2,PE3,PE4) 중 적어도 하나의 보조 전극의 폭에 따라서 다르게 형성될 수 있다.
Referring to FIG. 9, the non-display area includes a first non-display area NDA1 formed outside one side of the display area DA, and a second non-display area NDA2 formed outside the other side of the display area DA. Includes. Power voltage input terminals for supplying power to the first to p-th power lines are formed in the first non-display area NDA1, and power voltage input terminals are not formed in the second non-display area NDA2. A chip on film (COF) or a drive IC is formed in the first non-display area NDA1, and a chip on film (COF) or a drive IC is not formed in the second non-display area NDA2. Accordingly, the non-contact area NCA and the contactable area CA are formed in the first non-display area NDA1, and only the contactable area CA is formed in the second non-display area NDA2. Accordingly, the contact area CA of the anisotropic conductive adhesive material may be wider in the second non-display area NDA2 than in the first non-display area NDA1. The contact area CA of the anisotropic conductive adhesive material may be formed differently according to the width of at least one auxiliary electrode among the first to p-th auxiliary electrodes PE1, PE2, PE3, and PE4.
이상에서 살펴본 바와 같이, 본 발명은 제1 기판에 제1 내지 제p 전원 전압들이 공급되는 제1 내지 제p 전원 배선들을 형성하고, 제2 기판에 제1 내지 제p 보조 전극들을 형성하며, 제1 내지 제p 전원 배선들 각각을 제1 내지 제p 보조 전극들 각각과 일대일로 접속시킨다. 그 결과, 본 발명은 제1 비표시영역에서 전원 배선들 간의 오버랩(overlap)을 최소화할 수 있으며, 이로 인해 전원 배선들 간의 합선 발생 가능성을 최소화할 수 있다.As described above, the present invention forms first to p-th power wirings to which first to p-th power voltages are supplied to a first substrate, and forms first to p-th auxiliary electrodes on a second substrate, Each of the first to pth power wires is connected to each of the first to pth auxiliary electrodes in a one-to-one manner. As a result, the present invention can minimize the overlap between power wires in the first non-display area, thereby minimizing the possibility of a short circuit between power wires.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be appreciated by those skilled in the art through the above description that various changes and modifications can be made without departing from the spirit of the present invention. Accordingly, the present invention should not be limited to the content described in the detailed description, but should be defined by the claims.
DIS: 표시패널 PA: 화소 어레이
GIC1, GIC2: 스캔 구동회로 S-IC: 소스 드라이브 IC
TCON: 타이밍 제어회로 PS: 전원 공급원
VDDL: 제1 전압 배선, 고전위 전압 배선
VREFL: 제2 전압 배선, 기준 전압 배선
VINIL: 제3 전압 배선, 초기화 전압 배선
VSSL: 제4 전압 배선, 저전위 전압 배선
PE1: 제1 보조 전극 PE2: 제2 보조 전극
PE3: 제3 보조 전극 PE4: 제4 보조 전극
DA: 표시영역 NDA1: 제1 비표시영역
NDA2: 제2 비표시영역
DIS: Display panel PA: Pixel array
GIC1, GIC2: Scan driving circuit S-IC: Source drive IC
TCON: timing control circuit PS: power supply
VDDL: first voltage wiring, high potential voltage wiring
VREFL: second voltage wiring, reference voltage wiring
VINIL: 3rd voltage wiring, initialization voltage wiring
VSSL: 4th voltage wiring, low potential voltage wiring
PE1: first auxiliary electrode PE2: second auxiliary electrode
PE3: third auxiliary electrode PE4: fourth auxiliary electrode
DA: display area NDA1: first non-display area
NDA2: second non-display area

Claims (19)

  1. 데이터 라인들, 상기 데이터 라인들과 교차되는 스캔 라인들, 복수의 전원 전압을 공급하는 복수의 전원 배선들, 매트릭스 형태로 배치되는 화소들이 형성되고, 상기 복수의 전원 전압은 제1 전원 배선(VDDL)으로부터 공급되는 제1 전원 전압(VDD), 제2 전원 배선(VREFL)으로부터 공급되는 제2 전원 전압(VREF), 제3 전원 배선(VINIL)으로부터 공급되는 제3 전원 전압(VINI), 제4 전원 배선(VSSL)으로부터 공급되는 제4 전원 전압(VSS)을 포함하는 제1 기판; 및
    제1 내지 제4 보조 전극을 포함하는 복수의 보조 전극들이 형성된 제2 기판을 포함하고,
    상기 제1 기판에 형성된 상기 제1 내지 제4 전원 배선을 포함하는 복수의 전원 배선들 각각은 상기 제2 기판에 직접 형성된 제1 내지 제4 보조 전극들 각각과 전기적으로 접속되는 것을 특징으로 하는 표시장치.
    Data lines, scan lines crossing the data lines, a plurality of power wires supplying a plurality of power voltages, and pixels arranged in a matrix form are formed, and the plurality of power voltages is a first power line (VDDL). ), the second power voltage VREF supplied from the second power line VREFL, the third power voltage VINI supplied from the third power line VINIL, and the fourth A first substrate including a fourth power voltage VSS supplied from the power line VSSL; And
    Including a second substrate on which a plurality of auxiliary electrodes including first to fourth auxiliary electrodes are formed,
    A display characterized in that each of the plurality of power wires including the first to fourth power wires formed on the first substrate is electrically connected to each of the first to fourth auxiliary electrodes directly formed on the second substrate Device.
  2. 제 1 항에 있어서,
    상기 복수의 전원 배선들은 상기 화소들이 형성된 표시영역을 제외한 비표시영역에서 상기 복수의 보조 전극들과 접속되는 것을 특징으로 하는 표시장치.
    The method of claim 1,
    And the plurality of power wires are connected to the plurality of auxiliary electrodes in a non-display area excluding a display area in which the pixels are formed.
  3. 제 2 항에 있어서,
    상기 복수의 전원 배선들은 이방성 도전 접착물질을 이용하여 상기 복수의 보조 전극들과 접속되는 것을 특징으로 하는 표시장치.
    The method of claim 2,
    The plurality of power wires are connected to the plurality of auxiliary electrodes using an anisotropic conductive adhesive material.
  4. 제 2 항에 있어서,
    상기 비표시영역은 상기 표시영역의 일측 바깥에 형성되는 제1 비표시영역과, 상기 표시영역의 타측 바깥에 형성되는 제2 비표시영역을 포함하는 것을 특징으로 하는 표시장치.
    The method of claim 2,
    And the non-display area includes a first non-display area formed outside one side of the display area and a second non-display area formed outside the other side of the display area.
  5. 제 4 항에 있어서,
    상기 제1 전원 배선에 해당하는 고전위 전압 배선은 상기 제1 비표시영역에서 상기 스캔 라인들과 평행하게 형성된 제1 고전위 전압 수평 배선을 포함하고, 상기 제2 비표시영역에서 상기 스캔 라인들과 평행하게 형성된 제2 고전위 전압 수평 배선을 포함하며,
    상기 제2 전원 배선에 해당하는 기준 전압 배선은 상기 제2 비표시영역에서 상기 스캔 라인들과 평행하게 형성된 기준 전압 수평 배선을 포함하고,
    상기 제3 전원 배선에 해당하는 초기화 전압 배선은 상기 제2 비표시영역에서 상기 스캔 라인들과 평행하게 형성된 초기화 전압 수평 배선을 포함하는 것을 특징으로 하는 표시장치.
    The method of claim 4,
    The high potential voltage wiring corresponding to the first power wiring includes a first high potential voltage horizontal wiring formed parallel to the scan lines in the first non-display area, and the scan lines in the second non-display area And a second high-potential voltage horizontal line formed in parallel with,
    The reference voltage wiring corresponding to the second power wiring includes a reference voltage horizontal wiring formed parallel to the scan lines in the second non-display area,
    And the initialization voltage line corresponding to the third power line includes an initialization voltage horizontal line formed parallel to the scan lines in the second non-display area.
  6. 제 5 항에 있어서,
    상기 고전위 전압 배선은,
    상기 제1 비표시영역에서 상기 제1 고전위 전압 수평 배선과 접속되고/또는 상기 제2 비표시영역에서 상기 제2 고전위 전압 수평 배선과 접속되며, 상기 데이터 라인들과 평행하게 형성되어 상기 표시영역을 가로지르는 복수의 고전위 전압 수직 배선들을 더 포함하는 것을 특징으로 하는 표시장치.
    The method of claim 5,
    The high potential voltage wiring,
    The first high-potential voltage horizontal wiring is connected to the first non-display area and/or the second high-potential voltage horizontal wiring is connected to the second non-display area, and is formed parallel to the data lines to display the display. The display device according to claim 1, further comprising a plurality of high-potential voltage vertical lines crossing the area.
  7. 제 6 항에 있어서,
    상기 기준 전압 배선은 상기 제2 비표시영역에서 상기 기준 전압 수평 배선과 접속되며, 상기 데이터 라인들과 평행하게 형성되어 상기 표시영역을 가로지르는 복수의 기준 전압 수직 배선들을 더 포함하고,
    상기 초기화 전압 배선은 상기 제2 비표시영역에서 상기 초기화 전압 수평 배선과 접속되며, 상기 데이터 라인들과 평행하게 형성되어 상기 표시영역을 가로지르는 복수의 초기화 전압 수직 배선들을 더 포함하는 것을 특징으로 하는 표시장치.
    The method of claim 6,
    The reference voltage line is connected to the reference voltage horizontal line in the second non-display area, and further comprises a plurality of reference voltage vertical lines formed parallel to the data lines and crossing the display area,
    The initialization voltage line is connected to the initialization voltage horizontal line in the second non-display area, and further comprises a plurality of initialization voltage vertical lines formed in parallel with the data lines and crossing the display area. Display device.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 고전위 전압 수직 배선들 각각은 상기 제1 비표시영역에서 상기 제1 고전위 전압 수평 배선들과 각각 제1 콘택홀을 통해 접속되고/또는 상기 제2 비표시영역에서 상기 제2 고전위 전압 수평 배선들과 각각 제1 콘택홀을 통해 접속되는 것을특징으로 하는 표시장치.
    The method according to claim 6 or 7,
    Each of the high potential voltage vertical wirings is connected to the first high potential voltage horizontal wirings in the first non-display area through a first contact hole, and/or the second high potential voltage in the second non-display area A display device characterized in that the horizontal lines are connected to each other through a first contact hole.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 고전위 전압 수평 배선들은 제1 금속패턴으로 형성되고, 상기 제1 및 제2 고전위 전압 수평 배선들 사이의 상기 고전위 전압 수직 배선들은 제2 금속패턴으로 형성되는 것을 특징으로 하는 표시장치.
    The method of claim 8,
    The first and second high potential voltage horizontal wirings are formed as a first metal pattern, and the high potential voltage vertical wirings between the first and second high potential voltage horizontal wirings are formed as a second metal pattern. Display device.
  10. 제 7 항에 있어서,
    상기 기준 전압 수직 배선들 각각은 상기 제2 비표시영역에서 상기 기준 전압 수평 배선과 각각 제2 콘택홀을 통해 접속되고,
    상기 초기화 전압 수직 배선들 각각은 상기 제2 비표시영역에서 상기 초기화 전압 수평 배선과 각각 제3 콘택홀들을 통해 접속되는 것을 특징으로 하는 표시장치.
    The method of claim 7,
    Each of the reference voltage vertical wires is connected to the reference voltage horizontal wire in the second non-display area through a second contact hole,
    Each of the initialization voltage vertical lines is connected to the initialization voltage horizontal lines in the second non-display area through respective third contact holes.
  11. 제 10 항에 있어서,
    상기 기준 전압 수평 배선은 제1 금속패턴으로 형성되고, 상기 기준 전압 수직 배선들은 제2 금속패턴으로 형성되며,
    상기 초기화 전압 수평 배선은 상기 제1 금속패턴으로 형성되고, 상기 초기화 전압 수직 배선들은 상기 제2 금속패턴으로 형성되는 것을 특징으로 하는 표시장치.
    The method of claim 10,
    The reference voltage horizontal wiring is formed as a first metal pattern, the reference voltage vertical wiring is formed as a second metal pattern,
    The initial voltage horizontal line is formed of the first metal pattern, and the initialization voltage vertical line is formed of the second metal pattern.
  12. 제 7 항에 있어서,
    제4 전원 배선에 해당하는 저전위 전압 배선은,
    상기 제1 비표시영역에서 상기 스캔 라인들과 평행하게 형성된 제1 저전위 전압 수평 배선을 포함하고, 상기 제2 비표시영역에서 상기 스캔 라인들과 평행하게 형성된 제2 저전위 전압 수평 배선을 포함하는 것을 특징으로 하는 표시장치.
    The method of claim 7,
    The low-potential voltage wiring corresponding to the fourth power supply wiring,
    And a first low-potential voltage horizontal line formed parallel to the scan lines in the first non-display area, and a second low-potential voltage horizontal line formed parallel to the scan lines in the second non-display area A display device, characterized in that.
  13. 제 2 항에 있어서,
    상기 복수의 보조 전극들 중 적어도 하나의 보조 전극의 폭은 상기 복수의 보조 전극들 중 적어도 하나의 다른 보조 전극의 폭 보다 넓은 것을 특징으로 하는 표시장치.
    The method of claim 2,
    A display device, wherein a width of at least one auxiliary electrode among the plurality of auxiliary electrodes is wider than a width of at least one other auxiliary electrode of the plurality of auxiliary electrodes.
  14. 제 13 항에 있어서,
    상기 제1 전원 배선과 접속된 상기 제1 보조 전극의 폭과 상기 제4 전원 배선과 접속된 상기 제4 보조 전극의 폭은 상기 제2 전원 배선과 접속된 상기 제2 보조 전극의 폭과 상기 제3 전원 배선과 접속된 상기 제3 보조 전극의 폭보다 넓은 것을 특징으로 하는 표시장치.
    The method of claim 13,
    The width of the first auxiliary electrode connected to the first power line and the width of the fourth auxiliary electrode connected to the fourth power line are equal to the width of the second auxiliary electrode connected to the second power line and the second power line. 3 Display device, characterized in that wider than the width of the third auxiliary electrode connected to the power wiring.
  15. 제 13 항에 있어서,
    상기 제4 전원 배선과 접속된 상기 제4 보조 전극의 폭은 상기 제1 전원 배선과 접속된 상기 제1 보조 전극의 폭보다 넓고, 상기 제1 전원 배선과 접속된 상기 제1 보조 전극의 폭은 상기 제2 전원 배선과 접속된 상기 제2 보조 전극의 폭보다 넓고, 상기 제2 전원 배선과 접속된 상기 제2 보조 전극의 폭은 상기 제3 전원 배선과 접속된 상기 제3 보조 전극의 폭보다 넓은 것을 특징으로 하는 표시장치.
    The method of claim 13,
    The width of the fourth auxiliary electrode connected to the fourth power line is wider than that of the first auxiliary electrode connected to the first power line, and the width of the first auxiliary electrode connected to the first power line is The width of the second auxiliary electrode connected to the second power line is wider, and the width of the second auxiliary electrode connected to the second power line is greater than the width of the third auxiliary electrode connected to the third power line. Display device, characterized in that the wide.
  16. 제 3 항에 있어서,
    상기 비표시영역은 상기 표시영역의 일측 바깥에 형성되는 제1 비표시영역과, 상기 표시영역의 타측 바깥에 형성되는 제2 비표시영역을 포함하고, 상기 이방성 도전 접착물질의 접촉면적은 상기 제1 비표시영역에서 보다 상기 제2 비표시영역에서 더 넓은 것을 특징으로 하는 표시장치.
    The method of claim 3,
    The non-display area includes a first non-display area formed outside one side of the display area and a second non-display area formed outside the other side of the display area, and a contact area of the anisotropic conductive adhesive material is the second non-display area. The display device according to claim 1, wherein the second non-display area is wider than in the first non-display area.
  17. 제 16 항에 있어서,
    상기 제1 비표시영역에는 상기 복수의 전원 배선들에 전원을 공급하는 전원 전압 입력 단자들이 형성되고, 상기 제2 비표시영역에는 상기 전원 전압 입력 단자들이 형성되지 않는 것을 특징으로 하는 표시장치.
    The method of claim 16,
    And power voltage input terminals for supplying power to the plurality of power wires are formed in the first non-display area, and the power voltage input terminals are not formed in the second non-display area.
  18. 제 16 항에 있어서,
    상기 이방성 도전 접착물질의 접촉면적은 상기 복수의 보조 전극들 중 적어도 하나의 보조 전극의 폭에 따라서 다르게 형성되는 것을 특징으로 하는 표시장치.
    The method of claim 16,
    A display device, wherein a contact area of the anisotropic conductive adhesive material is formed differently according to a width of at least one auxiliary electrode among the plurality of auxiliary electrodes.
  19. 데이터 라인들, 상기 데이터 라인들과 교차되는 스캔 라인들, 복수의 전원 전압을 공급하는 복수의 전원 배선들, 매트릭스 형태로 배치되는 화소들이 형성된 제1 기판; 및
    복수의 보조 전극들이 형성된 제2 기판을 포함하고,
    상기 복수의 전원 배선들 각각은 상기 복수의 제1 내지 제4 보조 전극들 각각과 접속되고,
    상기 복수의 전원 배선들은 상기 화소들이 형성된 표시영역을 제외한 비표시영역에서 상기 복수의 보조 전극들과 접속되고,
    상기 비표시영역은 상기 표시영역의 일측 바깥에 형성되는 제1 비표시영역과, 상기 표시영역의 타측 바깥에 형성되는 제2 비표시영역을 포함하고,
    상기 복수의 전원 배선 중 제1 전원 배선에 해당하는 고전위 전압 배선은 상기 제1 비표시영역에서 상기 스캔 라인들과 평행하게 형성된 제1 고전위 전압 수평 배선을 포함하고, 상기 제2 비표시영역에서 상기 스캔 라인들과 평행하게 형성된 제2 고전위 전압 수평 배선을 포함하며,
    상기 복수의 전원 배선 중 제2 전원 배선에 해당하는 기준 전압 배선은 상기 제2 비표시영역에서 상기 스캔 라인들과 평행하게 형성된 기준 전압 수평 배선을 포함하고,
    상기 복수의 전원 배선 중 제3 전원 배선에 해당하는 초기화 전압 배선은 상기 제2 비표시영역에서 상기 스캔 라인들과 평행하게 형성된 초기화 전압 수평 배선을 포함하는 것을 특징으로 하는 표시장치.
    A first substrate on which data lines, scan lines crossing the data lines, a plurality of power lines supplying a plurality of power voltages, and pixels arranged in a matrix form are formed; And
    Including a second substrate on which a plurality of auxiliary electrodes are formed,
    Each of the plurality of power wires is connected to each of the plurality of first to fourth auxiliary electrodes,
    The plurality of power wires are connected to the plurality of auxiliary electrodes in a non-display area excluding a display area in which the pixels are formed,
    The non-display area includes a first non-display area formed outside one side of the display area, and a second non-display area formed outside the other side of the display area,
    The high potential voltage wiring corresponding to the first power wiring among the plurality of power wirings includes a first high potential voltage horizontal wiring formed in parallel with the scan lines in the first non-display area, and the second non-display area A second high potential voltage horizontal line formed parallel to the scan lines at,
    The reference voltage wiring corresponding to the second power wiring among the plurality of power wirings includes a reference voltage horizontal wiring formed parallel to the scan lines in the second non-display area,
    And an initialization voltage line corresponding to a third power line among the plurality of power line lines includes an initialization voltage horizontal line formed in parallel with the scan lines in the second non-display area.
KR1020130148539A 2012-12-21 2013-12-02 Display device KR102203282B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20120151146 2012-12-21
KR1020120151146 2012-12-21

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
GB1322018.1A GB2510480B (en) 2012-12-21 2013-12-12 Display device
DE102013113919.1A DE102013113919A1 (en) 2012-12-21 2013-12-12 display device
US14/109,652 US9384687B2 (en) 2012-12-21 2013-12-17 Device display
CN201310704757.4A CN103886823B (en) 2012-12-21 2013-12-19 Display device

Publications (2)

Publication Number Publication Date
KR20140081669A KR20140081669A (en) 2014-07-01
KR102203282B1 true KR102203282B1 (en) 2021-01-14

Family

ID=51732912

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130148539A KR102203282B1 (en) 2012-12-21 2013-12-02 Display device

Country Status (1)

Country Link
KR (1) KR102203282B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101953173B1 (en) * 2014-08-01 2019-03-04 엘지디스플레이 주식회사 Organic light emitting decvice

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060125407A1 (en) * 2004-12-10 2006-06-15 Seung-Jae Jeong Organic electroluminescence display device and method for fabricating the same
KR100662557B1 (en) * 2005-11-15 2006-12-28 삼성전자주식회사 Display device and manufacturing method of the same
US20070108899A1 (en) 2005-11-15 2007-05-17 Samsung Electronics Co., Ltd Display device and fabricating method thereof
JP2008233536A (en) 2007-03-20 2008-10-02 Sony Corp Display device
JP2009163215A (en) 2007-12-31 2009-07-23 Lg Display Co Ltd Array substrate for liquid crystal display device
US20100245733A1 (en) 2009-03-27 2010-09-30 Hitachi Displays, Ltd. Liquid crystal display device
US20110157110A1 (en) 2009-12-29 2011-06-30 Au Optronics Corporation Pixel structure and electroluminescence device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060125407A1 (en) * 2004-12-10 2006-06-15 Seung-Jae Jeong Organic electroluminescence display device and method for fabricating the same
KR100662557B1 (en) * 2005-11-15 2006-12-28 삼성전자주식회사 Display device and manufacturing method of the same
US20070108899A1 (en) 2005-11-15 2007-05-17 Samsung Electronics Co., Ltd Display device and fabricating method thereof
JP2008233536A (en) 2007-03-20 2008-10-02 Sony Corp Display device
JP2009163215A (en) 2007-12-31 2009-07-23 Lg Display Co Ltd Array substrate for liquid crystal display device
US20100245733A1 (en) 2009-03-27 2010-09-30 Hitachi Displays, Ltd. Liquid crystal display device
US20110157110A1 (en) 2009-12-29 2011-06-30 Au Optronics Corporation Pixel structure and electroluminescence device

Also Published As

Publication number Publication date
KR20140081669A (en) 2014-07-01

Similar Documents

Publication Publication Date Title
US9384687B2 (en) Device display
US9373299B2 (en) Display device and method of forming a display device
JP4027614B2 (en) Display device
KR101100888B1 (en) Drive film, drive package for organic light emitting diode display and organic light emitting diode display including the same
US10177212B2 (en) Organic electroluminescent display device
US10355063B2 (en) Organic light emitting display panel and organic light emitting diode display device including the same
US20180061855A1 (en) Display device
JP2007052424A (en) Driving film for organic luminescence display device, driving package, manufacturing method for the same and organic luminescence display device including the same
US20190341432A1 (en) Display device
TWI623097B (en) Display device
CN111354304A (en) Display device
CN111326546A (en) Display panel
US20190197965A1 (en) Organic Light-Emitting Display Device
US11101329B2 (en) Display device
KR102203282B1 (en) Display device
CN110970467A (en) Display device
JP2004355014A (en) Display device
JP5442678B2 (en) Display device
US10825394B2 (en) Display device
KR20210053612A (en) Transparent display panel and transparent display device including the same
KR20190075751A (en) Chip on film and display device comprising the same
US20210173446A1 (en) Display Device
KR20210079600A (en) Pixel array substrate and display device including pixel array
US20210351245A1 (en) Display device
CN110911443A (en) Tiled display device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right