KR102156349B1 - Methods of fabricating surface-stress released crystalline SiC thin film structure - Google Patents

Methods of fabricating surface-stress released crystalline SiC thin film structure Download PDF

Info

Publication number
KR102156349B1
KR102156349B1 KR1020180083021A KR20180083021A KR102156349B1 KR 102156349 B1 KR102156349 B1 KR 102156349B1 KR 1020180083021 A KR1020180083021 A KR 1020180083021A KR 20180083021 A KR20180083021 A KR 20180083021A KR 102156349 B1 KR102156349 B1 KR 102156349B1
Authority
KR
South Korea
Prior art keywords
thin film
silicon carbide
carbide thin
stress
crystalline silicon
Prior art date
Application number
KR1020180083021A
Other languages
Korean (ko)
Other versions
KR20200008847A (en
Inventor
강일석
유권재
김희연
최경근
정종완
Original Assignee
한국과학기술원
포항공과대학교 산학협력단
세종대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원, 포항공과대학교 산학협력단, 세종대학교산학협력단 filed Critical 한국과학기술원
Priority to KR1020180083021A priority Critical patent/KR102156349B1/en
Publication of KR20200008847A publication Critical patent/KR20200008847A/en
Application granted granted Critical
Publication of KR102156349B1 publication Critical patent/KR102156349B1/en

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/32Carbides
    • C23C16/325Silicon carbide
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0254Physical treatment to alter the texture of the surface, e.g. scratching or polishing
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04Coating on selected surface areas, e.g. using masks
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56After-treatment
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Abstract

본 발명은 기판 상에 에피택셜 공정이 아니라 증착 공정을 이용하여 형성하되, 각각 이격되어 나누어진 분할영역마다 비정질의 탄화실리콘 박막을 형성하는 제 1 단계; 및 상기 증착 공정의 공정온도 보다 상대적으로 높은 온도에서 상기 비정질의 탄화실리콘 박막을 가열하여 상기 분할영역마다 결정질의 탄화실리콘 박막을 형성하는 제 2 단계;를 포함하는, 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법을 제공한다. The present invention provides a first step of forming an amorphous silicon carbide thin film on a substrate by using a deposition process rather than an epitaxial process, and for each divided region separated by a distance; And a second step of heating the amorphous silicon carbide thin film at a temperature relatively higher than the process temperature of the deposition process to form a crystalline silicon carbide thin film in each of the divided regions; including, carbonization of a crystalline material having reduced surface stress. It provides a method of manufacturing a silicon thin film structure.

Description

표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법{Methods of fabricating surface-stress released crystalline SiC thin film structure} [Methods of fabricating surface-stress released crystalline SiC thin film structure]
본 발명은 탄화실리콘 박막 구조체 제조방법에 관한 것으로, 보다 구체적으로는 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a silicon carbide thin film structure, and more particularly, to a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress.
실리콘은 반도체 소자, MEMS소자, 센서 등에 가장 많이 사용되는 반도체 물질중 하나이다. 그러나 현재 많은 소자 및 센서들은 실리콘의 물리 화학적 성질의 적용 범위를 벗어나는 다양한 기능 및 환경에서 동작해야 하는 것에 직면하고 있다. 실리콘 소자 및 센서는 극한 환경에서 작동하기 어렵기 때문에 극한환경에서 작동하는 반도체 물질이 필요하며, 이에 따른 공정개발이 필요하다.Silicon is one of the most widely used semiconductor materials for semiconductor devices, MEMS devices, and sensors. However, many devices and sensors are now faced with having to operate in a variety of functions and environments beyond the scope of the physical and chemical properties of silicon. Since silicon devices and sensors are difficult to operate in extreme environments, semiconductor materials that operate in extreme environments are required, and process development is required accordingly.
예를 들면, 실리콘은 고전력 및 고온에서 작동하는 데는 한계가 있으며, 이를 대체하기 위해 탄화실리콘(SiC)이 주로 쓰인다. 그러나 SiC는 고온에서 다양한 단결정 성장법에 의해 잉곳 형태로 성장되고, SiC 잉곳은 쏘우를 이용해 웨이퍼 상태로 제조되는데 실리콘 웨이퍼에 비하여 가격이 높게 형성된다. SiC 웨이퍼의 가격은 동일한 실리콘 웨이퍼에 비하여 약 200배 이상이라는 단점이 존재한다. 또한 SiC의 에피(epi) 성장은 웨이퍼 단위로는 현재까지 기술적인 어려움이 존재하며 거의 모든 종류의 이종박막은 웨이퍼 단위 에피 성장에 문제점이 존재한다.For example, silicon has limitations in operating at high power and high temperatures, and silicon carbide (SiC) is mainly used to replace it. However, SiC is grown in the form of an ingot by various single crystal growth methods at high temperature, and the SiC ingot is manufactured in a wafer state using a saw, and the price is higher than that of a silicon wafer. The cost of SiC wafers is about 200 times higher than that of the same silicon wafer. In addition, epi-growth of SiC has technical difficulties until now on a wafer basis, and almost all kinds of heterogeneous thin films have a problem in epi-growth on a wafer basis.
저온에서 기판에 증착된 SiC박막은 스트레스로 인해 웨이퍼 형태로 성장되기 어렵다. 따라서 기판과 SiC 박막 사이의 이종접합에 의한 스트레스를 완화시킬 수 있는 방법을 개발하여 웨이퍼 전체에 스트레스가 없는 SiC 박막을 웨이퍼 형태로 제조할 필요가 있다.The SiC thin film deposited on the substrate at low temperatures is difficult to grow in a wafer form due to stress. Therefore, it is necessary to develop a method to relieve stress caused by heterojunction between the substrate and the SiC thin film, and to manufacture a SiC thin film without stress on the entire wafer in the form of a wafer.
비특허문헌 1은 SiC 박막을 형성하는 방법을 기술하나 박막 평면에 발생하는 스트레스를 고려하지 않아 웨이퍼 스케일로 SiC 박막을 제조하는데 어려움이 존재한다. Non-Patent Literature 1 describes a method of forming a SiC thin film, but it is difficult to manufacture a SiC thin film at a wafer scale because stress generated on the thin film plane is not considered.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 기판과 SiC 박막 사이의 이종접합에 의한 스트레스를 완화시킬 수 있는 방법을 개발하여 웨이퍼 전체에 스트레스가 완화된 SiC 박막 구조체를 웨이퍼 형태로 제조할수 있는 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.The present invention is to solve various problems, including the above problems, by developing a method to relieve stress due to heterojunction between a substrate and a SiC thin film, thereby forming a SiC thin film structure with reduced stress on the entire wafer. It is an object to provide a method that can be manufactured in a form. However, these problems are exemplary, and the scope of the present invention is not limited thereby.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 표면 스트레스가 완화된 결정질의 실리콘 카바이드 박막 구조체 제조방법을 제공한다. 상기 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법은 기판 상에 에피택셜 공정이 아니라 증착 공정을 이용하여 형성하되, 각각 이격되어 나누어진 분할영역마다 비정질의 탄화실리콘 박막을 형성하는 제 1 단계; 및 상기 증착 공정의 공정온도 보다 상대적으로 높은 온도에서 상기 비정질의 탄화실리콘 박막을 가열하여 상기 분할영역마다 결정질의 탄화실리콘 박막을 형성하는 제 2 단계;를 포함한다. It provides a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an aspect of the present invention for solving the above problems. The method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress is a first step of forming an amorphous silicon carbide thin film on a substrate by using a deposition process rather than an epitaxial process, and for each divided region separated from each other. ; And a second step of heating the amorphous silicon carbide thin film at a temperature relatively higher than the process temperature of the deposition process to form a crystalline silicon carbide thin film for each of the divided regions.
상기 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법의 상기 제 1 단계에서 상기 분할영역의 크기는 상기 제 2 단계에서 상기 결정질의 탄화실리콘 박막에 인가되는 스트레스로 인해 탄화실리콘 박막의 말림 현상을 방지할 수 있도록 결정될 수 있다. In the first step of the method for manufacturing a crystalline silicon carbide thin film structure with reduced surface stress, the size of the divided region reduces the curling phenomenon of the silicon carbide thin film due to stress applied to the crystalline silicon carbide thin film in the second step. It can be determined to be able to prevent.
상기 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에서, 상기 증착 공정은 플라즈마 강화 화학적 기상 증착(PECVD) 공정일 수 있다. In the method for manufacturing a crystalline silicon carbide thin film structure with reduced surface stress, the deposition process may be a plasma enhanced chemical vapor deposition (PECVD) process.
상기 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에서, 상기 제 1 단계는 상기 비정질의 탄화실리콘 박막을 증착하기 전에 상기 기판 상에 기저막을 형성하는 단계; 상기 기저막을 상기 분할영역의 경계에 대응하도록 패터닝함으로써 선패턴(prior pattern)을 형성하는 단계; 상기 선패턴이 형성된 상기 기판 상에 상기 비정질의 탄화실리콘 박막을 증착하는 단계;를 포함할 수 있으며, 상기 제 2 단계 후에, 상기 분할영역마다 형성된 상기 결정질의 탄화실리콘 박막에 소자 구조체 및 센서 구조체 중의 적어도 어느 하나를 형성하는 제 3 단계; 및 상기 분할영역의 경계에 대응하도록 상기 기판을 소잉(sawing)하는 제 4 단계;를 더 포함할 수 있다. 여기에서, 상기 선패턴은 내측이 오목한 형태인 폐쇄 패턴이며, 상기 분할영역마다 형성된 상기 결정질의 탄화실리콘 박막은 상기 폐쇄 패턴의 내측에 각각 증착된 박막일 수 있다. In the method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress, the first step may include forming a base film on the substrate before depositing the amorphous silicon carbide thin film; Forming a prior pattern by patterning the base layer to correspond to a boundary of the divided region; And depositing the amorphous silicon carbide thin film on the substrate on which the line pattern is formed, and after the second step, the crystalline silicon carbide thin film formed in each of the divided regions is formed of a device structure and a sensor structure. A third step of forming at least any one; And a fourth step of sawing the substrate so as to correspond to the boundary of the divided region. Here, the line pattern is a closed pattern having an inner concave shape, and the crystalline silicon carbide thin film formed in each divided region may be a thin film deposited on the inner side of the closed pattern.
상기 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에서, 상기 제 1 단계는 상기 기판 상에 비정질의 탄화실리콘 박막을 일체로 증착한 후에 상기 비정질의 탄화실리콘 박막을 상기 분할영역으로 각각 이격되어 나누어지도록 패터닝하는 단계;를 포함하고, 상기 제 2 단계 후에, 상기 분할영역마다 형성된 상기 결정질의 탄화실리콘 박막에 소자 구조체 및 센서 구조체 중의 적어도 어느 하나를 형성하는 제 3 단계; 및 상기 분할영역의 경계에 대응하도록 상기 기판을 소잉(sawing)하는 제 4 단계;를 더 포함할 수 있다. In the method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress, the first step is to integrally deposit an amorphous silicon carbide thin film on the substrate and then separate the amorphous silicon carbide thin film into the divided regions, respectively. A third step of forming at least one of a device structure and a sensor structure on the crystalline silicon carbide thin film formed in each of the divided regions after the second step; And a fourth step of sawing the substrate so as to correspond to the boundary of the divided region.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 기판과 SiC 박막 사이의 이종접합에 의한 스트레스를 완화시킬 수 있는 방법을 개발하여 웨이퍼 전체에 스트레스가 완화된 SiC 박막 구조체를 웨이퍼 형태로 제조할수 있는 방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to an embodiment of the present invention made as described above, a method capable of mitigating the stress caused by heterojunction between the substrate and the SiC thin film can be developed to manufacture a SiC thin film structure with stress relieved on the entire wafer in a wafer form. There are ways to implement them. Of course, the scope of the present invention is not limited by these effects.
도 1은 본 발명의 일 실시예에 따른 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법을 도해하는 순서도이다.
도 2는 본 발명의 일 실시예에 따른 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에 적용되는 기판 상의 분할영역을 도해하는 도면이다.
도 3은 본 발명의 일 실시예에 따른 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에서 탄화실리콘 박막의 XRD 결과를 비교하여 나타낸 도면이다.
도 4는 본 발명의 일 실시예의 구체적인 제 1 예로서 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법을 도해하는 순서도이다.
도 5는 본 발명의 일 실시예에 따른 상기 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에서 분할영역의 크기를 결정하기 위한 평가 패턴 상에 탄화실리콘 박막을 증착한 후에 촬영한 사진이다.
도 6은 도 5에 나타난 탄화실리콘 박막에 대하여 고온 열처리 후의 상태를 촬영한 사진이다.
도 7은 본 발명의 일 실시예의 구체적인 제 2 예로서 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법을 도해하는 순서도이다.
도 8은 본 발명의 비교예와 일 실시예에 따른 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에서 후열처리 후의 박막 상태를 촬영한 사진들이다.
1 is a flowchart illustrating a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating a divided region on a substrate applied to a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention.
3 is a view showing a comparison of XRD results of a silicon carbide thin film in a method for manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention.
4 is a flow chart illustrating a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress as a first specific example of an embodiment of the present invention.
5 is a photograph taken after depositing a silicon carbide thin film on an evaluation pattern for determining the size of a divided region in the method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention.
6 is a photograph of the silicon carbide thin film shown in FIG. 5 after high-temperature heat treatment.
7 is a flow chart illustrating a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress as a second specific example of an embodiment of the present invention.
8 are photographs of a state of a thin film after post-heat treatment in a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to a comparative example of the present invention and an example.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and the following embodiments make the disclosure of the present invention complete, and the scope of the invention to those of ordinary skill in the art. It is provided to fully inform you. In addition, in the drawings for convenience of description, at least some of the constituent elements may be exaggerated or reduced in size. In the drawings, the same reference numerals refer to the same elements.
도 1은 본 발명의 일 실시예에 따른 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법을 도해하는 순서도이다. 도 2는 본 발명의 일 실시예에 따른 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에 적용되는 기판 상의 분할영역을 도해하는 도면이다. 1 is a flowchart illustrating a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention. FIG. 2 is a diagram illustrating a divided region on a substrate applied to a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 상기 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법은, 기판(20) 상에 에피택셜 공정이 아니라 증착 공정을 이용하여 형성하되, 각각 이격되어 나누어진 분할영역(11)마다 비정질의 탄화실리콘 박막을 형성하는 제 1 단계(S100); 및 상기 증착 공정의 공정온도 보다 상대적으로 높은 온도에서 상기 비정질의 탄화실리콘 박막을 가열하여 상기 분할영역(11)마다 결정질의 탄화실리콘 박막을 형성하는 제 2 단계(S200);를 포함한다.1 and 2, the method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention is formed on a substrate 20 using a deposition process rather than an epitaxial process. However, the first step (S100) of forming an amorphous silicon carbide thin film for each divided region 11 separated by being separated from each other; And a second step (S200) of heating the amorphous silicon carbide thin film at a temperature relatively higher than the process temperature of the deposition process to form a crystalline silicon carbide thin film in each of the divided regions 11.
기판(20)은, 예를 들어, 웨이퍼 형태의 기판을 포함할 수 있으며, 더욱 구체적으로, 실리콘 웨이퍼, 실리콘 산화막이 형성된 실리콘 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등으로 제공될 수 있다. 상기 제 1 단계(S100)에서 상기 분할영역(11)의 각각의 크기는 상기 제 2 단계(S200)에서 상기 결정질의 탄화실리콘(SiC) 박막에 인가되는 스트레스로 인해 탄화실리콘 박막의 말림 현상을 방지할 수 있도록 결정될 수 있다. 상기 증착 공정은 저온 화학기상증착 공정을 포함할 수 있으며, 예를 들어, 플라즈마 강화 화학적 기상 증착(PECVD) 공정일 수 있다. 플라즈마 강화 화학적 기상 증착(PECVD) 공정의 공정온도는 예를 들어 300℃ 내지 500℃일 수 있다. 제 2 단계(S200)에서 고온 가열하는 공정의 온도는 증착 공정의 온도 보다 더 높으며, 예를 들어, 고온 가열하는 공정의 온도는 700℃ 내지 1100℃일 수 있다. 분할영역(11) 내에 각각 증착되는 탄화실리콘 박막의 두께는, 예를 들어, 100nm 내지 2㎛일 수 있다. The substrate 20 may include, for example, a wafer-type substrate, and more specifically, may be provided as a silicon wafer, a silicon wafer on which a silicon oxide film is formed, a silicon on insulator (SOI) wafer, or the like. Each size of the divided regions 11 in the first step (S100) prevents curling of the silicon carbide thin film due to the stress applied to the crystalline silicon carbide (SiC) thin film in the second step (S200). It can be decided to do. The deposition process may include a low-temperature chemical vapor deposition process, and may be, for example, a plasma enhanced chemical vapor deposition (PECVD) process. The process temperature of the plasma enhanced chemical vapor deposition (PECVD) process may be, for example, 300°C to 500°C. The temperature of the high-temperature heating process in the second step S200 is higher than the temperature of the deposition process, and, for example, the temperature of the high-temperature heating process may be 700°C to 1100°C. The thickness of the silicon carbide thin films deposited in each of the divided regions 11 may be, for example, 100 nm to 2 μm.
도 3은 본 발명의 일 실시예에 따른 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에서 탄화실리콘 박막의 XRD 결과를 비교하여 나타낸 도면이다. 도 3의 (a)와 (b)는 1㎛ 두께의 탄화실리콘 박막을 1050℃, 30분 동안 열처리하기 전의 XRD 데이터와 열처리 후의 XRD 데이터를 각각 나타낸 것이다. 도 3을 참조하면, 상기 제 1 단계(S100)에서 증착된 탄화실리콘 박막은 비정질이며, 상기 제 2 단계(S200) 후의 탄화실리콘 박막은 결정질임을 확인할 수 있다. 3 is a view showing a comparison of XRD results of a silicon carbide thin film in a method for manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention. 3A and 3B show XRD data before heat treatment and XRD data after heat treatment of a 1 μm-thick silicon carbide thin film at 1050° C. for 30 minutes, respectively. Referring to FIG. 3, it can be seen that the silicon carbide thin film deposited in the first step S100 is amorphous, and the silicon carbide thin film after the second step S200 is crystalline.
계속하여, 도 1을 참조하면, 본 발명의 일 실시예에 따른 상기 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법은, 상기 분할영역(11)마다 형성된 상기 결정질의 탄화실리콘 박막에 소자 구조체 및/또는 센서 구조체 중의 적어도 어느 하나를 형성하는 제 3 단계(S300); 및 상기 분할영역(11)의 경계에 대응하도록 상기 기판(20)을 소잉(sawing)하여 복수의 개별칩을 수득하는 제 4 단계(S400);를 더 포함할 수 있다. Subsequently, referring to FIG. 1, a method for manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention includes a device structure on the crystalline silicon carbide thin film formed in each of the divided regions 11. And/or a third step (S300) of forming at least one of the sensor structures; And a fourth step (S400) of obtaining a plurality of individual chips by sawing the substrate 20 so as to correspond to the boundary of the divided region 11.
상술한 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에 따르면, 기판과 SiC 박막 사이의 이종접합에 의한 스트레스를 완화시킬 수 있는 바, 웨이퍼 전체에 스트레스가 완화된 SiC 박막 구조체를 웨이퍼 형태로 제조할 수 있다. According to the above-described method for manufacturing a crystalline silicon carbide thin film structure with reduced surface stress, stress due to heterojunction between a substrate and a SiC thin film can be relieved. Can be manufactured.
이하에서는 본 발명의 일 실시예에 따른 상기 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법을 구체적인 예로써 설명한다. Hereinafter, a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention will be described as a specific example.
도 4는 본 발명의 일 실시예의 구체적인 제 1 예로서 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법을 도해하는 순서도이다. 4 is a flow chart illustrating a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress as a first specific example of an embodiment of the present invention.
도 4를 참조하면, 기판(20) 상에 에피택셜 공정이 아니라 증착 공정을 이용하여 형성하되, 각각 이격되어 나누어진 분할영역(11)마다 비정질의 탄화실리콘 박막을 형성하는 단계로서, 단계(S110), 단계(S120) 및 단계(S130)를 먼저 수행한다. 구체적으로, 기판(20) 상에 기저막을 형성하는 단계(S110); 상기 기저막을 상기 분할영역(11)의 경계에 대응하도록 패터닝함으로써 선패턴(prior pattern)을 형성하는 단계(S120); 상기 선패턴이 형성된 상기 기판 상에 상기 비정질의 탄화실리콘 박막을 증착하는 단계(S130);를 수행한다. Referring to FIG. 4, as a step of forming an amorphous silicon carbide thin film on the substrate 20 by using a deposition process rather than an epitaxial process, and in each divided region 11 separated and separated from each other, step S110 ), step (S120) and step (S130) are performed first. Specifically, forming a base film on the substrate 20 (S110); Forming a prior pattern by patterning the base film to correspond to the boundary of the divided region 11 (S120); Depositing the amorphous silicon carbide thin film on the substrate on which the line pattern is formed (S130); is performed.
계속하여, 상기 증착 공정의 공정온도 보다 상대적으로 높은 온도에서 상기 비정질의 탄화실리콘 박막을 가열하여 상기 분할영역(11)마다 결정질의 탄화실리콘 박막을 형성하는 제 2 단계(S200); 상기 분할영역(11)마다 형성된 상기 결정질의 탄화실리콘 박막에 소자 구조체 및/또는 센서 구조체 중의 적어도 어느 하나를 형성하는 제 3 단계(S300); 및 상기 분할영역(11)의 경계에 대응하도록 상기 기판(20)을 소잉(sawing)하여 복수의 개별칩을 수득하는 제 4 단계(S400);를 수행한다. Subsequently, a second step of forming a crystalline silicon carbide thin film in each of the divided regions 11 by heating the amorphous silicon carbide thin film at a temperature relatively higher than the process temperature of the deposition process (S200); A third step (S300) of forming at least one of a device structure and/or a sensor structure on the crystalline silicon carbide thin film formed for each of the divided regions 11; And a fourth step (S400) of obtaining a plurality of individual chips by sawing the substrate 20 so as to correspond to the boundary of the divided region 11.
상기 선패턴은 내측이 오목한 형태인 폐쇄 패턴이며, 상기 분할영역(11)마다 형성된 상기 탄화실리콘 박막은 상기 폐쇄 패턴의 내측에 각각 증착된 박막일 수 있다. 탄화실리콘 박막이 증착되는 두께는 상기 선패턴의 높이 보다 크지 않도록 하여 탄화실리콘 박막은 각각의 분할영역(11) 내에 분할되어 증착되도록 한다. 예를 들어, 상기 선패턴은 기판(20) 상에 형성된 복수의 우물형 패턴일 수 있으며, 상기 우물형 패턴 내에 탄화실리콘 박막이 각각 갇혀 있는 형태로 이해될 수 있다. 탄화실리콘 결정성 박막 물질은 표면 자유 에너지(surface free energy)가 가장 낮은 방향으로 성장하는 성질을 이용할 수 있다. The line pattern is a closed pattern having an inner concave shape, and the silicon carbide thin films formed in each of the divided regions 11 may be thin films respectively deposited on the inner side of the closed pattern. The thickness at which the silicon carbide thin film is deposited is not greater than the height of the line pattern, so that the silicon carbide thin film is divided and deposited in each of the divided regions 11. For example, the line pattern may be a plurality of well-shaped patterns formed on the substrate 20, and may be understood as a form in which a silicon carbide thin film is trapped in the well-shaped pattern. The silicon carbide crystalline thin film material can use the property of growing in a direction having the lowest surface free energy.
상기 분할영역(11)의 각각의 크기는 상기 제 2 단계(S200)에서 상기 결정질의 탄화실리콘(SiC) 박막에 인가되는 스트레스로 인해 탄화실리콘 박막의 말림 현상을 방지할 수 있도록 결정될 수 있다. Each size of the divided regions 11 may be determined to prevent curling of the silicon carbide thin film due to stress applied to the crystalline silicon carbide (SiC) thin film in the second step S200.
도 5는 본 발명의 일 실시예에 따른 상기 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에서 분할영역의 크기를 결정하기 위한 평가 패턴 상에 탄화실리콘 박막을 증착한 후에 촬영한 사진이고, 도 6은 도 5에 나타난 탄화실리콘 박막에 대하여 고온 열처리 후의 상태를 촬영한 사진이다. 5 is a photograph taken after depositing a silicon carbide thin film on an evaluation pattern for determining the size of a divided region in the method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention, 6 is a photograph of the silicon carbide thin film shown in FIG. 5 after high-temperature heat treatment.
도 5에 도시된 평가 패턴은 다양한 크기의 분할영역(11)으로 구분되는 바, 제 1 분할영역(11d), 제 2 분할영역(11e), 제 3 분할영역(11f), 제 4 분할영역(11g)으로 스플릿 배치된다. 제 1 분할영역(11d)은 크기가 상대적으로 가장 작으며, 제 4 분할영역(11g)은 크기가 상대적으로 가장 크다. 상기 평가 패턴은 내측이 오목한 형태를 가지는 폐쇄 패턴인 상술한 선패턴(prior pattern)으로 이해될 수 있다. 상기 평가 패턴 상에 에피택셜 공정이 아니라 플라즈마 강화 화학적 기상 증착(PECVD) 공정과 같은 저온 화학기상증착 공정으로 비정질의 탄화실리콘 박막을 증착하였다. The evaluation pattern shown in FIG. 5 is divided into divided regions 11 of various sizes, such as a first partition 11d, a second partition 11e, a third partition 11f, and a fourth partition ( 11g) is arranged in a split. The first divided area 11d has a relatively small size, and the fourth divided area 11g has a relatively largest size. The evaluation pattern may be understood as the above-described prior pattern, which is a closed pattern having a concave shape inside. On the evaluation pattern, an amorphous silicon carbide thin film was deposited by a low-temperature chemical vapor deposition process such as a plasma enhanced chemical vapor deposition (PECVD) process instead of an epitaxial process.
도 6을 참조하면, 도 5에 나타난 탄화실리콘 박막에 대하여 고온 열처리를 진행하면, 제 3 분할영역(11f) 및 제 4 분할영역(11g) 내에 각각 형성된 탄화실리콘 박막은 고온 열처리를 진행하면 탄화실리콘 박막에 인가되는 스트레스(stress)로 인해 탄화실리콘 박막의 말림 현상이 발생함에 반하여, 제 1 분할영역(11d) 및 제 2 분할영역(11e) 내에 각각 형성된 탄화실리콘 박막은 고온 열처리를 진행하면 탄화실리콘 박막에 인가되는 스트레스(stress)로 인해 탄화실리콘 박막의 말림 현상이 방지(Z)됨을 확인할 수 있다. Referring to FIG. 6, when high-temperature heat treatment is performed on the silicon carbide thin film shown in FIG. 5, the silicon carbide thin films formed in each of the third and fourth divided regions 11f and 11g are subjected to high-temperature heat treatment. While the silicon carbide thin film curling occurs due to the stress applied to the thin film, the silicon carbide thin film formed in each of the first and second partitions 11d and 11e is subjected to high-temperature heat treatment. It can be seen that curling of the silicon carbide thin film is prevented (Z) due to the stress applied to the thin film.
이러한 결과를 반영하여 도 2를 다시 참조하면, 본 발명의 일 실시예에 따른 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에서 기판(20)에 구분되어 나누어진 분할영역(11)의 크기는 제 2 분할영역(11e)의 크기 이하로 설정될 수 있다. Referring again to FIG. 2 by reflecting these results, the size of the divided region 11 divided by the substrate 20 in the method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention May be set to be less than or equal to the size of the second divided region 11e.
도 7은 본 발명의 일 실시예의 구체적인 제 2 예로서 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법을 도해하는 순서도이다. 7 is a flow chart illustrating a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress as a second specific example of an embodiment of the present invention.
도 7을 참조하면, 기판(20) 상에 에피택셜 공정이 아니라 증착 공정을 이용하여 형성하되, 각각 이격되어 나누어진 분할영역(11)마다 비정질의 탄화실리콘 박막을 형성하는 단계로서, 단계(S150) 및 단계(S160)를 먼저 수행한다. 구체적으로, 기판(20) 상에 비정질의 탄화실리콘 박막을 일체로 증착하는 단계(S150) 및 상기 비정질의 탄화실리콘 박막을 상기 분할영역(11)으로 각각 이격되어 나누어지도록 패터닝하는 단계(S160);를 수행한다. 패터닝하는 단계(S160)는 분할영역(11)의 경계영역에 대응하도록 비정질의 탄화실리콘 박막을 제거함으로써 분할영역(11)마다 비정질의 탄화실리콘 박막이 이격되어 나누어지는 단계를 포함한다. Referring to FIG. 7, as a step of forming an amorphous silicon carbide thin film on the substrate 20 by using a deposition process rather than an epitaxial process, and each divided region 11 separated and separated, step S150 ) And step S160 are performed first. Specifically, the step of integrally depositing an amorphous silicon carbide thin film on the substrate 20 (S150) and the step of patterning the amorphous silicon carbide thin film to be separated into the divided regions 11 (S160); Perform. The step of patterning (S160) includes removing the amorphous silicon carbide thin film so as to correspond to the boundary region of the divided region 11, thereby dividing the amorphous silicon carbide thin film for each divided region 11 apart.
계속하여, 상기 증착 공정의 공정온도 보다 상대적으로 높은 온도에서 상기 비정질의 탄화실리콘 박막을 가열하여 상기 분할영역(11)마다 결정질의 탄화실리콘 박막을 형성하는 제 2 단계(S200); 상기 분할영역(11)마다 형성된 상기 결정질의 탄화실리콘 박막에 소자 구조체 및/또는 센서 구조체 중의 적어도 어느 하나를 형성하는 제 3 단계(S300); 및 상기 분할영역(11)의 경계에 대응하도록 상기 기판(20)을 소잉(sawing)하여 복수의 개별칩을 수득하는 제 4 단계(S400);를 수행한다. Subsequently, a second step of forming a crystalline silicon carbide thin film in each of the divided regions 11 by heating the amorphous silicon carbide thin film at a temperature relatively higher than the process temperature of the deposition process (S200); A third step (S300) of forming at least one of a device structure and/or a sensor structure on the crystalline silicon carbide thin film formed for each of the divided regions 11; And a fourth step (S400) of obtaining a plurality of individual chips by sawing the substrate 20 so as to correspond to the boundary of the divided region 11.
상기 분할영역(11)의 각각의 크기는 상기 제 2 단계(S200)에서 상기 결정질의 탄화실리콘(SiC) 박막에 인가되는 스트레스로 인해 탄화실리콘 박막의 말림 현상을 방지할 수 있도록 결정될 수 있다. Each size of the divided regions 11 may be determined to prevent curling of the silicon carbide thin film due to stress applied to the crystalline silicon carbide (SiC) thin film in the second step S200.
도 8은 본 발명의 비교예와 일 실시예에 따른 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법에서 후열처리 후의 박막 상태를 촬영한 사진들이다. 8 are photographs of a state of a thin film after post-heat treatment in a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to a comparative example of the present invention and an example.
도 8의 (a)를 참조하면, 본 발명의 비교예에 따른 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법으로서, 기판의 전체 면적 상에 비정질의 탄화실리콘 박막을 300nm 두께로 일체로 증착한 후에 600℃의 온도로 30분 동안 후열처리한 탄화실리콘 박막은 박막의 말림 현상이 나타남을 확인할 수 있다. 8A, as a method for manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to a comparative example of the present invention, an amorphous silicon carbide thin film is integrally deposited on the entire area of a substrate to a thickness of 300 nm. It can be seen that the silicon carbide thin film, which was subjected to post-heat treatment at a temperature of 600° C. for 30 minutes, exhibits curling of the thin film.
도 8의 (b)를 참조하면, 본 발명의 일 실시예에 따른 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법으로서, 도 7의 방법과 같이, 기판의 전체 면적 상에 비정질의 탄화실리콘 박막을 1㎛ 두께로 일체로 증착한 후에 비정질의 탄화실리콘 박막을 상기 분할영역으로 각각 이격되어 나누어지도록 패터닝한 후에, 1050℃의 온도로 30분 동안 후열처리한 탄화실리콘 박막은 박막의 말림 현상이 나타나지 않음을 확인할 수 있다. 도 8의 (a)의 경우와 달리, 탄화실리콘 박막의 증착 두께가 더 두껍고 후열처리 온도가 더 높아 박막에 인가되는 스트레스의 크기가 더 큼에도 불구하고 박막의 말림 현상이 나타나지 않은 것은 탄화실리콘 박막이 일체로 후열처리되지 않고 서로 이격되어 나누어진 분할영역으로 구분된 이후에 후열처리되었기 때문인 것으로 평가된다. Referring to (b) of FIG. 8, as a method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention, as in the method of FIG. 7, amorphous silicon carbide is formed on the entire area of the substrate. After integrally depositing a thin film to a thickness of 1 μm, the amorphous silicon carbide thin film was patterned to be separated into the divided regions, respectively, and then post-heated at 1050°C for 30 minutes. It can be seen that it does not appear. Unlike the case of (a) of FIG. 8, the silicon carbide thin film has a thicker deposition thickness and a higher post-heat treatment temperature, so that even though the amount of stress applied to the thin film is larger, no curling phenomenon of the thin film appears. It is estimated that this is because the post-heat treatment was not performed as a whole, but after being separated into divided regions separated from each other.
지금까지 본 발명의 일 실시예에 따른 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법으로서, 본 발명을 이용해 제조할 수 있는 박막 웨이퍼의 예는 SiC/SiO2/Si 이 가능하다. 그러나, 본 발명의 기술적 사상은 기판 상에 각각 이격되어 나누어진 분할영역마다 소정의 물질 박막을 형성한 후, 상기 소정의 물질 박막에 소자 및/또는 센서를 형성하고 분할영역의 경계를 따라 소잉하여 개별칩을 수득한다는 것으로서, SiC/SiO2/Si 적층구조로 한정되지 않는다. 예를 들어, Cu/SiO2/Si/, Au/SiO2/Si, Pt/SiO2/Si 등의 적층구조가 가능하며, 나아가, 그 밖의 다른 적층구조에도 적용가능함은 명백하다. As a method for manufacturing a crystalline silicon carbide thin film structure with reduced surface stress according to an embodiment of the present invention so far, an example of a thin film wafer that can be manufactured using the present invention may be SiC/SiO2/Si. However, the technical idea of the present invention is to form a predetermined material thin film for each divided area separated from each other on a substrate, and then forming a device and/or a sensor on the predetermined material thin film and sawing along the boundary of the divided area. As to obtain individual chips, it is not limited to a SiC/SiO2/Si laminate structure. For example, it is clear that a stacked structure such as Cu/SiO2/Si/, Au/SiO2/Si, and Pt/SiO2/Si is possible, and furthermore, it is applicable to other stacked structures.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.The present invention has been described with reference to the embodiments shown in the drawings, but these are merely exemplary, and those of ordinary skill in the art will appreciate that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.
20 : 기판
11 : 분할영역
20: substrate
11: partition

Claims (6)

  1. 기판 상에 에피택셜 공정이 아니라 증착 공정을 이용하여 형성하되, 각각 이격되어 나누어진 분할영역마다 비정질의 탄화실리콘 박막을 형성하는 제1 단계;
    상기 증착 공정의 공정온도 보다 상대적으로 높은 온도에서 상기 비정질의 탄화실리콘 박막을 가열하여 상기 분할영역마다 결정질의 탄화실리콘 박막을 형성하는 제2 단계;
    상기 분할영역마다 형성된 상기 결정질의 탄화실리콘 박막에 소자 구조체 및 센서 구조체 중의 적어도 어느 하나를 형성하는 제3 단계; 및
    상기 분할영역의 경계에 대응하도록 상기 기판을 소잉(sawing)하여 복수의 개별칩을 수득하는 제4 단계;
    를 포함하며,
    상기 제1 단계는 상기 비정질의 탄화실리콘 박막을 증착하기 전에 상기 기판 상에 기저막을 형성하는 단계; 상기 기저막을 상기 분할영역의 경계에 대응하도록 패터닝함으로써 선패턴(prior pattern)을 형성하는 단계; 상기 선패턴이 형성된 상기 기판 상에 상기 비정질의 탄화실리콘 박막을 증착하는 단계;를 포함하고,
    상기 선패턴은 내측이 오목한 형태인 폐쇄 패턴이며, 상기 탄화실리콘 박막이 증착되는 두께는 상기 선패턴의 높이 보다 크지 않도록상기 분할영역마다 형성된 상기 결정질의 탄화실리콘 박막은 상기 폐쇄 패턴의 내측에 각각 증착된 박막인 것을 특징으로 하는,
    표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법.
    A first step of forming an amorphous silicon carbide thin film on a substrate by using a deposition process rather than an epitaxial process, and for each divided region separated from each other;
    A second step of forming a crystalline silicon carbide thin film in each of the divided regions by heating the amorphous silicon carbide thin film at a temperature relatively higher than the process temperature of the deposition process;
    A third step of forming at least one of a device structure and a sensor structure on the crystalline silicon carbide thin film formed in each of the divided regions; And
    A fourth step of sawing the substrate so as to correspond to the boundary of the divided region to obtain a plurality of individual chips;
    Including,
    The first step may include forming a base film on the substrate before depositing the amorphous silicon carbide thin film; Forming a prior pattern by patterning the base layer to correspond to a boundary of the divided region; Including, depositing the amorphous silicon carbide thin film on the substrate on which the line pattern is formed,
    The line pattern is a closed pattern having an inner concave shape, and the crystalline silicon carbide thin film formed for each of the divided regions is deposited on the inner side of the closed pattern so that the thickness at which the silicon carbide thin film is deposited is not greater than the height of the line pattern. Characterized in that the thin film,
    A method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress.
  2. 제 1 항에 있어서,
    상기 제 1 단계에서 상기 분할영역의 크기는 상기 제 2 단계에서 상기 결정질의 탄화실리콘 박막에 인가되는 스트레스로 인해 탄화실리콘 박막의 말림 현상을 방지할 수 있도록 결정되는 것을 특징으로 하는,
    표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법.
    The method of claim 1,
    In the first step, the size of the divided region is determined to prevent curling of the silicon carbide thin film due to stress applied to the crystalline silicon carbide thin film in the second step,
    A method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress.
  3. 제 1 항에 있어서,
    상기 증착 공정은 플라즈마 강화 화학적 기상 증착(PECVD) 공정인 것을 특징으로 하는,
    표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법.
    The method of claim 1,
    The deposition process is characterized in that the plasma enhanced chemical vapor deposition (PECVD) process,
    A method of manufacturing a crystalline silicon carbide thin film structure with reduced surface stress.
  4. 삭제delete
  5. 삭제delete
  6. 삭제delete
KR1020180083021A 2018-07-17 2018-07-17 Methods of fabricating surface-stress released crystalline SiC thin film structure KR102156349B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180083021A KR102156349B1 (en) 2018-07-17 2018-07-17 Methods of fabricating surface-stress released crystalline SiC thin film structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180083021A KR102156349B1 (en) 2018-07-17 2018-07-17 Methods of fabricating surface-stress released crystalline SiC thin film structure

Publications (2)

Publication Number Publication Date
KR20200008847A KR20200008847A (en) 2020-01-29
KR102156349B1 true KR102156349B1 (en) 2020-09-15

Family

ID=69322489

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180083021A KR102156349B1 (en) 2018-07-17 2018-07-17 Methods of fabricating surface-stress released crystalline SiC thin film structure

Country Status (1)

Country Link
KR (1) KR102156349B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252174A (en) * 2000-12-08 2002-09-06 Sony Corp Method of forming semiconductor film, method of manufacturing semiconductor device and electro-optical device, and apparatus used for executing the methods, and the semiconductor device and electron-optical device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252174A (en) * 2000-12-08 2002-09-06 Sony Corp Method of forming semiconductor film, method of manufacturing semiconductor device and electro-optical device, and apparatus used for executing the methods, and the semiconductor device and electron-optical device

Also Published As

Publication number Publication date
KR20200008847A (en) 2020-01-29

Similar Documents

Publication Publication Date Title
US20150332921A1 (en) Carrier channel with element concentration gradient distribution and fabrication method thereof
TWI353035B (en) Yield improvement in silicon-germanium epitaxial g
JP6085371B2 (en) Semiconductor device substrate
EP1850373B1 (en) Method of forming highly orientated silicon film, method of manufacturing three-dimensional semiconductor device, and three-dimensional semiconductor device
US8969178B2 (en) Method of manufacturing large area gallium nitride substrate
CN105575770B (en) Band silicon carbide ilm substrate and its manufacturing method and semiconductor device
US10541135B2 (en) Source and drain formation using self-aligned processes
US20190006466A1 (en) Mosfet with ultra low drain leakage
US20070224784A1 (en) Semiconductor material having an epitaxial layer formed thereon and methods of making same
TW201403673A (en) Carbon layer and method of manufacture
JP2660064B2 (en) Crystal article and method for forming the same
KR102156349B1 (en) Methods of fabricating surface-stress released crystalline SiC thin film structure
TWI566396B (en) Defect-free relaxed covering layer on semiconductor substrate with lattice mismatch
JP6271020B2 (en) Method for suppressing non-uniform growth and autodoping during III-V growth in a dielectric window
US20190165140A1 (en) Semiconductor device and manufacturing method thereof
KR20180131926A (en) Semiconductor device including graphene and method of manufacturing the semiconductor device
JP2016092399A (en) Substrate with silicon carbide film, method for producing substrate with silicon carbide film, and semiconductor device
US20210210347A1 (en) Two-Dimensional Material Device and Method for Manufacturing Same
TWI737171B (en) Method of forming a single-crystal hexagonal boron nitride layer and a transistor
KR20200135716A (en) Single-crystal hexagonal boron nitride layer and method forming same
TWI717491B (en) Method for manufacturing a structure for forming a tridimensional monolithic integrated circuit
CN107546299B (en) Modified Ge material of direct band gap based on GeSiC selective epitaxy and preparation method thereof
JPH09213631A (en) Semiconductor device and method for manufacturing the same
KR20210064012A (en) Single crystal semiconductor structure and method of fabricating the same
JP2019504505A (en) Method and structure for reducing the fragility of a substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant