KR102139756B1 - Multi-Layer Ceramic Electronic Component and Method of Fabricating the Same - Google Patents

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Abstract

적층 세라믹 전자 부품이 제공된다. 이 적층 세라믹 전자 부품은 유전체층들을 포함하는 세라믹 본체, 세라믹 본체 내에서 유전체층을 사이에 두고 서로 대향하게 적층되되, 세라믹 본체의 제 1 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 제 1 측면에 대향하는 제 2 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군, 및 세라믹 본체는 제 1 내부 전극군 및 제 2 내부 전극군이 중첩하는 중첩 영역 및 중첩 영역의 양 말단들의 마진 영역을 가지되, 마진 영역에 점 형태로 구비된 더미 전극 패턴들을 포함한다.A multilayer ceramic electronic component is provided. The multilayer ceramic electronic component is a first body composed of a ceramic body including dielectric layers, and a plurality of internal electrodes stacked to face each other with a dielectric layer interposed within the ceramic body, each end exposed at a first side of the ceramic body. The inner electrode group and the second inner electrode group composed of a plurality of inner electrodes each end of which is exposed to the second side opposite to the first side, and the ceramic body, the first inner electrode group and the second inner electrode group overlap It has an overlap region and a margin region at both ends of the overlap region, but includes dummy electrode patterns provided in a dot shape in the margin region.

Description

적층 세라믹 전자 제품 및 그 제조 방법{Multi-Layer Ceramic Electronic Component and Method of Fabricating the Same}Multi-layer ceramic electronic component and method of fabricating the same

본 발명은 적층 세라믹 전자 제품 및 그 제조 방법에 관한 것으로, 더 구체적으로 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 제품 및 그 제조 방법에 관한 것이다.The present invention relates to a multilayer ceramic electronic product and a method for manufacturing the same, and more particularly, to a multilayer ceramic electronic product and a method for manufacturing the same, which can prevent reliability from being deteriorated.

최근 들어, 각종 통신 장치 또는 표시 장치 등과 같은 정보통신 기술(Information Technology : IT) 장치의 소형화 및 박형화가 가속화되고 있다. 따라서, 이러한 정보통신 기술 장치에 채용되는 변압기(transformer), 인덕터(inductor), 커패시터(capacitor), 트랜지스터(transistor) 등과 같은 각종 전자 부품들을 소형화, 박형화 및 대용량화하기 위한 연구가 지속적으로 이루어지고 있다.Recently, miniaturization and thinning of information technology (IT) devices such as various communication devices or display devices have been accelerated. Accordingly, research into miniaturization, thinning, and large-capacity of various electronic components such as transformers, inductors, capacitors, and transistors employed in such information and communication technology devices has been continuously conducted.

특히, 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor : MLCC)의 소형화, 박형화 및 대용량화가 요구되고 있는 실정이다. 대용량의 적층 세라믹 커패시터를 개발함에 있어 중요하게 고려해야 할 사항은 용량 구현 여부와 더불어 전압 인가에 따른 높은 신뢰성을 확보하는 것이다.In particular, miniaturization, thinning, and large-capacity of multi-layer ceramic capacitors (MLCC) are required. An important consideration in developing a large-capacity multilayer ceramic capacitor is to ensure high reliability according to voltage application as well as capacity implementation.

일반적으로 적층 세라믹 커패시터의 신뢰성은 고온 절연 저항(hot insulation resistance) 특성 및 내습 절연 저항(humid insulation resistance) 특성의 평가 결과로부터 결정된다.In general, the reliability of the multilayer ceramic capacitor is determined from evaluation results of high temperature insulation resistance characteristics and high humidity insulation resistance characteristics.

고온 절연 저항 특성은 주로 사용되는 물질적 측면(예를 들면, 커패시터를 구성하는 유전체, 내부 전극의 열화 특성 또는/및 미세 구조 불량 등)에 의해 좌우된다.The high temperature insulation resistance property is mainly influenced by the material aspect used (for example, the dielectric constituting the capacitor, the deterioration property of the internal electrode, and/or the microstructure defect, etc.).

한편, 내습 절연 저항 특성은 구조적 측면(예를 들면, 압착 또는 절단 공정에서 발생하는 기공이나 층들 사이의 박리(delamination), 소성 또는 소결 공정이 수행된 후에 발생하는 내부 전극의 미도포 영역이나, 층들 사이에서 발생하기 쉬운 갈라짐(crack) 등과 같은 구조적 결함 및 외부 전극 내의 기공(pore)에 의존하여 나타난다.On the other hand, the moisture resistance insulation properties are structural aspects (e.g., delamination between pores or layers occurring in a pressing or cutting process, uncoated regions of the internal electrodes occurring after the firing or sintering process is performed, or layers) It appears depending on structural defects such as cracks, which are likely to occur in between, and pores in the external electrode.

본 발명이 해결하고자 하는 과제는 잔탄 분해를 개선하는 동시에 마진 영역의 함몰을 개선하여 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 제품을 제공하는 데 있다.The problem to be solved by the present invention is to provide a multilayer ceramic electronic product capable of preventing deterioration in reliability by improving the decomposition of xanthan and improving the depression of the margin region.

본 발명이 해결하고자 하는 다른 과제는 잔탄 분해를 개선하는 동시에 마진 영역의 함몰을 개선하여 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 제품의 제조 방법을 제공하는 데 있다.Another problem to be solved by the present invention is to provide a method of manufacturing a multilayer ceramic electronic product capable of preventing deterioration of reliability by improving the decomposition of the marginal area while improving the decomposition of xanthan.

본 발명이 해결하고자 하는 과제는 이상에 언급한 과제들에 제한되지 않으면, 언급되지 않는 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the above-mentioned problems, other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

상기한 과제를 달성하기 위하여, 본 발명은 적층 세라믹 전자 부품을 제공한다. 이 적층 세라믹 전자 부품은 유전체층들을 포함하는 세라믹 본체, 세라믹 본체 내에서 유전체층을 사이에 두고 서로 대향하게 적층되되, 세라믹 본체의 제 1 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 제 1 측면에 대향하는 제 2 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군, 및 세라믹 본체는 제 1 내부 전극군 및 제 2 내부 전극군이 중첩하는 중첩 영역 및 중첩 영역의 양 말단들의 마진 영역을 가지되, 마진 영역에 점 형태로 구비된 더미 전극 패턴들을 포함할 수 있다.In order to achieve the above object, the present invention provides a multilayer ceramic electronic component. The multilayer ceramic electronic component is a first body composed of a ceramic body including dielectric layers, and a plurality of internal electrodes stacked to face each other with a dielectric layer interposed within the ceramic body, each end exposed at a first side of the ceramic body. The inner electrode group and the second inner electrode group composed of a plurality of inner electrodes each end of which is exposed to the second side opposite to the first side, and the ceramic body, the first inner electrode group and the second inner electrode group overlap It has an overlapping region and a margin region at both ends of the overlapping region, but may include dummy electrode patterns provided in a dot shape in the margin region.

유전체층은 세라믹 물질을 포함할 수 있다.The dielectric layer can include a ceramic material.

복수의 내부 전극들은 니켈을 포함할 수 있다.The plurality of internal electrodes may include nickel.

더미 전극 패턴들은 복수의 내부 전극들과 동일한 물질을 포함할 수 있다.The dummy electrode patterns may include the same material as the plurality of internal electrodes.

더미 전극 패턴들은 마진 영역의 유전체층의 5 % 정도의 면적을 차지할 수 있다. 더미 전극 패턴들은 마진 영역의 유전체층에 대해 7 wt% 정도의 중량비를 가질 수 있다.The dummy electrode patterns may occupy about 5% of the dielectric layer in the margin region. The dummy electrode patterns may have a weight ratio of about 7 wt% with respect to the dielectric layer in the margin region.

세라믹 본체는 용량 형성부인 활성 영역과 내부 전극들의 적층 방향인 활성 영역의 상부면 및 상부면에 대향하는 하부면에 구비되는 용량 비형성부인 커버 영역을 포함할 수 있다.The ceramic body may include an active region that is a capacity forming portion and a cover region that is a non-capacitance portion provided on an upper surface of an active region in a stacking direction of internal electrodes and a lower surface opposite to the upper surface.

적층 세라믹 전자 부품은 제 1 내부 전극군과 전기적으로 연결되는 제 1 외부 전극 및 제 2 내부 전극군과 전기적으로 연결되는 제 2 외부 전극을 더 포함할 수 있다.The multilayer ceramic electronic component may further include a first external electrode electrically connected to the first internal electrode group and a second external electrode electrically connected to the second internal electrode group.

또한, 상기한 다른 과제를 달성하기 위하여, 본 발명은 적층 세라믹 전자 부품의 제조 방법을 제공한다. 이 방법은 내부에 유전체층을 사이에 두고 서로 대향하게 적층된 복수의 내부 전극들을 포함하되, 인접하는 내부 전극들이 중첩하는 중첩 영역 및 중첩 영역의 양 말단들의 마진 영역을 가지되, 마진 영역에 점 형태로 구비된 더미 전극 패턴들을 포함하는 적층 구조체를 준비하는 것, 및 적층 구조체를 소결하여 세라믹 본체를 형성하는 것을 포함할 수 있다.In addition, in order to achieve the above other problems, the present invention provides a method for manufacturing a multilayer ceramic electronic component. The method includes a plurality of inner electrodes stacked to face each other with a dielectric layer interposed therebetween, and has overlapping regions where adjacent inner electrodes overlap and margin regions at both ends of the overlapping region, but in the form of a dot in the margin region. It may include preparing a stacked structure including dummy electrode patterns provided with, and sintering the stacked structure to form a ceramic body.

유전체층은 세라믹 물질을 포함할 수 있다.The dielectric layer can include a ceramic material.

복수의 내부 전극들은 니켈을 포함할 수 있다.The plurality of internal electrodes may include nickel.

더미 전극 패턴들은 점 인쇄 방법에 의해 구비될 수 있다.The dummy electrode patterns may be provided by a dot printing method.

더미 전극 패턴들은 복수의 내부 전극들과 동일한 물질을 포함할 수 있다.The dummy electrode patterns may include the same material as the plurality of internal electrodes.

더미 전극 패턴들은 마진 영역의 유전체층의 5 % 정도의 면적을 차지할 수 있다. 더미 전극 패턴들은 마진 영역의 유전체층에 대해 7 wt% 정도의 중량비를 가질 수 있다.The dummy electrode patterns may occupy about 5% of the dielectric layer in the margin region. The dummy electrode patterns may have a weight ratio of about 7 wt% with respect to the dielectric layer in the margin region.

적층 구조체는 용량 형성부인 활성 영역과 내부 전극들의 적층 방향인 활성 영역의 상부면 및 상부면에 대향하는 하부면에 구비되는 용량 비형성부인 커버 영역을 더 포함할 수 있다.The stacked structure may further include a cover region that is a non-capacity forming portion provided on an upper surface of an active region that is a capacity forming portion and an active region that is a stacking direction of internal electrodes and a lower surface opposite to the upper surface.

복수의 내부 전극들은 복수의 내부 전극들의 적층 방향에 대해 수직인 상기 세라믹 본체의 제 1 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 제 1 측면에 대향하는 제 2 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군을 포함할 수 있다. 이 방법은 제 1 내부 전극군에 전기적으로 연결되는 제 1 외부 전극을 형성하는 것 및 제 2 내부 전극군에 전기적으로 연결되는 제 2 외부 전극을 형성하는 것을 더 포함할 수 있다.The plurality of internal electrodes is a first inner electrode group composed of a plurality of inner electrodes, each end of which is exposed to a first side of the ceramic body perpendicular to a stacking direction of the plurality of inner electrodes, and a first opposing first side electrode. It may include a second inner electrode group consisting of a plurality of inner electrodes, each end of which is exposed on two sides. The method may further include forming a first external electrode electrically connected to the first internal electrode group and forming a second external electrode electrically connected to the second internal electrode group.

상술한 바와 같이, 본 발명의 과제의 해결 수단에 따르면 서로 인접하는 내부 전극들이 중첩하지 않는 마진 영역에 점 형태의 더미 전극 패턴들이 구비됨으로써, 세라믹 본체 내의 잔탄 분해를 개선하는 동시에 마진 영역의 함몰을 개선하여 적층 세라믹 전자 부품의 신뢰성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품이 제공될 수 있다.As described above, according to the solving means of the subject of the present invention, by providing dummy electrode patterns in the form of dots in a margin region where inner electrodes adjacent to each other do not overlap, while improving the decomposition of xanthan in the ceramic body, the depression of the margin region is improved. By improving, it is possible to prevent the reliability of the multilayer ceramic electronic component from deteriorating. Accordingly, a multilayer ceramic electronic component capable of preventing deterioration in reliability can be provided.

또한, 본 발명의 과제의 해결 수단에 따르면 서로 인접하는 내부 전극들이 중첩하지 않는 마진 영역에 점 형태의 더미 전극 패턴들이 형성됨으로써, 세라믹 본체 내의 잔탄 분해를 개선하는 동시에 마진 영역의 함몰을 개선하여 적층 세라믹 전자 부품의 신뢰성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품의 제조 방법이 제공될 수 있다.In addition, according to the solving means of the present invention, the dummy electrode patterns in the form of dots are formed in the margin region where the inner electrodes adjacent to each other do not overlap, thereby improving the decomposition of the xanthan in the ceramic body and improving the depression of the margin region. It is possible to prevent the reliability of the ceramic electronic component from deteriorating. Accordingly, a method of manufacturing a multilayer ceramic electronic component capable of preventing deterioration in reliability can be provided.

도 1은 본 발명의 실시예에 따른 적층 세라믹 전자 부품 및 그 제조 방법을 설명하기 위한 개략적인 입체도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 실시예에 따른 적층 세라믹 전자 부품의 일부를 설명하기 위해 도 2의 'X' 부분을 확대한 단면도이다.
도 4 및 도 5는 본 발명의 실시예에 따른 적층 세라믹 전자 부품의 다른 일부를 설명하기 위한 사진들이다.
1 is a schematic three-dimensional view for explaining a multilayer ceramic electronic component and a method of manufacturing the same according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line I-I' of FIG. 1.
FIG. 3 is an enlarged cross-sectional view of part'X' of FIG. 2 to describe a part of the multilayer ceramic electronic component according to the exemplary embodiment of the present invention.
4 and 5 are pictures for explaining another part of the multilayer ceramic electronic component according to an embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술 되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Advantages and features of the present invention, and methods for achieving them will be clarified with reference to embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments described herein, but may be embodied in different forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete and that the spirit of the present invention is sufficiently conveyed to those skilled in the art, and the present invention is only defined by the scope of the claims.

명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.The same reference numerals throughout the specification refer to the same components. Accordingly, the same reference numerals or similar reference numerals may be described with reference to other drawings even though they are not mentioned or described in the corresponding drawings. Further, even if reference numerals are not indicated, they may be described with reference to other drawings.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.The terminology used herein is for describing the embodiments and is not intended to limit the present invention. In the present specification, the singular form also includes the plural form unless otherwise specified in the phrase. As used herein,'comprises' and/or'comprising' refers to the components, steps, operations and/or elements mentioned above, the presence of one or more other components, steps, operations and/or elements. Or do not exclude additions. In addition, since it is according to a preferred embodiment, reference numerals presented in the order of description are not necessarily limited to the order. In addition, in this specification, when it is stated that one film is on another film or substrate, it means that it may be formed directly on another film or substrate, or a third film may be interposed therebetween.

하나의 구성 요소(element)가 다른 구성 요소와 '접속된(connected to)' 또는 '결합한(coupled to)'이라고 지칭되는 것은, 다른 구성 요소와 직접적으로 연결된 또는 결합한 경우, 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 '직접적으로 접속된(directly connected to)' 또는 '직접적으로 결합한(directly coupled to)'으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템(item)들의 각각 및 하나 이상의 모든 조합을 포함한다.When an element is referred to as being'connected to' or'coupled to' another component, when it is directly connected to or combined with another component, or another component in the middle Includes all cases where On the other hand, when one component is referred to as being “directly connected to” or “directly coupled to” another component, it indicates that no other component is interposed therebetween. 'And/or' includes each and every combination of one or more of the items mentioned.

공간적으로 상대적인 용어인 '아래(below)', '밑(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '밑(beneath)'으로 기술된 소자는 다른 소자의 '위(above)'에 놓일 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.The spatially relative terms'below','beneath','lower','above','upper', etc. are as shown in the figure. It can be used to easily describe the correlation of a device or components with other devices or components. The spatially relative terms should be understood as terms including different directions of the device in use or operation in addition to the directions shown in the drawings. For example, when a device shown in the drawing is turned over, a device described as'below' or'beneath' of another device may be placed'above' another device. Accordingly, the exemplary term'below' may include both directions below and above. The device can also be oriented in different directions, so that spatially relative terms can be interpreted according to the orientation.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나(rounded) 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, the embodiments described herein will be described with reference to cross-sectional views and/or plan views, which are ideal exemplary views of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for effective description of technical content. Therefore, the shape of the exemplary diagram may be modified by manufacturing technology and/or tolerance. Accordingly, the embodiments of the present invention are not limited to the specific shapes shown, but also include changes in shapes generated according to the manufacturing process. For example, the etched area illustrated at right angles may be rounded or have a predetermined curvature. Accordingly, the regions illustrated in the figures have schematic properties, and the shapes of the regions illustrated in the figures are intended to illustrate specific forms of regions of the device and are not intended to limit the scope of the invention.

도 1은 본 발명의 실시예에 따른 적층 세라믹 전자 부품을 설명하기 위한 개략적인 입체도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이고, 그리고 도 3은 본 발명의 실시예에 따른 적층 세라믹 전자 부품의 일부를 설명하기 위해 도 2의 'X' 부분을 확대한 단면도이다.1 is a schematic three-dimensional view for explaining a multilayer ceramic electronic component according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line I-I' of FIG. 1, and FIG. 3 is an embodiment of the present invention It is an enlarged cross-sectional view of the'X' portion of FIG. 2 to describe a part of the multilayer ceramic electronic component according to an example.

도 1 내지 도 3을 참조하면, 적층 세라믹 전자 부품은 유전체층들(112)을 포함하는 세라믹 본체(110), 세라믹 본체(110) 내에서 유전체층(112)을 사이에 두고 서로 대향하게 적층된 복수의 내부 전극들(114 및 116), 복수의 내부 전극들(114 및 116)과 전기적으로 연결되는 외부 전극들(122 및 124) 및 복수의 내부 전극들(114 및 116)이 중첩하지 않는 마진(margin) 영역(M)에 구비된 더미(dummy) 전극 패턴(pattern)들(114d 및 116d)을 포함할 수 있다.Referring to FIGS. 1 to 3, the multilayer ceramic electronic component includes a ceramic body 110 including dielectric layers 112 and a plurality of layers stacked to face each other with the dielectric layer 112 interposed within the ceramic body 110. Margins in which the inner electrodes 114 and 116, the outer electrodes 122 and 124 electrically connected to the plurality of inner electrodes 114 and 116, and the plurality of inner electrodes 114 and 116 do not overlap. ) May include dummy electrode patterns 114d and 116d provided in the region M.

본 발명의 실시예에 따른 적층 세라믹 전자 부품은 적층 세라믹 커패시터를 예로 들어 설명되지만, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 적층 세라믹 전자 부품은 내부 전극층들의 구조를 달리하는 것에 의해 인덕터, 서미스터(thermistor) 등과 같은 다른 전자 부품의 기능을 수행할 수 있다.The multilayer ceramic electronic component according to the exemplary embodiment of the present invention is described by using a multilayer ceramic capacitor as an example, but is not limited thereto. The multilayer ceramic electronic component according to an exemplary embodiment of the present invention may perform functions of other electronic components such as an inductor and a thermistor by differently constructing internal electrode layers.

본 발명의 실시예에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L 방향', '폭 방향'은 'W 방향', 그리고 '두께 방향'은 'T 방향'으로 정의될 수 있다. 여기서 '두께 방향'은 복수의 내부 전극들(114 및 116)의 '적층 방향'과 동일한 개념으로 사용된다.In the multilayer ceramic capacitor according to the embodiment of the present invention, the'length direction' may be defined as'L direction' in FIG. 1,'width direction' as'W direction', and'thickness direction' as'T direction'. have. Here, the'thickness direction' is used in the same concept as the'stacking direction' of the plurality of internal electrodes 114 and 116.

유전체층(112)은 충분한 정전 용량을 얻을 수 있는 물질을 포함할 수 있다. 즉, 유전체층(112)은 세라믹 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다. 바람직하게는, 본 발명의 실시예에 따른 유전체층(112)은 세라믹 분말, 세라믹 첨가제, 유기 용제, 가소제, 결합제 또는 분산제 등을 포함할 수 있다.The dielectric layer 112 may include a material capable of obtaining sufficient capacitance. That is, the dielectric layer 112 may include a ceramic material, but is not limited thereto. Preferably, the dielectric layer 112 according to an embodiment of the present invention may include a ceramic powder, a ceramic additive, an organic solvent, a plasticizer, a binder or a dispersant.

복수의 내부 전극들(114 및 116)은 유전체층(112)을 사이에 두고 서로 대향하게 적층될 수 있다. 복수의 내부 전극들(114 및 116)은 세라믹 본체(110)의 제 1 측면으로 각각의 말단이 노출된 복수의 내부 전극들(114)로 구성된 제 1 내부 전극군 및 제 1 측면에 대향하는 제 2 측면으로 각각의 말단이 노출된 복수의 내부 전극들(116)로 구성된 제 2 내부 전극군을 포함할 수 있다. 복수의 내부 전극들(114 및 116)은 도전성 물질을 포함할 수 있다. 도전성 물질은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni), 구리(Cu) 또는 이들의 조합 중에서 선택된 하나의 물질을 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 복수의 내부 전극들(114 및 116)은 니켈을 포함할 수 있다.The plurality of internal electrodes 114 and 116 may be stacked to face each other with the dielectric layer 112 interposed therebetween. The plurality of internal electrodes 114 and 116 is a first internal electrode group composed of a plurality of internal electrodes 114, each end of which is exposed to the first side of the ceramic body 110, and an agent facing the first side. It may include a second inner electrode group consisting of a plurality of inner electrodes 116, each end of which is exposed on two sides. The plurality of internal electrodes 114 and 116 may include a conductive material. The conductive material may include one material selected from silver (Ag), lead (Pb), platinum (Pt), nickel (Ni), copper (Cu), or a combination thereof. Preferably, the plurality of internal electrodes 114 and 116 according to an embodiment of the present invention may include nickel.

외부 전극들(122 및 124)은 세라믹 본체(110)의 제 1 측면으로 각각의 말단이 노출되는 복수의 내부 전극들(114)로 구성된 제 1 내부 전극군과 전기적으로 연결되는 제 1 외부 전극(122) 및 세라믹 본체(110)의 제 2 측면으로 각각의 말단이 노출되는 복수의 내부 전극들(116)로 구성된 제 2 내부 전극군과 전기적으로 연결되는 제 2 외부 전극(124)을 포함할 수 있다.The external electrodes 122 and 124 are first external electrodes electrically connected to a first internal electrode group composed of a plurality of internal electrodes 114 each end of which is exposed to the first side of the ceramic body 110 ( 122) and a second outer electrode 124 electrically connected to a second inner electrode group composed of a plurality of inner electrodes 116, each end of which is exposed to the second side of the ceramic body 110. have.

세라믹 본체(110)는 인접하는 내부 전극들(114 및 116)이 중첩하는 중첩(overlap) 영역(O) 및 중첩 영역(O)의 양 말단들 각각의 마진 영역들(M)을 가질 수 있다. 마진 영역들(M)에는 점 형태의 더미 전극 패턴들(114d 및 116d)이 구비될 수 있다. 더미 전극 패턴들(114d 및 116d)은 복수의 내부 전극들(114 및 116)과 동일한 물질을 포함할 수 있다. 즉, 본 발명의 실시예에 따른 더미 전극 패턴들(114d 및 116d)은 니켈을 포함할 수 있다. 점(dot) 형태의 더미 전극 패턴들(114d 및 116d)은 점 인쇄 방법에 의해 마진 영역(M)에 구비될 수 있다. 동일 레벨(level)에 있는 내부 전극(114 또는 116) 및 더미 전극 패턴들(114d 또는 116d)은 서로 다른 공정에 의해 형성되거나, 또는 하나의 공정에 의해 형성될 수도 있다.The ceramic body 110 may have overlapping regions O overlapping adjacent inner electrodes 114 and 116 and marginal regions M of both ends of the overlapping region O. The dummy electrode patterns 114d and 116d in the form of dots may be provided in the margin regions M. The dummy electrode patterns 114d and 116d may include the same material as the plurality of internal electrodes 114 and 116. That is, the dummy electrode patterns 114d and 116d according to an embodiment of the present invention may include nickel. The dot-shaped dummy electrode patterns 114d and 116d may be provided in the margin region M by a dot printing method. The inner electrode 114 or 116 and the dummy electrode patterns 114d or 116d at the same level may be formed by different processes, or may be formed by one process.

더미 전극 패턴들(114d 및 116d)은 아래의 화학식 1과 같은 니켈의 촉매 반응으로 세라믹 본체(110) 내의 잔탄(actual carbon)을 분해할 수 있다. 잔탄은 적층 세라믹 전자 부품의 충분한 전기적 특성 및 강도를 구현하기 위해서 제거되어야 한다.
The dummy electrode patterns 114d and 116d may decompose active carbon in the ceramic body 110 by catalytic reaction of nickel as in Formula 1 below. Xanthan must be removed to achieve sufficient electrical properties and strength of the multilayer ceramic electronic component.

[화학식 1][Formula 1]

NiO2 + C → Ni + CO2
NiO 2 + C → Ni + CO 2

세라믹 본체(110)를 제조하기 위한 가소 또는/및 소성의 고온 공정에서 내부 전극(114 또는 116) 또는 더미 전극 패턴(114d 또는 116d)의 촉매 반응에 의해 잔탄이 분해되어 발생한 이산화 탄소(CO2)는 유전체층(112)와 내부 전극(114 또는 116) 사이의 계면을 주요 통로로 하여 세라믹 본체(110)의 외부로 제거될 수 있다.Carbon dioxide (CO 2 ) generated by decomposition of xanthan by catalytic reaction of the internal electrode 114 or 116 or the dummy electrode pattern 114d or 116d in a high temperature process of calcination and/or firing to manufacture the ceramic body 110 May be removed to the outside of the ceramic body 110 by using the interface between the dielectric layer 112 and the inner electrode 114 or 116 as a main passage.

내부 전극들(114 및 116)이 형성되지 않는 마진 영역(M)에 내부 전극들(114 및 116) 및 외부 전극들(122 및 124)과 전기적으로 단락(short)되지 않도록 점 형태의 더미 전극 패턴들(114d 및 116d)이 구비됨으로써, 잔탄 분해 효과가 증대될 수 있는 동시에 잔탄이 분해되어 발생한 이산화 탄소의 제거될 수 있는 통로를 확보할 수 있다. 더미 전극 패턴들(114d 및 116d)은 마진 영역(M)의 유전체층(112)의 5 % 정도의 면적을 차지하도록 형성될 수 있다. 더미 전극 패턴들(114d 및 116d)은 마진 영역(M)의 유전체층(112)에 대해 7 wt% 정도의 중량비를 갖도록 형성될 수 있다.Dot-shaped dummy electrode pattern so as not to be electrically shorted to the inner electrodes 114 and 116 and the outer electrodes 122 and 124 in the margin region M where the inner electrodes 114 and 116 are not formed. By providing the fields 114d and 116d, the xanthan decomposition effect can be increased, and at the same time, a passage through which the xanthan is decomposed can be removed to secure a passage. The dummy electrode patterns 114d and 116d may be formed to occupy about 5% of the area of the dielectric layer 112 of the margin region M. The dummy electrode patterns 114d and 116d may be formed to have a weight ratio of about 7 wt% with respect to the dielectric layer 112 of the margin region M.

또한, 세라믹 본체(110)는 용량 형성부인 활성(active) 영역(A)과 내부 전극들의 적층 방향인 T 방향에 해당하는 활성 영역(A)의 상부면 및 상부면에 대향하는 하부면에 구비되는 용량 비형성부인 커버(cover) 영역(C)을 포함할 수 있다. 즉, 용량 형성부인 활성 영역(A)은 세라믹 본체(110) 내에서 복수의 내부 전극들(114 및 116)이 적층된 영역을 의미할 수 있다.In addition, the ceramic body 110 is provided on the upper surface and the lower surface opposite to the upper surface of the active region (A) corresponding to the T direction, which is the stacking direction of the active region (A) and the internal electrodes, which are the capacity forming portion. It may include a cover region (C) that is a non-capacity forming portion. That is, the active region A, which is the capacity forming unit, may mean a region in which a plurality of internal electrodes 114 and 116 are stacked in the ceramic body 110.

도 4 및 도 5는 본 발명의 실시예에 따른 적층 세라믹 전자 부품의 다른 일부를 설명하기 위한 사진들이다.4 and 5 are pictures for explaining another part of the multilayer ceramic electronic component according to an embodiment of the present invention.

도 4 및 도 5를 참조하면, 도 4는 내부 전극(도 2의 114 또는 116 참조)이 인쇄된 중첩 영역(도 2의 O 참조)에서의 시료에 대해 주사 전자 현미경(Scanning Electron Microscope : SEM)으로 분석한 사진이고, 그리고 도 5는 더미 전극 패턴들(도 2의 114d 또는 116d 참조)이 인쇄된 마진 영역(도 2의 M 참조)에서의 시료의 성분에 대해 분석한 사진이다.4 and 5, FIG. 4 is a scanning electron microscope (SEM) for a sample in an overlapping region (see O in FIG. 2) in which an internal electrode (see 114 or 116 in FIG. 2) is printed. Figure 5 is an analysis of the composition of the sample in the margin region (see M in Figure 2) is printed dummy electrode patterns (see 114d or 116d in Figure 2).

도 4 및 도 5에서 보이는 것과 같이, 더미 전극 패턴들이 인쇄된 마진 영역에서의 커버리지, 다시 말해, 내부 전극 연결성은 5 % 정도이기 때문에, 더미 전극 패턴들은 내부 전극 및 외부 전극(도 2의 122 또는 124 참조)과 전기적으로 단락되지 않을 수 있다. 또한, 더미 전극 패턴들이 인쇄된 마진 영역의 유전체층(도 2의 112 참조)에 대해 7 wt% 정도의 중량비를 갖는 것을 알 수 있었다.As shown in FIGS. 4 and 5, since the dummy electrode patterns have coverage in the printed margin region, that is, the internal electrode connectivity is about 5%, the dummy electrode patterns are the inner electrode and the outer electrode (122 or 2 in FIG. 2). 124). In addition, it was found that the dummy electrode patterns had a weight ratio of about 7 wt% with respect to the dielectric layer of the printed margin region (see 112 in FIG. 2).

본 발명의 실시예에 따른 적층 세라믹 전자 부품은 점 형태의 더미 전극 패턴들이 서로 인접하는 내부 전극들이 중첩하지 않는 마진 영역에 구비됨으로써, 세라믹 본체 내의 잔탄 분해를 개선하는 동시에 마진 영역의 함몰을 개선하여 적층 세라믹 전자 부품의 신뢰성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품이 제공될 수 있다.The multilayer ceramic electronic component according to an embodiment of the present invention is provided in a margin region in which dot-shaped dummy electrode patterns do not overlap adjacent inner electrodes, thereby improving decomposition of xanthan in the ceramic body and improving depression of the margin region. It is possible to prevent the reliability of the multilayer ceramic electronic component from deteriorating. Accordingly, a multilayer ceramic electronic component capable of preventing deterioration in reliability can be provided.

또한, 본 발명의 실시예에 따른 방법으로 제조된 적층 세라믹 전자 부품은 점 형태의 더미 전극 패턴들이 서로 인접하는 내부 전극들이 중첩하지 않는 마진 영역에 형성됨으로써, 세라믹 본체 내의 잔탄 분해를 개선하는 동시에 마진 영역의 함몰을 개선하여 적층 세라믹 전자 부품의 신뢰성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품의 제조 방법이 제공될 수 있다.In addition, the multilayer ceramic electronic component manufactured by the method according to the embodiment of the present invention is formed in a margin region in which dot-shaped dummy electrode patterns do not overlap adjacent inner electrodes, thereby improving the decomposition of xanthan in the ceramic body and at the same time The depression of the region can be improved to prevent the reliability of the multilayer ceramic electronic component from deteriorating. Accordingly, a method of manufacturing a multilayer ceramic electronic component capable of preventing deterioration in reliability can be provided.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.The embodiments of the present invention have been described above with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains can implement the present invention in other specific forms without changing its technical spirit or essential features. You will understand that there is. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

110 : 세라믹 본체
112 : 유전체층
114, 116 : 내부 전극
114d, 116d : 더미 전극 패턴
122, 124 : 외부 전극
A : 활성 영역
C : 커버 영역
M : 마진 영역
O : 중첩 영역
110: ceramic body
112: dielectric layer
114, 116: internal electrode
114d, 116d: dummy electrode pattern
122, 124: external electrode
A: Active area
C: Cover area
M: Margin area
O: overlap area

Claims (17)

유전체층들을 포함하는 세라믹 본체;
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하게 적층되되, 상기 세라믹 본체의 제 1 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 상기 제 1 면에 대향하는 제 2 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군; 및
상기 세라믹 본체는 상기 제 1 내부 전극군 및 상기 제 2 내부 전극군이 중첩하는 중첩 영역 및 상기 중첩 영역의 양 말단들의 마진 영역을 가지되, 상기 마진 영역에 점 형태로 구비된 더미 전극 패턴들을 포함하고,
상기 세라믹 본체는 용량 형성부인 활성 영역과 상기 내부 전극들의 적층 방향인 상기 활성 영역의 제 3 면 및 상기 제 3 면에 대향하는 제 4 면에 구비되는 용량 비형성부인 커버 영역을 포함하고,
상기 마진 영역에서, 더미 전극 패턴들은 복수의 도트 패턴이 내부 전극과 동일 레벨에 배치되고 외부 전극과 접속되지 않는 적층 세라믹 전자 부품.
A ceramic body comprising dielectric layers;
A first internal electrode group consisting of a plurality of internal electrodes, each end of which is exposed to the first surface of the ceramic body, which is stacked to face each other with the dielectric layer interposed within the ceramic body, and opposite to the first surface. A second inner electrode group composed of a plurality of inner electrodes, each end of which is exposed on a second surface; And
The ceramic body has overlapping regions overlapping the first inner electrode group and the second inner electrode group and margin regions at both ends of the overlapping region, but includes dummy electrode patterns provided in a dot shape in the margin region. and,
The ceramic body includes an active region that is a capacity forming portion and a cover region that is a non-capacity forming portion provided on a third surface of the active region which is a stacking direction of the internal electrodes and a fourth surface opposite to the third surface,
In the margin region, the dummy electrode patterns are multilayer ceramic electronic components in which a plurality of dot patterns are disposed on the same level as the inner electrode and are not connected to the outer electrode.
제 1항에 있어서,
상기 유전체층은 세라믹 물질을 포함하는 적층 세라믹 전자 부품.
According to claim 1,
The dielectric layer is a multilayer ceramic electronic component comprising a ceramic material.
제 1항에 있어서,
상기 복수의 내부 전극들은 니켈을 포함하는 적층 세라믹 전자 부품.
According to claim 1,
The plurality of internal electrodes are multilayer ceramic electronic components including nickel.
제 1항에 있어서,
상기 더미 전극 패턴들은 상기 복수의 내부 전극들과 동일한 물질을 포함하는 적층 세라믹 전자 부품.
According to claim 1,
The dummy electrode patterns include a multilayer ceramic electronic component including the same material as the plurality of internal electrodes.
제 1항에 있어서,
상기 더미 전극 패턴들은 상기 마진 영역의 상기 유전체층의 5 % 정도의 면적을 차지하는 적층 세라믹 전자 부품.
According to claim 1,
The dummy electrode patterns are multilayer ceramic electronic components that occupy an area of about 5% of the dielectric layer in the margin region.
제 1항에 있어서,
상기 더미 전극 패턴들은 상기 마진 영역의 상기 유전체층에 대해 7 wt% 정도의 중량비를 갖는 적층 세라믹 전자 부품.
According to claim 1,
The dummy electrode patterns are multilayer ceramic electronic components having a weight ratio of about 7 wt% with respect to the dielectric layer in the margin region.
삭제delete 제 1항에 있어서,
상기 제 1 내부 전극군과 전기적으로 연결되는 제 1 외부 전극; 및
상기 제 2 내부 전극군과 전기적으로 연결되는 제 2 외부 전극을 더 포함하는 적층 세라믹 전자 부품.
According to claim 1,
A first external electrode electrically connected to the first internal electrode group; And
A multilayer ceramic electronic component further comprising a second external electrode electrically connected to the second internal electrode group.
내부에 유전체층을 사이에 두고 서로 대향하게 적층된 복수의 내부 전극들을 포함하되, 인접하는 상기 내부 전극들이 중첩하는 중첩 영역 및 상기 중첩 영역의 양 말단들의 마진 영역을 가지되, 상기 마진 영역에 점 형태로 구비된 더미 전극 패턴들을 포함하는 적층 구조체를 준비하는 것; 및
상기 적층 구조체를 소결하여 세라믹 본체를 형성하는 것을 포함하고,
상기 복수의 내부 전극들은 상기 복수의 내부 전극들의 적층 방향에 대해 수직인 상기 세라믹 본체의 제 3 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 상기 제 3 면에 대향하는 제 4 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군을 포함하고,
상기 적층 구조체는, 용량 형성부인 활성 영역과 상기 내부 전극들의 적층 방향인 상기 활성 영역의 제 1 면 및 상기 제 1 면에 대향하는 제 2 면에 구비되는 용량 비형성부인 커버 영역이 더 포함되도록 하고,
적층 구조체 준비시, 마진 영역에서, 더미 전극 패턴들은 복수의 도트 패턴이 내부 전극과 동일 레벨에 배치되고 외부 전극과 접속되지 않는 적층 세라믹 전자 부품의 제조 방법.
A plurality of inner electrodes stacked to face each other with a dielectric layer interposed therebetween, but having overlapping regions where the adjacent inner electrodes overlap and margin regions at both ends of the overlapping regions, in the form of a dot in the margin region Preparing a stacked structure including dummy electrode patterns provided with; And
Sintering the laminated structure to form a ceramic body,
The plurality of internal electrodes are provided on a first internal electrode group and a third surface composed of a plurality of internal electrodes, each end of which is exposed to a third surface of the ceramic body perpendicular to a stacking direction of the plurality of internal electrodes. A second inner electrode group composed of a plurality of inner electrodes, each end of which is exposed to an opposite fourth surface,
The stacked structure further includes a cover region which is a non-capacity forming portion provided on the first surface of the active region that is the capacity forming portion and the active region that is the stacking direction of the internal electrodes and the second surface that faces the first surface. ,
In preparing the stacked structure, in the margin region, the dummy electrode patterns have a plurality of dot patterns disposed on the same level as the inner electrode and are not connected to the outer electrode, thereby manufacturing a multilayer ceramic electronic component.
제 9항에 있어서,
상기 유전체층은 세라믹 물질을 포함하는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
The dielectric layer is a method of manufacturing a multilayer ceramic electronic component including a ceramic material.
제 9항에 있어서,
상기 복수의 내부 전극들은 니켈을 포함하는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
The plurality of internal electrodes is a method of manufacturing a multilayer ceramic electronic component including nickel.
제 9항에 있어서,
상기 더미 전극 패턴들은 점 인쇄 방법에 의해 구비되는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
The dummy electrode pattern is a method of manufacturing a multilayer ceramic electronic component provided by a dot printing method.
제 9항에 있어서,
상기 더미 전극 패턴들은 상기 복수의 내부 전극들과 동일한 물질을 포함하는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
The dummy electrode pattern is a method of manufacturing a multilayer ceramic electronic component including the same material as the plurality of internal electrodes.
제 9항에 있어서,
상기 더미 전극 패턴들은 상기 마진 영역의 상기 유전체층의 5 % 정도의 면적을 차지하는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
The dummy electrode pattern is a method of manufacturing a multilayer ceramic electronic component occupying an area of about 5% of the dielectric layer in the margin region.
제 9항에 있어서,
상기 더미 전극 패턴들은 상기 마진 영역의 상기 유전체층에 대해 7 wt% 정도의 중량비를 갖는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
The dummy electrode pattern is a method of manufacturing a multilayer ceramic electronic component having a weight ratio of about 7 wt% with respect to the dielectric layer in the margin region.
삭제delete 제 9항에 있어서,
상기 제 1 내부 전극군에 전기적으로 연결되는 제 1 외부 전극을 형성하는 것; 및
상기 제 2 내부 전극군에 전기적으로 연결되는 제 2 외부 전극을 형성하는 것을 더 포함하는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
Forming a first external electrode electrically connected to the first internal electrode group; And
A method of manufacturing a multilayer ceramic electronic component, further comprising forming a second external electrode electrically connected to the second internal electrode group.
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