KR102129544B1 - Display device - Google Patents

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Abstract

본 발명은 표시 장치에 관한 것이다. 본 발명의 한 실시예에 따른 표시 장치는 표시 영역과 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 표시판, 상기 주변 영역 위에 집적되어 있는 복수의 스테이지를 포함하는 주사 구동부, 상기 복수의 스테이지와 각각 연결되어 있는 복수의 게이트선, 그리고 상기 표시 영역에 위치하고 상기 복수의 게이트선과 각각 연결되어 있는 복수의 화소행을 포함하고, 상기 복수의 스테이지 및 상기 복수의 화소행은 각각 제1 방향으로 일렬로 배열되어 있고, 상기 주변 영역은 상기 복수의 스테이지와 상기 복수의 화소행 사이에 위치하는 팬아웃부를 포함하고, 상기 팬아웃부에 위치하는 상기 복수의 게이트선 중 적어도 하나는 상기 제1 방향 및 상기 제1 방향에 수직인 제2 방향에 평행하지 않은 방향으로 뻗는다.The present invention relates to a display device. A display device according to an exemplary embodiment of the present invention includes a display area, a display panel including a peripheral area positioned around the display area, a scan driver including a plurality of stages integrated on the peripheral area, and the plurality of stages. And a plurality of gate lines connected to each other and a plurality of pixel rows positioned in the display area and connected to the plurality of gate lines, and the plurality of stages and the plurality of pixel rows are arranged in a first direction. Arranged, the peripheral area includes a fan-out portion positioned between the plurality of stages and the plurality of pixel rows, and at least one of the plurality of gate lines positioned in the fan-out portion has the first direction and the It extends in a direction not parallel to the second direction perpendicular to the first direction.

Description

표시 장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다. 더 구체적으로 본 발명은 게이트 구동부를 포함하는 표시 장치에 관한 것이다.The present invention relates to a display device. More specifically, the present invention relates to a display device including a gate driver.

일반적으로 표시 장치는 영상을 표시하는 단위인 복수의 화소와 구동부를 포함한다. 구동부는 화소에 데이터 전압을 인가하는 데이터 구동부 및 데이터 전압의 전달을 제어하는 게이트 신호를 인가하는 게이트 구동부를 포함한다. 종래에는 게이트 구동부 및 데이터 구동부를 칩(Chip) 형태로 인쇄 회로 기판(printed circuit board, PCB)에 실장하여 표시판과 연결하거나 구동부 칩을 표시판에 직접 실장하는 방식이 주로 사용되었다. 그러나 최근에는 박막 트랜지스터 채널의 높은 이동도를 요하지 않는 게이트 구동부의 경우 이를 별도의 칩으로 형성하지 않고 표시판 에 집적하는 구조가 개발되고 있다.2. Description of the Related Art In general, a display device includes a plurality of pixels and a driver that are units for displaying an image. The driving unit includes a data driving unit that applies a data voltage to the pixel and a gate driving unit that applies a gate signal that controls the transmission of the data voltage. Conventionally, a method in which a gate driver and a data driver are mounted on a printed circuit board (PCB) in the form of a chip to connect with a display panel or a driver chip is directly mounted on a display panel has been mainly used. However, recently, a structure in which a gate driver that does not require high mobility of a thin film transistor channel is integrated into a display panel without forming a separate chip.

이러한 게이트 구동부는 종속적으로 연결된 복수의 스테이지로 이루어진 시프트 레지스터와 이에 구동 신호를 전달하는 복수의 신호선들을 포함한다. 복수의 스테이지는 각각 하나의 게이트선에 연결되어 있으며, 복수의 스테이지는 정해진 순서대로 순차적으로 각 게이트선에 게이트 신호를 출력한다.The gate driver includes a shift register composed of a plurality of stages that are connected to each other, and a plurality of signal lines transmitting a driving signal thereto. The plurality of stages are respectively connected to one gate line, and the plurality of stages sequentially output gate signals to each gate line in a predetermined order.

본 발명이 해결하고자 하는 과제는 게이트 구동부를 표시판에 집적하는 표시 장치에서 게이트 구동부가 위치하는 주변 영역의 설계에 높은 자유도를 줄 수 있는 표시 장치를 제공하는 것이다.The problem to be solved by the present invention is to provide a display device capable of giving a high degree of freedom to the design of a peripheral region in which a gate driver is located in a display device in which a gate driver is integrated in a display panel.

본 발명이 해결하고자 하는 또 다른 과제는 표시판의 주변 영역의 면적을 줄이는 것이다.Another problem to be solved by the present invention is to reduce the area of the peripheral area of the display panel.

본 발명의 한 실시예에 따른 표시 장치는 표시 영역과 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 표시판, 상기 주변 영역 위에 집적되어 있는 복수의 스테이지를 포함하는 주사 구동부, 상기 복수의 스테이지와 각각 연결되어 있는 복수의 게이트선, 그리고 상기 표시 영역에 위치하고 상기 복수의 게이트선과 각각 연결되어 있는 복수의 화소행을 포함하고, 상기 복수의 스테이지 및 상기 복수의 화소행은 각각 제1 방향으로 일렬로 배열되어 있고, 상기 주변 영역은 상기 복수의 스테이지와 상기 복수의 화소행 사이에 위치하는 팬아웃부를 포함하고, 상기 팬아웃부에 위치하는 상기 복수의 게이트선 중 적어도 하나는 상기 제1 방향 및 상기 제1 방향에 수직인 제2 방향에 평행하지 않은 방향으로 뻗는다.A display device according to an exemplary embodiment of the present invention includes a display area, a display panel including a peripheral area positioned around the display area, a scan driver including a plurality of stages integrated on the peripheral area, and the plurality of stages. And a plurality of gate lines connected to each other and a plurality of pixel rows positioned in the display area and connected to the plurality of gate lines, and the plurality of stages and the plurality of pixel rows are arranged in a first direction. Arranged, the peripheral area includes a fan-out portion positioned between the plurality of stages and the plurality of pixel rows, and at least one of the plurality of gate lines positioned in the fan-out portion has the first direction and the It extends in a direction not parallel to the second direction perpendicular to the first direction.

상기 복수의 스테이지가 포함하는 제1 스테이지와 상기 복수의 화소행 중 제1 화소행은 상기 복수의 게이트선 중 한 게이트선으로 연결되어 있고, 상기 제1 스테이지와 상기 제1 화소행은 서로 정렬되어 있지 않고 상기 제2 방향을 기준으로 어긋나 있을 수 있다.The first stage included in the plurality of stages and the first pixel row among the plurality of pixel rows are connected by one gate line among the plurality of gate lines, and the first stage and the first pixel row are aligned with each other. And may be shifted based on the second direction.

상기 복수의 스테이지 중 첫 번째 스테이지와 상기 복수의 화소행 중 첫 번째 화소행은 서로 정렬되어 있지 않고 상기 제2 방향을 기준으로 어긋나 있을 수 있다.The first stage of the plurality of stages and the first pixel row of the plurality of pixel rows are not aligned with each other and may be shifted based on the second direction.

상기 제1 스테이지의 상단과 상기 제1 화소행의 상단 사이의 상기 제1 방향 거리는 상기 제1 스테이지의 상기 제1 방향의 폭 이상인 표시 장치.A display device having a distance in the first direction between an upper end of the first stage and an upper end of the first pixel row is equal to or greater than a width in the first direction of the first stage.

상기 제1 스테이지는 첫 번째 스테이지이고 상기 제1 화소행은 첫 번째 화소행일 수 있다.The first stage may be a first stage, and the first pixel row may be a first pixel row.

상기 복수의 스테이지 각각의 상기 제1 방향 폭은 일정할 수 있다.The width of the first direction of each of the plurality of stages may be constant.

상기 복수의 화소행 각각의 상기 제1 방향 폭은 일정할 수 있다.The width of the first direction of each of the plurality of pixel rows may be constant.

상기 복수의 스테이지 각각의 상기 제1 방향 폭과 상기 복수의 화소행 각각의 상기 제1 방향 폭은 동일할 수 있다.The width of the first direction of each of the plurality of stages and the width of the first direction of each of the plurality of pixel rows may be the same.

상기 복수의 스테이지 각각의 상기 제1 방향 폭과 상기 복수의 화소행 각각의 상기 제1 방향 폭은 동일하지 않을 수 있다.The width of the first direction of each of the plurality of stages and the width of the first direction of each of the plurality of pixel rows may not be the same.

상기 팬아웃부에 위치하는 상기 복수의 게이트선 중 적어도 하나는 상기 제2 방향에 평행하게 뻗을 수 있다.At least one of the plurality of gate lines positioned in the fan-out portion may extend parallel to the second direction.

상기 팬아웃부에 위치하는 상기 복수의 게이트선 중 제1 게이트선은 상기 제2 방향에 평행하게 뻗고, 상기 제1 게이트선을 제외한 나머지 게이트선은 상기 제1 게이트선을 기준으로 멀어질수록 상기 제2 방향과 이루는 각이 커질 수 있다.The first gate line of the plurality of gate lines positioned in the fan-out portion extends parallel to the second direction, and the remaining gate lines excluding the first gate line are further away from the first gate line. The angle forming the second direction may be increased.

상기 팬아웃부에 위치하는 상기 복수의 게이트선은 상기 제2 방향에 평행하지 않은 방향으로 뻗으며 서로 평행할 수 있다.The plurality of gate lines positioned in the fan-out portion extend in a direction not parallel to the second direction and may be parallel to each other.

상기 복수의 스테이지 중 첫 번째 스테이지와 상기 복수의 화소행 중 첫 번째 화소행이 상기 제2 방향으로 정렬되어 있거나, 상기 복수의 스테이지 중 마지막 스테이지와 상기 복수의 화소행 중 마지막 화소행이 상기 제2 방향으로 정렬되어 있을 수 있다.The first stage of the plurality of stages and the first pixel row of the plurality of pixel rows are aligned in the second direction, or the last stage of the plurality of stages and the last pixel row of the plurality of pixel rows are the second. It may be aligned in the direction.

상기 제1 스테이지의 상단과 상기 제1 화소행의 상단 사이의 상기 제1 방향 거리는 상기 제1 스테이지의 상기 제1 방향의 폭 이상일 수 있다.The distance in the first direction between the upper end of the first stage and the upper end of the first pixel row may be greater than or equal to the width of the first stage in the first direction.

상기 복수의 화소행은 적어도 하나의 화소행을 포함하는 제1 블록 및 적어도 하나의 화소행을 포함하는 제2 블록을 포함하고, 상기 제1 블록이 포함하는 화소행의 상기 제1 방향의 폭과 상기 제2 블록이 포함하는 화소행의 상기 제1 방향의 폭은 서로 다를 수 있다.The plurality of pixel rows includes a first block including at least one pixel row and a second block including at least one pixel row, and a width in the first direction of the pixel row included in the first block. The width of the pixel row included in the second block in the first direction may be different.

상기 제1 블록이 포함하는 화소행의 상기 제1 방향의 폭은 상기 복수의 스테이지가 포함하는 제1 스테이지의 상기 제1 방향의 폭과 동일할 수 있다.The width in the first direction of the pixel row included in the first block may be the same as the width in the first direction of the first stage included in the plurality of stages.

상기 복수의 스테이지는 상기 제1 방향 폭이 동일하지 않은 제1 스테이지 및 제2 스테이지를 포함할 수 있다.The plurality of stages may include a first stage and a second stage having the same width in the first direction.

상기 제2 블록은 상기 제1 블록의 아래쪽에 위치하고, 상기 제2 블록은 더미 화소를 포함하며, 상기 더미 화소는 상기 주변 영역에 위치할 수 있다.The second block is located below the first block, the second block includes dummy pixels, and the dummy pixel may be located in the peripheral area.

상기 제2 블록의 화소행과 상기 게이트선으로 연결되어 있는 스테이지는 더미 스테이지를 포함할 수 있다.A stage connected to the pixel row of the second block and the gate line may include a dummy stage.

상기 제2 블록의 마지막 화소행과 상기 복수의 스테이지 중 마지막 스테이지는 상기 제2 방향을 기준으로 정렬되어 있을 수 있다.The last pixel row of the second block and the last stage among the plurality of stages may be aligned with respect to the second direction.

상기 복수의 스테이지 아래에 위치하는 리셋 스테이지를 더 포함할 수 있다.A reset stage positioned below the plurality of stages may be further included.

상기 리셋 스테이지의 하단과 상기 복수의 화소행 중 마지막 화소행의 하단은 상기 제2 방향을 기준으로 정렬되어 있을 수 있다.The lower end of the reset stage and the lower end of the last pixel row among the plurality of pixel rows may be aligned with respect to the second direction.

상기 복수의 스테이지는 적어도 하나의 스테이지를 포함하는 제3 블록 및 적어도 하나의 스테이지를 포함하는 제4 블록을 포함하고, 상기 제3 블록의 스테이지의 상기 제1 방향의 폭과 상기 제4 블록의 스테이지의 상기 제1 방향의 폭은 서로 다를 수 있다.The plurality of stages includes a third block including at least one stage and a fourth block including at least one stage, the width of the third block in the first direction and the stage of the fourth block The width of the first direction may be different from each other.

상기 제3 블록이 포함하는 스테이지의 상기 제1 방향의 폭은 상기 복수의 화소행이 포함하는 제1 화소행의 상기 제1 방향의 폭과 동일할 수 있다.The width in the first direction of the stage included in the third block may be the same as the width in the first direction of the first pixel row included in the plurality of pixel rows.

상기 복수의 화소행은 상기 제1 방향 폭이 동일하지 않은 제1 화소행 및 제2 화소행을 포함할 수 있다.The plurality of pixel rows may include first and second pixel rows having the same width in the first direction.

상기 복수의 스테이지는 더미 스테이지를 포함할 수 있다.The plurality of stages may include a dummy stage.

상기 복수의 게이트선은 상기 팬아웃부에서 선폭이 서로 다른 두 게이트선을 포함할 수 있다.The plurality of gate lines may include two gate lines having different line widths in the fan-out part.

상기 팬아웃부에서 상기 게이트선의 선폭은 상기 제1 방향을 따라 점차 커지거나 작아질 수 있다.The line width of the gate line in the fan-out portion may gradually increase or decrease along the first direction.

상기 복수의 게이트선 중 적어도 하나는 상기 팬아웃부에서 적어도 한 번 꺾여 있을 수 있다.At least one of the plurality of gate lines may be bent at least once in the fan-out part.

상기 팬아웃부에서 상기 게이트선이 꺾여 있는 회수는 상기 제1 방향을 따라 점차 많아지거나 적어질 수 있다.The number of times the gate line is bent in the fan-out portion may gradually increase or decrease along the first direction.

상기 팬아웃부에서 상기 게이트선은 상기 제1 방향 또는 상기 제2 방향에 평행한 부분을 포함할 수 있다.In the fan-out portion, the gate line may include a portion parallel to the first direction or the second direction.

상기 팬아웃부에서 상기 게이트선은 파형으로 주기적으로 꺾여 있을는 표시 수 있다.In the fan-out portion, the gate line may be periodically bent in a waveform.

상기 팬아웃부에서 상기 게이트선의 진폭은 상기 제1 방향을 따라 점점 커지거나 작아질 수 있다.The amplitude of the gate line in the fan-out portion may be gradually increased or decreased along the first direction.

상기 팬아웃부에서 상기 복수의 게이트선 각각의 길이는 일정할 수 있다. The length of each of the plurality of gate lines in the fan-out portion may be constant.

본 발명의 실시예에 따르면 게이트 구동부를 표시판에 집적하는 표시 장치에서 게이트 구동부가 위치하는 주변 영역의 설계에 높은 자유도를 줄 수 있고 표시판의 주변 영역의 면적을 줄이는 것이 용이해질 수 있다.According to an embodiment of the present invention, in a display device in which a gate driver is integrated in a display panel, high degree of freedom can be given to a design of a peripheral region in which the gate driver is located, and it is easy to reduce an area of the peripheral region of the display panel.

도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고,
도 2는 본 발명의 한 실시예에 따른 표시 장치의 평면도이고,
도 3은 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부가 포함하는 복수의 스테이지와 복수의 화소행의 배치도이고,
도 4는 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부의 일부 스테이지 및 이에 연결된 화소행과 게이트선의 배치도이고,
도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19. 도 20 및 도 21은 각각 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부가 포함하는 복수의 스테이지와 복수의 화소행의 배치도이고,
도 22, 도 23 및 도 24는 각각 본 발명의 한 실시예에 따른 표시 장치의 게이트선의 팬아웃부에서의 모양을 도시한 도면이다.
1 is a block diagram of a display device according to an exemplary embodiment of the present invention,
2 is a plan view of a display device according to an exemplary embodiment of the present invention,
3 is a layout view of a plurality of stages and a plurality of pixel rows included in a gate driver of a display device according to an exemplary embodiment of the present invention,
4 is a layout view of some stages of a gate driver of a display device according to an exemplary embodiment of the present invention, and pixel rows and gate lines connected thereto;
5, 6, 7, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19. 20 and 21 Is a layout view of a plurality of stages and a plurality of pixel rows, each of which includes a gate driver of a display device according to an exemplary embodiment of the present invention,
22, 23, and 24 are views illustrating shapes of a fan line of a gate line of a display device according to an exemplary embodiment of the present invention, respectively.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art to which the present invention pertains can easily practice. However, the present invention can be implemented in many different forms and is not limited to the embodiments described herein.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness is enlarged to clearly express various layers and regions. The same reference numerals are used for similar parts throughout the specification. When a portion of a layer, film, region, plate, or the like is said to be "above" another portion, this includes not only the case "directly above" the other portion, but also another portion in the middle. Conversely, when one part is "just above" another part, it means that there is no other part in the middle.

먼저, 도 1 및 도 2를 참고하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 설명한다.First, a display device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1 and 2.

도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 표시 장치의 평면도이다.1 is a block diagram of a display device according to an exemplary embodiment of the present invention, and FIG. 2 is a plan view of a display device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치는 표시판(300), 게이트 구동부(400), 그리고 데이터 구동부(500)를 포함한다.Referring to FIG. 1, a display device according to an exemplary embodiment of the present invention includes a display panel 300, a gate driver 400, and a data driver 500.

표시판(300)은 복수의 게이트선(G1-Gn), 복수의 데이터선(D1-Dm), 그리고 복수의 게이트선(G1-Gn) 및 복수의 데이터선(D1-Dm)에 연결되어 있는 복수의 화소(PX)를 포함한다. 한편, 도 2를 참조하면 본 발명의 한 실시예에 따른 표시판(300)은 복수의 화소(PX)가 배열되어 있으며 영상을 표시하는 영역인 표시 영역(DA) 및 표시 영역(DA) 주변의 주변 영역(PA)을 포함한다.The display panel 300 is connected to the plurality of gate lines G1-Gn, the plurality of data lines D1-Dm, and the plurality of gate lines G1-Gn and the plurality of data lines D1-Dm. It includes a pixel (PX). Meanwhile, referring to FIG. 2, in the display panel 300 according to an exemplary embodiment of the present invention, a plurality of pixels PX are arranged and surrounding areas around the display area DA and the display area DA, which are areas displaying an image. It includes the area PA.

게이트선(G1-Gn)은 게이트 신호를 전달하고 대략 행 방향인 제1 방향(Dir1)으로 뻗으며 서로가 거의 평행할 수 있다. 데이터선(D1-Dm)은 영상 신호에 대응하는 데이터 전압을 전달하고 대략 열 방향으로 뻗으며 서로가 거의 평행할 수 있다.The gate lines G1 -Gn transmit the gate signal and extend in the first direction Dir1, which is approximately the row direction, and may be substantially parallel to each other. The data lines D1 -Dm transfer the data voltage corresponding to the image signal, extend approximately in the column direction, and may be substantially parallel to each other.

복수의 화소(PX)는 대략 행렬 형태로 배열되어 있으며, 열 방향으로 나열된 복수의 화소행(PXr1-PXrn)을 포함할 수 있다. 각 화소행(PXr1-PXrn)은 행 방향으로 배열되어 있는 복수의 화소(PX)를 포함하며, 한 화소행(PXr1-PXrn)은 적어도 데이터선(D1-Dm)의 개수인 m 개의 화소(PX)를 포함할 수 있다. 각 화소행(PXr1-PXrn)은 하나의 게이트선(G1-Gn)과 연결되어 있을 수 있으나 이에 한정되지 않는다. 예를 들어 각 화소행(PXr1-PXrn)은 두 개 이상의 게이트선과 연결되어 있을 수도 있고 둘 이상의 화소행(PXr1-PXrn)마다 하나의 게이트선이 배치되어 있을 수도 있다. 이 경우 표시판(300)을 지나는 게이트선(G1-Gn)의 개수는 화소행(PXr1-PXrn)의 개수와 다를 수 있다.The plurality of pixels PX are substantially arranged in a matrix form, and may include a plurality of pixel rows PXr1-PXrn arranged in a column direction. Each pixel row PXr1-PXrn includes a plurality of pixels PX arranged in a row direction, and one pixel row PXr1-PXrn is at least m pixels PX that is the number of data lines D1-Dm. ). Each pixel row PXr1-PXrn may be connected to one gate line G1-Gn, but is not limited thereto. For example, each pixel row PXr1-PXrn may be connected to two or more gate lines, or one gate line may be disposed for each of the two or more pixel rows PXr1-PXrn. In this case, the number of gate lines G1-Gn passing through the display panel 300 may be different from the number of pixel rows PXr1-PXrn.

각 화소(PX)는 게이트선(G1-Gn) 및 데이터선(D1-Dm)과 연결된 스위칭 소자(도시하지 않음) 및 이에 연결된 화소 전극(도시하지 않음)을 포함할 수 있다. 스위칭 소자는 표시판(300)에 집적되어 있는 박막 트랜지스터 등의 삼단자 소자일 수 있다.Each pixel PX may include a switching element (not shown) and a pixel electrode (not shown) connected to the gate line G1-Gn and the data line D1-Dm. The switching element may be a three-terminal element such as a thin film transistor integrated in the display panel 300.

도 2를 참조하면 표시판(300)의 주변 영역(PA)은 차광 부재(도시하지 않음) 등으로 가려져 있을 수 있다. 주변 영역(PA)에는 더미 화소(PXd)가 위치할 수 있다. 더미 화소(PXd)는 표시 영역(DA)의 위쪽 또는 아래쪽의 주변 영역(PA)에 위치할 수 있다. 더미 화소(PXd)는 표시 영역(DA)에 배열된 화소(PX)와 동일한 구조를 가질 수 있다. 더미 화소(PXd)는 더미 게이트선(도시하지 않음)을 통해 게이트 구동부(400)의 일부와 연결되어 있을 수 있다.Referring to FIG. 2, the peripheral area PA of the display panel 300 may be covered with a light blocking member (not shown). A dummy pixel PXd may be located in the peripheral area PA. The dummy pixel PXd may be positioned in the peripheral area PA above or below the display area DA. The dummy pixel PXd may have the same structure as the pixel PX arranged in the display area DA. The dummy pixel PXd may be connected to a part of the gate driver 400 through a dummy gate line (not shown).

데이터 구동부(500)는 표시판(300)의 데이터선(D1-Dm)과 연결되어 데이터선(D1-Dm)에 데이터 전압을 전달한다. 데이터 구동부(500)는 복수의 데이터 구동 칩을 포함할 수 있다.The data driver 500 is connected to the data lines D1-Dm of the display panel 300 to transmit a data voltage to the data lines D1-Dm. The data driving unit 500 may include a plurality of data driving chips.

게이트 구동부(400)는 표시판(300) 위에 위치한다. 게이트 구동부(400)는 복수의 게이트선(G1-Gn)과 연결되어 있으며 게이트선(G1-Gn)에 게이트 신호를 순차적으로 전달한다. 게이트 구동부(400)는 복수의 박막 트랜지스터와 복수의 축전기 등을 포함할 수 있다. 게이트 구동부(400)의 복수의 박막 트랜지스터와 복수의 축전기는 표시 영역(DA)에 위치하는 박막 트랜지스터 등의 소자와 동일한 공정에서 주변 영역(PA)에 집적되어 있을 수 있다.The gate driver 400 is positioned on the display panel 300. The gate driver 400 is connected to the plurality of gate lines G1-Gn and sequentially transmits gate signals to the gate lines G1-Gn. The gate driver 400 may include a plurality of thin film transistors and a plurality of capacitors. The plurality of thin film transistors and the plurality of capacitors of the gate driver 400 may be integrated in the peripheral area PA in the same process as devices such as thin film transistors positioned in the display area DA.

게이트 구동부(400)는 서로 종속적으로 연결된 복수의 스테이지(도시하지 않음)를 포함하는 시프트 레지스터와 이에 다양한 구동 신호를 전달하는 구동 배선을 포함할 수 있다.The gate driver 400 may include a shift register including a plurality of stages (not shown), which are connected to each other, and a driving wire that transmits various driving signals thereto.

도 3 내지 도 21을 참조하여 이러한 게이트 구동부(400)가 포함하는 복수의 스테이지와 복수의 화소행(PXr1-PXrn)에 대해 설명한다.A plurality of stages and a plurality of pixel rows PXr1-PXrn included in the gate driver 400 will be described with reference to FIGS. 3 to 21.

도 3은 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부가 포함하는 복수의 스테이지와 복수의 화소행의 배치도이고, 도 4는 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부의 일부 스테이지 및 이에 연결된 화소행과 게이트선의 배치도이고, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20 및 도 21은 각각 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부의 복수의 스테이지와 복수의 화소행의 배치도이다.3 is a layout view of a plurality of stages and a plurality of pixel rows included in a gate driving unit of a display device according to an exemplary embodiment of the present invention, and FIG. 4 is a partial stage of a gate driving unit of a display device according to an exemplary embodiment of the present invention And a pixel row and a gate line connected thereto, FIGS. 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, and 21 are layout views of a plurality of stages and a plurality of pixel rows of a gate driver of a display device according to an exemplary embodiment of the present invention.

도 3 내지 도 21을 참조하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)는 서로 종속적으로 연결되어 있는 복수의 스테이지(SR1, SR2, …, SRn)를 포함한다. 각 스테이지(SR1, SR2, …, SRn)는 게이트선(G1-Gn)과 각각 연결되어 게이트선(G1-Gn)에 게이트 오프 전압(Voff)과 게이트 온 전압(Von)으로 이루어진 게이트 신호를 출력한다. 각 스테이지(SR1, SR2, …, SRn)는 앞에서 설명한 바와 같이 표시판(300)의 주변 영역(PA)에 집적되어 있는 복수의 박막 트랜지스터 및 축전기들을 포함할 수 있다. 본 발명의 실시예에 따른 게이트 구동부(400)의 복수의 스테이지(SR1, SR2, …, SRn) 및 구동 배선의 구체적인 구성은 본 발명의 기술 분야에서 알려져 있고 통상의 지식을 가진 자가 이해할 수 있는 모든 게이트 구동부의 스테이지의 구성 및 구동 배선의 구성에 따를 수 있다.3 to 21, the gate driver 400 according to an embodiment of the present invention includes a plurality of stages SR1, SR2, ..., SRn that are connected to each other. Each stage SR1, SR2, ..., SRn is connected to a gate line G1-Gn, respectively, and outputs a gate signal consisting of a gate-off voltage Voff and a gate-on voltage Von to the gate line G1-Gn. do. Each stage SR1, SR2, ..., SRn may include a plurality of thin film transistors and capacitors integrated in the peripheral area PA of the display panel 300 as described above. The specific configurations of the plurality of stages SR1, SR2, ..., SRn and the driving wiring of the gate driver 400 according to the embodiment of the present invention are known in the technical field of the present invention and can be understood by those skilled in the art. It may be in accordance with the configuration of the stage of the gate driver and the configuration of the driving wiring.

복수의 스테이지(SR1-SRn)는 제1 방향(Dir1)에 대략 수직인 열 방향을 따라 대략 일정한 간격을 두고 일렬로 배열되어 있을 수 있다. 본 발명의 한 실시예에 따른 게이트 구동부(400)의 복수의 스테이지(SR1-SRn)의 열 방향 폭(W1)은 일정할 수 있다. 복수의 스테이지(SR1-SRn)의 피치(D1), 예를 들어 각 스테이지(SR1-SRn)의 상단 또는 위쪽 가장자리와 이웃한 스테이지(SR1-SRn)의 상단 또는 위쪽 가장자리 사이의 열 방향 거리도 일정할 수 있다. 이 때 스테이지(SR1-SRn)의 상단 또는 하단이란 해당 스테이지(SR1-SRn)를 구성하는 복수의 트랜지스터 및 축전기 등의 전기 소자 및 배선이 형성된 영역의 위쪽 가장자리 또는 아래쪽 가장자리를 의미할 수 있다.The plurality of stages SR1-SRn may be arranged in a row at approximately constant intervals along a column direction approximately perpendicular to the first direction Dir1. The column width W1 of the plurality of stages SR1-SRn of the gate driver 400 according to an embodiment of the present invention may be constant. The pitch D1 of the plurality of stages SR1-SRn, for example, the column-wise distance between the top or top edge of each stage SR1-SRn and the top or top edge of the adjacent stage SR1-SRn is also constant. can do. In this case, the top or bottom of the stage SR1-SRn may mean an upper edge or a lower edge of a region in which electrical elements and wirings such as a plurality of transistors and capacitors constituting the stage SR1-SRn are formed.

표시판(300)의 표시 영역(DA)에는 복수의 화소행(PXr1-PXrn)이 위치한다. 복수의 화소행(PXr1-PXrn) 각각의 열 방향 폭(W2)은 일정할 수 있다. 복수의 화소행(PXr1-PXrn)의 피치(D2), 예를 들어 한 화소행(PXr1-PXrn)의 상단 또는 위쪽 가장자리와 이웃한 화소행(PXr1-PXrn)의 상단 또는 위쪽 가장자리 사이의 거리도 대략 일정할 수 있다. 이웃한 화소행(PXr1-PXrn) 사이의 거리는 0일 수 있다. 다시 말해, 각 화소행(PXr1-PXrn)의 열 방향 폭(W2)과 화소행(PXr1-PXrn)의 피치(D2)는 동일할 수 있다.A plurality of pixel rows PXr1-PXrn are positioned in the display area DA of the display panel 300. The column width W2 of each of the plurality of pixel rows PXr1-PXrn may be constant. The pitch D2 of the plurality of pixel rows PXr1-PXrn, for example, the distance between the top or top edge of one pixel row PXr1-PXrn and the top or top edge of the adjacent pixel row PXr1-PXrn It can be roughly constant. The distance between neighboring pixel rows PXr1-PXrn may be 0. In other words, the column width W2 of each pixel row PXr1-PXrn and the pitch D2 of the pixel row PXr1-PXrn may be the same.

이때 화소(PX) 또는 화소행(PXr1-PXrn)의 상단 또는 하단이란 해당 화소(PX) 또는 화소행(PXr1-PXrn)의 화소(PX)를 구성하는 배선, 전극 등의 전기 소자가 형성되어 있는 영역의 위쪽 가장자리 또는 아래쪽 가장자리를 의미할 수 있다.At this time, the top or bottom of the pixel PX or the pixel row PXr1-PXrn is an electrical element such as a wiring or electrode constituting the pixel PX of the pixel PX or the pixel row PXr1-PXrn. It can mean the top edge or the bottom edge of the region.

주변 영역(PA)에 형성된 게이트 구동부(400)의 복수의 스테이지(SR1-SRn)와 표시 영역(DA)에 형성된 복수의 화소행(PXr1-PXrn)은 각각 일대일 대응을 이룰 수 있다. 일대일 대응을 이루는 각 스테이지(SR1-SRn)와 각 화소행(PXr1-PXrn)은 팬아웃부(FO)에 위치하는 게이트선(G1-Gn)을 통해 연결되어 있다. 팬아웃부(FO)는 전체 스테이지(SR1-SRn)가 형성된 영역과 전체 화소행(PXr1-PXrn)이 형성된 영역 사이의 영역으로서 주변 영역(PA)에 포함되며 표시 영역(DA)과 주변 영역(PA)의 경계에 위치할 수 있다. 도 3 내지 도 21에 도시한 실시예에서 표시 영역(DA)에 위치하는 게이트선(G1-Gn)을 도시하지 않았으나, 게이트선(G1-Gn)은 표시 영역(DA)에서 각 화소행(PXr1-PXrn)을 따라 형성되어 있을 수 있다.The plurality of stages SR1-SRn of the gate driver 400 formed in the peripheral area PA and the plurality of pixel rows PXr1-PXrn formed in the display area DA may each have a one-to-one correspondence. Each stage SR1-SRn and one pixel row PXr1-PXrn forming a one-to-one correspondence are connected through a gate line G1-Gn positioned in the fan-out part FO. The fan-out unit FO is an area between an area in which the entire stage SR1-SRn is formed and an area in which all pixel rows PXr1-PXrn are formed, and is included in the peripheral area PA and includes the display area DA and the peripheral area ( PA). Although the gate lines G1-Gn positioned in the display area DA are not illustrated in the embodiment illustrated in FIGS. 3 to 21, the gate lines G1-Gn each pixel row PXr1 in the display area DA. -PXrn).

본 발명의 여러 실시예에 따르면 팬아웃부(FO)에 위치하는 게이트선(G1-Gn) 중 적어도 하나는 제1 방향(Dir1) 또는 행 방향에 대해 사선으로 뻗을 수 있다.According to various embodiments of the present invention, at least one of the gate lines G1 -Gn positioned in the fan-out part FO may extend in a diagonal line with respect to the first direction Dir1 or the row direction.

먼저 도 3, 도 4 및 도 5를 참조하면, 복수의 스테이지(SR1-SRn)의 피치(D1)는 복수의 화소행(PXr1-PXrn)의 피치(D2)와 동일할 수 있다. 또한 각 스테이지(SR1-SRn)의 열 방향 폭(W1)과 각 화소행(PXr1-PXrn)의 열 방향 폭(W2)도 서로 동일할 수 있다. 따라서 전체 스테이지(SR1-SRn)의 열 방향 폭과 전체 화소행(PXr1-PXrn)의 열 방향 폭은 동일할 수 있다. 또한 팬아웃부(FO)의 게이트선(G1-Gn)은 서로 평행할 수 있다.First, referring to FIGS. 3, 4 and 5, the pitch D1 of the plurality of stages SR1-SRn may be the same as the pitch D2 of the plurality of pixel rows PXr1-PXrn. Also, the column width W1 of each stage SR1-SRn and the column width W2 of each pixel row PXr1-PXrn may be the same. Therefore, the width in the column direction of the entire stage SR1-SRn and the width in the column direction of the entire pixel row PXr1-PXrn may be the same. Also, the gate lines G1-Gn of the fan-out portion FO may be parallel to each other.

도 4를 참조하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)의 한 스테이지(SR1, SR2, SR3, …)는 복수의 박막 트랜지스터(T1-T15)를 포함한다. 도 4에서 T14는 편의상 도시되어 있지 않다. 복수의 박막 트랜지스터(T1-T15)는 여러 구동 신호를 입력 받아 게이트 온 전압(Von)과 게이트 오프 전압(Voff)으로 이루어진 게이트 신호를 생성하여 게이트선(G1, G2, G3, …)을 통해 이를 출력한다. 각 스테이지(SR1, SR2, SR3, …)와 연결된 게이트선(G1, G2, G3, …)은 각 화소행(PXr1, PXr2, PXr3, …)와 박막 트랜지스터 등의 스위칭 소자(Qa)와 연결되어 있다. 각 화소행(PXr1, PXr2, PXr3, …)은 행 방향으로 배열된 복수의 화소 전극(PE)을 포함할 수 있고, 각 화소 전극(PE)은 스위칭 소자(Qa)를 통해 각 게이트선(G1, G2, G3, …) 및 해당 데이터선(DL)과 연결되어 있다.Referring to FIG. 4, one stage SR1, SR2, SR3,… of the gate driver 400 according to an embodiment of the present invention includes a plurality of thin film transistors T1-T15. 4, T14 is not shown for convenience. The plurality of thin film transistors T1-T15 receive various driving signals to generate gate signals consisting of a gate-on voltage Von and a gate-off voltage Voff, and perform them through gate lines G1, G2, G3, .... Output. The gate lines G1, G2, G3, ... connected to each stage SR1, SR2, SR3, ... are connected to each pixel row PXr1, PXr2, PXr3, ..., and a switching element Qa such as a thin film transistor. have. Each pixel row (PXr1, PXr2, PXr3, ...) may include a plurality of pixel electrodes PE arranged in a row direction, and each pixel electrode PE may pass through each gate line G1 through a switching element Qa. , G2, G3, ...) and the corresponding data line DL.

다시 도 3 및 도 5를 참조하면, 게이트선(G1-Gn)을 통해 서로 연결되어 있는 각 스테이지(SR1-SRn)와 각 화소행(PXr1-PXrn)은 제1 방향(Dir1), 즉 행 방향으로 정렬되어 있지 않고 어긋나 있을 수 있다. 예를 들어, 첫 번째 스테이지(SR1)의 상단 또는 그 연장선과 첫 번째 화소행(PXr1)의 상단 또는 그 연장선의 열 방향 간격(D3) 또는 마지막 스테이지(SRn)의 하단 또는 그 연장선과 마지막 화소행(PXrn)의 하단 또는 그 연장선의 열 방향 간격(D4)은 스테이지(SR1-SRn) 각각의 열 방향 폭(W1) 또는 한 피치(D1) 이상일 수 있다. 이후로는 한 구성 요소의 상단이라 하면 상단 또는 그 연장선을 의미하고 한 구성 요소의 하단이라 하면 하단 또는 그 연장선을 의미하는 것으로 한다.Referring back to FIGS. 3 and 5, each stage SR1-SRn and each pixel row PXr1-PXrn connected to each other through the gate lines G1-Gn has a first direction Dir1, that is, a row direction. It is not aligned and may be misaligned. For example, at the top of the first stage SR1 or its extension line and at the top of the first pixel row PXr1 or at the column spacing of the extension line D3 or at the bottom of the last stage SRn or at the extension line and the last pixel row The column direction spacing D4 of the lower end of the (PXrn) or its extension line may be equal to or greater than one column width W1 or one pitch D1 of each of the stages SR1-SRn. Hereinafter, the top of one component refers to the top or an extension line, and the bottom of one component refers to the bottom or extension line.

스테이지(SR1-SRn)의 열 방향 폭(W1) 및 화소행(PXr1-PXrn)의 열 방향 폭(W2)이 동일한 경우, 서로 대응하는 스테이지(SR1-SRn) 및 화소행(PXr1-PXrn)이 행 방향으로 정렬되어 있다는 것은 스테이지(SR1-SRn)의 상단(또는 하단)과 화소행(PXr1-PXrn)의 상단(또는 하단)이 행 방향으로 뻗는 동일 선상에 위치하는 것을 의미할 수 있다. 스테이지(SR1-SRn)의 열 방향 폭(W1) 및 화소행(PXr1-PXrn)의 열 방향 폭(W2)이 서로 다른 경우, 서로 대응하는 스테이지(SR1-SRn) 및 화소행(PXr1-PXrn)이 행 방향으로 정렬되어 있다는 것은 스테이지(SR1-SRn) 및 화소행(PXr1-PXrn) 중 열 방향 폭이 좁은 쪽의 상단 및 하단이 열 방향 폭이 넓은 쪽의 상단과 하단 사이에 위치하거나 상단 또는 하단과 행 방향으로 동일 선상에 위치하는 것을 의미할 수 있다. 이때 열 방향 폭이 좁은 쪽의 상단 및 하단은 열 방향 폭이 넓은 쪽의 상단의 위쪽 및 하단의 아래쪽으로 벗어나지 않을 수 있다. 따라서 서로 대응하는 스테이지(SR1-SRn) 및 화소행(PXr1-PXrn)이 행 방향으로 정렬되어 있지 않고 어긋나 있다는 것은 상기 정렬된 경우 이외의 경우를 의미할 수 있다. 이는 이후 설명에서도 동일하게 적용될 수 있다.When the column width W1 of the stage SR1-SRn and the column width W2 of the pixel row PXr1-PXrn are the same, the stages SR1-SRn and the pixel row PXr1-PXrn corresponding to each other are the same. Being aligned in the row direction may mean that the top (or bottom) of the stages SR1-SRn and the top (or bottom) of the pixel rows PXr1-PXrn are located on the same line extending in the row direction. When the column width W1 of the stage SR1-SRn and the column width W2 of the pixel row PXr1-PXrn are different, the stage SR1-SRn and the pixel row PXr1-PXrn corresponding to each other Aligned in the row direction means that the top and bottom of the narrow width of the stage (SR1-SRn) and the pixel rows (PXr1-PXrn) are located between the top and bottom of the wide width of the column, or the top or It may mean that they are located on the same line in the bottom and row directions. At this time, the top and bottom of the narrow width direction may not deviate from the top and bottom of the top of the wide width direction. Therefore, the stages SR1-SRn and the pixel rows PXr1-PXrn corresponding to each other may not be aligned in the row direction, but may be misaligned. This can also be applied in the following description.

도 3, 도 4 및 도 5를 참조하면, 팬아웃부(FO)의 게이트선(G1-Gn) 중 적어도 하나는 행 방향에 평행하지 않고 제1 방향(Dir1), 즉 행 방향을 기준으로 0이 아닌 일정 각도를 이루며 사선 방향으로 뻗을 수 있다.3, 4 and 5, at least one of the gate lines G1-Gn of the fan-out portion FO is not parallel to the row direction and is 0 based on the first direction Dir1, that is, the row direction. Instead, it can extend in an oblique direction at a certain angle.

이와 같이 게이트 구동부(400)를 구성하는 복수의 스테이지(SR1-SRn)를 복수의 화소행(PXr1-PXrn)과 정렬시키지 않고 상하로 이동시켜 배치하면, 도 3 및 도 4에 도시한 바와 같이 복수의 스테이지(SR1-SRn)의 아래쪽 또는 위쪽에 빈 공간(Aob)이 확보되어 이 곳에 필요에 따라 더미 스테이지, 검사용 패드, 정전 다이오드 등의 다양한 소자 또는 마스크(mask)의 정렬을 위한 정렬 키(alignment key) 등과 같은 패턴 등을 더 형성할 수 있어 제조 공정에 높은 자유도가 생길 수 있다.When the plurality of stages SR1-SRn constituting the gate driver 400 are vertically moved without being aligned with the plurality of pixel rows PXr1-PXrn, as shown in FIG. 3 and FIG. An empty space (Aob) is secured at the bottom or top of the stages (SR1-SRn) of the alignment key to align various elements or masks, such as dummy stages, inspection pads, and electrostatic diodes, if necessary. alignment key), and the like, so that a high degree of freedom may be generated in the manufacturing process.

다음 도 6 내지 도 13을 함께 참조하면, 본 실시예에 따른 복수의 스테이지(SR1-SRn)와 복수의 화소행(PXr1-PXrn)은 앞에서 설명한 도 3, 도 4 및 도 5에 도시한 실시예와 대부분 동일하나 전체 스테이지(SR1-SRn)의 열 방향 폭과 전체 화소행(PXr1-PXrn)의 열 방향 폭이 서로 다를 수 있다.6 to 13, a plurality of stages SR1-SRn and a plurality of pixel rows PXr1-PXrn according to this embodiment are illustrated in FIGS. 3, 4 and 5 described above. And mostly the same, but the width in the column direction of the entire stage SR1-SRn and the width in the column direction of the entire pixel row PXr1-PXrn may be different.

구체적으로, 복수의 스테이지(SR1-SRn) 중 적어도 한 스테이지(SR1-SRn)의 열 방향 폭(W1)은 각 화소행(PXr1-PXrn)의 열 방향 폭(W2)과 다를 수 있다. 또한 전체 화소행(PXr1-PXrn)의 피치(D2) 및 화소행(PXr1-PXrn) 각각의 열 방향 폭(W2)은 일정할 수 있다. 이에 따라 복수의 스테이지(SR1-SRn)의 적어도 일부에 대한 피치(D1) 및 복수의 화소행(PXr1-PXrn)의 피치(D2)가 서로 다를 수 있다.Specifically, the column width W1 of at least one of the stages SR1-SRn may be different from the column width W2 of each pixel row PXr1-PXrn. Also, the pitch D2 of the entire pixel rows PXr1-PXrn and the width W2 of each of the pixel rows PXr1-PXrn may be constant. Accordingly, the pitch D1 for at least a portion of the plurality of stages SR1-SRn and the pitch D2 of the plurality of pixel rows PXr1-PXrn may be different from each other.

전체 스테이지(SR1-SRn)의 열 방향 폭이 전체 화소행(PXr1-PXrn)의 열 방향 폭보다 작은 도 6, 도 7, 도 8 및 도 12에 도시한 실시예에 따르면 전체 스테이지(SR1-SRn)의 아래쪽 또는 위쪽에는 화소행(PXr1-PXrn)과 이웃하는 여분의 공간(Aob)이 확보될 수 있다. 전체 스테이지(SR1-SRn)의 열 방향 폭이 전체 화소행(PXr1-PXrn)의 열 방향 폭보다 큰 도 9, 도 10, 도 11 및 도 13에 도시한 실시예에 따르면 전체 화소행(PXr1-PXrn)의 아래쪽 또는 위쪽에 스테이지(SR1-SRn)와 이웃하는 공간이 확보될 수 있다. 따라서 확보된 공간에 검사용 패드, 정전 다이오드 등의 다양한 소자 또는 마스크의 정렬을 위한 정렬 키 등의 패턴을 형성할 수 있다.According to the embodiment shown in FIGS. 6, 7, 7, 8 and 12 in which the column width of the entire stage SR1-SRn is smaller than the column width of the entire pixel row PXr1-PXrn, the entire stage SR1-SRn ), an extra space Aob adjacent to the pixel rows PXr1-PXrn may be secured. According to the embodiments shown in FIGS. 9, 10, 11, and 13, the column width of the entire stage SR1-SRn is greater than the column width of the entire pixel row PXr1-PXrn. A space adjacent to the stage SR1-SRn may be secured below or above PXrn). Therefore, it is possible to form patterns such as alignment keys for alignment of various elements such as an inspection pad, an electrostatic diode, or a mask in a secured space.

도 6, 도 7 및 도 8에 도시한 실시예에서는 모든 스테이지(SR1-SRn) 각각의 열 방향 폭(W1)이 화소행(PXr1-PXrn) 각각의 열 방향 폭(W2)보다 작다. 따라서 전체 스테이지(SR1-SRn)의 열 방향 폭도 전체 화소행(PXr1-PXrn)의 열 방향 폭보다 작아진다.6, 7 and 8, the column width W1 of each of the stages SR1-SRn is smaller than the column width W2 of each of the pixel rows PXr1-PXrn. Therefore, the width in the column direction of the entire stage SR1-SRn is also smaller than the width in the column direction of the entire pixel rows PXr1-PXrn.

도 6을 참조하면, 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이 행 방향으로 정렬되어 있다. 이때 한 스테이지와 한 화소행이 행 방향으로 정렬되어 있다 함은 스테이지의 중앙과 화소행의 중앙이 행 방향으로 뻗은 직선 상에 위치하여 서로 정렬되어 있는 것을 의미할 수 있다(이하 동일). 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)의 열 방향이 폭이 다르므로 첫 번째 스테이지(SR1)의 상단과 첫 번째 화소행(PXr1)의 상단이 동일선 상에 위치하지 않는다. 즉, 첫 번째 스테이지(SR1)의 상단과 첫 번째 화소행(PXr1)의 상단의 열 방향 간격(D3)은 0이 아닐 수 있다. 그러나 이와 달리 열 방향 간격(D3)는 0일 수도 있다. 본 실시예에서 복수의 스테이지(SR1-SRn)의 아래쪽에는 화소행(PXr1-PXrn)의 적어도 일부와 이웃하는 공간(Aob)이 확보될 수 있다.Referring to FIG. 6, the first stage SR1 and the first pixel row PXr1 are aligned in a row direction. In this case, that one stage and one pixel row are aligned in the row direction may mean that the center of the stage and the center of the pixel row are positioned on a straight line extending in the row direction and are aligned with each other (hereinafter the same). Since the column direction of the first stage SR1 and the first pixel row PXr1 are different in width, the top of the first stage SR1 and the top of the first pixel row PXr1 are not positioned on the same line. That is, the distance D3 in the column direction of the top of the first stage SR1 and the top of the first pixel row PXr1 may not be 0. However, unlike this, the column direction gap D3 may be 0. In this embodiment, a space Aob adjacent to at least a portion of the pixel rows PXr1-PXrn may be secured below the plurality of stages SR1-SRn.

도 7을 참조하면, 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이 행 방향으로 정렬되어 있지 않고 어긋나 있으며, 마지막 스테이지(SRn) 및 마지막 화소행(PXrn)도 행 방향으로 정렬되어 있지 않고 어긋나 있다. 즉, 첫 번째 스테이지(SR1)의 상단과 첫 번째 화소행(PXr1)의 상단의 열 방향 간격(D3)과 마지막 스테이지(SRn)의 하단과 마지막 화소행(PXrn)의 하단의 열 방향 간격(D4)은 모두 0이 아닐 수 있다. 본 실시예의 경우 복수의 스테이지(SR1-SRn)의 위쪽 및 아래쪽 모두에 화소행(PXr1-PXrn)의 적어도 일부와 이웃하는 공간(Aob)이 확보될 수 있다.Referring to FIG. 7, the first stage SR1 and the first pixel row PXr1 are not aligned in a row direction, but are shifted, and the last stage SRn and the last pixel row PXrn are also aligned in a row direction. Without it. That is, the column-direction spacing D3 at the top of the first stage SR1 and the top of the first pixel row PXr1, and the column-direction spacing D4 at the bottom of the last stage SRn and the bottom of the last pixel row PXrn. ) May not all be zero. In the present exemplary embodiment, a space Aob adjacent to at least a portion of the pixel rows PXr1-PXrn may be secured in both the upper and lower sides of the plurality of stages SR1-SRn.

도 8을 참조하면, 마지막 스테이지(SRn)와 마지막 화소행(PXrn)이 행 방향으로 정렬되어 있다. 그러나 마지막 스테이지(SRn))와 마지막 화소행(PXrn)의 열 방향이 폭이 다르므로 마지막 스테이지(SRn)의 하단과 마지막 화소행(PXrn)의 하단이 동일선 상에 위치하지 않는다. 즉, 마지막 스테이지(SRn)의 하단과 마지막 화소행(PXrn)의 하단의 열 방향 간격(D4)은 0이 아닐 수 있다. 그러나 이와 달리 열 방향 간격(D4)는 0일 수도 있다. 본 실시예에서 복수의 스테이지(SR1-SRn)의 위쪽에는 화소행(PXr1-PXrn)의 적어도 일부와 이웃하는 공간(Aob)이 확보될 수 있다.Referring to FIG. 8, the last stage SRn and the last pixel row PXrn are aligned in a row direction. However, since the column direction of the last stage SRn and the last pixel row PXrn is different, the bottom of the last stage SRn and the bottom of the last pixel row PXrn are not located on the same line. That is, the distance D4 in the column direction at the bottom of the last stage SRn and the bottom of the last pixel row PXrn may not be 0. However, unlike this, the column direction gap D4 may be zero. In this embodiment, a space Aob adjacent to at least a portion of the pixel rows PXr1-PXrn may be secured above the plurality of stages SR1-SRn.

도 9, 도 10 및 도 11에 도시한 실시예에서는 모든 화소행(PXr1-PXrn) 각각의 열 방향 폭(W2)이 모든 스테이지(SR1-SRn) 각각의 열 방향 폭(W1)보다 작다. 따라서 전체 스테이지(SR1-SRn)의 열 방향 폭이 전체 화소행(PXr1-PXrn)의 열 방향 폭보다 크다.9, 10 and 11, the column width W2 of each of the pixel rows PXr1-PXrn is smaller than the column width W1 of each of the stages SR1-SRn. Therefore, the width in the column direction of the entire stage SR1-SRn is greater than the width in the column direction of the entire pixel rows PXr1-PXrn.

도 9를 참조하면, 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이행 방향으로 정렬되어 있다. 그러나 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)의 열 방향이 폭이 다르므로 첫 번째 스테이지(SR1)의 상단과 첫 번째 화소행(PXr1)의 상단이 동일선 상에 위치하지 않는다. 마지막 스테이지(SRn)의 하단은 마지막 화소행(PXrn)의 하단보다 더 아래쪽에 위치할 수 있다. 본 실시예에서 복수의 화소행(PXr1-PXrn)의 아래쪽에는 스테이지(SR1-SRn)의 적어도 일부와 이웃하는 공간이 확보될 수 있다.Referring to FIG. 9, the first stage SR1 and the first pixel row PXr1 are aligned in a row direction. However, since the column direction of the first stage SR1 and the first pixel row PXr1 is different in width, the top of the first stage SR1 and the top of the first pixel row PXr1 are not positioned on the same line. The lower end of the last stage SRn may be located lower than the lower end of the last pixel row PXrn. In this embodiment, a space adjacent to at least a portion of the stages SR1-SRn may be secured below the plurality of pixel rows PXr1-PXrn.

도 10을 참조하면, 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이 행 방향으로 정렬되어 있지 않고 어긋나 있으며, 마지막 스테이지(SRn) 및 마지막 화소행(PXrn)도 행 방향으로 정렬되어 있지 않고 어긋나 있다. 즉, 첫 번째 스테이지(SR1)의 상단과 첫 번째 화소행(PXr1)의 상단의 열 방향 간격(D3)과 마지막 스테이지(SRn)의 하단과 마지막 화소행(PXrn)의 하단의 열 방향 간격(D4)은 모두 0이 아닐 수 있다. 본 실시예의 경우 복수의 화소행(PXr1-PXrn)의 위쪽 및 아래쪽 모두에 스테이지(SR1-SRn)의 적어도 일부와 이웃하는 공간이 확보될 수 있다.Referring to FIG. 10, the first stage SR1 and the first pixel row PXr1 are not aligned in the row direction, but are shifted, and the last stage SRn and the last pixel row PXrn are also aligned in the row direction. Without it. That is, the column-direction spacing D3 at the top of the first stage SR1 and the top of the first pixel row PXr1, and the column-direction spacing D4 at the bottom of the last stage SRn and the bottom of the last pixel row PXrn. ) May not all be zero. In this embodiment, spaces adjacent to at least a portion of the stages SR1-SRn may be secured in both the upper and lower sides of the plurality of pixel rows PXr1-PXrn.

도 11을 참조하면, 마지막 스테이지(SRn)와 마지막 화소행(PXrn)이 행 방향으로 정렬되어 있다. 그러나 마지막 스테이지(SRn))와 마지막 화소행(PXrn)의 열 방향이 폭이 다르므로 마지막 스테이지(SRn)의 하단과 마지막 화소행(PXrn)의 하단이 동일선 상에 위치하지 않는다. 즉, 마지막 스테이지(SRn)의 하단과 마지막 화소행(PXrn)의 하단의 열 방향 간격(D4)은 0이 아닐 수 있다. 그러나 이와 달리 열 방향 간격(D4)는 0일 수도 있다. 본 실시예에서 복수의 화소행(PXr1-PXrn)의 위쪽에는 스테이지(SR1-SRn)의 적어도 일부와 이웃하는 공간이 확보될 수 있다.Referring to FIG. 11, the last stage SRn and the last pixel row PXrn are aligned in a row direction. However, since the column direction of the last stage SRn and the last pixel row PXrn is different, the bottom of the last stage SRn and the bottom of the last pixel row PXrn are not located on the same line. That is, the distance D4 in the column direction at the bottom of the last stage SRn and the bottom of the last pixel row PXrn may not be 0. However, unlike this, the column direction gap D4 may be zero. In this embodiment, a space adjacent to at least a portion of the stages SR1-SRn may be secured above the plurality of pixel rows PXr1-PXrn.

도 12에 도시한 실시예는 앞에서 설명한 도 6에 도시한 실시예와 대부분 동일하나 도 6에 도시한 실시예와 달리 전체 스테이지(SR1-SRn)는 열 방향 폭 또는 피치가 서로 다른 적어도 두 개의 스테이지를 포함한다. 예를 들어 일부 스테이지 각각의 열 방향 폭(W3)이 나머지 스테이지 각각의 열 방향 폭(W1)보다 작을 수 있다. 이 때 나머지 스테이지 각각의 열 방향 폭(W1)은 화소행(PXr1-PXrn) 각각의 열 방향 폭(W2)과 같을 수 있다.The embodiment shown in FIG. 12 is mostly the same as the embodiment shown in FIG. 6 described above, but unlike the embodiment shown in FIG. 6, the entire stage SR1-SRn has at least two stages having different widths or pitches in the column direction. It includes. For example, the column width W3 of each of the stages may be smaller than the column width W1 of each of the remaining stages. At this time, the column width W1 of each of the remaining stages may be the same as the column width W2 of each of the pixel rows PXr1-PXrn.

더 구체적으로 전체 스테이지(SR1-SRn)는 각각 적어도 하나의 스테이지를 포함하는 두 개 이상의 블록으로 나뉠 수 있고, 스테이지 각각의 열 방향 폭 및 피치는 각 블록마다 서로 다를 수 있다. 도 12에 도시한 실시예는 제1 블록(BL1)과 제2 블록(BL2)을 포함한다. 제1 블록(BL1)이 포함하는 스테이지의 열 방향 폭(W1)은 제2 블록(BL2)이 포함하는 스테이지의 열 방향 폭(W3)보다 클 수 있다. 동일한 블록(BL1, BL2) 내에 위치하는 스테이지의 열 방향 폭은 일정할 수 있다. 제2 블록(BL2)의 스테이지의 피치(D5)는 제1 블록(BL1)의 스테이지의 피치(D1)와 다를 수 있다. 이때 제1 블록(BL1)의 스테이지의 피치(D1)는 화소행(PXr1-PXrn)의 피치(D2)와 같을 수 있다.More specifically, the entire stage SR1-SRn may be divided into two or more blocks each including at least one stage, and the column width and pitch of each stage may be different for each block. The embodiment illustrated in FIG. 12 includes a first block BL1 and a second block BL2. The column width W1 of the stage included in the first block BL1 may be greater than the column width W3 of the stage included in the second block BL2. Column widths of the stages positioned in the same block BL1 and BL2 may be constant. The pitch D5 of the stage of the second block BL2 may be different from the pitch D1 of the stage of the first block BL1. At this time, the pitch D1 of the stage of the first block BL1 may be equal to the pitch D2 of the pixel rows PXr1-PXrn.

본 실시예에서 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이 행 방향으로 정렬되어 있으며, 첫 번째 스테이지(SR1)의 상단과 첫 번째 화소행(PXr1)의 상단이 동일선 상에 위치할 수 있다.In this embodiment, the first stage SR1 and the first pixel row PXr1 are aligned in the row direction, and the top of the first stage SR1 and the top of the first pixel row PXr1 are positioned on the same line. Can.

도 12에 도시한 바와 달리 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이 행 방향으로 정렬되어 있지 않고 어긋나 있을 수 있다.As shown in FIG. 12, the first stage SR1 and the first pixel row PXr1 may be misaligned without being aligned in the row direction.

예를 들어, 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이 행 방향으로 정렬되어 있지 않고 어긋나 있으면서 마지막 스테이지(SRn) 및 마지막 화소행(PXrn)도 행 방향으로 정렬되어 있지 않고 어긋나 있을 수 있다. 즉, 첫 번째 스테이지(SR1)가 첫 번째 화소행(PXr1)보다 아래쪽에 위치하고 마지막 스테이지(SRn)가 마지막 화소행(PXrn)보다 위쪽에 위치할 수 있다. 이에 따르면 복수의 스테이지(SR1-SRn)의 위쪽 및 아래쪽 모두에 화소행(PXr1-PXrn)의 적어도 일부와 이웃하는 공간이 확보되어 검사용 패드, 정전 다이오드 등의 다양한 소자 또는 마스크의 정렬을 위한 정렬 키 등과 같은 패턴을 형성할 수 있다.For example, the first stage SR1 and the first pixel row PXr1 are not aligned in the row direction and are shifted, while the last stage SRn and the last pixel row PXrn are also not aligned in the row direction and may be shifted. Can. That is, the first stage SR1 may be located below the first pixel row PXr1 and the last stage SRn may be positioned above the last pixel row PXrn. According to this, at least a portion of the pixel rows PXr1-PXrn and adjacent spaces are secured in both the upper and lower portions of the plurality of stages SR1-SRn, so as to align various elements or masks such as inspection pads and electrostatic diodes. A pattern such as a key can be formed.

또 다른 예에 따르면, 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이 행 방향으로 정렬되어 있지 않고 어긋나 있으면서 마지막 스테이지(SRn)와 마지막 화소행(PXrn)은 행 방향으로 정렬되어 있을 수 있다. 즉, 첫 번째 스테이지(SR1)가 첫 번째 화소행(PXr1)보다 아래쪽에 위치하고 마지막 스테이지(SRn)는 마지막 화소행(PXrn)과 제1 방향(Dir1)에 평행한 선 상에 정렬되어 있을 수 있다. 이 경우 마지막 게이트선(Gn)은 제1 방향(Dir1)에 평행할 수 있다. 이에 따르면 복수의 스테이지(SR1-SRn)의 위쪽에 화소행(PXr1-PXrn)의 적어도 일부와 이웃하는 공간이 확보되어 검사용 패드, 정전 다이오드 등의 다양한 소자 또는 마스크의 정렬을 위한 정렬 키 등과 같은 패턴을 형성할 수 있다.According to another example, the first stage SR1 and the first pixel row PXr1 are not aligned in the row direction, but are shifted, and the last stage SRn and the last pixel row PXrn may be aligned in the row direction. have. That is, the first stage SR1 is positioned below the first pixel row PXr1 and the last stage SRn may be aligned on a line parallel to the last pixel row PXrn and the first direction Dir1. . In this case, the last gate line Gn may be parallel to the first direction Dir1. According to this, space adjacent to at least a portion of the pixel rows PXr1-PXrn is secured above the plurality of stages SR1-SRn, such as an inspection pad, an alignment key for aligning various elements such as an electrostatic diode, or a mask. A pattern can be formed.

도 13에 도시한 실시예는 앞에서 설명한 도 9에 도시한 실시예와 대부분 동일하나 도 9에 도시한 실시예와 달리 전체 화소행(PXr1-PXrn)는 열 방향 폭이 서로 다른 적어도 두 개의 화소행을 포함한다. 예를 들어 일부 화소행 각각의 열 방향 폭(W4)은 나머지 화소행 각각의 열 방향 폭(W2)보다 작을 수 있다. 이 때 나머지 화소행 각각의 열 방향 폭(W4)은 스테이지(SR1-SRn) 각각의 열 방향 폭(W1)과 같을 수 있다.The embodiment shown in FIG. 13 is mostly the same as the embodiment shown in FIG. 9 described above, but unlike the embodiment shown in FIG. 9, the entire pixel rows PXr1-PXrn have at least two pixel rows having different column widths. It includes. For example, the column direction width W4 of each of the pixel rows may be smaller than the column width W2 of each of the remaining pixel rows. In this case, the column width W4 of each of the remaining pixel rows may be the same as the column width W1 of each of the stages SR1-SRn.

더 구체적으로 전체 화소행(PXr1-PXrn)은 각각 적어도 하나의 화소행을 포함하는 두 개 이상의 블록으로 나뉠 수 있고, 화소행 각각의 열 방향 폭은 각 블록마다 서로 다를 수 있다. 도 13에 도시한 실시예는 제3 블록(BL3)과 제4 블록(BL4)을 포함한다. 제3 블록(BL3)이 포함하는 화소행의 열 방향 폭(W2)은 제4 블록(BL4)이 포함하는 화소행의 열 방향 폭(W4)보다 클 수 있다. 동일한 블록(BL3, BL4) 내에 위치하는 화소행의 열 방향 폭은 일정할 수 있다. 제4 블록(BL4)의 화소행의 피치(D6)는 제3 블록(BL3)의 화소행의 피치(D2)와 다를 수 있다. 이때 제3 블록(BL3)의 화소행의 피치(D2)는 스테이지(SR1-SRn)의 피치(D1)와 같을 수 있다.More specifically, the entire pixel rows PXr1-PXrn may be divided into two or more blocks each including at least one pixel row, and the width in each column row of each pixel row may be different for each block. The embodiment illustrated in FIG. 13 includes a third block BL3 and a fourth block BL4. The column width W2 of the pixel row included in the third block BL3 may be greater than the column width W4 of the pixel row included in the fourth block BL4. Column widths of the pixel rows positioned in the same block BL3 and BL4 may be constant. The pitch D6 of the pixel row of the fourth block BL4 may be different from the pitch D2 of the pixel row of the third block BL3. At this time, the pitch D2 of the pixel row of the third block BL3 may be the same as the pitch D1 of the stages SR1-SRn.

본 실시예에서 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이 행 방향으로 정렬되어 있으며, 첫 번째 스테이지(SR1)의 상단과 첫 번째 화소행(PXr1)의 상단이 동일선 상에 위치할 수 있다.In this embodiment, the first stage SR1 and the first pixel row PXr1 are aligned in the row direction, and the top of the first stage SR1 and the top of the first pixel row PXr1 are positioned on the same line. Can.

그러나 도 13에 도시한 바와 달리 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이 행 방향으로 정렬되어 있지 않고 어긋나 있을 수 있다.However, as illustrated in FIG. 13, the first stage SR1 and the first pixel row PXr1 may be misaligned without being aligned in the row direction.

예를 들어, 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이 행 방향으로 정렬되어 있지 않고 어긋나 있으면서 마지막 스테이지(SRn) 및 마지막 화소행(PXrn)도 행 방향으로 정렬되어 있지 않고 어긋나 있을 수 있다. 즉, 첫 번째 스테이지(SR1)가 첫 번째 화소행(PXr1)보다 위쪽에 위치하고 마지막 스테이지(SRn)가 마지막 화소행(PXrn)보다 아래쪽에 위치할 수 있다. 이에 따르면 복수의 화소행(PXr1-PXrn)의 위쪽 및 아래쪽 모두에 스테이지(SR1-SRn)의 적어도 일부와 이웃하는 공간이 확보되어 검사용 패드, 정전 다이오드 등의 다양한 소자 또는 마스크의 정렬을 위한 정렬 키 등과 같은 패턴을 형성할 수 있다.For example, the first stage SR1 and the first pixel row PXr1 are not aligned in the row direction and are shifted, while the last stage SRn and the last pixel row PXrn are also not aligned in the row direction and may be shifted. Can. That is, the first stage SR1 may be positioned above the first pixel row PXr1 and the last stage SRn may be positioned below the last pixel row PXrn. According to this, at least a portion of the stages SR1-SRn and adjacent spaces are secured in both the upper and lower portions of the plurality of pixel rows PXr1-PXrn, and alignment for alignment of various elements or masks such as an inspection pad, an electrostatic diode, etc. A pattern such as a key can be formed.

또 다른 예에 따르면, 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이 행 방향으로 정렬되어 있지 않고 어긋나 있으면서 마지막 스테이지(SRn)와 마지막 화소행(PXrn)은 행 방향으로 정렬되어 있을 수 있다. 즉, 첫 번째 스테이지(SR1)가 첫 번째 화소행(PXr1)보다 위쪽에 위치하고 마지막 스테이지(SRn)는 마지막 화소행(PXrn)과 제1 방향(Dir1)에 평행한 선 상에 정렬되어 있을 수 있다. 이 경우 마지막 게이트선(Gn)은 제1 방향(Dir1)에 평행할 수 있다. 이에 따르면 복수의 화소행(PXr1-PXrn)의 위쪽에 스테이지(SR1-SRn)의 적어도 일부와 이웃하는 공간이 확보되어 검사용 패드, 정전 다이오드 등의 다양한 소자 또는 마스크의 정렬을 위한 정렬 키 등과 같은 패턴을 형성할 수 있다.According to another example, the first stage SR1 and the first pixel row PXr1 are not aligned in the row direction, but are shifted, and the last stage SRn and the last pixel row PXrn may be aligned in the row direction. have. That is, the first stage SR1 is positioned above the first pixel row PXr1 and the last stage SRn may be aligned on a line parallel to the last pixel row PXrn and the first direction Dir1. . In this case, the last gate line Gn may be parallel to the first direction Dir1. According to this, a space adjacent to at least a portion of the stage SR1-SRn is secured above the plurality of pixel rows PXr1-PXrn, such as an inspection pad, an alignment key for aligning various elements such as an electrostatic diode, or a mask. A pattern can be formed.

이제부터 도 6 내지 도 13에 도시한 실시예에서 팬아웃부(FO)의 게이트선(G1-Gn)의 모양에 대해 설명한다.The shape of the gate lines G1-Gn of the fan-out part FO in the embodiment shown in FIGS. 6 to 13 will now be described.

도 6 내지 도 13에 도시한 실시예에서 팬아웃부(FO)의 게이트선(G1-Gn) 중 적어도 하나는 행 방향에 평행하게 뻗지 않는다. 더 구체적으로, 서로 대응하는 스테이지(SR1-SRn)와 화소행(PXr1-PXrn)을 연결하는 팬아웃부(FO)의 게이트선(G1-Gn)은 제1 방향(Dir1), 즉 행 방향에 대해 평행한 하나의 게이트선(G1-Gn)을 포함하고 나머지 게이트선은 행 방향을 기준으로 사선으로 뻗을 수 있다. 6 to 13, at least one of the gate lines G1-Gn of the fan-out portion FO does not extend parallel to the row direction. More specifically, the gate lines G1-Gn of the fan-out part FO connecting the stages SR1-SRn and the pixel rows PXr1-PXrn corresponding to each other are in the first direction Dir1, that is, in the row direction. One gate line G1 -Gn parallel to each other may be included, and the other gate lines may extend diagonally with respect to the row direction.

도 6 및 도 9에 도시한 실시예에서는 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)을 연결하는 게이트선(G1)은 행 방향에 평행하게 뻗고, 첫 번째 게이트선(G1) 다음의 게이트선(G2-Gn)은 행 방향과 점차적으로 큰 각을 이루며 행 방향에 대해 비스듬하게 뻗을 수 있다. 이에 따라 아래쪽으로 갈수록 게이트선(G1-Gn)의 팬아웃부(FO)에서의 길이는 점차 길어질 수 있다.6 and 9, the gate line G1 connecting the first stage SR1 and the first pixel row PXr1 extends parallel to the row direction and follows the first gate line G1. The gate line G2-Gn may gradually form a large angle with the row direction and may extend obliquely with respect to the row direction. Accordingly, the length of the gate line G1-Gn in the fan-out portion FO may gradually increase as it goes downward.

도 7 및 도 10에 도시한 실시예에서는 스테이지(SR1-SRn)의 개수가 홀수이며 두 열 방향 간격(D3, D4)이 동일한 경우, 한 가운데에 위치하는 스테이지(SR((n+1)/2))에 연결된 게이트선(G((n+1)/2))만 행 방향에 평행하게 뻗을 수 있고 나머지 게이트선은 가운데 게이트선(G((n+1)/2))으로부터 멀어질수록 행 방향과 점차 큰 각을 이루며 비스듬하게 뻗을 수 있다. 스테이지(SR1-SRn)의 개수가 짝수이며 두 열 방향 간격(D3, D4)이 동일한 경우에는 모든 게이트선(G1-Gn)이 스테이지(SR1-SRn)의 가운데를 지나는 가상의 중앙선을 기준으로부터 멀어질수록 행 방향과 점차 큰 각을 이루며 사선으로 뻗을 수 있다. 이에 따라 중앙에서 위쪽 또는 아래쪽으로 갈수록 게이트선(G1-Gn)의 팬아웃부(FO)에서의 길이는 점차 길어질 수 있다. 이때 중앙선을 중심으로 스테이지(SR1-SRn)와 화소행(PXr1-PXrn), 그리고 게이트선(G1-Gn)은 대칭을 이룰 수 있다.7 and 10, when the number of stages SR1-SRn is odd and the two column-wise intervals D3 and D4 are the same, the stage SR((n+1)/ 2) Only the gate line (G((n+1)/2)) connected to) can extend parallel to the row direction and the rest of the gate lines are away from the middle gate line (G((n+1)/2)). It can stretch obliquely, forming a gradually increasing angle with the collecting direction. If the number of stages SR1-SRn is even and the two column-wise spacings D3 and D4 are the same, all the gate lines G1-Gn are far from the reference from the virtual center line passing through the center of the stage SR1-SRn. As you get better, you can stretch diagonally, forming a larger angle with the row direction. Accordingly, the length of the gate line G1-Gn in the fan-out portion FO may gradually increase as it goes upward or downward from the center. In this case, the stage SR1-SRn, the pixel row PXr1-PXrn, and the gate line G1-Gn may be symmetrical about the center line.

이와 달리 도 7 및 도 10에 도시한 두 열 방향 간격(D3, D4)이 동일하지 않은 경우, 게이트선(G1-Gn) 모두가 행 방향에 평행하지 않을 수 있다. 그러나 행 방향으로 정렬되어 있는 서로 연결된 스테이지(SR1-SRn)와 화소행(PXr1-PXrn)이 있는 경우 이들과 연결된 게이트선(G1-Gn)은 행 방향에 평행할 수 있다.On the other hand, when the two column direction gaps D3 and D4 shown in FIGS. 7 and 10 are not the same, all of the gate lines G1-Gn may not be parallel to the row direction. However, when there are stages SR1-SRn and pixel rows PXr1-PXrn connected to each other aligned in the row direction, the gate lines G1-Gn connected to them may be parallel to the row direction.

도 8 및 도 11에 도시한 실시예에서는 마지막 스테이지(SRn)와 마지막 화소행(PXrn)을 연결하는 게이트선(Gn)은 행 방향에 평행하게 뻗을 수 있고, 마지막 게이트선(Gn) 나머지 게이트선(G1-G(n-1))은 행 방향과 점차적으로 큰 각을 이루며 비스듬하게 뻗을 수 있다. 이에 따라 위쪽으로 갈수록 게이트선(G1-Gn)의 팬아웃부(FO)에서의 길이는 점차 길어질 수 있다.8 and 11, the gate line Gn connecting the last stage SRn and the last pixel row PXrn may extend parallel to the row direction, and the remaining gate line Gn (G1-G(n-1)) may extend obliquely, gradually forming a large angle with the row direction. Accordingly, the length of the gate line G1-Gn in the fan-out portion FO may gradually increase as it goes upward.

도 12 및 도 13에 도시한 실시예에서 게이트선(G1-Gn)의 모양은 각각 앞에서 설명한 도 6 및 도 9에 도시한 실시예와 대부분 동일하나, 팬아웃부(FO)에서 행 방향에 평행하게 뻗는 게이트선이 복수 개일 수 있다.The shapes of the gate lines G1-Gn in the embodiments shown in FIGS. 12 and 13 are mostly the same as the embodiments shown in FIGS. 6 and 9 described above, but parallel to the row direction in the fan-out part FO. There may be a plurality of gate lines extending.

구체적으로 도 12에서 제1 블록(BL1)의 스테이지와 연결된 팬아웃부(FO)의 게이트선은 행 방향에 평행할 수 있고, 제2 블록(BL2)의 스테이지와 연결된 팬아웃부(FO)의 게이트선 중 가장 위쪽의 스테이지와 연결된 게이트선은 행 방향에 평행하게 뻗으며 나머지 게이트선은 아래쪽으로 갈수록 행 방향과 점차 큰 각을 이루며 뻗을 수 있다.Specifically, the gate line of the fan-out unit FO connected to the stage of the first block BL1 in FIG. 12 may be parallel to the row direction, and the gate line of the fan-out unit FO connected to the stage of the second block BL2 may be The gate line connected to the uppermost stage of the gate lines extends parallel to the row direction, and the remaining gate lines may extend at an angle that gradually increases with the row direction.

도 13에서 제3 블록(BL3)의 화소행과 연결된 팬아웃부(FO)의 게이트선은 행 방향에 평행할 수 있고, 제4 블록(BL4)의 화소행과 연결된 팬아웃부(FO)의 게이트선 중 가장 위쪽의 화소행과 연결된 게이트선은 행 방향에 평행하게 뻗으며 나머지 게이트선은 아래쪽으로 갈수록 행 방향과 점차 큰 각을 이루며 뻗을 수 있다.13, the gate line of the fan-out unit FO connected to the pixel row of the third block BL3 may be parallel to the row direction, and the gate line of the fan-out unit FO connected to the pixel row of the fourth block BL4 may be The gate line connected to the uppermost pixel row of the gate lines extends parallel to the row direction, and the remaining gate lines may extend at a lower angle toward the row direction.

다음 도 14 및 도 15를 참조하면, 본 실시예는 앞에서 설명한 도 12및 도 13의 실시예의 특징을 모두 포함하며 여기서 동일한 설명은 생략한다. 본 실시예에서 제1 블록(BL1)의 스테이지의 열 방향 폭(W1)과 제3 블록(BL3)의 화소행의 열 방향 폭(W2)이 동일하고, 제2 블록(BL2)의 스테이지의 열 방향 폭(W3)과 제4 블록(BL4)의 화소행의 열 방향 폭(W4)이 서로 동일할 수 있다.14 and 15, this embodiment includes all the features of the embodiments of FIGS. 12 and 13 described above, and the same description is omitted. In this embodiment, the column direction width W1 of the stage of the first block BL1 is the same as the column width W2 of the pixel row of the third block BL3, and the column of the stage of the second block BL2 is the same. The direction width W3 and the column direction width W4 of the pixel row of the fourth block BL4 may be the same.

더 구체적으로, 도 14에 도시한 실시예에서 제1 블록(BL1)에 비해 상대적으로 좁은 열 방향 폭을 가지는 제2 블록(BL2)의 스테이지의 개수와 제3 블록(BL3)에 비해 상대적으로 좁은 열 방향 폭을 가지는 제4 블록(BL4)의 화소행의 개수가 같지 않으므로, 서로 연결된 적어도 하나의 스테이지와 적어도 하나의 화소행의 열 방향 폭이 서로 다를 수 있다. 또한 전체 스테이지(SR1-SRn)의 열 방향 폭과 전체 화소행(PXr1-PXrn)의 열 방향 폭이 다르다. 도 14에 도시한 바와 달리 전체 스테이지(SR1-SRn)와 전체 화소행(PXr1-PXrn)은 서로 정렬되지 않고 앞에서 설명한 도 3 또는 도 5와 같이 어긋나 있을 수도 있다.More specifically, in the embodiment illustrated in FIG. 14, the number of stages of the second block BL2 having a relatively narrow column direction width compared to the first block BL1 and the relatively narrow number compared to the third block BL3 Since the number of pixel rows of the fourth block BL4 having the column direction width is not the same, at least one stage connected to each other and the column direction width of the at least one pixel row may be different. Further, the width in the column direction of the entire stage SR1-SRn and the width in the column direction of the entire pixel row PXr1-PXrn are different. 14, the entire stage SR1-SRn and the entire pixel rows PXr1-PXrn are not aligned with each other, but may be shifted as illustrated in FIGS. 3 or 5 described above.

도 15에 도시한 실시예에 따르면 제1 블록(BL1)에 비해 상대적으로 좁은 열 방향 폭을 가지는 제2 블록(BL2)의 스테이지의 개수와 제3 블록(BL3)에 비해 상대적으로 좁은 열 방향 폭을 가지는 제4 블록(BL4)의 화소행의 개수가 같으며, 서로 연결된 스테이지(SR1-SRn)와 화소행(PXr1-PXrn)의 열 방향 폭이 서로 동일할 수 있다. 또한 전체 스테이지(SR1-SRn)의 열 방향 폭과 전체 화소행(PXr1-PXrn)의 열 방향 폭이 같다. 첫 번째 스테이지(SR1)의 상단 및 첫 번째 화소행(PXr1)의 상단이 동일선 상에 위치하고 마지막 스테이지(SRn)의 하단 및 마지막 화소행(PXrn)의 하단이 동일선 상에 위치할 수 있다. 그러나 도 15에 도시한 바와 달리 전체 스테이지(SR1-SRn)와 전체 화소행(PXr1-PXrn)은 서로 정렬되지 않고 앞에서 설명한 도 3 또는 도 5와 같이 어긋나 있을 수 있다. 팬아웃부(FO)에서 게이트선(G1-Gn) 모두는 행 방향에 평행하게 뻗어 있을 수 있다.According to the embodiment illustrated in FIG. 15, the number of stages of the second block BL2 having a relatively narrow column width compared to the first block BL1 and the width of the column direction relatively narrow compared to the third block BL3. The number of pixel rows of the fourth block BL4 having the same may be the same, and column widths of the stages SR1-SRn and the pixel rows PXr1-PXrn connected to each other may be the same. In addition, the width in the column direction of the entire stage SR1-SRn and the width in the column direction of the entire pixel row PXr1-PXrn are the same. The top of the first stage SR1 and the top of the first pixel row PXr1 may be located on the same line, and the bottom of the last stage SRn and the bottom of the last pixel row PXrn may be located on the same line. However, as illustrated in FIG. 15, the entire stage SR1-SRn and the entire pixel rows PXr1-PXrn are not aligned with each other and may be shifted as illustrated in FIGS. 3 or 5 described above. In the fan-out part FO, all of the gate lines G1 -Gn may extend parallel to the row direction.

다음 도 16을 참조하면, 본 실시예에 따른 복수의 스테이지(SR1-SRn) 및 복수의 화소행(PXr1-PXrn)은 앞에서 설명한 도 3, 도 6, 도 7, 그리고 도 12에 도시한 실시예와 대부분 동일하나 마지막 스테이지(SRn)의 아래쪽 공간(Aob)에 다른 구성 요소가 형성되어 있을 수 있다. 도 16은 리셋 스테이지(SRL)가 마지막 스테이지(SRn)의 아래쪽에 형성되어 있는 것을 보여준다. 리셋 스테이지(SRL)는 앞에 위치하는 스테이지(SR1-SRn) 중 적어도 하나와 연결되어 있으며 주사 구동시 리셋 스테이지(SRL)와 연결된 스테이지(SR1-SRn)가 게이트 오프 전압(Voff)을 출력하도록 하여 그들을 리셋시킬 수 있다. 리셋 스테이지(SRL)는 표시 영역(DA)의 화소(PX)와 연결되어 있지 않다. 리셋 스테이지(SRL)의 열 방향 폭은 나머지 스테이지(SR1-SRn) 각각의 열 방향 폭(W1) 또는 화소행(PXr1-PXrn) 각각의 열 방향 폭(W2)보다 클 수 있다.Next, referring to FIG. 16, the plurality of stages SR1-SRn and the plurality of pixel rows PXr1-PXrn according to the present exemplary embodiment are illustrated in FIGS. 3, 6, 7, and 12 described above. And most of the same, but other components may be formed in the lower space Aob of the last stage SRn. 16 shows that the reset stage SRL is formed below the last stage SRn. The reset stage SRL is connected to at least one of the preceding stages SR1-SRn, and the stage SR1-SRn connected to the reset stage SRL outputs the gate-off voltage Voff during scan driving. Can be reset. The reset stage SRL is not connected to the pixel PX of the display area DA. The width in the column direction of the reset stage SRL may be greater than the column width W1 of each of the remaining stages SR1-SRn or the column width W2 of each of the pixel rows PXr1-PXrn.

이와 같이 복수의 스테이지(SR1-SRn)와 화소행(PXr1-PXrn)이 서로 정렬되어 있지 않고 어긋나 있으므로 리셋 스테이지(SRL) 등과 같이 추가 구성 요소를 마지막 스테이지(SRn)의 아래쪽 또는 첫 번째 스테이지(SR1)의 위쪽 공간에 형성할 수 있다. 따라서 표시 장치의 아래쪽 또는 위쪽의 주변 영역(PA)이 넓어질 필요가 없다.In this way, since the plurality of stages SR1-SRn and the pixel rows PXr1-PXrn are not aligned with each other and are shifted, additional components such as the reset stage SRL or the like are reset or lower of the last stage SRn or the first stage SR1. ) Can be formed in the upper space. Therefore, it is not necessary to enlarge the peripheral area PA below or above the display device.

도 16에 도시한 바와 달리, 앞에서 설명한 도 5, 도 7, 그리고 도 8에 도시한 구조에서 첫 번째 스테이지(SR1)의 위쪽 공간에 리셋 스테이지(SRL) 등의 구성 요소를 형성할 수도 있다.Unlike in FIG. 16, in the structures illustrated in FIGS. 5, 7, and 8 described above, components such as a reset stage SRL may be formed in an upper space of the first stage SR1.

다음 도 17을 참조하면, 본 실시예에 따른 복수의 스테이지(SR1-SRn) 및 복수의 화소행(PXr1-PXrn)은 앞에서 설명한 도 13에 도시한 실시예와 대부분 동일하나, 마지막 스테이지(SRn)와 마지막 화소행(PXrn)이 서로 정렬되어 있을 수 있고, 첫 번째 스테이지(SR1)의 상단과 첫 번째 화소행(PXr1)이 상단 사이의 열 방향 간격(D3)은 0이 아닐 수 있다. 이때 마지막 스테이지(SRn)와 마지막 화소행(PXrn)의 열 방향 폭이 서로 다르므로 마지막 스테이지(SRn)의 하단과 마지막 화소행(PXrn)의 하단의 열 방향 간격(D4)는 0이 아닐 수 있다. 그러나 이와 달리 열 방향 간격(D4)은 0일 수도 있다.Referring to FIG. 17, the plurality of stages SR1-SRn and the plurality of pixel rows PXr1-PXrn according to the present embodiment are mostly the same as the embodiment illustrated in FIG. 13 described above, but the last stage SRn And the last pixel row PXrn may be aligned with each other, and a column direction gap D3 between the top of the first stage SR1 and the top of the first pixel row PXr1 may not be 0. At this time, since the column widths of the last stage SRn and the last pixel row PXrn are different from each other, the column direction gap D4 at the bottom of the last stage SRn and the bottom of the last pixel row PXrn may not be 0. . However, unlike this, the column direction gap D4 may be zero.

본 실시예에 따르면 제4 블록(BL4)에 위치하는 화소행은 차광 부재(BM)에 의해 가려져 있을 수 있으며 표시판(300)의 주변 영역(PA)에 위치할 수 있다. 이와 같이 제3 블록(BL3)의 화소(PX)와 동일한 구조를 가지면서 실제 영상을 표시하지 않는 화소를 더미 화소(PXd)라 한다. 더미 화소(PXd)를 포함하는 제4 블록(BL4)의 화소행의 열 방향 폭(W4)은 제3 블록(BL3)의 화소행의 열 방향 폭(W2)보다 작을 수 있다. 더미 화소(PXd)와 연결되어 있는 스테이지(SR(k+1)-SRn)는 더미 스테이지(SRd)라 하며 나머지 스테이지들(SR1-SRk)과 동일한 구조를 가지고 동일하게 동작할 수 있다. 더미 화소(PXd)는 외부에서 시인되지 않으므로 제4 블록(BL4)의 화소행과 연결된 게이트선의 로드(load)가 제3 블록(BL3)의 화소행과 연결된 게이트선의 로드와 동일하다면 제4 블록(BL4)의 화소행의 열 방향 폭(W4)이 제3 블록(BL3)의 화소행의 열 방향 폭(W2)보다 작아도 무방하다.According to this embodiment, the pixel row positioned in the fourth block BL4 may be covered by the light blocking member BM and may be located in the peripheral area PA of the display panel 300. The pixel having the same structure as the pixel PX of the third block BL3 and not displaying an actual image is referred to as a dummy pixel PXd. The column width W4 of the pixel row of the fourth block BL4 including the dummy pixel PXd may be smaller than the column width W2 of the pixel row of the third block BL3. The stage SR(k+1)-SRn connected to the dummy pixel PXd is referred to as a dummy stage SRd and has the same structure as the rest of the stages SR1-SRk and may operate in the same way. Since the dummy pixel PXd is not viewed from the outside, if the load of the gate line connected to the pixel row of the fourth block BL4 is the same as the load of the gate line connected to the pixel row of the third block BL3, the fourth block ( The column width W4 of the pixel row of BL4 may be smaller than the column width W2 of the pixel row of the third block BL3.

도 17에 도시한 바와 달리 더미 스테이지(SRd)의 열 방향 폭은 나머지 스테이지(SR1-SRk) 각각의 열 방향 폭(W1)보다 작을 수 있다. 예를 들어, 더미 스테이지(SRd)의 열 방향 폭은 더미 화소(PXd)의 열 방향 폭(W4)과 동일할 수 있다. 이에 따르면 앞에서 설명한 도 15에 도시한 실시예에서 제2 블록(BL2)에 위치하는 스테이지가 더미 스테이지(SRd)이고 제4 블록(BL4)의 화소행이 더미 화소(PXd)인 경우와 동일할 수 있다.17, the column width of the dummy stage SRd may be smaller than the column width W1 of each of the remaining stages SR1-SRk. For example, the column direction width of the dummy stage SRd may be the same as the column direction width W4 of the dummy pixel PXd. According to this, in the embodiment illustrated in FIG. 15 described above, the stage positioned in the second block BL2 may be the same as the dummy stage SRd and the pixel row of the fourth block BL4 is the dummy pixel PXd. have.

마지막 스테이지(SRn)와 마지막 화소행(PXrn)을 연결하는 팬아웃부(FO)의 게이트선(Gn)은 행 방향에 평행할 수 있다. 도 17에 도시한 바와 달리 첫 번째 스테이지(SR1)와 첫 번째 화소행(PXr1)이 정렬되어 이들을 연결하는 게이트선(G1)이 행 방향에 평행할 수도 있고, 가운데에 위치하는 스테이지와 화소행이 서로 정렬되어 있어 이들을 연결하는 게이트선이 행 방향에 평행할 수도 있다.The gate line Gn of the fan-out part FO connecting the last stage SRn and the last pixel row PXrn may be parallel to the row direction. As shown in FIG. 17, the first stage SR1 and the first pixel row PXr1 are aligned so that the gate lines G1 connecting them may be parallel to the row direction, and the stage and pixel rows positioned in the center may be Since they are aligned with each other, the gate lines connecting them may be parallel to the row direction.

도 18을 참조하면, 본 실시예는 앞에서 설명한 도 17에 도시한 실시예와 대부분 동일하나 마지막 스테이지(SRn)의 아래쪽에 리셋 스테이지(SRL)와 같은 구성 요소가 더 형성되어 있다. 리셋 스테이지(SRL)는 앞에서 설명한 도 16에서와 동일하다. 본 실시예에서 리셋 스테이지(SRL)의 하단과 마지막 화소행(PXrn)의 하단은 정렬되어 있을 수 있다. 즉 리셋 스테이지(SRL)의 하단과 마지막 화소행(PXrn)의 하단 사이의 열 방향 간격(D4)는 0일 수 있으나 이와 달리 0이 아닐 수도 있다. 도 18에 도시한 바와 달리 첫 번째 스테이지(SR1)과 첫 번째 화소행(PXr1)이 열 방향으로 정렬되어 있을 수도 있다. 이 밖에 도 17의 실시예의 여러 특징 및 효과가 본 실시예에도 적용될 수 있다.Referring to FIG. 18, this embodiment is mostly the same as the embodiment shown in FIG. 17 described above, but a component such as a reset stage SRL is further formed below the last stage SRn. The reset stage SRL is the same as in FIG. 16 described above. In this embodiment, the bottom of the reset stage SRL and the bottom of the last pixel row PXrn may be aligned. That is, the column direction interval D4 between the bottom of the reset stage SRL and the bottom of the last pixel row PXrn may be 0, but may not be 0. 18, the first stage SR1 and the first pixel row PXr1 may be aligned in a column direction. In addition, various features and effects of the embodiment of FIG. 17 can also be applied to this embodiment.

다음 도 19를 참조하면, 본 실시예에 따른 표시 장치의 복수의 스테이지(SR1-SRn) 및 복수의 화소행(PXr1-PXrn)은 앞에서 설명한 도 18에 도시한 실시예와 대부분 동일하나 더미 스테이지(SRd)의 열 방향 폭(W3)이 나머지 스테이지(SR1-SRk)의 열 방향 폭(W1)보다 작을 수 있다. 이때 더미 스테이지(SRd) 사이의 간격 또는 피치(D5)는 나머지 스테이지(SR1-SRk)의 피치(D1)보다 작을 수 있다. 본 실시예에서 리셋 스테이지(SRL)는 생략될 수도 있다. 도 19에 도시한 바와 달리 더미 스테이지(SRd) 사이의 피치(D5)는 나머지 스테이지(SR1-SRk)의 피치(D1)보다 클 수도 있다.Next, referring to FIG. 19, the plurality of stages SR1-SRn and the plurality of pixel rows PXr1-PXrn of the display device according to the present embodiment are mostly the same as the embodiment illustrated in FIG. 18 described above, but the dummy stage ( The column width W3 of SRd may be smaller than the column width W1 of the remaining stages SR1-SRk. At this time, the interval or pitch D5 between the dummy stages SRd may be smaller than the pitch D1 of the remaining stages SR1-SRk. In this embodiment, the reset stage SRL may be omitted. Unlike FIG. 19, the pitch D5 between the dummy stages SRd may be greater than the pitch D1 of the remaining stages SR1-SRk.

다음 도 20을 참조하면, 본 실시예에 따른 표시 장치의 복수의 스테이지(SR1-SRn) 및 복수의 화소행(PXr1-PXrn)은 앞에서 설명한 도 6에 도시한 실시예와 대부분 동일하나 마지막 스테이지(SRn)의 아래쪽 공간(Aob)에 리셋 스테이지(SRL)가 더 형성되어 있다. 리셋 스테이지(SRL)의 특징은 앞에서 설명하였으므로 여기서는 생략한다. 본 실시예에서 리셋 스테이지(SRL)의 하단과 마지막 화소행(PXrn)의 하단은 정렬되어 있을 수 있고, 첫 번째 스테이지(SR1)과 첫 번째 화소행(PXr1)의 상단은 정렬되어 있을 수 있다. 도 20에 도시한 바와 달리, 마지막 화소행(PXrn)의 하단이 리셋 스테이지(SRL)의 하단보다 위에 위치할 수도 있고, 마지막 스테이지(SRn)와 마지막 화소행(PXrn)이 열 방향으로 정렬되어 있을 수도 있다.Referring to FIG. 20, the plurality of stages SR1-SRn and the plurality of pixel rows PXr1-PXrn of the display device according to the present embodiment are mostly the same as the embodiment illustrated in FIG. 6 described above, but the final stage ( The reset stage SRL is further formed in the space Aob of the SRn. Since the characteristics of the reset stage SRL have been described above, they are omitted here. In this embodiment, the bottom of the reset stage SRL and the bottom of the last pixel row PXrn may be aligned, and the top of the first stage SR1 and the first pixel row PXr1 may be aligned. 20, the lower end of the last pixel row PXrn may be located above the lower end of the reset stage SRL, and the last stage SRn and the last pixel row PXrn may be aligned in a column direction. It might be.

도 21을 참조하면, 본 실시예에 따른 표시 장치의 복수의 스테이지(SR1-SRn) 및 복수의 화소행(PXr1-PXrn)은 앞에서 설명한 도 20에 도시한 실시예와 대부분 동일하나 도 13, 도 14, 도 15, 도 17 및 도 18에 도시한 실시예와 같이 열 방향 폭이 서로 다른 적어도 두 개의 화소행을 포함한다. 구체적으로 전체 화소행(PXr1-PXrn)은 제3 블록(BL3)과 제4 블록(BL4)을 포함하며, 제3 블록(BL3)의 각 화소행(PXr1-PXrk)의 열 방향 폭(W2)은 제4 블록(BL4)의 각 화소행(PXr(k+1)-PXrn)의 열 방향 폭(W4)보다 클 수 있다. 본 실시예에 따른 각 스테이지(SR1-SRn)의 열 방향 폭(W1)은 도 20에 도시한 실시예의 각 스테이지(SR1-SRn)의 열 방향 폭(W1)에 비해 작을 수 있다. 도 21에 도시한 바와 달리, 마지막 화소행(PXrn)의 하단이 리셋 스테이지(SRL)의 하단보다 위에 위치할 수도 있고, 마지막 스테이지(SRn)와 마지막 화소행(PXrn)이 열 방향으로 정렬되어 있을 수도 있다.Referring to FIG. 21, the plurality of stages SR1-SRn and the plurality of pixel rows PXr1-PXrn of the display device according to the present embodiment are mostly the same as the embodiment shown in FIG. 14, 15, 17 and 18 include at least two pixel rows having different column widths. Specifically, the entire pixel row PXr1-PXrn includes the third block BL3 and the fourth block BL4, and the column width W2 of each pixel row PXr1-PXrk of the third block BL3 May be greater than the column width W4 of each pixel row PXr(k+1)-PXrn of the fourth block BL4. The column width W1 of each stage SR1-SRn according to the present embodiment may be smaller than the column width W1 of each stage SR1-SRn of the embodiment illustrated in FIG. 20. 21, the lower end of the last pixel row PXrn may be located above the lower end of the reset stage SRL, and the last stage SRn and the last pixel row PXrn may be aligned in a column direction. It might be.

이제 도 22, 도 23 및 도 24 및 앞에서 설명한 도 1 내지 도 21을 함께 참조하여 본 발명의 한 실시예에 따른 복수의 스테이지와 복수의 화소행을 연결하는 팬아웃부의 게이트선(G1-Gn)에 대해 설명한다.Referring now to FIGS. 22, 23 and 24 and FIGS. 1 to 21 described above, a gate line G1-Gn of a fan-out unit connecting a plurality of stages and a plurality of pixel rows according to an embodiment of the present invention Explain.

도 22, 도 23 및 도 24는 각각 본 발명의 한 실시예에 따른 표시 장치의 게이트선의 팬아웃부에서의 형태를 도시한 도면이다.22, 23, and 24 are diagrams illustrating a form of a fan line of a gate line of a display device according to an exemplary embodiment of the present invention.

앞에서 설명한 본 발명의 여러 실시예에서 게이트 구동부(400)를 구성하는 복수의 스테이지(SR1-SRn)와 표시 영역(DA)의 복수의 화소행(PXr1-PXrn)은 팬아웃부의 게이트선(G1-Gn)을 통해 각각 연결되어 있다. 본 발명의 실시예에서는 전체 게이트선(G1-Gn) 중 적어도 일부는 행 방향에 대해 비스듬하게 뻗어 있다.In various embodiments of the present invention described above, the plurality of stages SR1-SRn constituting the gate driver 400 and the plurality of pixel rows PXr1-PXrn of the display area DA are gate lines G1 of the fan-out part. Gn). In the exemplary embodiment of the present invention, at least a portion of the entire gate lines G1 -Gn extend obliquely with respect to the row direction.

도 22을 참조하면, 팬아웃부(FO)의 게이트선(G1-Gn) 중 적어도 두 게이트선의 선폭은 서로 다를 수 있다. 더 구체적으로 팬아웃부(FO)에서의 게이트선(G1-Gn)의 길이가 길수록 게이트선(G1-Gn)의 선폭은 더 굵을 수 있다. 다시 말하면 게이트선(G1-Gn)이 행 방향과 이루는 각이 크면 클수록 게이트선(G1-Gn)의 팬아웃부(FO)에서의 길이는 더 길어지고 선폭은 더 굵어질 수 있다. 도 22(a)의 게이트선(Gk), 도 22(b)의 게이트선(Gl), 그리고 도 22(c)의 게이트선(Gm)의 순서로 제1 방향(Dir1), 즉 행 방향과 이루는 예각이 점점 작아지고, 이에 따라 게이트선(Gk), 게이트선(Gl), 그리고 게이트선(Gm)의 순서로 선폭이 작아진다.Referring to FIG. 22, line widths of at least two gate lines of the gate lines G1-Gn of the fan-out unit FO may be different from each other. More specifically, the longer the length of the gate lines G1-Gn in the fan-out part FO, the larger the line width of the gate lines G1-Gn may be. In other words, the larger the angle formed by the gate line G1-Gn with the row direction, the longer the length of the gate line G1-Gn in the fan-out portion FO and the line width may be. In the order of the gate line Gk in FIG. 22(a), the gate line Gl in FIG. 22(b), and the gate line Gm in FIG. 22(c), the first direction Dir1, that is, the row direction and The acute angle formed becomes smaller, and accordingly, the line width decreases in the order of the gate line Gk, the gate line Gl, and the gate line Gm.

이와 같이 팬아웃부(FO)에서 게이트선(G1-Gn)의 선폭을 길이에 따라 다르게 함으로써 팬아웃부(FO)에서 게이트선(G1-Gn)이 전달하는 게이트 신호의 로드를 최대한 균일하게 할 수 있다.Thus, by varying the line width of the gate line (G1-Gn) in the fan-out portion (FO) according to the length, the load of the gate signal transmitted by the gate line (G1-Gn) from the fan-out portion (FO) can be made as uniform as possible Can.

도 23 및 도 24를 참조하면, 본 실시예에 따른 게이트선(G1-Gn) 중 적어도 한 게이트선은 팬아웃부(FO)에서 적어도 한 번 꺾여 있을 수 있다.23 and 24, at least one gate line among the gate lines G1-Gn according to the present exemplary embodiment may be bent at least once in the fan-out unit FO.

먼저 도 23을 참조하면, 팬아웃부(FO)의 게이트선(G1-Gn)은 위치에 따라 꺾여 있는 회수가 다를 수 있다. 예를 들어 팬아웃부(FO)에서 게이트선(G1-Gn)이 연결하는 스테이지(SR1-SRn)와 화소행(PXr1-PXrn) 사이의 거리가 길수록 그 둘을 연결하는 팬아웃부(FO)의 게이트선(G1-Gn)은 더 적게 꺾여 있을 수 있다. 또한 팬아웃부(FO)에서 게이트선(G1-Gn)의 꺾인 포인트 사이의 직선 부분은 행 방향에 대략 평행하거나 수직일 수 있다.Referring first to FIG. 23, the number of times the gate line G1-Gn of the fan-out unit FO is bent according to the position may be different. For example, the longer the distance between the stage SR1-SRn connected to the gate line G1-Gn and the pixel row PXr1-PXrn in the fan-out portion FO, the longer the fan-out portion FO connects the two. The gate lines G1-Gn of may be less bent. In addition, the straight portion between the bent points of the gate lines G1-Gn in the fan-out portion FO may be approximately parallel or perpendicular to the row direction.

도 23(a)에 도시한 게이트선(Gk)은 두 번 꺾여 있는 예를 보여 주고, 도 23(b)에 도시한 게이트선(Gl)은 네 번 꺾여 있는 예를 보여주며, 도 23(c)에 도시한 게이트선(Gm)은 8번 꺾여 있는 예를 보여준다. 이때 게이트선(Gk), 게이트선(Gl), 그리고 게이트선(Gm)의 순서로 게이트선의 팬아웃부(FO)에서의 길이가 점점 짧아질 수 있고 꺾여 있는 회수도 점점 많아질 수 있다.The gate line Gk shown in FIG. 23(a) shows an example of being bent twice, and the gate line Gl shown in FIG. 23(b) shows an example of being bent four times, and FIG. 23(c) The gate line (Gm) shown in) shows an example of being bent eight times. At this time, in the order of the gate line Gk, the gate line Gl, and the gate line Gm, the length at the fan-out portion FO of the gate line may become shorter and the number of times of bending may increase.

이와 같이 팬아웃부(FO)에서 게이트선(G1-Gn)이 꺾인 회수를 게이트선의 팬아웃부(FO)에서의 총 길이에 따라 다르게 하면 꺾인 회수가 많을수록 저항이 증가할 수 있으므로 팬아웃부(FO)에서 게이트선(G1-Gn)이 전달하는 게이트 신호의 로드를 최대한 균일하게 할 수 있다.In this way, if the number of times the gate line G1-Gn is bent in the fan-out part FO is different depending on the total length of the gate-line fan-out part FO, the more the number of bends, the more resistance the fan-out part may have. FO), it is possible to make the load of the gate signal transmitted by the gate lines G1-Gn as uniform as possible.

다음 도 24를 참조하면, 본 실시예에 따른 게이트선(G1-Gn) 중 적어도 한 게이트선은 교대로 배열되어 있는 요철을 포함하며 톱니 바퀴 모양 또는 파(wave) 모양으로 주기적으로 꺾여 있을 수 있다. 톱니 모양 또는 파형은 도 24에 도시한 바와 같이 그 모서리가 대략 직각을 이루는 사각형일 수도 있고 이와 달리 삼각형 등과 같이 다양한 다각형 또는 사인파와 같이 곡선을 이룰 수도 있다. 파형이 다각형일 때는 파형을 이루는 변 중 적어도 하나는 행 방향에 대해 비스듬하게 기울어져 있을 수 있다. 게이트선(G1-Gn)의 파형 또는 톱니 모양으로 주기적으로 꺾여 있을 때 도 24에 도시한 바와 같은 진폭(A)을 가질 수 있다.Referring to FIG. 24, at least one gate line among the gate lines G1-Gn according to the present embodiment includes irregularities arranged alternately and may be periodically bent in the shape of a cogwheel or a wave. . As shown in FIG. 24, the sawtooth shape or the waveform may be a rectangle whose corners are approximately right angled, or alternatively, may be curved like various polygons or sine waves such as triangles. When the waveform is a polygon, at least one of the sides constituting the waveform may be inclined obliquely with respect to the row direction. When the gate line G1-Gn is periodically bent in a wave shape or a sawtooth shape, it may have an amplitude A as shown in FIG. 24.

또한 게이트선(G1-Gn)의 진폭(A)은 게이트선(G1-Gn)의 팬아웃부(FO)에서의 전체 길이에 따라 다를 수 있다. 예를 들면, 도 24(a)의 게이트선(Gk), 도 24(b)의 게이트선(Gl), 그리고 도 24(c)의 게이트선(Gm)의 순서로 게이트선(G1-Gn)이 연결하는 스테이지(SR1-SRn)와 화소행(PXr1-PXrn) 사이의 열 방향 거리가 멀다. 다시 말하면, 도 24(a)의 게이트선(Gk), 도 24(b)의 게이트선(Gl), 그리고 도 24(c)의 게이트선(Gm)의 순서로 팬아웃부(FO)에서 게이트선(G1-Gn)의 양단을 잇는 직선 거리가 길며, 상기 순서로 스테이지와 화소행을 연결하는 팬아웃부(FO)의 게이트선(G1-Gn)의 진폭(A)은 더 커질 수 있다. 따라서 팬아웃부(FO)에서 게이트선(G1-Gn)이 행 방향에 대해 기울어진 각도가 달라도 팬아웃부(FO)에서 게이트선(G1-Gn)의 길이는 대략 일정할 수 있다. 따라서 팬아웃부(FO)에서 게이트선(G1-Gn)이 전달하는 게이트 신호의 로드를 최대한 일정하게 할 수 있다.Also, the amplitude A of the gate lines G1-Gn may be different depending on the overall length of the fan-out portion FO of the gate lines G1-Gn. For example, the gate lines G1-Gn in the order of the gate line Gk in FIG. 24(a), the gate line Gl in FIG. 24(b), and the gate line Gm in FIG. 24(c). The column-direction distance between the connecting stage SR1-SRn and the pixel row PXr1-PXrn is far. In other words, in the order of the gate line Gk in FIG. 24(a), the gate line Gl in FIG. 24(b), and the gate line Gm in FIG. The straight line distance between both ends of the line G1-Gn is long, and the amplitude A of the gate line G1-Gn of the fan-out unit FO connecting the stage and the pixel row in the above order may be greater. Therefore, even if the angle at which the gate lines G1-Gn in the fan-out portion FO is inclined with respect to the row direction, the length of the gate lines G1-Gn in the fan-out portion FO may be approximately constant. Therefore, it is possible to make the load of the gate signal transmitted by the gate lines G1-Gn from the fan-out unit FO as constant as possible.

도 22, 도 23 및 도 24에 도시한 실시예에서는 게이트선(G1-Gn)의 선폭 또는 꺾인 회수를 달리하거나 게이트선(G1-Gn)이 꺾인 진폭을 달리해 결국 팬아웃부(FO)에서 게이트선(G1-Gn)의 저항이 일정하도록 하고 있으나 그 방법은 이에 한정되지 않는다. 게이트선(G1-Gn)의 선폭과 길이를 함께 조절하여 저항을 균일하게 할 수도 있고, 게이트선(G1-Gn)과 다른 층에 별도의 전극 또는 패턴을 게이트선(G1-Gn)과 중첩하도록 형성하여 축전기를 형성함으로써 팬아웃부(FO)에서 게이트선(G1-Gn)의 로드를 일정하게 맞출 수도 있다.22, 23, and 24, the line width or the number of times the gate line G1 -Gn is varied or the amplitude at which the gate line G1 -Gn is changed is different, resulting in a fan-out unit FO. Although the resistance of the gate lines G1-Gn is constant, the method is not limited thereto. The resistance may be made uniform by adjusting the line width and length of the gate lines G1-Gn together, and to overlap the gate lines G1-Gn with a separate electrode or pattern on a different layer from the gate lines G1-Gn. By forming and forming a capacitor, the load of the gate lines G1-Gn in the fan-out portion FO may be consistently matched.

본 발명의 여러 실시예에서는 표시 영역(DA)에 위치하는 화소행(PXr1-PXrn) 각각이 행 방향으로 배열되어 있는 복수의 화소(PX)를 포함하는 것으로 설명하였으나 이에 한정되지 않는다. 각 화소행(PXr1-PXrn)이 포함하는 복수의 화소(PX)는 행 방향이 아닌 다른 방향으로 배열되어 있으며 지그재그 모양과 같이 일렬이 아닌 다양한 모양으로 배열되어 있을 수도 있다.In various embodiments of the present invention, each of the pixel rows PXr1-PXrn positioned in the display area DA includes a plurality of pixels PX arranged in a row direction, but is not limited thereto. The plurality of pixels PX included in each pixel row PXr1-PXrn is arranged in a direction other than the row direction, and may be arranged in various shapes, not in a row, such as a zigzag shape.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.The preferred embodiments of the present invention have been described in detail above, but the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

300: 표시판 400: 게이트 구동부
500: 데이터 구동부 BM: 차광 부재
DA: 표시 영역 FO: 팬아웃부
PA: 주변 영역 SR: 스테이지
300: display panel 400: gate driver
500: data driving unit BM: light blocking member
DA: Display area FO: Fan out
PA: Surrounding area SR: Stage

Claims (19)

표시 영역과 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 표시판,
상기 표시 영역 내에서 제1 방향으로 배열되어 있는 복수의 화소행,
상기 표시 영역 내에서 상기 제1 방향으로 배열되어 있는 복수의 게이트선, 그리고
상기 주변 영역 내에서 상기 제1 방향으로 배열되어 있는 복수의 스테이지를 포함하는 게이트 구동부
를 포함하고,
상기 복수의 스테이지 각각은 주변 영역에 집적되어 있는 적어도 하나의 트랜지스터를 포함하며,
상기 복수의 스테이지 중 하나의 스테이지는 연결부에 전기적으로 연결되어 있고, 상기 연결부는 상기 복수의 게이트선 중 대응하는 게이트선에 전기적으로 연결되어 있으며, 상기 대응하는 게이트선은 상기 복수의 화소행 중 대응하는 화소행에 전기적으로 연결되어 있고,
상기 연결부는 상기 게이트 구동부와 상기 표시 영역 사이의 영역에 배치되어 있으며,
상기 연결부는 적어도 2회로 꺾여있고,
상기 스테이지의 중심을 통과하고 상기 제1 방향에 수직인 제2 방향으로 연장되는 가상의 수평선은 상기 스테이지에 대응하는 화소행을 상기 제2 방향으로 통과하지도 중첩하지도 않는,
표시 장치.
A display panel including a display area and a peripheral area positioned around the display area,
A plurality of pixel rows arranged in a first direction within the display area,
A plurality of gate lines arranged in the first direction in the display area, and
A gate driver including a plurality of stages arranged in the first direction in the peripheral area
Including,
Each of the plurality of stages includes at least one transistor integrated in a peripheral region,
One stage of the plurality of stages is electrically connected to a connection portion, and the connection portion is electrically connected to a corresponding gate line among the plurality of gate lines, and the corresponding gate line corresponds to one of the plurality of pixel rows. Is electrically connected to the pixel row,
The connection part is disposed in an area between the gate driving part and the display area,
The connection part is bent at least two times,
An imaginary horizontal line passing through the center of the stage and extending in a second direction perpendicular to the first direction does not pass or overlap pixel rows corresponding to the stage in the second direction.
Display device.
제1항에 있어서,
상기 스테이지의 상기 제1 방향으로의 폭은 상기 대응하는 화소행의 상기 제1 방향으로의 폭과 동일한,
표시 장치.
According to claim 1,
The width of the stage in the first direction is the same as the width of the corresponding pixel row in the first direction,
Display device.
제1항에 있어서,
상기 스테이지의 상기 제1 방향으로의 폭은 상기 대응하는 화소행의 상기 제1 방향으로의 폭과 상이한,
표시 장치.
According to claim 1,
The width of the stage in the first direction is different from the width of the corresponding pixel row in the first direction,
Display device.
제1항에 있어서,
상기 복수의 스테이지 각각의 상기 제1 방향으로의 제1 폭은 일정하고,
상기 복수의 화소행 각각의 상기 제1 방향으로의 제2 폭은 일정한,
표시 장치.
According to claim 1,
The first width of each of the plurality of stages in the first direction is constant,
The second width of each of the plurality of pixel rows in the first direction is constant,
Display device.
제4항에 있어서,
상기 제1 폭은 상기 제2 폭과 상이한,
표시 장치.
According to claim 4,
The first width is different from the second width,
Display device.
제1항에 있어서,
상기 연결부는 상기 제1 방향으로 연장된 적어도 하나의 수직부를 포함하고, 상기 수직부의 양단부에서 꺾여있는,
표시 장치.
According to claim 1,
The connection portion includes at least one vertical portion extending in the first direction, and bent at both ends of the vertical portion,
Display device.
제6항에 있어서,
상기 연결부는 상기 제2 방향으로 연장되고, 상기 수직부에 연결되어 있는 적어도 하나의 수평부를 더 포함하는,
표시 장치.
The method of claim 6,
The connection portion further includes at least one horizontal portion extending in the second direction and connected to the vertical portion,
Display device.
제1항에 있어서,
상기 복수의 스테이지 중 첫 번째 스테이지와 상기 복수의 화소행 중 첫 번째 화소행은 상기 제2 방향으로 정렬되어 있거나, 또는
상기 복수의 스테이지 중 마지막 스테이지와 상기 복수의 화소행 중 마지막 화소행은 상기 제2 방향으로 서로 정렬되어 있는,
표시 장치.
According to claim 1,
The first stage of the plurality of stages and the first pixel row of the plurality of pixel rows are aligned in the second direction, or
The last stage of the plurality of stages and the last pixel row of the plurality of pixel rows are aligned with each other in the second direction.
Display device.
표시 영역과 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 표시판,
상기 표시 영역 내에서 제1 방향으로 배열되어 있는 복수의 화소행,
상기 표시 영역 내에서 상기 제1 방향으로 배열되어 있는 복수의 게이트선, 그리고
상기 주변 영역 내에서 상기 제1 방향으로 배열되어 있는 복수의 스테이지를 포함하는 게이트 구동부
를 포함하고,
상기 복수의 스테이지 각각은 주변 영역에 집적되어 있는 적어도 하나의 트랜지스터를 포함하며,
상기 복수의 화소행 중 하나의 화소행은 상기 복수의 게이트선 중 대응하는 게이트선에 전기적으로 연결되어 있고,
연결부는 상기 게이트 구동부와 상기 표시 영역 사이의 영역에 배치되어 있고, 대응하는 스테이지와 상기 대응하는 게이트선에 각각 전기적으로 연결되어 있으며,
상기 연결부는 적어도 세 번 꺽여있는,
표시 장치.
A display panel including a display area and a peripheral area positioned around the display area,
A plurality of pixel rows arranged in a first direction within the display area,
A plurality of gate lines arranged in the first direction in the display area, and
A gate driver including a plurality of stages arranged in the first direction in the peripheral area
Including,
Each of the plurality of stages includes at least one transistor integrated in a peripheral region,
One pixel row among the plurality of pixel rows is electrically connected to a corresponding gate line among the plurality of gate lines,
The connection portion is disposed in an area between the gate driver and the display area, and is electrically connected to a corresponding stage and the corresponding gate line, respectively.
The connection is bent at least three times,
Display device.
제9항에 있어서,
상기 대응하는 스테이지의 상기 제1 방향으로의 폭은 상기 화소행의 상기 제1 방향으로의 폭과 동일한,
표시 장치.
The method of claim 9,
The width of the corresponding stage in the first direction is the same as the width of the pixel row in the first direction,
Display device.
제9항에 있어서,
상기 스테이지의 상기 제1 방향으로의 폭은 상기 대응하는 화소행의 상기 제1 방향으로의 폭과 상이한,
표시 장치.
The method of claim 9,
The width of the stage in the first direction is different from the width of the corresponding pixel row in the first direction,
Display device.
제9항에 있어서,
상기 복수의 스테이지 각각의 상기 제1 방향으로의 제1 폭은 일정하고,
상기 복수의 화소행 각각의 상기 제1 방향으로의 제2 폭은 일정한,
표시 장치.
The method of claim 9,
The first width of each of the plurality of stages in the first direction is constant,
The second width of each of the plurality of pixel rows in the first direction is constant,
Display device.
제12항에 있어서,
상기 제1 폭은 상기 제2 폭과 상이한,
표시 장치.
The method of claim 12,
The first width is different from the second width,
Display device.
제9항에 있어서,
상기 연결부는 상기 제1 방향에 수직인 제2 방향으로 연장된 적어도 하나의 수평부, 그리고 상기 제1 방향으로 연장된 적어도 하나의 수직부를 포함하는,
표시 장치.
The method of claim 9,
The connecting portion includes at least one horizontal portion extending in a second direction perpendicular to the first direction, and at least one vertical portion extending in the first direction,
Display device.
제9항에 있어서,
상기 스테이지의 중심을 통과하고 상기 제1 방향에 수직인 제2 방향으로 연장되는 가상의 수평선은 상기 제2 방향으로 대응하는 화소행과 중첩하지 않는,
표시 장치.
The method of claim 9,
A virtual horizontal line passing through the center of the stage and extending in a second direction perpendicular to the first direction does not overlap with a corresponding pixel row in the second direction,
Display device.
제9항에 있어서,
상기 제1 방향에 수직인 제2 방향으로의 상기 대응하는 스테이지의 상단의 연장선은 상기 대응하는 게이트선에 전기적으로 연결되어 있는 상기 화소행의 상단과 어긋나 있는,
표시 장치.
The method of claim 9,
The extension line of the upper end of the corresponding stage in the second direction perpendicular to the first direction is deviated from the upper end of the pixel row electrically connected to the corresponding gate line,
Display device.
제9항에 있어서,
상기 복수의 스테이지 중 마지막 스테이지의 중심을 통과하고 상기 제1 방향에 수직인 제2 방향으로 연장되는 가상의 수평선은 상기 제2 방향으로 상기 복수의 화소행 중 마지막 화소행과 중첩하지 않는,
표시 장치.
The method of claim 9,
A virtual horizontal line passing through the center of the last stage among the plurality of stages and extending in a second direction perpendicular to the first direction does not overlap with the last pixel row of the plurality of pixel rows in the second direction.
Display device.
제9항에 있어서,
상기 복수의 스테이지 중 첫 번째 스테이지의 상단은 상기 복수의 화소행 중 첫 번째 화소행의 상단과 상기 제1 방향에 수직인 제2 방향으로 정렬되어 있거나, 또는
상기 복수의 스테이지 중 마지막 스테이지의 하단은 상기 복수의 화소행 중 마지막 화소행의 하단과 상기 제2 방향으로 정렬되어 있는,
표시 장치.
The method of claim 9,
The top of the first stage among the plurality of stages is aligned with the top of the first pixel row among the plurality of pixel rows and in a second direction perpendicular to the first direction, or
The lower end of the last stage among the plurality of stages is aligned with the lower end of the last pixel row among the plurality of pixel rows in the second direction.
Display device.
제9항에 있어서,
상기 복수의 스테이지는 상기 대응하는 스테이지와 상기 제1 방향으로 상이한 폭을 갖는 스테이지를 포함하는,
표시 장치.
The method of claim 9,
The plurality of stages include stages having different widths in the first direction from the corresponding stages,
Display device.
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