KR102075148B1

KR102075148B1 - Light emitting device and light emitting device package

Info

Publication number: KR102075148B1
Application number: KR1020130068054A
Authority: KR
Inventors: 최재훈; 최영재
Original assignee: 엘지이노텍 주식회사
Priority date: 2013-06-13
Filing date: 2013-06-13
Publication date: 2020-02-10
Also published as: KR20140145511A

Abstract

발광 소자는 제1 전극층, 발광 구조물, 제2 전극층, 절연층, 리세스들 및 도전층을 포함한다. 발광 구조물은 제1 전극층 상에 배치되고, 적어도 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함한다. 제2 전극층은 제1 전극층과 발광 구조물 사이에 배치된다. 절연층은 제1 전극층과 제2 전극층 사이에 배치된다. 리세스는 제1 전극층 상에서 발광 구조물과 제2 전극층을 관통하도록 형성된다. 도전층은 제1 전극층을 제1 도전형 반도체층에 전기적으로 연결시켜 주기 위해 리세스 내에 형성된다. The light emitting device includes a first electrode layer, a light emitting structure, a second electrode layer, an insulating layer, recesses, and a conductive layer. The light emitting structure is disposed on the first electrode layer, and includes at least a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer. The second electrode layer is disposed between the first electrode layer and the light emitting structure. The insulating layer is disposed between the first electrode layer and the second electrode layer. The recess is formed to penetrate the light emitting structure and the second electrode layer on the first electrode layer. The conductive layer is formed in the recess to electrically connect the first electrode layer to the first conductive semiconductor layer.

Description

Light emitting device and light emitting device package

실시예는 발광 소자에 관한 것이다.An embodiment relates to a light emitting device.

실시예는 발광 소자 패키지에 관한 것이다.Embodiments relate to a light emitting device package.

발광 소자 및 발광 소자 패키지에 대한 연구가 활발하게 진행 중이다.Researches on light emitting devices and light emitting device packages are being actively conducted.

발광 소자는 예컨대 반도체 물질로 형성되어 전기 에너지를 빛으로 변환하여 주는 반도체 발광 소자 또는 반도체 발광 다이오드이다. The light emitting device is, for example, a semiconductor light emitting device or a semiconductor light emitting diode which is formed of a semiconductor material and converts electrical energy into light.

발광 소자는 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다. 이에 기존의 광원을 반도체 발광 소자로 대체하기 위한 많은 연구가 진행되고 있다. The light emitting device has advantages of low power consumption, semi-permanent life, fast response speed, safety, and environmental friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps. Therefore, a lot of researches are being conducted to replace the existing light source with a semiconductor light emitting device.

발광 소자는 실내외에서 사용되는 각종 램프, 액정표시장치의 백라이트 유닛, 전광판과 같은 표시 소자, 가로등과 같은 조명 소자로서 사용이 증가되고 있는 추세이다.BACKGROUND ART Light emitting devices are increasingly being used as lighting devices such as various lamps used indoors and outdoors, backlight units of liquid crystal display devices, display devices such as electronic displays, and street lamps.

실시예는 광 추출 효율을 향상시킬 수 있는 발광 소자를 제공한다.The embodiment provides a light emitting device capable of improving light extraction efficiency.

실시예는 상부 영역의 전극을 없애 주어, 광 효율을 향상시킬 수 있는 발광 소자를 제공한다.The embodiment provides a light emitting device capable of improving the light efficiency by removing the electrode of the upper region.

실시예에 따르면, 발광 소자는, 제1 전극층; 상기 제1 전극층 상에 배치되고, 적어도 제1 도전형 반도체층, 상기 제1 도전형 반도체층 아래에 배치되는 활성층 및 상기 활성층 아래에 배치되는 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제1 전극층과 상기 발광 구조물 사이에 배치되는 제2 전극층; 상기 제1 전극층과 상기 제2 전극층 사이에 배치되는 절연층; 상기 제1 전극층 상에서 상기 발광 구조물과 상기 제2 전극층을 관통하도록 형성되는 리세스들; 및 상기 상기 제1 전극층을 상기 제1 도전형 반도체층에 전기적으로 연결시켜 주기 위해 상기 리세스 내에 형성되는 도전층을 포함한다.According to an embodiment, the light emitting device includes: a first electrode layer; A light emitting structure on the first electrode layer, the light emitting structure including at least a first conductive semiconductor layer, an active layer disposed below the first conductive semiconductor layer, and a second conductive semiconductor layer disposed below the active layer; A second electrode layer disposed between the first electrode layer and the light emitting structure; An insulating layer disposed between the first electrode layer and the second electrode layer; Recesses formed on the first electrode layer to penetrate the light emitting structure and the second electrode layer; And a conductive layer formed in the recess to electrically connect the first electrode layer to the first conductive semiconductor layer.

실시예에 따르면, 발광 소자 패키지는, 몸체; 상기 몸체 상에 배치되는 상기 발광 소자; 및 상기 발광 소자를 둘러싸는 몰딩 부재를 포함한다.According to an embodiment, the light emitting device package, the body; The light emitting device disposed on the body; And a molding member surrounding the light emitting device.

실시예는 광이 출사되는 제1 도전형 반도체층 상에 전극이 형성되지 않게 됨으로써, 광 출사 면적을 극대화시켜 광 효율을 향상시킬 수 있다.According to the embodiment, since the electrode is not formed on the first conductive semiconductor layer from which light is emitted, the light emission area may be maximized to improve light efficiency.

실시예는 Ga-face 면에 전극층이 접촉하도록 함으로써, 동작 전압 특성과 열적 안정성을 확보할 수 있다.In the embodiment, the electrode layer is in contact with the Ga-face surface, thereby securing operating voltage characteristics and thermal stability.

실시예는 발광 구조물이 관통하는 리세스를 형성하고, 리세스에 형성되는 도전층에 광 추출 구조물을 형성하거나 도전층과 별개로 광 추출 구조물을 형성함으로써, 발광 구조물에서 생성된 광이 리세스로 보다 용이하게 추출될 수 있어 광 효율이 향상될 수 있다. The embodiment forms a recess through which the light emitting structure penetrates, and forms a light extracting structure in a conductive layer formed in the recess or forms a light extracting structure separately from the conductive layer, whereby the light generated in the light emitting structure is transferred to the recess. It can be extracted more easily, the light efficiency can be improved.

도 1은 제1 실시예에 따른 발광 소자를 도시한 평면도이다.
도 2는 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 3은 또 다른 실시예에 따른 발광 소자를 도시한 평면도이다.
도 4 내지 도 11은 제1 실시예에 따른 발광 소자를 제조하기 위한 공정을 도시한 도면이다.
도 12는 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
도 13은 제3 실시예에 따른 발광 소자를 도시한 단면도이다.
도 14는 제4 실시예에 따른 발광 소자를 도시한 단면도이다.
도 15는 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.1 is a plan view illustrating a light emitting device according to a first embodiment.
2 is a cross-sectional view showing a light emitting device according to the first embodiment.
3 is a plan view illustrating a light emitting device according to yet another embodiment.
4 to 11 illustrate a process for manufacturing the light emitting device according to the first embodiment.
12 is a sectional view showing a light emitting device according to the second embodiment.
13 is a sectional view showing a light emitting device according to the third embodiment.
14 is a sectional view showing a light emitting device according to the fourth embodiment.
15 is a cross-sectional view illustrating a light emitting device package according to an embodiment.

발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the invention, in the case where it is described as being formed on the "top" or "bottom" of each component, the top (bottom) or the bottom (bottom) is the two components are mutually It includes both direct contact or one or more other components disposed between and formed between the two components. In addition, when expressed as "up (up) or down (down)" may include the meaning of the down direction as well as the up direction based on one component.

도 1은 제1 실시예에 따른 발광 소자를 도시한 평면도이고, 도 2는 제1 실시예에 따른 발광 소자를 도시한 단면도이다.1 is a plan view showing a light emitting device according to the first embodiment, Figure 2 is a cross-sectional view showing a light emitting device according to the first embodiment.

도 1 및 도 2를 참조하면, 제1 실시예에 따른 발광 소자(1)는 제1 전극층(7), 도전층(11), 절연층(9), 제2 전극층(17) 및 발광 구조물(25)을 포함할 수 있다.1 and 2, the light emitting device 1 according to the first embodiment may include a first electrode layer 7, a conductive layer 11, an insulating layer 9, a second electrode layer 17, and a light emitting structure ( 25).

상기 발광 구조물(25)은 II-VI족 또는 III-V족 화합물 반도체 재질로 형성된 다수의 화합물 반도체층을 포함할 수 있다. 상기 발광 소자(1)는 청색, 녹색, 또는 적색과 같은 가시광선 대역의 광을 생성하거나 자외선 대역의 광을 생성할 수 있다. 상기 발광 구조물(25)로부터 생성된 광은 실시 예의 기술적 범위 내에서 다양한 반도체 재질을 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.The light emitting structure 25 may include a plurality of compound semiconductor layers formed of a II-VI or III-V compound semiconductor material. The light emitting device 1 may generate light in a visible light band such as blue, green, or red, or may generate light in an ultraviolet light band. Light generated from the light emitting structure 25 may be implemented using various semiconductor materials within the technical scope of the embodiment, but is not limited thereto.

상기 발광 구조물(25)은 적어도 제1 도전형 반도체층(19), 활성층(21) 및 제2 도전형 반도체층(23)을 포함할 수 있다. The light emitting structure 25 may include at least a first conductivity type semiconductor layer 19, an active layer 21, and a second conductivity type semiconductor layer 23.

상기 제1 도전형 반도체층(19)은 상기 활성층(21) 위에 배치되며, 상기 제2 도전형 반도체층(23)은 상기 활성층(21)의 아래에 배치될 수 있다. 상기 제1 도전형 반도체층(19)의 두께는 상기 제2 도전형 반도체층(23)의 두께보다 적어도 두껍게 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The first conductivity type semiconductor layer 19 may be disposed on the active layer 21, and the second conductivity type semiconductor layer 23 may be disposed below the active layer 21. The thickness of the first conductivity type semiconductor layer 19 may be formed at least thicker than the thickness of the second conductivity type semiconductor layer 23, but is not limited thereto.

예컨대, 상기 제1 도전형 반도체층(19)과 상기 제2 도전형 반도체층(23)은 서로 상반된 도전형을 가질 수 있다. 예컨대, 상기 제1 도전형 반도체층(19)은 n형을 가지고, 상기 제2 도전형 반도체층(23)은 p형을 가질 수 있지만, 이에 대해서는 한정하지 않는다.For example, the first conductivity type semiconductor layer 19 and the second conductivity type semiconductor layer 23 may have opposite conductivity types. For example, the first conductivity type semiconductor layer 19 may have an n type, and the second conductivity type semiconductor layer 23 may have a p type, but is not limited thereto.

상기 제1 도전형 반도체층(19)은 제1도전형 도펀트를 포함하는 II-VI족 또는 III-V족 화합물 반도체로 형성될 수 있다. 상기 제1 도전형 반도체층(19)은 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP 및 AlGaInP 중에서 선택될 수 있다. 상기 제1 도전형 반도체층(19)은 In_xAl_yGa₁ _-x- _yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 화합물 반도체층으로 형성될 수 있다.The first conductive semiconductor layer 19 may be formed of a group II-VI or group III-V compound semiconductor including a first conductive dopant. The first conductive semiconductor layer 19 may be selected from, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP. The first conductive semiconductor layer 19 is a compound semiconductor layer having a compositional formula of _{_{_{_{_{In x Al y Ga 1 -x- y}}}}} N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) It can be formed as.

상기 제1 도전형 반도체층(19)은 n형 반도체층일 수 있으며, 상기 제1 도전형 도펀트는 예컨대 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 상기 제1 도전형 반도체층(19)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다. 상기 제1 도전형 반도체층(19)이 다층으로 형성되는 경우, 서로 다른 화합물 반도체층이 교대로 배치된 초 격자 구조(superlattice structure)를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The first conductivity-type semiconductor layer 19 may be an n-type semiconductor layer, and the first conductivity-type dopant may include an n-type dopant such as Si, Ge, Sn, Se, or Te. The first conductivity type semiconductor layer 19 may be formed as a single layer or a multilayer, but is not limited thereto. When the first conductivity type semiconductor layer 19 is formed in multiple layers, it may include a superlattice structure in which different compound semiconductor layers are alternately arranged, but the embodiment is not limited thereto.

상기 제1 도전형 반도체층(19) 위에는 제3 반도체층이 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제3 반도체층은 도펀트를 포함하거나 도펀트를 포함하지 않을 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제3 반도체층은 상기 제1 도전형 반도체층(19)과 반대 극성의 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. A third semiconductor layer may be formed on the first conductive semiconductor layer 19, but is not limited thereto. The third semiconductor layer may include or may not include a dopant, but is not limited thereto. For example, the third semiconductor layer may include a dopant having a polarity opposite to that of the first conductive semiconductor layer 19, but is not limited thereto.

상기 제2 도전형 반도체층(23) 아래에는 제4 반도체층이 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제4 반도체층은 도펀트를 포함하거나 도펀트를 포함하지 않을 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대 상기 제4 반도체층은 상기 제2 도전형 반도체층(23)과 반대 극성이고 상기 제1 도전형 반도체층(19)과 동일 극성의 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.A fourth semiconductor layer may be formed under the second conductive semiconductor layer 23, but is not limited thereto. The fourth semiconductor layer may include or may not include a dopant, but is not limited thereto. For example, the fourth semiconductor layer may include a dopant having a polarity opposite to that of the second conductive semiconductor layer 23 and of the same polarity as the first conductive semiconductor layer 19, but is not limited thereto.

이에 따라 발광 구조물(25)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나가 형성될 수 있다. Accordingly, at least one of the n-p junction, the p-n junction, the n-p-n junction, and the p-n-p junction structure may be formed in the light emitting structure 25.

상기 제1 도전형 반도체층(19) 아래에 활성층(21)이 형성될 수 있다. 상기 활성층(21)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(21)은 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다. An active layer 21 may be formed under the first conductive semiconductor layer 19. The active layer 21 may be formed in a single quantum well structure or a multiple quantum well structure. The active layer 21 may include a quantum wire structure or a quantum dot structure.

상기 활성층(21)은 II-VI족 또는 III-V족 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 In_x1Al_y1Ga₁ _-x1- _y1N (0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 화합물 반도체층으로 형성되며, 상기 장벽층은 In_x2Al_y2Ga₁ _-x2-y2N (0≤x2≤1, 0≤y2≤1, 0≤x2+y2≤1)의 조성식을 갖는 화합물 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 큰 밴드 갭을 갖는 물질로 형성될 수 있다.The active layer 21 may be formed in a cycle between a well layer and a barrier layer using a II-VI or III-V compound semiconductor material. The well layer is formed of a compound semiconductor layer having a composition formula of In _x1 Al _y1 Ga ₁ _-x1- _y1 N (0≤x1≤1, 0≤y1≤1, 0≤x1 + y1≤1), and the barrier layer May be formed of a compound semiconductor layer having a composition formula of In _x2 Al _y2 Ga ₁ -x2 _-y2 N (0 ≦ _{x2 ≦} ₁ , 0 ≦ _y2 ≦ 1, 0 ≦ x2 + _y2 ≦ 1). The barrier layer may be formed of a material having a band gap larger than the band gap of the well layer.

상기 활성층(21)은, 예를 들면 InGaN/GaN의 주기, InGaN/AlGaN의 주기, 및 InGaN/InGaN의 주기 중 적어도 하나의 주기를 포함할 수 있다. The active layer 21 may include, for example, at least one of a period of InGaN / GaN, a period of InGaN / AlGaN, and a period of InGaN / InGaN.

상기 활성층(21)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaNB 또는 GaN를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 도전형 클래드층의 밴드 갭은 상기 장벽층의 밴드 갭보다 크게 형성될 수 있다.A conductive clad layer may be formed on or under the active layer 21, and the conductive clad layer may include AlGaNB or GaN, but is not limited thereto. The band gap of the conductive clad layer may be larger than the band gap of the barrier layer.

상기 제2 도전형 반도체층(23)은 제2도전형 도펀트를 포함하는 II-VI족 또는 III-V족 화합물 반도체로 형성될 수 있다. 상기 제2 도전형 반도체층(23)은 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2 도전형 반도체층(23)은 In_xAl_yGa₁ _-x- _yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 화합물 반도체층으로 형성될 수 있다. 상기 제2 도전형 반도체층(23)은 p형 반도체층일 수 있으며, 상기 제2도전형 도펀트는 예컨대Mg, Zn 등과 같은 p형 도펀트를 포함할 수 있다. 상기 제2 도전형 반도체층(23)은 단층 또는 다층으로 형성될 수 있다. The second conductive semiconductor layer 23 may be formed of a group II-VI or group III-V compound semiconductor including a second conductive dopant. The second conductive semiconductor layer 23 may be selected from, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, or the like. The second conductive type semiconductor layer 23 is a compound semiconductor layer having a compositional formula of _{_{_{_{_{In x Al y Ga 1 -x- y}}}}} N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) It can be formed as. The second conductive semiconductor layer 23 may be a p-type semiconductor layer, and the second conductive dopant may include p-type dopants such as Mg and Zn. The second conductivity-type semiconductor layer 23 may be formed in a single layer or multiple layers.

상기 제1 도전형 반도체층(19), 상기 활성층(21) 및 상기 제2 도전형 반도체층(23)은 동일한 면적을 가질 수 있지만, 이에 대해 한정하지는 않는다. The first conductive semiconductor layer 19, the active layer 21, and the second conductive semiconductor layer 23 may have the same area, but are not limited thereto.

상기 제1 도전형 반도체층(19)의 상면은 광 추출 구조물(27)을 포함할 수 있다. 상기 제1 도전형 반도체층(19)의 상면에 러프니스(roughness) 또는 요철 패턴을 형성함으로써, 상기 광 추출 구조물(27)이 형성될 수 있다. 상기 러프니스 또는 요철 패턴은 옆에서 보았을 때 반구 형상, 다각형 형상, 뿔 형상, 나노 기둥 형상 중 적어도 하나를 포함할 수 있다. 상기 러프니스 또는 요철 패턴은 규칙적인 또는 불규칙적인 크기 및 간격을 포함할 수 있다. 상기 광 추출 구조물(27)은 상기 활성층(21)으로부터 상기 제1 도전형 반도체층(19)의 상면으로 진행되는 광의 임계각을 변화시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다. 상기 제1 도전형 반도체층(19)의 광 추출 구조물(27)은 전 영역에 형성되거나, 일부 영역에 형성될 수 있으며, 이에 대해 한정하지는 않는다. An upper surface of the first conductive semiconductor layer 19 may include a light extraction structure 27. The light extracting structure 27 may be formed by forming a roughness or uneven pattern on the top surface of the first conductivity type semiconductor layer 19. The roughness or irregularities pattern may include at least one of a hemispherical shape, a polygonal shape, a horn shape, and a nano pillar shape when viewed from the side. The roughness or unevenness pattern may include regular or irregular size and spacing. The light extracting structure 27 may change the critical angle of light traveling from the active layer 21 to the upper surface of the first conductive semiconductor layer 19, thereby improving light extraction efficiency. The light extracting structure 27 of the first conductivity type semiconductor layer 19 may be formed in the entire region or in a partial region, but is not limited thereto.

상기 발광 구조물(25)의 적어도 한 측면은 상기 발광 구조물(25)의 하면에 대해 수직하거나, 경사지게 형성될 수 있지만, 이에 대해서는 한정하지 않는다.At least one side surface of the light emitting structure 25 may be formed perpendicular to or inclined with respect to the bottom surface of the light emitting structure 25, but is not limited thereto.

상기 발광 구조물(25)의 아래, 구체적으로 상기 제2 도전형 반도체층(23)의 아래에 제2 전극층(17)이 형성될 수 있다.The second electrode layer 17 may be formed under the light emitting structure 25, specifically, under the second conductive semiconductor layer 23.

상기 제2 전극층(17)은 상기 제2 도전형 반도체층(23)과 접촉되어 상기 제2 도전형 반도체층(23)으로 전원을 공급하여 줄 수 있다.The second electrode layer 17 may be in contact with the second conductive semiconductor layer 23 to supply power to the second conductive semiconductor layer 23.

상기 제2 전극층(17)은 전기 전도도가 우수한 물질 및/또는 광 반사도가 우수한 물질, 예컨대 금속 물질로 형성될 수 있다. The second electrode layer 17 may be formed of a material having excellent electrical conductivity and / or a material having excellent light reflection, such as a metal material.

상기 제2 전극층(17)은 단층 또는 다층으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제2 전극층(17)은 상기 제2 도전형 반도체층(23)과 오믹 특성을 갖는 도전막, 광을 반사시키는 반사막 및 광을 확산(spreading)시키는 확산막 중 적어도 하나 이상을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The second electrode layer 17 may be formed as a single layer or a multilayer, but is not limited thereto. For example, the second electrode layer 17 may include at least one of the second conductive semiconductor layer 23 and a conductive film having ohmic characteristics, a reflective film reflecting light, and a diffusion film spreading light. However, this is not limitative.

상기 도전막은 금속 재질, 금속 산화물 재질 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 도전막은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 및 Pd 중 적어도 하나를 포함할 수 있다. 또한, 상기 도전막 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로부터 선택된 단층 또는 다수층으로 형성될 수 있다.The conductive layer may include at least one of a metal material, a metal oxide material, and a metal nitride material. The conductive layer may include, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), indium gallium zinc oxide (IGZO), or IGTO. (indium gallium tin oxide), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO , Pt, Ni, Au, Rh, and Pd. In addition, the conductive layer may be formed of a single layer or a plurality of layers selected from Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and alloys of two or more thereof.

상기 반사막은 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로부터 선택된 단층 또는 다수층으로 형성될 수 있다.The reflective film may be formed of, for example, a single layer or a plurality of layers selected from Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and alloys of two or more thereof.

상기 확산막은 전기 전도성이 우수한 금속 재질을 포함하며, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함한다.The diffusion film includes a metal material having excellent electrical conductivity, such as Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, At least one of Si and optional alloys thereof.

상기 제2 전극층(17)의 면적은 상기 발광 구조물(25)의 면적보다 클 수 있다. 즉, 상기 제2 전극층(17)은 상기 발광 구조물(25)과 중첩되는 제1 영역과 상기 발광 구조물(25)과 중첩되지 않고 노출되는 제2 영역을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.An area of the second electrode layer 17 may be larger than an area of the light emitting structure 25. That is, the second electrode layer 17 may include, but is not limited to, a first region overlapping the light emitting structure 25 and a second region exposed without overlapping the light emitting structure 25.

상기 제2 전극층(17)의 제2 영역 상에 부분적으로 전극 패드(29)가 형성될 수 있다. 상기 전극 패드(29)는 외부의 전원을 상기 제2 전극층(17)으로 원활하게 공급하여 주는 기능을 가질 수 있다. An electrode pad 29 may be partially formed on the second region of the second electrode layer 17. The electrode pad 29 may have a function of smoothly supplying external power to the second electrode layer 17.

도 1 내지 도 3에는 하나의 전극 패드(29)가 도시되고 있지만, 다수의 전극 패드가 발광 소자(1)의 측 영역에 형성될 수도 있다. Although one electrode pad 29 is shown in FIGS. 1 to 3, a plurality of electrode pads may be formed in the side region of the light emitting element 1.

상기 전극 패드(29)는 전기 전도도가 우수하고 내 부식성이 강한 금속 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 전극 패드(29)는 예컨대, Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu, Au 및 적어도 2 이상의 합금으로 이루어지는 그룹으로부터 선택된 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The electrode pad 29 may be formed of a metal material having excellent electrical conductivity and strong corrosion resistance, but is not limited thereto. The electrode pad 29 may be formed of a single layer or a multilayer selected from the group consisting of, for example, Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu, Au and at least two alloys. But it is not limited thereto.

상기 전극 패드(29)는 위에서 보았을 때 반구형, 원형, 사각형 등과 같은 다양한 형태로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The electrode pad 29 may be formed in various shapes such as hemispherical shape, circular shape, square shape, etc., when viewed from above, but is not limited thereto.

상기 전극 패드(29)는 상기 발광 구조물(25)의 측 상에 배치될 수 있다. 상기 전극 패드(29)는 상기 발광 구조물(25)의 측면으로부터 이격될 수 있지만, 이에 대해서는 한정하지 않는다.The electrode pad 29 may be disposed on the side of the light emitting structure 25. The electrode pad 29 may be spaced apart from the side surface of the light emitting structure 25, but is not limited thereto.

상기 발광 구조물(25)의 활성층(21)과 상기 전극 패드(29) 사이에 절연층(미도시)을 형성하여 주어, 상기 발광 구조물(25)의 활성층(21)과 상기 전극 패드(29) 사이의 전기적인 쇼트를 방지하여 줄 수 있다. 예컨대, 상기 절연층은 상기 발광 구조물(25)의 활성층(21)의 측면, 상기 제2 도전형 반도체층(23)의 측면 및/또는 상기 발광 구조물(25)과 상기 전극 패드(29) 사이의 상기 제2 전극층(17)의 상면에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.An insulating layer (not shown) is formed between the active layer 21 of the light emitting structure 25 and the electrode pad 29 to provide a gap between the active layer 21 and the electrode pad 29 of the light emitting structure 25. It can prevent electrical short. For example, the insulating layer may include a side surface of the active layer 21 of the light emitting structure 25, a side surface of the second conductive semiconductor layer 23, and / or between the light emitting structure 25 and the electrode pad 29. It may be formed on the upper surface of the second electrode layer 17, but is not limited thereto.

상기 발광 소자(1)는 리세스(15)들(recesses)을 포함할 수 있다. 상기 리세스(15)는 상기 발광 구조물(25)과 상기 제2 전극층(17)에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. The light emitting device 1 may include recesses 15. The recess 15 may be formed in the light emitting structure 25 and the second electrode layer 17, but is not limited thereto.

상기 제1 도전형 반도체층(19), 상기 활성층(21), 상기 제2 도전형 반도체층(23) 및 제2 전극층(17)을 식각하여 줌으로써, 상기 리세스(15)가 형성될 수 있다. The recess 15 may be formed by etching the first conductive semiconductor layer 19, the active layer 21, the second conductive semiconductor layer 23, and the second electrode layer 17. .

상기 리세스(15)들은 서로 간에 동일한 간격 또는 불규칙한 간격으로 이격될 수 있지만, 이에 대해서는 한정하지 않는다. The recesses 15 may be spaced apart from each other at equal or irregular intervals, but are not limited thereto.

상기 리세스(15)는 위에서 보았을 때, 원형, 사각형 등과 같은 다양한 형태로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.When viewed from above, the recess 15 may be formed in various shapes such as a circle, a rectangle, and the like, but is not limited thereto.

상기 리세스(15)의 직경은 대략 1㎛ 내지 대략 100㎛일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 리세스(15)의 직경은 대략 3㎛ 내지 70㎛일 수 있다. 상기 리세스(15)의 직경은 대략 5㎛ 내지 50㎛일 수 있다. The diameter of the recess 15 may be about 1 μm to about 100 μm, but is not limited thereto. The diameter of the recess 15 may be approximately 3 μm to 70 μm. The diameter of the recess 15 may be approximately 5 μm to 50 μm.

상기 리세스(15)의 직경은 상기 리세스(15)에 형성되는 절연층(9)의 두께와 도전층(11)의 두께 그리고 상기 리세스(15)로 광 추출된 광이 외부로 용이하게 빠져 나갈 수 있는 조건 등을 고려하여 결정될 수 있지만, 이에 대해서는 한정하지 않는다.The diameter of the recess 15 is such that the thickness of the insulating layer 9 formed in the recess 15, the thickness of the conductive layer 11, and the light extracted by the recess 15 are easily extracted to the outside. Although it may be determined in consideration of a condition that can exit, the present invention is not limited thereto.

상기 리세스(15)들은 일렬로 배열되거나 지그재그로 배열될 수 있지만, 이에 대해서는 한정하지 않는다.The recesses 15 may be arranged in a row or zigzag, but the embodiment is not limited thereto.

상기 리세스(15)의 내측면은 상기 제1 전극층(7)의 상면에 대해 수직이거나 경사지게 형성될 수 있지만, 이에 대해서는 한정하지 않는다. The inner side surface of the recess 15 may be formed to be perpendicular to or inclined with respect to the upper surface of the first electrode layer 7, but is not limited thereto.

상기 리세스(15)의 직경은 하부 방향에서 상부 방향으로 갈수록 선형적으로 또는 비선형적으로 커지며 상기 리세스(15)의 내측면은 경사진 면일 수 있지만, 이에 대해서는 한정하지 않는다.The diameter of the recess 15 increases linearly or nonlinearly from the lower direction to the upper direction, and the inner surface of the recess 15 may be an inclined surface, but is not limited thereto.

상기 리세스(15)의 직경은 하부 방향에서 상부 방향으로 갈수록 선형적으로 또는 비선형적으로 커지며 상기 리세스(15)의 내측면은 계단형(step type) 면을 가질 수 있지만, 이에 대해서는 한정하지 않는다.The diameter of the recess 15 increases linearly or nonlinearly from the lower direction to the upper direction, and the inner surface of the recess 15 may have a step type surface, but is not limited thereto. Do not.

상기 발광 구조물(25)의 측면의 일부분 및 상기 제2 전극층(17)의 측면 및 하면 상에 절연층(9)이 형성될 수 있다. An insulating layer 9 may be formed on a portion of the side surface of the light emitting structure 25 and on the side and bottom surfaces of the second electrode layer 17.

상기 절연층(9)은 상기 제1 전극층(7)과 상기 제2 전극층(17) 사이에 형성된 수평 영역(제1 영역)과 상기 발광 구조물(25)의 측면 일부분 및 상기 제2 전극층17)의 측면 상에 형성되는 수직 영역(제2 영역)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The insulating layer 9 may include a horizontal region (first region) formed between the first electrode layer 7 and the second electrode layer 17 and a portion of the side surface of the light emitting structure 25 and the second electrode layer 17. It may include a vertical region (second region) formed on the side, but is not limited thereto.

상기 절연층(9)은 상기 제1 및 제2 전극층(7, 17) 사이로부터 상기 제2 전극층(17)의 측면, 상기 제2 도전형 반도체층(23)의 측면 및 상기 활성층(21)의 측면을 경유하여 상기 제1 도전형 반도체층의 측면의 일부분으로 연장 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The insulating layer 9 has a side surface of the second electrode layer 17, a side surface of the second conductive semiconductor layer 23 and the active layer 21 between the first and second electrode layers 7 and 17. Although it may extend to a portion of the side of the first conductivity type semiconductor layer via the side, it is not limited thereto.

상기 절연층(9)은 전기적 절연 특성이 우수한 재질을 포함하며, 예컨대 SiO₂, SiO_x, SiO_xN_y, Si₃N₄, Al₂O₃ 및 TiO₂ 중 하나 또는 그 이상으로 형성될 수 있다. The insulating layer 9 may include a material having excellent electrical insulating properties, and for example, may be formed of one or more of SiO ₂ , SiO _x , SiO _x N _y , Si ₃ N ₄ , Al ₂ O _3, and TiO ₂ . have.

상기 절연층(9)은 상기 리세스(15)를 제외한 상기 제2 전극층(17)의 전체 하면 상에 배치될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 절연층(9)에 의해 상기 제2 전극층(17)과 상기 제1 전극층(7)의 전기적인 쇼트를 방지하여 줄 수 있다.The insulating layer 9 may be disposed on the entire lower surface of the second electrode layer 17 except for the recess 15, but is not limited thereto. The insulating layer 9 may prevent electrical short between the second electrode layer 17 and the first electrode layer 7.

상기 절연층(9)은 상기 리세스(15) 내에 노출된 상기 발광 구조물(25)의 측면의 일부분과 상기 제2 전극층(17)의 측면 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 절연층(9)은 상기 리세스(15) 내의 상기 제2 전극층(17)의 측면 상에 형성될 수 있다. 또한, 상기 절연층(9)은 상기 리세스(15) 내의 상기 제2 도전형 반도체층(23)의 측면, 상기 활성층(21)의 측면 및 상기 제1 도전형 반도체층(19)의 측면의 일부분에 형성될 수 있다. The insulating layer 9 may be formed on a portion of the side surface of the light emitting structure 25 exposed in the recess 15 and on the side surface of the second electrode layer 17, but is not limited thereto. The insulating layer 9 may be formed on the side surface of the second electrode layer 17 in the recess 15. In addition, the insulating layer 9 may have a side surface of the second conductive semiconductor layer 23 in the recess 15, a side surface of the active layer 21, and a side surface of the first conductive semiconductor layer 19. It can be formed in part.

상기 절연층(9)은 상기 제2 전극층(17)의 하면으로부터 연장되어 상기 제2 전극층(17)의 측면, 상기 제2 도전형 반도체층(23)의 측면 및 상기 활성층(21)의 측면을 경유하여 상기 제1 도전형 반도체층(19)의 측면의 일부분에 형성될 수 있다. The insulating layer 9 extends from the lower surface of the second electrode layer 17 to extend the side surface of the second electrode layer 17, the side surface of the second conductive semiconductor layer 23, and the side surface of the active layer 21. It may be formed on a portion of the side surface of the first conductivity type semiconductor layer 19 via.

상기 제1 도전형 반도체층(19)의 측면에서 상기 절연층(9)이 형성되는 높이(h1)는 대략 50nm 내지 대략 1㎛일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 도전형 반도체층(19)의 측면에서 상기 절연층(9)이 형성되는 높이(h1)는 대략 70nm 내지 대략 7000nm일 수 있다. 상기 제1 도전형 반도체층(19)의 측면에서 상기 절연층(9)이 형성되는 높이(h1)은 대략 100nm 내지 대략 5000nm일 수 있다. The height h1 at which the insulating layer 9 is formed on the side surface of the first conductivity type semiconductor layer 19 may be about 50 nm to about 1 μm, but the embodiment is not limited thereto. The height h1 at which the insulating layer 9 is formed on the side surface of the first conductivity type semiconductor layer 19 may be about 70 nm to about 7000 nm. The height h1 at which the insulating layer 9 is formed on the side surface of the first conductivity type semiconductor layer 19 may be about 100 nm to about 5000 nm.

상기 리세스(15) 내에 도전층(11)이 형성될 수 있다. 상기 도전층(11)은 상기 제1 전극층(7)을 상기 제1 도전형 반도체층(19)에 전기적으로 연결시켜 줄 수 있다. The conductive layer 11 may be formed in the recess 15. The conductive layer 11 may electrically connect the first electrode layer 7 to the first conductive semiconductor layer 19.

상기 도전층(11)은 상기 리세스(15) 내의 절연층(9)의 측면과 상기 제1 도전형 반도체층(19)의 측면 상에 형성될 수 있다. 상기 도전층(11)의 하부 영역은 상기 제1 전극층(7)과 접촉될 수 있다. The conductive layer 11 may be formed on the side surface of the insulating layer 9 in the recess 15 and the side surface of the first conductive semiconductor layer 19. The lower region of the conductive layer 11 may be in contact with the first electrode layer 7.

상기 도전층(11)은 상기 리세스(15)의 내측면의 둘레를 따라 형성될 수 있다. 상기 도전층(11)이 상기 리세스에 형성되더라도 여전히 상기 도전층(11)에 의해 둘러싸여지는 또 다른 리세스가 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 또 다른 리세스는 비어 있는 공간일 수 있지만, 이에 대해서는 한정하지 않는다. The conductive layer 11 may be formed along the circumference of the inner surface of the recess 15. Although the conductive layer 11 is formed in the recess, another recess still surrounded by the conductive layer 11 may be formed, but is not limited thereto. Another such recess may be an empty space, but is not limited thereto.

상기 또 다른 리세스에 의해 상기 제1 전극층(7)의 상면의 일부분이 노출될 수 있지만, 이에 대해서는 한정하지 않는다.A portion of the upper surface of the first electrode layer 7 may be exposed by the another recess, but is not limited thereto.

상기 도전층(11)의 두께는 대략 10 nm 내지 대략 500nm일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 도전층(11)의 두께는 대략 30nm 내지 대략 350nm일 수 있다. 상기 도전층(11)의 두께는 대략 50nm 내지 대략 200nm일 수 있다.The conductive layer 11 may have a thickness of about 10 nm to about 500 nm, but is not limited thereto. The conductive layer 11 may have a thickness of about 30 nm to about 350 nm. The conductive layer 11 may have a thickness of about 50 nm to about 200 nm.

상기 도전층(11)은 광이 투과될 수 있는 투광성 물질일 수 있다. 상기 도전층(11)은 전기 전도도가 우수한 도전 물질일 수 있다.The conductive layer 11 may be a translucent material through which light may be transmitted. The conductive layer 11 may be a conductive material having excellent electrical conductivity.

상기 도전층(11)은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide) 및 ATO(antimony tin oxide), GZO(gallium zinc oxide) 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The conductive layer 11 may be formed of, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), or indium gallium zinc (IGZO). oxide), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), and at least one of gallium zinc oxide (GZO), but are not limited thereto.

상기 절연층(9)의 측면과 상기 제1 도전형 반도체층(19)의 측면과 접촉하는 상기 도전층(11)의 제1 측면에 반대인 제2 측면은 광 추출 구조물(13)이 형성될 수 있다. The light extracting structure 13 may be formed on a side of the insulating layer 9 and a second side opposite to the first side of the conductive layer 11 in contact with the side of the first conductive semiconductor layer 19. Can be.

상기 광 추출 구조물(13)은 예컨대, 상기 도전층(11)을 형성한 후, 표면 처리 공정을 이용하여 상기 도전층(11)의 제2 측면을 거칠게 표면 처리함으로써 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The light extracting structure 13 may be formed by, for example, forming the conductive layer 11 and then roughly treating the second side surface of the conductive layer 11 using a surface treatment process. I never do that.

상기 광 추출 구조물(13)은 러프니스 또는 요철 패턴을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 광 추출 구조물(13)의 요철 패턴은 규칙적이거나 비 규칙적으로 배열될 수 있다. The light extracting structure 13 may include a roughness or uneven pattern, but is not limited thereto. The uneven pattern of the light extracting structure 13 may be arranged regularly or irregularly.

상기 광 추출 구조물(13)의 두께는 대략 1nm 내지 대략 300nm일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 광 추출 구조물(13)의 두께는 대략 10nm 내지 대략 100nm일 수 있다. 상기 광 추출 구조물(13)의 두께는 대략 30nm 내지 대략 70nm일 수 있다. The thickness of the light extracting structure 13 may be about 1 nm to about 300 nm, but is not limited thereto. The light extraction structure 13 may have a thickness of about 10 nm to about 100 nm. The light extraction structure 13 may have a thickness of about 30 nm to about 70 nm.

상기 발광 구조물(25) 내의 광이 상기 리세스(15)의 내측면으로 진행되는 경우, 광은 절연층(9) 또는 도전층(11)을 투과한 후 상기 리세스(15) 내로 출사될 수 있다. 상기 리세스(15) 내로 추출된 광은 상기 상부 방향으로 진행되어 외부로 방출될 수 있다. When the light in the light emitting structure 25 proceeds to the inner surface of the recess 15, the light may pass through the insulating layer 9 or the conductive layer 11 and then exit into the recess 15. have. Light extracted into the recess 15 may travel upward and be emitted to the outside.

상기 도전층(11)을 투과한 광은 상기 도전층(11)의 표면에 형성된 광 추출 구조물(13)에 의해 더욱 더 효율적으로 광 추출이 이루어질 수 있다. Light transmitted through the conductive layer 11 may be extracted more efficiently by the light extraction structure 13 formed on the surface of the conductive layer 11.

상기 절연층(9)의 아래에 제1 전극층(7)이 형성될 수 있다. The first electrode layer 7 may be formed under the insulating layer 9.

상기 제1 전극층(7)은 상기 제2 전극층(17)과 동일한 물질 또는 상이한 물질로 형성될 수 있다.The first electrode layer 7 may be formed of the same material or a different material from that of the second electrode layer 17.

상기 제1 전극층(7)은 상기 도전층(11)을 이용하여 상기 제1 도전형 반도체층(19)과 전기적으로 연결되어 상기 제1 도전형 반도체층(19)으로 전원을 공급하여 줄 수 있다.The first electrode layer 7 may be electrically connected to the first conductive semiconductor layer 19 using the conductive layer 11 to supply power to the first conductive semiconductor layer 19. .

상기 제1 전극층(7)은 전기 전도도가 우수한 물질 및/또는 광 반사도가 우수한 물질, 예컨대 금속 물질로 형성될 수 있다. The first electrode layer 7 may be formed of a material having excellent electrical conductivity and / or a material having excellent light reflection, such as a metal material.

상기 제1 전극층(7)은 단층 또는 다층으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The first electrode layer 7 may be formed as a single layer or a multilayer, but is not limited thereto.

상기 제1 전극층(7)은 광을 반사시키는 반사막 및 광을 확산(spreading)시키는 확산막 중 적어도 하나 이상을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 반사막이 상기 절연층(9) 아래에 형성되고, 상기 확산막이 상기 반사막 아래에 형성될 수 있다. 또는 상기 확산막이 상기 절연층(9) 아래에 형성되고, 반사막이 상기 확산막 아래에 형성될 수도 있지만, 이에 대해서는 한정하지 않는다.The first electrode layer 7 may include, but is not limited to, at least one of a reflective film reflecting light and a diffusion film spreading light. The reflective film may be formed under the insulating layer 9, and the diffusion film may be formed under the reflective film. Alternatively, the diffusion film may be formed under the insulating layer 9, and the reflection film may be formed under the diffusion film, but is not limited thereto.

상기 제1 전극층(7)의 면적은 상기 발광 구조물(25)의 면적보다 크고 상기 제2 전극층(17)의 면적이나 상기 절연층(9)의 면적과 동일할 수 있지만, 이에 대해서는 한정하지 않는다. The area of the first electrode layer 7 may be larger than the area of the light emitting structure 25 and may be the same as the area of the second electrode layer 17 or the area of the insulating layer 9, but is not limited thereto.

상기 제1 전극층(7)의 아래에 접합층(5)이 형성되고, 상기 접합층(5)의 아래에 지지 기판(3)이 형성될 수 있다.The bonding layer 5 may be formed under the first electrode layer 7, and the support substrate 3 may be formed under the bonding layer 5.

상기 접합층(5)은 상기 지지 기판(3)과 상기 제1 전극층(7)을 보다 강하게 접합되도록 하여 줄 수 있다. The bonding layer 5 may allow the support substrate 3 and the first electrode layer 7 to be more strongly bonded.

상기 접합층(5)은 적어도 하나의 금속층 또는 전도층을 포함하며, 베리어 금속 또는/및 본딩 금속을 포함할 수 있다. 상기 접합층(5)은 접합성과 도전성이 우수한 물질로 형성될 수 있다. 상기 접합층(5)은 금속 물질 또는 금속 합금일 수 있다. 상기 접합층(5)은 예를 들어, Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si, Al-Si, Ag-Cd, Au-Sb, Al-Zn, Al-Mg, Al-Ge, Pd-Pb, Ag-Sb, Au-In, Al-Cu-Si, Ag-Cd-Cu, Cu-Sb, Cd-Cu, Al-Si-Cu, Ag-Cu, Ag-Zn , Ag-Cu-Zn, Ag-Cd-Cu-Zn, Au-Si, Au-Ge, Au-Ni, Au-Cu, Au-Ag-Cu, Cu-Cu2 O, Cu-Zn, Cu-P, Ni-B, Ni-Mn-Pd, Ni-P, Pd-Ni 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. The bonding layer 5 includes at least one metal layer or a conductive layer, and may include a barrier metal and / or a bonding metal. The bonding layer 5 may be formed of a material having excellent bonding and conductivity. The bonding layer 5 may be a metal material or a metal alloy. The bonding layer 5 is, for example, Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si, Al -Si, Ag-Cd, Au-Sb, Al-Zn, Al-Mg, Al-Ge, Pd-Pb, Ag-Sb, Au-In, Al-Cu-Si, Ag-Cd-Cu, Cu-Sb , Cd-Cu, Al-Si-Cu, Ag-Cu, Ag-Zn, Ag-Cu-Zn, Ag-Cd-Cu-Zn, Au-Si, Au-Ge, Au-Ni, Au-Cu, Au At least one of -Ag-Cu, Cu-Cu 2 O, Cu-Zn, Cu-P, Ni-B, Ni-Mn-Pd, Ni-P, and Pd-Ni may be included, but is not limited thereto.

상기 지지 기판(3)은 전도성 물질을 포함할 수 있다. 상기 지지 기판(3)은 베이스 기판 또는 전도성 지지 부재로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브뎀(Mo) 및 구리-텅스텐(Cu-W) 중 적어도 하나로 형성될 수 있다. 상기 지지 기판(3)은 전도성 시트로 구현될 수 있다. 상기 지지 기판(3)은 30~300㎛로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The support substrate 3 may include a conductive material. The support substrate 3 may be formed of at least one of copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), and copper-tungsten (Cu-W) as a base substrate or a conductive support member. Can be. The support substrate 3 may be implemented by a conductive sheet. The support substrate 3 may be formed to 30 ~ 300㎛, it is not limited thereto.

상기 지지 기판(3)은 절연성 기판으로 형성될 수 있으며, 상기 절연성 기판은 사파이어(Al₂O₃)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 지지 기판(3)이 절연 기판인 경우, 상기 지지 기판(3)의 하면에 전도성 패드를 배치한 후, 측면 연결 전극 또는 비아 구조를 통해 제1 전극층(7) 또는/및 상기 접합층(5)과 전기적으로 연결될 수 있다.The support substrate 3 may be formed of an insulating substrate, and the insulating substrate may include sapphire (Al ₂ O ₃ ), but is not limited thereto. When the supporting substrate 3 is an insulating substrate, the conductive pad is disposed on the lower surface of the supporting substrate 3, and then the first electrode layer 7 or / and the bonding layer 5 is formed through side connection electrodes or via structures. ) Can be electrically connected.

상기 지지 기판(3), 상기 접합층(5) 및 상기 제1 전극층(7)은 예컨대 음(-) 전압을 공급하여 주는 제1 전극일 수 있고, 상기 제2 전극층(17)과 상기 전극 패드(29)는 예컨대 양(+) 전압을 공급하여 주는 제2 전극일 수 있지만, 이에 대해서는 한정하지 않는다.The support substrate 3, the bonding layer 5, and the first electrode layer 7 may be, for example, first electrodes that supply a negative voltage, and the second electrode layer 17 and the electrode pads. Reference numeral 29 may be, for example, a second electrode that supplies a positive voltage, but is not limited thereto.

도 3에 도시한 바와 같이, 리세스(15)들은 서로 간에 인접하여 규칙적으로 배열될 수 있지만, 이에 대해서는 한정하지 않는다.As shown in FIG. 3, the recesses 15 may be regularly arranged adjacent to each other, but are not limited in this regard.

도 4 내지 도 11은 제1 실시예에 따른 발광 소자를 제조하기 위한 공정을 도시한 도면이다.4 to 11 illustrate a process for manufacturing the light emitting device according to the first embodiment.

도 4를 참조하면, 성장 기판(101)은 성장 장비에 로딩되고, 그 위에 II-VI족 또는 III-V족 화합물 반도체를 이용하여 다수의 층 또는 패턴이 형성될 수 있다. Referring to FIG. 4, the growth substrate 101 is loaded into growth equipment, and a plurality of layers or patterns may be formed using the group II-VI or group III-V compound semiconductors thereon.

상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다. The growth equipment may be an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal organic chemical vapor (MOCVD) deposition) and the like, and the like is not limited to such equipment.

상기 성장 기판(101)은 도전성 기판 또는 절연성 기판 등을 이용한 성장 기판(101)이며, 예컨대, 사파이어 기판(Al₂0₃), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 성장 기판(101)의 상면에는 예컨대, 렌즈 형상 또는 스트라이프 형상의 요철 패턴이 형성될 수 있다. 이러한 요철 패턴에 의해 활성층(21)에서 생성된 광이 난반사되거나 산란되어 광 추출 효율이 향상될 수 있지만, 이에 대해서는 한정하지 않는다.The growth substrate 101 is a growth substrate 101 using a conductive substrate or an insulating substrate, for example, sapphire substrate (Al ₂ O ₃ ), GaN, SiC, ZnO, Si, GaP, InP, Ga203, GaAs, etc. It may be selected from the group consisting of. An upper surface of the growth substrate 101 may have, for example, a concave-convex pattern of a lens shape or a stripe shape. Light generated in the active layer 21 may be diffusely reflected or scattered by such an uneven pattern to improve light extraction efficiency, but the present invention is not limited thereto.

상기 성장 기판(101) 상에 예컨대 MOCVD 장비를 이용하여 버퍼층(102)과 발광 구조물(25)이 성장될 수 있다. The buffer layer 102 and the light emitting structure 25 may be grown on the growth substrate 101 using, for example, MOCVD equipment.

상기 버퍼층(102)은 상기 성장 기판(101)과 화합물 반도체층 사이의 격자 상수의 차이를 줄여주게 될 수 있다. 상기 버퍼층(102)은 II-VI족 똔느 III-V족 화합물 반도체 재질로 형성될 수 있는데, 예컨대 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP 및 AlGaInP 중에서 선택될 수 있다. The buffer layer 102 may reduce the difference in lattice constant between the growth substrate 101 and the compound semiconductor layer. The buffer layer 102 may be formed of a II-VI Group III-V compound semiconductor material, for example, selected from GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP. Can be.

도시되지 않았지만, 상기 버퍼층(102)과 발광 구조물(25) 사이에 비 도전형 반도체층이 형성될 수 있으며, 상기 비 도전형 반도체층은 도펀트를 포함하지 않는 화합물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 또는 상기 비 도전형 반도체층은 상기 발광 구조물(25)의 제1 도전형 반도체층(19)보다 작은 전도성을 갖는 화합물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. Although not shown, a non-conductive semiconductor layer may be formed between the buffer layer 102 and the light emitting structure 25, and the non-conductive semiconductor layer may be a compound semiconductor layer containing no dopant, but is not limited thereto. Do not. Alternatively, the non-conductive semiconductor layer may be a compound semiconductor layer having a smaller conductivity than the first conductive semiconductor layer 19 of the light emitting structure 25, but is not limited thereto.

상기 발광 구조물(25)은 적어도 제1 도전형 반도체층(19), 활성층(21) 및 제2 도전형 반도체층(23)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The light emitting structure 25 may include, but is not limited to, at least a first conductive semiconductor layer 19, an active layer 21, and a second conductive semiconductor layer 23.

상기 제1 도전형 반도체층(19)은 상기 버퍼층(102) 또는 상기 비 도전형 반도체층 상에 형성되고, 상기 활성층(21)은 상기 제1 도전형 반도체층(19) 상에 형성되며, 상기 제2 도전형 반도체층(23)은 상기 활성층(21) 상에 형성될 수 있다. The first conductive semiconductor layer 19 is formed on the buffer layer 102 or the non-conductive semiconductor layer, and the active layer 21 is formed on the first conductive semiconductor layer 19. The second conductivity type semiconductor layer 23 may be formed on the active layer 21.

예컨대, 상기 제1 도전형 반도체층(19)은 n형 도펀트를 포함하는 n형 반도체층이고, 상기 제2 도전형 반도체층(23)은 p형 도펀트를 포함하는 p형 반도체층일 수 있다.For example, the first conductive semiconductor layer 19 may be an n-type semiconductor layer including an n-type dopant, and the second conductive semiconductor layer 23 may be a p-type semiconductor layer including a p-type dopant.

상기 제1 도전형 반도체층(19), 상기 활성층(21) 및 상기 제2 도전형 반도체층(23)은 이미 앞서 상세히 설명한 바 있으므로, 더 이상의 설명은 생략한다.Since the first conductive semiconductor layer 19, the active layer 21, and the second conductive semiconductor layer 23 have already been described in detail above, further description thereof will be omitted.

상기 발광 구조물(25) 상에 제2 전극층(17)이 형성될 수 있다. 상기 제2 전극층(17)은 상기 제2 도전형 반도체층(23)과 오믹 특성을 갖는 도전막, 광을 반사시키는 반사막 및 광을 확산시키는 확산막 중 적어도 하나 이상을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 전도막, 상기 반사막 및 상기 확산막 각각의 물질의 종류는 이미 설명된 바 있으므로, 더 이상의 설명은 생략한다.The second electrode layer 17 may be formed on the light emitting structure 25. The second electrode layer 17 may include at least one or more of the second conductive semiconductor layer 23, a conductive film having ohmic characteristics, a reflecting film reflecting light, and a diffusion film diffusing light, but are not described herein. It is not limited. Since the types of the respective materials of the conductive film, the reflective film, and the diffusion film have already been described, further description thereof will be omitted.

상기 반사막과 상기 확산막은 스퍼터 방식, 증착 방식, 프린팅 방식, 도금 방식 중에서 선택적으로 형성할 수 있으며, 이에 대해 한정하지는 않는다.The reflective film and the diffusion film may be selectively formed among a sputtering method, a deposition method, a printing method, and a plating method, but are not limited thereto.

도 5를 참조하면, 상기 발광 구조물(25) 및 제2 전극층(17)에 적어도 하나의 리세스(15)가 형성될 수 있으며, 상기 리세스(15)는 상기 제2 전극층(17)의 상면으로부터 내부로 연장되어 상기 발광 구조물(25)을 관통하여 형성될 수 있다. 상기 리세스(15)에 의해 상기 버퍼층(102)의 상면의 일부분이 노출될 수 있다. 상기 리세스(15)의 깊이는 상기 제2 전극층(17)의 두께와 상기 발광 구조물(25)의 두께의 합에 의해 결정될 수 있지만, 이에 대해서는 한정하지 않는다. Referring to FIG. 5, at least one recess 15 may be formed in the light emitting structure 25 and the second electrode layer 17, and the recess 15 is an upper surface of the second electrode layer 17. It may extend from the inside to penetrate the light emitting structure 25. A portion of the top surface of the buffer layer 102 may be exposed by the recess 15. The depth of the recess 15 may be determined by the sum of the thickness of the second electrode layer 17 and the thickness of the light emitting structure 25, but is not limited thereto.

상기 리세스(15)는 도 1에 도시한 바와 같이 일렬로 배열되거나 도 3에 도시한 바와 같이, 서로 간에 인접하도록 배열될 수 있지만, 이에 대해서는 한정하지 않는다.The recesses 15 may be arranged in a line as shown in FIG. 1 or may be arranged adjacent to each other as shown in FIG. 3, but the embodiment is not limited thereto.

도 6을 참조하면, 상기 리세스(15) 내에 부분적으로 방지층(105)이 형성될 수 있다. 상기 방지층(105)은 상기 리세스(15) 내에 채워지되, 그 상면이 상기 발광 구조물(25)의 활성층(21)보다 낮게 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 방지층(105)은 상기 활성층(21)에 인접하는 상기 제1 도전형 반도체층(19)의 측면에는 형성되지 않을 수 있다.Referring to FIG. 6, a barrier layer 105 may be partially formed in the recess 15. The barrier layer 105 may be filled in the recess 15, but an upper surface thereof may be formed lower than the active layer 21 of the light emitting structure 25, but is not limited thereto. That is, the barrier layer 105 may not be formed on the side surface of the first conductive semiconductor layer 19 adjacent to the active layer 21.

이어서, 상기 제2 전극층(17) 위와 상기 리세스(15) 내에 절연층(9)이 형성될 수 있다. 상기 절연층(9)은 상기 리세스(15) 내의 상기 제2 전극층(17) 및 상기 발광 구조물(25)과 대응되는 둘레 면에 형성될 수 있다. 상기 절연층(9)은 상기 리세스(15) 내에서 상기 제2 전극층(17)의 측면, 상기 제2 도전형 반도체층(23)의 측면, 상기 활성층(21)의 측면 및 상기 제1 도전형 반도체층(19)의 측면 일부에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. Subsequently, an insulating layer 9 may be formed on the second electrode layer 17 and in the recess 15. The insulating layer 9 may be formed on a circumferential surface corresponding to the second electrode layer 17 and the light emitting structure 25 in the recess 15. The insulating layer 9 has a side of the second electrode layer 17, a side of the second conductive semiconductor layer 23, a side of the active layer 21, and the first conductive portion in the recess 15. It may be formed on a part of the side surface of the type semiconductor layer 19, but is not limited thereto.

상기 절연층(9)은 상기 방지층(105)에 의해 상기 버퍼층(102)에 인접한 상기 제1 도전형 반도체층(19)의 측면의 하부에 형성되지 않게 될 수 있다. The insulating layer 9 may not be formed under the side of the first conductive semiconductor layer 19 adjacent to the buffer layer 102 by the blocking layer 105.

도 7을 참조하면, 지지 기판(3) 상에 접합층(5)과 제1 전극층(7)이 형성될 수 있다. Referring to FIG. 7, the bonding layer 5 and the first electrode layer 7 may be formed on the support substrate 3.

상기 지지 기판(3), 상기 접합층(5) 및 상기 제1 전극층(7)은 모두 전기 전도도가 우수한 재질로 형성될 수 있다. 상기 지지 기판(3), 상기 접합층(5) 및 상기 제1 전극층(7)의 물질 종류는 앞서 상세히 설명한 바 있으므로, 더 이상의 설명은 생략한다.The support substrate 3, the bonding layer 5, and the first electrode layer 7 may all be formed of a material having excellent electrical conductivity. Since the material type of the support substrate 3, the bonding layer 5, and the first electrode layer 7 has been described in detail above, further description thereof will be omitted.

도 8을 참조하면, 도 6에 도시한 성장 기판(101)을 180° 뒤집은 다음, 상기 절연층(9)의 하면을 상기 제1 전극층(7)의 상면에 부착시킨다.Referring to FIG. 8, the growth substrate 101 illustrated in FIG. 6 is turned upside down by 180 °, and then the bottom surface of the insulating layer 9 is attached to the top surface of the first electrode layer 7.

상기 절연층(9)과 상기 제1 전극층(7) 사이의 부착력을 확보할 수 있다면, 어떠한 부착 공정이 이용되더라도 상관없다. As long as the adhesion between the insulating layer 9 and the first electrode layer 7 can be secured, any attachment process may be used.

예컨대 도 6에 도시된 절연층(9) 상에 추가적으로 저 융점을 갖는 금속 물질을 포함하는 제3 전극층을 형성한 후, 상기 제3 전극층을 고온의 열에 의해 녹인 다음, 상기 지지 기판(3)을 180° 뒤집어서 상기 제3 전극층을 이용하여 상기 제1 전극층(7)을 상기 절연층(9)에 부착시킬 수 있다. 이러한 경우, 상기 제3 전극층이 상기 절연층(9)과 상기 제1 전극층(7)을 부착시켜 주기 위한 접합층(5)일 수 있지만, 이에 대해서는 한정하지 않는다. For example, after forming a third electrode layer including a metal material having an additional low melting point on the insulating layer 9 shown in FIG. 6, the third electrode layer is melted by high temperature heat, and then the supporting substrate 3 is removed. The first electrode layer 7 may be attached to the insulating layer 9 by flipping 180 ° and using the third electrode layer. In this case, the third electrode layer may be a bonding layer 5 for attaching the insulating layer 9 and the first electrode layer 7, but is not limited thereto.

도 9를 참조하면, 상기 성장 기판(101)이 물리적 또는/및 화학적 방법으로 제거될 수 있다. 상기 성장 기판(101)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 공정을 이용하여 제거될 수 있다. 즉, 상기 성장 기판(101)에 특정 파장을 가지는 레이저를 조사하는 방식으로 상기 성장 기판(101)을 발광 구조물(25)로부터 리프트 오프하게 된다. Referring to FIG. 9, the growth substrate 101 may be removed by physical or / and chemical methods. The growth method of the growth substrate 101 may be removed using a laser lift off (LLO) process. That is, the growth substrate 101 is lifted off from the light emitting structure 25 by irradiating a laser having a specific wavelength on the growth substrate 101.

상기 성장 기판(101)과 상기 제1도전형 반도체층 사이에 배치된 버퍼층(102)을 습식 식각 액을 이용하여 제거하여, 상기 성장 기판(101)을 분리할 수도 있다. 상기 성장 기판(101)이 제거되고 상기 버퍼층(102)을 식각하거나 폴리싱하여 제거함으로써, 상기 제1 도전형 반도체층(19)의 상면이 노출될 수 있다. The growth substrate 101 may be separated by removing the buffer layer 102 disposed between the growth substrate 101 and the first conductive semiconductor layer using a wet etching solution. The top surface of the first conductivity type semiconductor layer 19 may be exposed by removing the growth substrate 101 and etching or polishing the buffer layer 102.

상기 제1 도전형 반도체층(19)의 상면은 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 등의 방식으로 식각하거나, 폴리싱 장비로 연마할 수 있다.The top surface of the first conductivity type semiconductor layer 19 may be etched by ICP / RIE (Inductively coupled Plasma / Reactive Ion Etching) or the like, or polished by polishing equipment.

이어서, 식각 공정, 예컨대 건식 식각(dry etching) 공정을 이용하여 상기 방지층(105)이 제거될 수 있다. Subsequently, the prevention layer 105 may be removed using an etching process, for example, a dry etching process.

도 10을 참조하면, 상기 제2 전극층(17)이 노출되도록 상기 발광 구조물(25)의 일부분을 제거한 리세스(15)(도 1 및 도 3 참조)가 형성될 수 있다. 상기 리세스(15)에 의해 노출된 상기 제2 전극층(17) 상에는 후공정에 의해 형성될 전극 패드(29)가 형성될 있다. 상기 리세스(15)의 사이즈는 상기 전극 패드(29)의 사이즈 및/또는 상기 리세스(15)에 의해 노출된 발광 구조물(25)의 측면과 상기 전극 패드(29) 사이의 이격 거리에 의해 결정될 수 있다. 즉, 상기 리세스(15)의 사이즈는 상기 전극 패드(29)의 사이즈보다 크게 형성될 수 있다. Referring to FIG. 10, a recess 15 (see FIGS. 1 and 3) from which a portion of the light emitting structure 25 is removed may be formed to expose the second electrode layer 17. An electrode pad 29 to be formed by a post process may be formed on the second electrode layer 17 exposed by the recess 15. The size of the recess 15 is determined by the size of the electrode pad 29 and / or the separation distance between the side surface of the light emitting structure 25 exposed by the recess 15 and the electrode pad 29. Can be determined. That is, the size of the recess 15 may be larger than the size of the electrode pad 29.

상기 리세스(15) 내에 도전층(11)이 형성될 수 있다. 상기 도전층(11)은 상기 리세스(15)의 내측 둘레를 따라 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 도전층(11)의 일측은 상기 제1 전극층(7)과 접촉되고 상기 도전층(11)의 타측은 상기 발광 구조물(25)의 제1 도전형 반도체층(19)과 접촉될 수 있다. 따라서, 상기 제1 전극층(7)으로 공급된 전원이 상기 도전층(11)을 경유하여 상기 제1 도전형 반도체층(19)으로 공급될 수 있다.The conductive layer 11 may be formed in the recess 15. The conductive layer 11 may be formed along the inner circumference of the recess 15, but is not limited thereto. One side of the conductive layer 11 may be in contact with the first electrode layer 7, and the other side of the conductive layer 11 may be in contact with the first conductive semiconductor layer 19 of the light emitting structure 25. Therefore, power supplied to the first electrode layer 7 may be supplied to the first conductive semiconductor layer 19 via the conductive layer 11.

상기 도전층(11)은 상기 리세스(15) 내에 형성된 절연층(9) 상에 형성되고 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 측면 상에 형성될 수 있다. The conductive layer 11 may be formed on the insulating layer 9 formed in the recess 15 and may be formed on the side surface of the first conductive semiconductor layer 19 of the light emitting structure 25.

상기 도전층(11)은 상기 발광 구조물(25)에서 생성된 광이 상기 리세스(15) 내로 출사되도록 해야 하므로, 광 투과율이 우수한 도전 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.Since the conductive layer 11 is to emit light generated in the light emitting structure 25 into the recess 15, the conductive layer 11 may be formed of a conductive material having excellent light transmittance, but is not limited thereto.

예컨대, 상기 도전층(11)은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide) 및 ATO(antimony tin oxide), GZO(gallium zinc oxide) 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.For example, the conductive layer 11 may be formed of, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), or indium IGZO (IGZO). gallium zinc oxide (IGTO), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO) and antimony tin oxide (ATO), and may include at least one of gallium zinc oxide (GZO), but is not limited thereto.

이어서, 상기 도전층(11)의 표면을 표면 처리 공정을 이용하여 거칠게 표면 처리 또는 식각하여 줌으로써, 상기 도전층(11)의 표면에 광 추출 구조물(13)이 형성될 수 있다. Subsequently, the surface of the conductive layer 11 may be roughly surface treated or etched by using a surface treatment process, so that the light extracting structure 13 may be formed on the surface of the conductive layer 11.

상기 광 추출 구조물(13)의 두께는 상기 도전층(11)의 두께의 5% 내지 50%일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 광 추출 구조물(13)의 두께는 상기 도전층(11)의 두께의 10% 내지 35%일 수 있다.The thickness of the light extracting structure 13 may be 5% to 50% of the thickness of the conductive layer 11, but is not limited thereto. The thickness of the light extracting structure 13 may be 10% to 35% of the thickness of the conductive layer 11.

도 11을 참조하면, 상기 발광 구조물(25)의 일부분에 형성된 리세스(15)에 의해 노출된 상기 제2 전극층(17) 상에 전극 패드(29)가 형성될 수 있다. Referring to FIG. 11, an electrode pad 29 may be formed on the second electrode layer 17 exposed by the recess 15 formed in a portion of the light emitting structure 25.

이어서, 식각 공정을 이용하여 상기 발광 구조물(25)의 상면, 구체적으로 상기 제1 도전형 반도체층(19)의 상면을 식각하여 상기 제1 도전형 반도체층(19)의 상면에 광 추출 구조물(27)이 형성될 수 있다. Subsequently, the upper surface of the light emitting structure 25, specifically, the upper surface of the first conductive semiconductor layer 19 is etched by using an etching process, so that the light extracting structure may be formed on the upper surface of the first conductive semiconductor layer 19. 27) can be formed.

상기 광 추출 구조물(27)은 도전층(11) 형성 공전 이전인 성장 기판(101)의 제거에 의해 노출된 제1 도전형 반도체층(19)에 형성될 수도 있지만, 이에 대해서는 한정하지 않는다.The light extracting structure 27 may be formed on the first conductive semiconductor layer 19 exposed by the removal of the growth substrate 101 before the conductive layer 11 is formed, but is not limited thereto.

도 12는 제2 실시예에 따른 발광 소자를 도시한 단면도이다.12 is a sectional view showing a light emitting device according to the second embodiment.

제2 실시예는 도전층(11)과 광 추출 구조물(35)을 별개로 형성하는 것을 제외하고는 제1 실시예와 거의 유사하다. 제2 실시예에서 제1 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.The second embodiment is almost similar to the first embodiment except that the conductive layer 11 and the light extracting structure 35 are formed separately. In the second embodiment, the same reference numerals are assigned to components having the same function or the same shape as the first embodiment, and detailed description thereof will be omitted.

도 12를 참조하면, 제2 실시예에 따른 발광 소자(1A)는 제1 전극층(7), 도전층(11), 광 추출 구조물(35), 절연층(9), 제2 전극층(17) 및 발광 구조물(25)을 포함할 수 있다.Referring to FIG. 12, the light emitting device 1A according to the second embodiment may include a first electrode layer 7, a conductive layer 11, a light extracting structure 35, an insulating layer 9, and a second electrode layer 17. And a light emitting structure 25.

상기 발광 구조물(25)과 상기 제2 전극층(17)은 적어도 하나 이상의 리세스(15)가 형성될 수 있다.At least one recess 15 may be formed in the light emitting structure 25 and the second electrode layer 17.

상기 리세스(15)에 상기 도전층(11)과 상기 광 추출 구조물(35)이 형성될 수 있다. The conductive layer 11 and the light extracting structure 35 may be formed in the recess 15.

상기 도전층(11)은 상기 리세스(15) 내에 형성된 절연층(9)의 측면과 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 측면 상에 형성될 수 있다. The conductive layer 11 may be formed on the side surface of the insulating layer 9 formed in the recess 15 and the side surface of the first conductive semiconductor layer 19 of the light emitting structure 25.

상기 도전층(11)의 일측은 상기 리세스(15)에 의해 노출된 제1 전극층(7)의 상면 일부분과 접촉되고, 상기 도전층(11)의 타측은 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 측면과 접촉될 수 있다.One side of the conductive layer 11 is in contact with a portion of the top surface of the first electrode layer 7 exposed by the recess 15, and the other side of the conductive layer 11 is the first of the light emitting structure 25. It may be in contact with the side of the conductive semiconductor layer 19.

상기 도전층(11)은 전기 전도도 및 광 투과율이 우수한 도전 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. The conductive layer 11 may be formed of a conductive material having excellent electrical conductivity and light transmittance, but is not limited thereto.

상기 도전층(11) 상, 구체적으로 상기 도전층(11)의 측면 상에 광 추출 구조물(35)이 형성될 수 있다.The light extracting structure 35 may be formed on the conductive layer 11, specifically, on the side surface of the conductive layer 11.

상기 광 추출 구조물(35)은 상기 도전층(11)과 상이한 종류의 물질 또는 상기 도전층(11)과 동일한 종류의 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The light extracting structure 35 may be formed of a material different from the conductive layer 11 or the same kind of material as the conductive layer 11, but is not limited thereto.

상기 광 추출 구조물(35)은 광 투과율이 우수한 물질로 형성될 수 있다.The light extracting structure 35 may be formed of a material having excellent light transmittance.

예컨대, 상기 광 추출 구조물(35)은 상기 산화 아연(ZnO)이나 산화 티타늄(TiO2)와 같은 투명한 도전 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.For example, the light extracting structure 35 may be formed of a transparent conductive material such as zinc oxide (ZnO) or titanium oxide (TiO 2), but is not limited thereto.

예컨대, 상기 광 추출 구조물(35)은 실리콘 산화 물질(SiO₂)이나 실리콘 질화 물질(SiN)과 같은 투명한 절연 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.For example, the light extracting structure 35 may be formed of a transparent insulating material such as silicon oxide material (SiO ₂ ) or silicon nitride material (SiN), but is not limited thereto.

상기 광 추출 구조물(35)의 표면에 러프니스나 요철 팬턴이 형성될 수 있다. Roughness or irregularities may be formed on the surface of the light extraction structure 35.

제1 실시예와 같이 도전층(11)에 광 추출 구조물(13)을 형성하는 경우 도전층(11)의 얇은 두께로 인해 광 추출 구조물(13)의 요철에 의해 도전층(11)이 부분적으로 관통된 리세스(15)가 형성되고, 이러한 리세스(15)로 인해 상기 도전층(11)의 저항이 증가되어 전원 공급이 원할하지 않을 수 있다. When the light extraction structure 13 is formed in the conductive layer 11 as in the first embodiment, the conductive layer 11 is partially formed by the unevenness of the light extraction structure 13 due to the thin thickness of the conductive layer 11. A through recess 15 is formed, and the recess 15 may increase the resistance of the conductive layer 11, thereby preventing power supply.

이에 반해, 제2 실시예는 도전층(11)은 오로지 전원 공급을 위한 전극으로서의 역할을 하고 광을 추출하는 기능은 상기 도전층(11)과 별개로 형성된 광 추출 구조물(35)에서 담당하도록 함으로써, 전원 공급을 원할하게 하여 줄 수 있다. In contrast, in the second embodiment, the conductive layer 11 serves as an electrode for power supply only and the function of extracting light is performed by the light extracting structure 35 formed separately from the conductive layer 11. This can make the power supply smooth.

도 13은 제3 실시예에 따른 발광 소자를 도시한 단면도이다.13 is a sectional view showing a light emitting device according to the third embodiment.

제3 실시예는 도전층(11)이 제1 도전형 반도체층(19)의 Ga-face 면과 접촉하는 것을 제외하고는 제1 실시예와 유사하다. 제3 실시예에서 제1 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.The third embodiment is similar to the first embodiment except that the conductive layer 11 is in contact with the Ga-face surface of the first conductive semiconductor layer 19. In the third embodiment, the same reference numerals are assigned to components having the same function or the same shape as the first embodiment, and detailed description thereof will be omitted.

도 13을 참조하면, 제3 실시예에 따른 발광 소자(1B)는 제1 전극층(7), 도전층(11), 절연층(9), 제2 전극층(17) 및 발광 구조물(25)을 포함할 수 있다.Referring to FIG. 13, the light emitting device 1B according to the third embodiment may include the first electrode layer 7, the conductive layer 11, the insulating layer 9, the second electrode layer 17, and the light emitting structure 25. It may include.

상기 발광 구조물(25)과 상기 제2 전극층(17)은 다수의 제1 및 제2 리세스(31, 33)를 포함할 수 있다.The light emitting structure 25 and the second electrode layer 17 may include a plurality of first and second recesses 31 and 33.

상기 제2 리세스(33)는 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 상면으로부터 활성층(21)에 인접하는 깊이까지 형성될 수 있다. 상기 제1 리세스(31)는 상기 제2 리세스(33)로부터 상기 제1 도전형 반도체층(19)의 하부 영역, 상기 활성층(21), 상기 제2 도전형 반도체층(23) 및 제2 전극층(17)을 관통하도록 형성될 수 있다. 상기 제1 및 제2 리세스(31, 33)에 의해 상기 제2 전극층(17)의 상면의 일부분이 노출될 수 있다.The second recess 33 may be formed from a top surface of the first conductivity-type semiconductor layer 19 of the light emitting structure 25 to a depth adjacent to the active layer 21. The first recess 31 is a lower region of the first conductive semiconductor layer 19, the active layer 21, the second conductive semiconductor layer 23, and the second recess 33. It may be formed to penetrate the second electrode layer 17. A portion of the upper surface of the second electrode layer 17 may be exposed by the first and second recesses 31 and 33.

상기 제1 리세스(31)의 직경(D1)은 상기 제2 리세스(33)의 직경(D2)보다 클 수 있다. 상기 제1 리세스(31)의 직경(D1)이 상기 제2 리세스(33)의 직경(D2)보다 크므로, 상기 제2 리세스(33)에 의해 Ga-face 면이 노출될 수 있다.The diameter D1 of the first recess 31 may be larger than the diameter D2 of the second recess 33. Since the diameter D1 of the first recess 31 is larger than the diameter D2 of the second recess 33, the Ga-face surface may be exposed by the second recess 33. .

Ga-face 면은 성장 방향의 반대 방향으로 식각했을 때 노출되는 면으로 정의될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 성장 방향은 예컨대 제1 도전형 반도체층(19), 활성층(21) 및 제2 도전형 반도체층(23)이 성장되는 순서에 따른 방향을 의미할 수 있다. The Ga-face surface may be defined as a surface exposed when etching in a direction opposite to the growth direction, but is not limited thereto. For example, the growth direction may mean a direction in which the first conductive semiconductor layer 19, the active layer 21, and the second conductive semiconductor layer 23 are grown.

예컨대, 상기 제2 도전형 반도체층(23), 상기 활성층(21) 및 상기 제1 도전형 반도체층(19)의 순서로 식각될 때, 이러한 식각에 의해 제1 도전형 반도체층(19)에 노출된 면이 Ga-face 면일 수 있지만, 이에 대해서는 한정하지 않는다.For example, when the second conductive semiconductor layer 23, the active layer 21, and the first conductive semiconductor layer 19 are etched in this order, the etching is performed on the first conductive semiconductor layer 19. The exposed surface may be a Ga-face surface, but is not limited thereto.

Ga-face 면은 열적 안정성과 동작 전압 특성이 매우 우수하다. 이러한 Ga-face 면에 전극층이 연결되는 경우, 동작 전압이 낮아지는 효과가 있다. The Ga-face side has excellent thermal stability and operating voltage characteristics. When the electrode layer is connected to the Ga-face surface, there is an effect that the operating voltage is lowered.

상기 Ga-face 면의 사이즈는 적어도 상기 절연층(9)과 상기 도전층(11)의 접촉 면적보다 클 수 있지만, 이에 대해서는 한정하지 않는다.The size of the Ga-face surface may be at least larger than the contact area between the insulating layer 9 and the conductive layer 11, but is not limited thereto.

상기 제1 리세스(31) 내의 발광 구조물(25)의 측면 상에 절연층(9)이 형성될 수 있다. 상기 절연층(9)은 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 하부 영역의 측면, 상기 활성층(21)의 측면, 제2 도전형 반도체층(23)의 측면뿐만 아니라 상기 제2 전극층(17)의 측면 상에 형성될 수 있다. 상기 절연층(9)의 일측은 상기 제1 도전형 반도체층(19)의 Ga-face 면과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다.An insulating layer 9 may be formed on the side surface of the light emitting structure 25 in the first recess 31. The insulating layer 9 may have a side surface of the lower region of the first conductive semiconductor layer 19 of the light emitting structure 25, a side surface of the active layer 21, and a side surface of the second conductive semiconductor layer 23. It may be formed on the side of the second electrode layer 17. One side of the insulating layer 9 may be in contact with the Ga-face surface of the first conductivity-type semiconductor layer 19, but is not limited thereto.

상기 절연층(9)의 측면 상에 도전층(11)이 형성될 수 있다. 상기 도전층(11) 상에는 광 추출 구조물(13)이 형성될 수 있다.The conductive layer 11 may be formed on the side surface of the insulating layer 9. The light extracting structure 13 may be formed on the conductive layer 11.

상기 도전층(11)의 일측은 상기 제1 전극층(7)과 접촉되고, 상기 도전층(11)의 타측은 상기 제1 도전형 반도체층(19)의 Ga-face 면과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다.One side of the conductive layer 11 may be in contact with the first electrode layer 7, and the other side of the conductive layer 11 may be in contact with the Ga-face surface of the first conductive semiconductor layer 19. This is not limitative.

도시되지 않았지만, 상기 도전층(11)은 제1 리세스(31) 내의 상기 절연층(9) 상뿐만 아니라 상기 제2 리세스(33)의 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 측면 상에도 형성될 수 있지만, 이에 대해서는 한정하지 않는다.Although not shown, the conductive layer 11 may be formed on the insulating layer 9 in the first recess 31 as well as the first conductive semiconductor layer of the light emitting structure 25 of the second recess 33. It may also be formed on the side of (19), but is not limited thereto.

한편, 도시하지 않았지만, 제2 실시예와 제3 실시예이 결합된 새로운 실시예도 가능하다. 예컨대, 제3 실시예와 같이 도전층(11)에 광 추출 구조물(13)이 형성되는 대신 도전층(11)과 별개로 도전층(11) 상에 광 추출 구조물(13)을 형성하여 줄 수도 있다.Although not shown, a new embodiment in which the second and third embodiments are combined is also possible. For example, instead of forming the light extracting structure 13 on the conductive layer 11 as in the third embodiment, the light extracting structure 13 may be formed on the conductive layer 11 separately from the conductive layer 11. have.

도 14는 제4 실시예에 따른 발광 소자를 도시한 단면도이다.14 is a sectional view showing a light emitting device according to the fourth embodiment.

제4 실시예는 도전층(11)과 광 추출 구조물(35)을 별개로 형성하는 것을 제외하고는 제3 실시예와 거의 유사하다. 제4 실시예에서 제3 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.The fourth embodiment is almost similar to the third embodiment except that the conductive layer 11 and the light extracting structure 35 are formed separately. In the fourth embodiment, the same reference numerals are assigned to components having the same function or the same shape as the third embodiment, and detailed description thereof will be omitted.

도 14를 참조하면, 제4 실시예에 따른 발광 소자(1C)는 제1 전극층(7), 도전층(11), 광 추출 구조물(35), 절연층(9), 제2 전극층(17) 및 발광 구조물(25)을 포함할 수 있다.Referring to FIG. 14, the light emitting device 1C according to the fourth embodiment may include the first electrode layer 7, the conductive layer 11, the light extracting structure 35, the insulating layer 9, and the second electrode layer 17. And a light emitting structure 25.

상기 제1 절연층(9)이 제1 리세스(31) 내의 상기 절연층(9)은 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 하부 영역의 측면, 상기 활성층(21)의 측면, 제2 도전형 반도체층(23)의 측면뿐만 아니라 상기 제2 전극층(17)의 측면 상에 형성될 수 있다.The insulating layer 9 in the first recess 31 of the first insulating layer 9 is formed on the side surface of the lower region of the first conductive semiconductor layer 19 of the light emitting structure 25. ) May be formed on the side surface of the second electrode layer 17 as well as the side surface of the second conductive semiconductor layer 23.

상기 제1 리세스(31) 내의 상기 절연층(9) 상에 도전층(11)이 형성될 수 있다. The conductive layer 11 may be formed on the insulating layer 9 in the first recess 31.

상기 도전층(11)과 별개로, 상기 도전층(11) 상에 광 추출 구조물(35)이 형성될 수 있다. 상기 광 추출 구조물(35)은 상기 도전층(11)의 측면 상에만 형성될 수 있다. 또는 상기 광 추출 구조물(35)은 상기 도전층(11)의 측면뿐만 아니라 상기 제2 리세스(33) 내의 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 측면 상에도 형성될 수 있다.Apart from the conductive layer 11, the light extracting structure 35 may be formed on the conductive layer 11. The light extracting structure 35 may be formed only on the side surface of the conductive layer 11. Alternatively, the light extracting structure 35 may be formed not only on the side of the conductive layer 11 but also on the side of the first conductivity-type semiconductor layer 19 of the light emitting structure 25 in the second recess 33. Can be.

상기 광 추출 구조물(35)의 표면에는 러프니스나 요철 패턴이 형성될 수 있다.Roughness or irregularities may be formed on the surface of the light extraction structure 35.

도 15는 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.15 is a cross-sectional view illustrating a light emitting device package according to an embodiment.

도 15을 참조하면, 실시예에 따른 발광 소자 패키지는 몸체(101)와, 상기 몸체(101)에 설치된 제1 리드 전극(103) 및 제2 리드 전극(105)과, 상기 몸체(101)에 설치되어 상기 제1 리드 전극(103) 및 제2 리드 전극(105)으로부터 전원을 공급받는 제1 실시예 및 제2 실시예들에 따른 발광 소자(1)와, 상기 발광 소자(1)를 포위하는 몰딩부재(113)를 포함한다.Referring to FIG. 15, the light emitting device package according to the embodiment may include a body 101, a first lead electrode 103 and a second lead electrode 105 installed on the body 101, and the body 101. A light emitting element 1 according to the first and second embodiments, which is installed and supplied with power from the first lead electrode 103 and the second lead electrode 105, and surrounds the light emitting element 1. It includes a molding member 113.

상기 몸체(101)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(1)의 주위에 경사면이 형성될 수 있다.The body 101 may include a silicon material, a synthetic resin material, or a metal material, and an inclined surface may be formed around the light emitting device 1.

상기 제1 리드 전극(103) 및 제2 리드 전극(105)은 서로 전기적으로 분리되며, 상기 발광 소자(1)에 전원을 제공한다.The first lead electrode 103 and the second lead electrode 105 are electrically separated from each other, and provide power to the light emitting device 1.

또한, 상기 제1 및 제2 리드 전극(103, 105)은 상기 발광 소자(1)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(1)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.In addition, the first and second lead electrodes 103 and 105 may increase light efficiency by reflecting light generated from the light emitting device 1, and heat generated from the light emitting device 1 to the outside. It can also play a role.

상기 발광 소자(1)는 상기 제1 리드 전극(103), 제2 리드 전극(105) 및 상기 몸체(101) 중 어느 하나 위에 설치될 수 있으며, 와이어 방식, 다이 본딩 방식 등에 의해 상기 제1 및 제2 리드 전극(103, 105)에 전기적으로 연결될 수 있으나, 이에 대해 한정하지는 않는다.The light emitting device 1 may be installed on any one of the first lead electrode 103, the second lead electrode 105, and the body 101. The light emitting device 1 may be formed by a wire method, a die bonding method, or the like. It may be electrically connected to the second lead electrodes 103 and 105, but is not limited thereto.

실시예에서는 한 개의 와이어(109)를 통해 발광 소자(1)를 상기 제1 및 제2 리드 전극(103, 105) 중 하나의 리드 전극에 전기적으로 연결시키는 것이 예시되어 있으나, 이에 한정하지 않고 2개의 와이어를 이용하여 발광 소자(1)를 상기 제1 및 제2 리드 전극(103, 15)에 전기적으로 연결시킬 수도 있으며, 와이어를 사용하지 않고 발광 소자(1)를 상기 제1 및 제2 리드 전극(103, 105)에 전기적으로 연결시킬 수도 있다.In the embodiment, it is illustrated that the light emitting device 1 is electrically connected to one of the first and second lead electrodes 103 and 105 through one wire 109, but is not limited thereto. The light emitting device 1 may be electrically connected to the first and second lead electrodes 103 and 15 using two wires, and the light emitting device 1 may be connected to the first and second lead without using a wire. It may be electrically connected to the electrodes 103 and 105.

상기 몰딩부재(113)는 상기 발광 소자(1)를 포위하여 상기 발광 소자(1)를 보호할 수 있다. 또한, 상기 몰딩부재(113)에는 형광체가 포함되어 상기 발광 소자(1)에서 방출된 광의 파장을 변화시킬 수 있다.The molding member 113 may surround the light emitting device 1 to protect the light emitting device 1. In addition, the molding member 113 may include a phosphor to change the wavelength of light emitted from the light emitting device 1.

실시예에 따른 발광 소자 패키지(200)는 COB(Chip On Board) 타입을 포함하며, 상기 몸체(101)의 상면은 평평하고, 상기 몸체(101)에는 복수의 발광 소자가 설치될 수도 있다.The light emitting device package 200 according to the embodiment may include a chip on board (COB) type, the upper surface of the body 101 is flat, and a plurality of light emitting devices may be installed on the body 101.

실시예에 따른 발광 소자나 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 표시 장치와 조명 장치, 예컨대 조명등, 신호등, 차량 전조등, 전광판, 지시등과 같은 유닛에 적용될 수 있다.The light emitting device or the light emitting device package according to the embodiment may be applied to the light unit. The light unit may be applied to a unit such as a display device and a lighting device, such as a lighting lamp, a traffic light, a vehicle headlight, an electric sign, an indicator lamp.

1, 1A, 1B, 1C: 발광 소자
3: 지지 기판
5: 접합층
7: 제1 전극층
9: 절연층
11: 도전층
13, 27, 35: 광 추출 구조물
15, 31, 33: 리세스
17: 제2 전극층
19: 제1 도전형 반도체층
21: 활성층
23: 제2 도전형 반도체층
25: 발광 구조물
29: 전극 패드
37: Ga-face 면
101: 성장 기판
102: 버퍼층
105: 방지층1, 1A, 1B, 1C: light emitting element
3: support substrate
5: bonding layer
7: first electrode layer
9: insulation layer
11: conductive layer
13, 27, 35: light extraction structure
15, 31, 33: recess
17: second electrode layer
19: first conductive semiconductor layer
21: active layer
23: second conductivity type semiconductor layer
25: light emitting structure
29: electrode pad
37: Ga-face side
101: growth substrate
102: buffer layer
105: prevention layer

Claims

A first electrode layer;
A light emitting structure disposed on the first electrode layer, the light emitting structure including at least a first conductive semiconductor layer, an active layer disposed below the first conductive semiconductor layer, and a second conductive semiconductor layer disposed below the active layer;
A second electrode layer disposed between the first electrode layer and the light emitting structure;
An insulating layer disposed between the first electrode layer and the second electrode layer;
A plurality of recesses formed on the first electrode layer to penetrate the light emitting structure and the second electrode layer; And
A conductive layer formed in each of the plurality of recesses to electrically connect the first electrode layer to the first conductive semiconductor layer,
The conductive layer is formed along an inner circumference of each of the plurality of recesses,
In each of the plurality of recesses, a sub recess surrounded by the conductive layer is formed,
And a portion of the top surface of the first electrode layer is exposed by the sub recess.

The method of claim 1,
The insulating layer is formed in each of the plurality of recesses.

The method of claim 2,
The insulating layer is disposed on at least the second electrode layer, the second conductivity type semiconductor layer and the active layer in each of the plurality of recesses.

The method of claim 2,
The conductive layer is disposed on the side of the first conductive semiconductor layer and the insulating layer.

The method of claim 2,
And the conductive layer is in contact with the first electrode layer and in contact with a side surface of the first conductivity-type semiconductor layer via the insulating layer in each of the plurality of recesses.

The method of claim 1,
The conductive layer may include a first side surface in contact with a side surface of the insulating layer and a side surface of the first conductive semiconductor layer; And a second side opposite to the first side;
The second side is a light emitting device comprising a first light extracting structure.

The method of claim 1,
Second light disposed in each of the plurality of recesses and disposed on a second side opposite to the first side of the conductive layer in contact with a side of the insulating layer and a side of the first conductive semiconductor layer; Further comprising an extraction structure,
The second light extracting structure may include a material different from the conductive layer or the same material as the conductive layer.

The method of claim 7, wherein
The second light extracting structure is one of a conductive material and an insulating material.

The method of claim 1,
Each of the plurality of recesses,
A second recess extending downward from an upper surface of the first conductive semiconductor layer;
A light emitting element having a diameter at least greater than a diameter of the second recess, the first recess being formed to penetrate at least the active layer, the second conductivity type semiconductor layer, and the second electrode layer from the second recess; .

The method of claim 9,
The lower surface of the first conductivity type semiconductor layer exposed by the second recess is a Ga-face surface.

The method of claim 10,
The conductive layer is in contact with the Ga-face surface of the first conductive semiconductor layer.

delete

The method of claim 11,
The conductive layer may include: a first side surface of the conductive layer disposed in the first recess and in contact with a side surface of the insulating layer; And a second side opposite to the first side;
The second side surface includes a third light extraction structure.

The method of claim 11,
The conductive layer may include: a first side surface disposed in the first recess and in contact with a side surface of the insulating layer; And a second side opposite to the first side;
A fourth light extracting structure disposed on a side of the first conductivity type semiconductor layer exposed by the second recess and on a second side of the conductive layer,
The fourth light extracting structure includes a material different from the conductive layer or the same material as the conductive layer.

The method of claim 1,
A light emitting device having a diameter of each of the plurality of recesses is 1 μm to 100 μm.

The method of claim 1,
The conductive layer has a thickness of 10 nm to 500 nm.

The method of claim 1,
The second electrode layer includes at least one of a conductive film, a reflective film and a diffusion film.

The method of claim 1,
The upper surface of the first conductivity type semiconductor layer comprises a fifth light extracting structure.

The method according to any one of claims 1 to 11 and 13 to 18,
An electrode pad disposed on a portion of the second electrode layer; And
The light emitting device further comprising a support substrate disposed under the first electrode layer.

Body;
A light emitting element disposed on the body and according to any one of claims 1 to 11 and 13 to 18; And
A light emitting device package comprising a molding member surrounding the light emitting device.