KR102029320B1 - Self-synchronizable network - Google Patents

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루카스 웨츨
프랭크 율리허
데이비드 요제프 요르거
게르하르트 페트바이스
볼프강 라베
알렉산드로스 폴라키스
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테크니셰 유니베르시테트 드레스덴
막스-플랑크-게젤샤프트 츄어 푀르더룽 데어 비쎈샤프텐 에.파우.
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    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Abstract

본 발명은 복수의 노드들을 포함하는 동기화 가능한 네트워크에 관한 것이다. 본 발명은 특히 대규모 네트워크들에서의 클록 분배 및 자가-구성 동기화에 관한 것이다. 본 발명은 또한, 복수의 노드들을 포함하는 네트워크를 동기화하기 위한 방법에 관한 것이다.
본 발명의 목적은 특히, 대규모 네트워크들에 대해 안정된 동기화된 상태를 제공하는 복수의 상호연결된 노드들을 포함하는 네트워크를 동기화하기 위한 솔루션을 제공하는 것이다.
이는, 네트워크의 각각의 상호연결의 길이 및 신호 송신 속도는, 오실레이터들의 네트워크-전체 동기화(Network-wide synchronization)가 네트워크의 다른 노드와 상호작용하는 연속적인 자가-구성 프로세스에서 네트워크의 모든 노드들에 대해 달성되도록, 상호연결의 다른 노드로부터 노드에 의해 수신된 신호들의 지연을 야기하도록 구성되며, 지연은 수신 노드의 제어 가능한 오실레이터의 자유-발진 주기(free-running period)의 백만분의 1보다 크다는 점에서 달성된다.
The present invention relates to a synchronizable network comprising a plurality of nodes. The present invention relates in particular to clock distribution and self-configuring synchronization in large networks. The invention also relates to a method for synchronizing a network comprising a plurality of nodes.
It is an object of the present invention, in particular, to provide a solution for synchronizing a network comprising a plurality of interconnected nodes providing a stable synchronized state for large networks.
This means that the length and signal transmission rate of each interconnection in the network is dependent on all nodes in the network in a continuous self-configuration process where the network-wide synchronization of oscillators interacts with other nodes in the network. To achieve a delay of signals received by the node from another node of the interconnect, the delay being greater than one millionth of the free-running period of the controllable oscillator of the receiving node. Is achieved at that point.

Description

자가-동기화 가능한 네트워크{SELF-SYNCHRONIZABLE NETWORK}Self-synchronizable network {SELF-SYNCHRONIZABLE NETWORK}

본 발명은 복수의 노드들을 포함하는 동기화 가능한 네트워크에 관한 것이다. 본 발명은 특히, 고성능 MPSoCs(Multiprocessor System-on-Chips) 아키텍처들, 모바일 통신의 대량 MIMO(Multiple-Input Multiple-Output) 시스템들, 다중코어-프로세서 애플리케이션 또는 GPU 동기화와 같이, 대규모 네트워크들에서 클록 분배 및 자가-구성 동기화(self-organized synchronization)에 관한 것이다. The present invention relates to a synchronizable network comprising a plurality of nodes. The invention is particularly useful in clocks in large networks, such as high performance Multiprocessor System-on-Chips (MPSoCs) architectures, large-scale multiple-input multiple-output (MIMO) systems in mobile communications, multicore-processor applications or GPU synchronization. It relates to distribution and self-organized synchronization.

본 발명은 또한, 복수의 노드들을 포함하는 네트워크를 동기화하기 위한 방법에 관한 것이다. The invention also relates to a method for synchronizing a network comprising a plurality of nodes.

서브-마이크로미터 반도체 디바이스 제조 기술들에 의해 가능해진 MPSoC들은 현대의 통신 및 계산 시스템의 핵심 컴포넌트가 되었다. 최근에, 단일 실리콘 다이에 점점 더 많은 프로세싱 코어들을 통합하려는 동향은 기계적 풋프린트, 계산 성능, 에너지 및 비용 효율성 면에서 유망한 이익들의 도움으로 탄력을 받고 있다. 따라서, 코어들의 수를 증가시키는 것은, 단일-코어 솔루션들에 비교하면 병렬 프로세싱 및 고효율을 통해 고성능으로 직접 치환된다. MPSoCs enabled by sub-micron semiconductor device manufacturing technologies have become a key component of modern communication and computing systems. Recently, the trend of integrating more and more processing cores into a single silicon die is gaining momentum with the help of promising benefits in terms of mechanical footprint, computational performance, energy and cost efficiency. Thus, increasing the number of cores is directly substituted for high performance through parallel processing and high efficiency compared to single-core solutions.

요즘에는, 수십만 개의 코어들이 하나의 단일 칩 상에 통합된다. 안정적이고 잘 정의된 시스템을 보장하기 위해, 공통적인 동기화 전략은 프로세싱 블록들의 클로킹을 분리하는 것이다. GALS(globally asynchronous locally synchronous) 클로킹은 단순화된 클록 트리를 산출하고 필요한 I/O 핀들의 수를 최소화하기 위해 온-칩의 클록 생성을 허용한다. 따라서, 이종 MPSoC 내에서 클록 주파수들 및 공급 전압들은 코어 별로 동적으로 조정될 수 있다. 그러나 GALS 클로킹 기술의 유연성, 확장성 및 다른 이익들은 분리된 클록 도메인들 간의 추가 통신 레이턴시로 인해 야기되는 성능 저하와 함께 발생한다. 이는 GALS 접근법의 애로점(bottleneck)을 정확하게 설명한다. Nowadays, hundreds of thousands of cores are integrated on one single chip. To ensure a stable and well defined system, a common synchronization strategy is to separate clocking of processing blocks. Globally asynchronous locally synchronous (GALS) clocking allows on-chip clock generation to yield a simplified clock tree and minimize the number of I / O pins required. Thus, clock frequencies and supply voltages within a heterogeneous MPSoC can be dynamically adjusted on a per core basis. However, the flexibility, scalability, and other benefits of GALS clocking techniques arise with performance degradation caused by additional communication latency between separate clock domains. This accurately accounts for the bottleneck of the GALS approach.

대조적으로, 고성능 마이크로프로세서들의 경우, 클로킹 네트워크(13)의 모든 코어들(11)이 하나의 마스터 클록(12)을 공유하는, 도 1에서 도시된 글로벌 동기식 설계가 사용된다. 코어들 간의 통신 레이턴시들은 GALS 클로킹에 비해 크게 감소된다. 차세대 MPSoC들을 고려할 때, 매우 큰 칩 영역이 동기식으로 클로킹되어야 한다. 마스터 클록 기반 클록 트리(도 1 참조)의 구현에 있어서, MPSoC들 내의 클록 신호들은 몇 밀리미터의 범위에 걸쳐 송신되어야 하며, 이는 속도, 전력 및 신뢰성에 대한 잘 알려진 애로점이다. 또한, 전통적인 글로벌 동기식 클로킹 회로들은 다수의 코어들, 꾸준히 증가하는 칩 크기 및 와이어 유도 지연을 가진 대형 MPSoC들에 대해 너무 어려워졌다. 또한, 클록 트리들은 상당한 양의 전력을 소비하며, 이는 모바일 통신 시스템들에 있어서 치명적이다. In contrast, for high performance microprocessors, the global synchronous design shown in FIG. 1 is used, in which all the cores 11 of the clocking network 13 share one master clock 12. Communication latency between cores is greatly reduced compared to GALS clocking. Given the next generation of MPSoCs, a very large chip area must be clocked synchronously. In the implementation of a master clock based clock tree (see FIG. 1), clock signals in MPSoCs must be transmitted over a range of millimeters, which is a well known pain point for speed, power and reliability. In addition, traditional global synchronous clocking circuits have become too difficult for large MPSoCs with multiple cores, steadily increasing chip size and wire induced delay. In addition, clock trees consume a significant amount of power, which is fatal for mobile communication systems.

클로킹 기술들인 GALS와 글로벌 동기식 설계 둘 다는 대량 MIMO(Multiple-Input Multiple-Output) 시스템 및 MPSoC들과 같은 대규모 네트워크들에서 그들의 한계에 도달했다. Both clocking technologies GALS and global synchronous design have reached their limits in large networks such as mass multiple-input multiple-output (MIMO) systems and MPSoCs.

네트워크 동기화 및 클록 분배에 대한 다른 전략은, 인트레이닝 마스터 클록(entraining master clock)이 없는 분산 네트워크 노드들의 자가-구성 동기화에 관한 것이다. Another strategy for network synchronization and clock distribution relates to self-configuring synchronization of distributed network nodes without an entraining master clock.

F.M.Orsatti, R.Carareto, J.R.C. Piqueira에 의한 "Mutually connected phase-locked loop networks: dynamical models and design parameters"(IET Circuit Devices Syst., 2008, Vol. 2, No. 6, pp. 495-508)은 마스터-슬레이브 유형 아키텍처들 대신 상호 연결된 아키텍처들을 사용함으로써 클록 신호들을 분배하는 것에 관한 것이다. 상호 연결된 디지털 PLL 네트워크들의 수학적 모델이 수치적으로 연구되고; 위상 검출기들의 클래스는 JK 플립 플롭 위상 검출기들 및 차지-펌프 위상 검출기들로 국한된다. Orsatti 등에서 설명된 셋업으로, XOR PD들을 사용함으로써 3개 또는 그 초과의 노드들을 갖는 상호 연결된 네트워크를 구축하는 것은 불가능하다. 부가적으로, 신호 송신 시간들은 명시적으로 무시된다. 노드들이 비선형 커플링 조건들을 갖는 비선형 오실레이터들임을 고려하여, 개별 노드 파라미터들 및 네트워크 연결성에 의존하여, 동기화된 상태들의 존재에 대한 조건들이 유도된다. F.M.Orsatti, R. Carareto, J.R.C. "Mutually connected phase-locked loop networks: dynamical models and design parameters" by Piqueira (IET Circuit Devices Syst., 2008, Vol. 2, No. 6, pp. 495-508) is an alternative to master-slave type architectures. It relates to distributing clock signals by using connected architectures. Mathematical models of interconnected digital PLL networks are numerically studied; The class of phase detectors is limited to JK flip flop phase detectors and charge-pump phase detectors. With the setup described in Orsatti et al, it is not possible to build an interconnected network with three or more nodes by using XOR PDs. In addition, signal transmission times are explicitly ignored. Considering that the nodes are nonlinear oscillators with nonlinear coupling conditions, conditions for the presence of synchronized states are derived, depending on the individual node parameters and network connectivity.

F.M. Orsatti, R. Carareto, J.R.C. Piqueira에 의한 "Multiple synchronous states in static delay-free mutually connected PLL networks"(Signal Processing 90 (2010) 2072-2082)는 디지털 위상-로킹 루프의 상호 연결된 네트워크들에 관한 것이다. 상호 연결된 디지털 PLL 네트워크들의 수학적 모델이 수치적으로 연구되고; 위상 검출기들의 클래스는 JK 플립 플롭 위상 검출기들로 국한된다. 지연들이 없는 정적 네트워크들의 경우에도, 네트워크에 대해 상이한 동기 상태들이 존재할 수 있다. F.M. Orsatti, R. Carareto, J.R.C. "Multiple synchronous states in static delay-free mutually connected PLL networks" by Piqueira (Signal Processing 90 (2010) 2072-2082) relates to interconnected networks of a digital phase-locking loop. Mathematical models of interconnected digital PLL networks are numerically studied; The class of phase detectors is limited to JK flip flop phase detectors. Even in static networks without delays, there may be different synchronization states for the network.

그러나 이 논문들은 오실레이터들 간의 시간 지연이 존재하지 않거나 무시할 수 있는 네트워크들을 다룬다. 또한, 두 논문들에서, 위상 검출기들의 클래스는 JK 플립 플롭 및/또는 차지-펌프 위상 검출기들로 국한된다. 따라서, 거기에 제시된 해결책은 상이한 유형들의 위상 검출기들을 갖는 네트워크들을 포함하지 않으며, 네트워크 노드들 간의 상당한 시간 지연들을 표출하는 네트워크들에 적용될 수 없다. However, these papers deal with networks where the time delay between oscillators does not exist or can be ignored. Also in both papers, the class of phase detectors is limited to JK flip flop and / or charge-pump phase detectors. Thus, the solution presented therein does not include networks with different types of phase detectors and cannot be applied to networks that exhibit significant time delays between network nodes.

WO 2013/178237 A1는 상호연결된 통신 노드들의 통신 네트워크에 관한 것으로, 각각의 노드는 다른 통신 노드들의 오실레이터들에 상호 커플링되는 오실레이터를 포함한다. 오실레이터는 주기적인 동기화 펄스들을 생성한다. 통신 노드는, 동기화 펄스들을 다른 통신 노드들에 송신하기 위한 송신기; 다른 통신 노드들로부터 동기화 펄스들을 수신하기 위한 수신기; 및 다른 통신 노드들로부터의 동기화 펄스들의 수신 시에, 오실레이터에 의해 생성된 동기화 펄스들의 위상을 조정함으로써, 오실레이터에 의해 생성된 동기화 펄스의 위상을, 다른 통신 노드들로부터 수신된 동기화 펄스의 위상과 동기화하기 위한 동기화 유닛을 더 포함한다. 동기화 유닛은, 보장된 네트워크-전체(network-wide) 동기화가 통신 네트워크의 모든 통신 노드들에 대해 달성되도록 하는 방식으로 오실레이터에 의해 생성된 동기화 펄스들의 위상을 조정한다. WO 2013/178237 A1 relates to a communication network of interconnected communication nodes, each node comprising an oscillator coupled to oscillators of other communication nodes. The oscillator generates periodic synchronization pulses. The communication node includes a transmitter for transmitting synchronization pulses to other communication nodes; A receiver for receiving synchronization pulses from other communication nodes; And upon receipt of the synchronization pulses from the other communication nodes, by adjusting the phase of the synchronization pulses generated by the oscillator, the phase of the synchronization pulses generated by the oscillator is equal to the phase of the synchronization pulses received from the other communication nodes. It further comprises a synchronization unit for synchronizing. The synchronization unit adjusts the phase of the synchronization pulses generated by the oscillator in such a way that guaranteed network-wide synchronization is achieved for all communication nodes of the communication network.

그러나 WO 2013/178237 A1는 통신 노드들 사이의 동기화 펄스들의 송신 시간 지연을 오실레이터의 주기의 1/8로 명시적으로 제한한다. 따라서, 본 개시는 오실레이터, 예를 들어, 고도로 집적된 칩 네트워크들의 주기의 1/8을 초과하는 송신 시간 지연을 표출하는 네트워크들에 대해 적합한 솔루션을 제공하지 못한다. 또한, 이 솔루션은 펄스 커플링을 가정한다. 확률론적 동기화 펄스 방출이 동기화를 보장하기 위해 요구된다. 따라서, 이 솔루션은 시간-연속적인 커플링을 갖는 클록 분배들에 대해 적합하지 않다. WO 2013/178237 A1, however, explicitly limits the transmission time delay of synchronization pulses between communication nodes to one eighth of the period of the oscillator. Thus, the present disclosure does not provide a suitable solution for an oscillator, for example, networks that exhibit transmission time delays in excess of one eighth of the period of highly integrated chip networks. This solution also assumes pulse coupling. Probabilistic synchronization pulse emission is required to ensure synchronization. Thus, this solution is not suitable for clock distributions with time-continuous coupling.

US 2009/183019 A1은 디수의 클록 아일랜드들을 갖는 시스템에 관한 것이며, 각각의 클록 아일랜드는 공통 클록 생성기에 의해 클로킹된다. 미리 결정된 양의 클록 스큐는 프로그래밍 가능 지연 엘리먼트들에 의해 도입되어, 시간이 지남에 따라 각각의 로직의 순시 전력 공급 전류 수요들을 스미어 아웃(smear out)할 수 있다. 또한, 추가 지연기는 정보 송신을 위해 상이한 클록 아일랜드들 사이의 클록 스큐를 보상하기 위해 사용된다. US 2009/183019 A1 relates to a system having a number of clock islands, each clock island being clocked by a common clock generator. A predetermined amount of clock skew can be introduced by the programmable delay elements to smear out the instantaneous power supply current demands of each logic over time. Further delayers are also used to compensate for clock skew between different clock islands for information transmission.

따라서, US 2009/183019 A1은 프로그래밍 가능 지연 엘리먼트들을 사용하는 단일 클록 생성기를 갖는 시스템에서 클록 스큐를 설정하는 것을 목표로 한다Accordingly, US 2009/183019 A1 aims to set up clock skew in a system with a single clock generator using programmable delay elements.

본 발명의 목적은 특히, 대규모 네트워크들에 대해 안정된 동기화된 상태를 제공하는 복수의 상호연결된 노드들을 포함하는 네트워크를 동기화하기 위한 솔루션을 제공하는 것이다. It is an object of the present invention, in particular, to provide a solution for synchronizing a network comprising a plurality of interconnected nodes providing a stable synchronized state for large networks.

여기서 동기화된 상태들은, 네트워크의 노드들 간의 시간-독립적인 위상차들을 갖는 네트워크의 임의의 상태와 관련된다. 이러한 네트워크에서, 네트워크의 각각의 노드는 다른 노드로부터 적어도 하나의 입력을 수신하고 자신의 출력을 적어도 다른 노드로 송신한다. The synchronized states here are related to any state of the network with time-independent phase differences between the nodes of the network. In such a network, each node of the network receives at least one input from another node and transmits its output to at least another node.

이 목적은 장치 독립 청구항에 따라 노드들의 네트워크 및 방법 독립 청구항에 따라 네트워크를 동기화하기 위한 방법으로 달성된다. This object is achieved with a method for synchronizing a network according to a network and a method independent claim of nodes according to the device independent claim.

본 발명은 복수의 상호연결된 노드들을 포함하는 네트워크에 관한 것이다. 노드는 네트워크의 복수의 상호연결된 노드들을 동기화하기 위해 시간-연속적인 동기화 신호를 생성하는 제어 가능한 오실레이터를 포함한다. 노드는, 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 주파수를 조정함으로써 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 위상을, 네트워크의 다른 노드로부터 수신된 외부 시간-연속적인 동기화 신호의 위상과 비교 및 동기화하기 위한 제어기를 더 포함한다. 네트워크의 다른 노드로부터 수신된 외부 시간-연속적인 동기화 신호는 다른 노드에 의해 송신된 시간-연속적인 동기화 신호에 대해 시간 지연만큼 지연된다. 이러한 지연들은 이러한 시스템들에서 동기화된 상태들을 가능하게 하는 기능을 수행할 수 있다. 시간 지연은 다른 노드에 의한 외부 시간-연속적인 동기화 신호의 송신과 노드에 의한 외부 시간-연속적인 동기화 신호의 후속 수신 사이의 송신 시간으로부터 발생하는 송신 시간 지연일 수 있다. 송신 시간-지연은 동기화 신호를 송신하는 연결의 길이를 조정하고 신호 송신 속도를 고려하여 튜닝될 수 있다. 시간 지연은 또한 송신 시간 지연에 부가하여, 임의의 튜닝 가능한 추가 시간 지연들을 포함할 수 있다. The present invention relates to a network comprising a plurality of interconnected nodes. The node includes a controllable oscillator that generates a time-continuous synchronization signal to synchronize the plurality of interconnected nodes of the network. The node may adjust the phase of the time-continuous synchronization signal generated by the controllable oscillator by adjusting the frequency of the time-continuous synchronization signal generated by the controllable oscillator, and the external time-continuous received from another node of the network. And a controller for comparing and synchronizing with the phase of the synchronization signal. The external time-continuous synchronization signal received from another node in the network is delayed by a time delay with respect to the time-continuous synchronization signal transmitted by the other node. These delays may perform the function of enabling synchronized states in such systems. The time delay may be a transmission time delay resulting from the transmission time between transmission of an external time-continuous synchronization signal by another node and subsequent reception of the external time-continuous synchronization signal by the node. The transmission time-delay may be tuned in consideration of the signal transmission speed and adjusting the length of the connection transmitting the synchronization signal. The time delay may also include any tunable additional time delays, in addition to the transmission time delay.

제어기는, 네트워크의 모든 노드들에 대해 오실레이터들의 네트워크-전체 동기화가 달성되도록 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 주파수를 반복적으로 조정한다. 동기화는 이에 따라, 네트워크에서의 노드들의 상호작용들을 통해 연속적인 자가-구성 프로세스로 달성된다. The controller repeatedly adjusts the frequency of the time-continuous synchronization signal generated by the controllable oscillator such that network-wide synchronization of the oscillators is achieved for all nodes of the network. Synchronization is thus achieved in a continuous self-configuration process through the interactions of the nodes in the network.

제어기는 튜닝 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 피드백을 갖는 임의의 제어 시스템일 수 있다. The controller can be any control system with feedback of the time-continuous synchronization signal generated by the tunable oscillator.

구체적으로, 제어 가능한 오실레이터와 조합하여, 제어기는 위상 동기 루프(PLL)를 형성할 수 있다. PLL들은 상호 위상차들을 평가하고 그의 주파수들을 상응하게 조정함으로써 그의 동기화 신호들을 동기화할 수 있는 전자 컴포넌트들이다. 제어기는 그 후 위상 검출기(PD) 및 루프 필터(LF)를 포함한다. 제어 가능한 오실레이터는 전압 제어 오실레이터(VCO)일 수 있다. 위상 검출기는 외부 시간-연속적인 동기화 신호의 위상을 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 위상과 비교한다. 튜닝 가능한 신호 인버터는 제어 가능한 오실레이터와 위상 검출기 간의 피드백 경로에 및/또는 각각의 입력 경로에 및/또는 제어 가능한 오실레이터와 적어도 다른 노드의 입력 사이의 출력 경로에 배치될 수 있다. Specifically, in combination with a controllable oscillator, the controller can form a phase locked loop (PLL). PLLs are electronic components that can synchronize their synchronization signals by evaluating mutual phase differences and correspondingly adjusting their frequencies. The controller then includes a phase detector PD and a loop filter LF. The controllable oscillator may be a voltage controlled oscillator (VCO). The phase detector compares the phase of the external time-continuous synchronization signal with the phase of the time-continuous synchronization signal generated by the controllable oscillator. The tunable signal inverter may be disposed in the feedback path between the controllable oscillator and the phase detector and / or in each input path and / or in the output path between the controllable oscillator and the input of at least another node.

상호 커플링된 PLL들에 대한 모델은 예로서 아날로그 PLL을 이용하여 아래에서 설명된다. 본 발명은 아날로그 PLL들로 국한되지 않는다. The model for intercoupled PLLs is described below using an analog PLL as an example. The invention is not limited to analog PLLs.

VCO들은 일정한 진폭을 갖는 정현파를 출력하며, 이는 일반성의 손실 없이 1로 세팅될 수 있고, VCOs output sinusoids with constant amplitude, which can be set to 1 without loss of generality,

Figure 112017064808761-pct00001
(1)
Figure 112017064808761-pct00001
(One)

여기서

Figure 112017064808761-pct00002
는 오실레터리 신호(oscillatory signal)의 위상을 나타내고,
Figure 112017064808761-pct00003
는 PLL을 인덱싱한다. 위상 검출기는 외부 입력 신호(
Figure 112017064808761-pct00004
)를 VCO의 출력 신호(
Figure 112017064808761-pct00005
)와 곱한다. 예를 들어, 송신 시간 지연들 및/또는 PLL들 간의 튜닝 가능한 추가 시간 지연들로부터 발생하는 시간 지연들은 수신된 신호의 지연(
Figure 112017064808761-pct00006
)에 의해 설명된다. 또한, VCO와 PD 사이의 피드백 지연은 VCO 신호의 지연(
Figure 112017064808761-pct00007
)에 의해 설명된다. 그러나 피드백 지연은 0일 수 있다. here
Figure 112017064808761-pct00002
Represents the phase of the oscillatory signal,
Figure 112017064808761-pct00003
Indexes the PLL. The phase detector is an external input signal (
Figure 112017064808761-pct00004
) Is the output signal of the VCO (
Figure 112017064808761-pct00005
Multiply by For example, time delays arising from transmission time delays and / or tunable additional time delays between PLLs may cause delays in the received signal,
Figure 112017064808761-pct00006
Is explained by). In addition, the feedback delay between the VCO and the PD is the delay of the VCO signal (
Figure 112017064808761-pct00007
Is explained by). However, the feedback delay may be zero.

Figure 112017064808761-pct00008
(2)
Figure 112017064808761-pct00008
(2)

이 신호(

Figure 112017064808761-pct00009
)는 LF의 임펄스 응답(
Figure 112017064808761-pct00010
)에 따라 루프 필터에 의해 필터링된다. This signal (
Figure 112017064808761-pct00009
) Is the impulse response (
Figure 112017064808761-pct00010
Is filtered by a loop filter.

Figure 112017064808761-pct00011
(3)
Figure 112017064808761-pct00011
(3)

LF의 출력(

Figure 112017064808761-pct00012
)은 VCO에 대한 제어 신호를 산출한다. VCO의 동적 주파수는 제어 신호(
Figure 112017064808761-pct00013
)에 의해 변조되는 그의 고유 주파수(
Figure 112017064808761-pct00014
)에 의해 주어지며 , Output of LF (
Figure 112017064808761-pct00012
) Yields a control signal for the VCO. The dynamic frequency of the VCO is the control signal (
Figure 112017064808761-pct00013
Its natural frequency modulated by
Figure 112017064808761-pct00014
Given by

Figure 112017064808761-pct00015
(4)
Figure 112017064808761-pct00015
(4)

여기서

Figure 112017064808761-pct00016
Figure 112017064808761-pct00017
의 시간-미분을 나타내고,
Figure 112017064808761-pct00018
는 VCO의 감도이다. 수식(2)에서, 위상차를 포함하는 제 1 항은 신호의 저주파수 컴포넌트를 설명하는 반면에, 위상들의 합을 포함하는 제 2 항은 고주파수 컴포넌트를 설명한다. 이상적인 것으로서 LF를 근사화하면, 우리는 수식(2)의 고주파 컴포넌트들을 생략한다. 따라서, VCO의 동적 주파수는 다음에 의해 주어지고, here
Figure 112017064808761-pct00016
Is
Figure 112017064808761-pct00017
Represents the time-derived of
Figure 112017064808761-pct00018
Is the sensitivity of the VCO. In equation (2), the first term comprising the phase difference describes the low frequency component of the signal, while the second term comprising the sum of the phases describes the high frequency component. By approximating LF as an ideal, we omit the high frequency components of equation (2). Thus, the dynamic frequency of the VCO is given by

Figure 112017064808761-pct00019
(5)
Figure 112017064808761-pct00019
(5)

여기서

Figure 112017064808761-pct00020
는 커플링 강도이며 주파수의 디멘션(dimension)을 갖는다. 위상차를 포함하는 코사인 함수는 커플링 함수라 불린다. 이것은 2개의 상호 지연-커플링 PLL들에 대한 폐쇄 위상 방정식(closed phase equation)이다. here
Figure 112017064808761-pct00020
Is the coupling strength and has a dimension of frequency. The cosine function containing the phase difference is called a coupling function. This is a closed phase equation for two mutual delay-coupled PLLs.

수식(5)은 커플링된 오실레이터들 간에 지연들을 갖는 N개의 지연 커플링된 PLL들에 대한 위상 모델로 확장될 수 있다. 표준의 최신 PLL은 단일 입력 신호만을 처리한다. 제어기는 그 후, 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 주파수를 조정함으로써 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 위상을, 네트워크의 복수의 다른 노드들로부터 수신된 외부 시간-연속적인 동기화 신호들의 위상들과 비교 및 동기화한다. Equation (5) can be extended to a phase model for N delay coupled PLLs with delays between the coupled oscillators. The latest PLL in the standard only handles a single input signal. The controller then receives the phase of the time-continuous synchronization signal generated by the controllable oscillator by adjusting the frequency of the time-continuous synchronization signal generated by the controllable oscillator from the plurality of other nodes in the network. Compare and synchronize with phases of external time-continuous synchronization signals.

본 발명의 일 양상은, 결합된 외부 시간-연속적인 동기화 신호를 생성하기 위해 네트워크의 다른 노드들로부터 수신된 외부 시간-연속적인 동기화 신호들을 결합하기 위한 결합기(combiner)에 관한 것이다. 위상 검출기는 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 위상을, 결합된 외부 시간-연속적인 동기화 신호의 위상과 비교한다. 결합기는 위상 검출기(PD)의 부분일 수 있다. 결합기는 비-반전 가산기일 수 있다. 위상 검출기(PD)는 아날로그 신호들의 경우 곱셈기 또는 디지털 신호들의 경우 XOR 게이트일 수 있다. 대안적으로 위상 검출기는, 복수의 위상 검출기 신호들을 생성하기 위해 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 위상을, 각각의 외부 시간-연속적인 동기화 신호의 위상과 개별적으로 비교할 수 있다. 결합기는 그 후 위상 검출기 신호들을 결합하여 제어 가능한 오실레이터를 제어한다. One aspect of the invention relates to a combiner for combining external time-continuous synchronization signals received from other nodes in a network to produce a combined external time-continuous synchronization signal. The phase detector compares the phase of the time-continuous synchronization signal generated by the controllable oscillator with the phase of the combined external time-continuous synchronization signal. The combiner may be part of the phase detector PD. The linking group may be a non-inverting adder. The phase detector PD may be a multiplier for analog signals or an XOR gate for digital signals. Alternatively, the phase detector may separately compare the phase of the time-continuous synchronization signal generated by the controllable oscillator to generate a plurality of phase detector signals with the phase of each external time-continuous synchronization signal. . The combiner then combines the phase detector signals to control the controllable oscillator.

N개의 커플링된 아날로그 PLL들에 대한 위상 모델은 다음을 판독한다. The phase model for the N coupled analog PLLs reads:

Figure 112017064808761-pct00021
(6)
Figure 112017064808761-pct00021
(6)

PLL들 간의 연결은 커플링 행렬(

Figure 112017064808761-pct00022
)(
Figure 112017064808761-pct00023
)에 의해 설명되며, 여기서
Figure 112017064808761-pct00024
는 k와 l 간의 연결을 표시한다. 커플링 강도는 입력 신호들(
Figure 112017064808761-pct00025
)의 수에 의해 정규화된다. 커플링 행렬들의 2개의 예들은 N=4의 오실레이터들을 갖는 글로벌 커플링에 대해 그리고 주기적인 경계 조건을 가진 2x2 격자 상의 가장 가까운-이웃 커플링(nearest-neighbor coupling)에 대해 주어진다:The connection between PLLs is a coupling matrix (
Figure 112017064808761-pct00022
) (
Figure 112017064808761-pct00023
), Where
Figure 112017064808761-pct00024
Denotes the connection between k and l. Coupling strength depends on the input signals (
Figure 112017064808761-pct00025
Normalized by the number of Two examples of coupling matrices are given for global coupling with oscillators of N = 4 and for nearest-neighbor coupling on a 2x2 lattice with periodic boundary conditions:

Figure 112017064808761-pct00026
(7)
Figure 112017064808761-pct00026
(7)

글로벌 동-위상 동기 상태에 대해, 모든 오실레이터들의 위상들은 다음을 만족하며;For the global in-phase synchronized state, the phases of all oscillators satisfy the following;

Figure 112017064808761-pct00027
(8)
Figure 112017064808761-pct00027
(8)

여기서, Ω는 동기화된 상태의 집단 주파수(collective frequency)를 나타낸다. 집단 주파수(Ω)는 다음을 만족하고;Here, Ω represents the collective frequency of the synchronized state. The collective frequency Ω satisfies the following;

Figure 112017064808761-pct00028
(9)
Figure 112017064808761-pct00028
(9)

여기서

Figure 112017064808761-pct00029
Figure 112017064808761-pct00030
이다. 이 결과는 노드들의 분리된 세트가 없는 경우 임의의 커플링 토폴로지에 대해 유효하다. here
Figure 112017064808761-pct00029
And
Figure 112017064808761-pct00030
to be. This result is valid for any coupling topology where there is no separate set of nodes.

본 발명의 일 양상은 커플링된 PLL들 간의 시간 지연을 튜닝하는 것에 관한 것이다. 글로벌 주파수(Ω)를 갖는 안정된 동-위상 동기화 솔루션(수식(8))은 커플링된 동기화기들 사이의 임의의 시간 지연들에 대해 달성될 수 없다. 시간 지연은 설계 파라미터이며, 추가 지연기 및 네트워크 설계에 의해 튜닝될 수 있다. 노드는 송신 시간 지연에 추가 시간 지연을 유도하기 위한 지연기를 포함할 수 있다. 시간 지연은 동기화 신호에 대해 주파수-의존적 위상 시프트를 효과적으로 유도하고, 적절히 튜닝되면, 안정된 동기화 상태들이 가능해지도록 커플링 특성들을 변화시킨다. 지연기는 이러한 위상 시프트들을 유도하는데 적합한 임의의 수단일 수 있다. 지연기는 각각의 입력 경로에 대해 특별히 튜닝될 필요가 있다. One aspect of the invention relates to tuning the time delay between coupled PLLs. A stable in-phase synchronization solution with global frequency Ω (equation 8) cannot be achieved for any time delays between coupled synchronizers. Time delay is a design parameter and can be tuned by additional delay and network design. The node may include a delayer for inducing an additional time delay to the transmission time delay. The time delay effectively induces a frequency-dependent phase shift for the synchronization signal and, if properly tuned, changes the coupling characteristics so that stable synchronization states are possible. The retarder can be any means suitable for inducing such phase shifts. The retarder needs to be tuned specifically for each input path.

시간 지연은 대략 제어 가능한 오실레이터의 주기일 수 있다. 특히, 그것은 제어 가능한 오실레이터의 한 주기의 1/8을 초과할 수 있다. 따라서, 큰 지연들을 갖는 네트워크는 동기화될수있다. The time delay can be approximately the period of the controllable oscillator. In particular, it may exceed one eighth of one period of the controllable oscillator. Thus, networks with large delays can be synchronized.

노드는 제어 가능한 오실레이터와 위상 검출기 사이의 피드백 경로에서 피드백 지연(

Figure 112017064808761-pct00031
)을 유도하기 위한 피드백 지연기를 더 포함할 수 있다. 피드백 지연은 시간 지연을 보상할 수 있다. 노드는, 신호 반전을 유도하기 위해 각각의 입력 경로 및/또는 제어 가능한 오실레이터와 위상 검출기 사이의 피드백 경로의 튜닝 가능한 신호 인버터 및/또는 제어 가능한 오실레이터들 사이의 출력 경로의 튜닝 가능한 신호 인버터를 더 포함할 수 있다. 집단 주파수는 그 후 시간 지연(
Figure 112017064808761-pct00201
)과 피드백 지연(
Figure 112017064808761-pct00033
) 간의 차이에 의존한다 .The node can provide feedback delay in the feedback path between the controllable oscillator and
Figure 112017064808761-pct00031
It may further include a feedback delay unit for inducing a). The feedback delay may compensate for the time delay. The node further comprises a tunable signal inverter of each input path and / or a feedback path between the controllable oscillator and the phase detector and / or a tunable signal inverter of the output path between the controllable oscillators to induce signal inversion. can do. The collective frequency then becomes a time delay (
Figure 112017064808761-pct00201
) And feedback delay (
Figure 112017064808761-pct00033
Depends on the difference between

또한, 시간 지연(

Figure 112017064808761-pct00034
)은 설명될 바와 같이 최대 안정성을 갖는 동-위상 동기화된 상태에 도달하기 위해 그것이 섭동 응답 레이트(perturbation response rate)(λ)를 최소화하도록 튜닝될 수 있다. Also, the time delay (
Figure 112017064808761-pct00034
Can be tuned so that it minimizes the perturbation response rate [lambda] to reach an in-phase synchronized state with maximum stability as will be described.

섭동(

Figure 112017064808761-pct00035
)에 의해 동요된 위상에 대해 ,perturbation(
Figure 112017064808761-pct00035
For the phase shaken by),

Figure 112017064808761-pct00036
(10)
Figure 112017064808761-pct00036
10

이고, 여기서,

Figure 112017064808761-pct00037
은 작고,
Figure 112017064808761-pct00038
Figure 112017064808761-pct00039
에서 1차로의 수식(6)의 테일러 확장은 섭동의 선형 동역학(linear dynamics)을 산출하며; , Where
Figure 112017064808761-pct00037
Is small,
Figure 112017064808761-pct00038
of
Figure 112017064808761-pct00039
Taylor expansion of Equation (6) in the first order at yields linear dynamics of perturbation;

Figure 112017064808761-pct00040
(11)
Figure 112017064808761-pct00040
(11)

이며, 여기서, , Where

Figure 112017064808761-pct00041
(12)
Figure 112017064808761-pct00041
(12)

이다. to be.

지수적 안사츠(exponential ansatz)(

Figure 112017064808761-pct00042
)(여기서 λ는 복소수)를 수식(11)에 대입하면, 특징적인 방정식이 다음에 의해 주어지며:Exponential ansatz (
Figure 112017064808761-pct00042
) (Where λ is a complex number) into equation (11), the characteristic equation is given by:

Figure 112017064808761-pct00043
(13)
Figure 112017064808761-pct00043
(13)

여기서

Figure 112017064808761-pct00044
은 LF의 임펄스 응답(
Figure 112017064808761-pct00045
)의 라플라스 변환이다. 동-위상 동기화된 상태(수식(8))는 수식(13)에 대한 모든 솔루션들에 대해
Figure 112017064808761-pct00046
인 경우 그리고 이 경우에만 선형적으로 안정된다. 시간 지연(
Figure 112017064808761-pct00047
) 및 피드백 지연(
Figure 112017064808761-pct00048
)이 없으면,
Figure 112017064808761-pct00049
에 대해 안정된 동기화가 존재할 수 없고, 수식(12)는
Figure 112017064808761-pct00050
를 암시하며, 수식(13)은 솔루션
Figure 112017064808761-pct00051
만을 허용한다. 이는 임의의 작은 섭동이 지속되는 중립 안정성(neutral stability)을 표시한다. 따라서 시간 지연(
Figure 112017064808761-pct00202
)과 피드백 지연(
Figure 112017064808761-pct00053
)간의 비-제로 차이만이 안정적인 동-위상 동기화된 상태를 허용한다. 결합된 동-위상 동기화에 대한 2개의 불리한 영향들(비-어트렉티브 커플링(non-attractive coupling), 송신 지연에 의해 유도되는 시간 지연)이 바람직한 기술적 효과를 산출한다는 점에 주목해야 한다. here
Figure 112017064808761-pct00044
Is the impulse response of the LF (
Figure 112017064808761-pct00045
) Is the Laplace transform. In-phase synchronized state (Equation (8)) for all solutions to equation (13)
Figure 112017064808761-pct00046
And only linearly stable in this case. Time delay (
Figure 112017064808761-pct00047
) And feedback delay (
Figure 112017064808761-pct00048
)without,
Figure 112017064808761-pct00049
There can be no stable synchronization for, and (12)
Figure 112017064808761-pct00050
And equation (13) is the solution
Figure 112017064808761-pct00051
Allow only. This indicates neutral stability in which any small perturbation persists. Therefore, the time delay (
Figure 112017064808761-pct00202
) And feedback delay (
Figure 112017064808761-pct00053
Only the non-zero difference between) allows a stable in-phase synchronized state. It should be noted that two adverse effects on combined in-phase synchronization (non-attractive coupling, time delay induced by transmission delay) yield the desired technical effect.

λ에 대한 솔루션들은 벡터 형태로 수식(13)을 재작성함으로써 획득될 수 있고,Solutions to λ can be obtained by rewriting equation (13) in vector form,

Figure 112017064808761-pct00054
(14)
Figure 112017064808761-pct00054
(14)

여기서

Figure 112017064808761-pct00055
및 정규화된 커플링 행렬(
Figure 112017064808761-pct00056
)(여기서
Figure 112017064808761-pct00057
임)이다. 임의의 솔루션(λ)에 대해, 수식(14)의 좌변 상의 스칼라 계수는
Figure 112017064808761-pct00058
의 고유값이다. 수식(14)를 풀기 위한 전략은 이에 따라 방정식
Figure 112017064808761-pct00059
를 풀기 위한 것이다. 대응하는 고유벡터들(
Figure 112017064808761-pct00060
)은 선형화된 동력학이 디커플링하는 집단 섭동 모드들과 관련된다. here
Figure 112017064808761-pct00055
And normalized coupling matrix (
Figure 112017064808761-pct00056
)(here
Figure 112017064808761-pct00057
Im). For any solution λ, the scalar coefficients on the left side of equation (14)
Figure 112017064808761-pct00058
Eigenvalue of The strategy for solving equation (14) is accordingly
Figure 112017064808761-pct00059
To solve the problem. Corresponding eigenvectors (
Figure 112017064808761-pct00060
) Is related to the collective perturbation modes that the linearized kinetics decouple.

반드시 동일한 사양들을 가질 필요가 없는 N개의 커플링된 PLL들에 대한 위상 모델의 일반화는 다음을 판독하며,Generalization of the phase model for N coupled PLLs, which do not necessarily have identical specifications, reads

Figure 112017064808761-pct00061
(15)
Figure 112017064808761-pct00061
(15)

여기서

Figure 112017064808761-pct00062
는 고유 주파수이고,
Figure 112017064808761-pct00063
는 커플링 강도이고,
Figure 112017064808761-pct00064
는 LF의 임펄스 응답이고,
Figure 112017064808761-pct00065
는 커플링 함수(
Figure 112017064808761-pct00066
-주기적)이고,
Figure 112017064808761-pct00067
는 PLL(k)의 피드백 지연이고,
Figure 112017064808761-pct00068
는 PLL들(k 및 l) 간의 시간 지연이다. here
Figure 112017064808761-pct00062
Is the natural frequency,
Figure 112017064808761-pct00063
Is the coupling strength,
Figure 112017064808761-pct00064
Is the impulse response of LF,
Figure 112017064808761-pct00065
Is the coupling function (
Figure 112017064808761-pct00066
Periodic),
Figure 112017064808761-pct00067
Is the feedback delay of PLL (k),
Figure 112017064808761-pct00068
Is the time delay between the PLLs k and l.

PLL들 간의 시간-독립적인 위상차들을 갖는 동기화된 상태는 다음에 의해 주어지고;The synchronized state with time-independent phase differences between PLLs is given by;

Figure 112017064808761-pct00069
(16)
Figure 112017064808761-pct00069
(16)

Ω는 집단 주파수를 나타내고,

Figure 112017064808761-pct00070
는 PLL(k)의 위상 오프셋이다. 이러한 상태가 존재한다면, 집단 주파수(Ω) 및 위상 오프셋들(
Figure 112017064808761-pct00071
)은
Figure 112017064808761-pct00072
방정식을 만족하며;Ω represents the collective frequency,
Figure 112017064808761-pct00070
Is the phase offset of PLL (k). If this condition exists, the collective frequency (Ω) and phase offsets (
Figure 112017064808761-pct00071
)silver
Figure 112017064808761-pct00072
Satisfy the equation;

Figure 112017064808761-pct00073
(17)
Figure 112017064808761-pct00073
(17)

여기서

Figure 112017064808761-pct00074
Figure 112017064808761-pct00075
이다. 섭동(
Figure 112017064808761-pct00076
)에 의해 동요된 위상에 대해 ,here
Figure 112017064808761-pct00074
And
Figure 112017064808761-pct00075
to be. perturbation(
Figure 112017064808761-pct00076
For the phase shaken by),

Figure 112017064808761-pct00077
(18)
Figure 112017064808761-pct00077
(18)

이고, 여기서,

Figure 112017064808761-pct00078
은 작고,
Figure 112017064808761-pct00079
Figure 112017064808761-pct00080
에서 1차로의 수식(15)의 테일러 확장은 섭동의 선형 동역학을 산출한다. 앞서 도시된 바와 같이, 섭동 응답 레이트(λ)에 대한 특징적인 방정식은 다음과 같이 획득될 수 있고 ;, Where
Figure 112017064808761-pct00078
Is small,
Figure 112017064808761-pct00079
of
Figure 112017064808761-pct00080
Taylor expansion of Eq. (15) in 1st order yields linear dynamics of perturbation. As shown above, the characteristic equation for the perturbation response rate [lambda] can be obtained as follows;

Figure 112017064808761-pct00081
(19)
Figure 112017064808761-pct00081
(19)

여기서

Figure 112017064808761-pct00082
는 그의 아규멘트에 관하여
Figure 112017064808761-pct00083
의 도함수를 나타낸다. here
Figure 112017064808761-pct00082
About his arguments
Figure 112017064808761-pct00083
Derivative of

동기화된 상태가 안정되기 위해, 위에서 언급된 λ에 대한 동일한 조건이 충족되어야 한다 .In order for the synchronized state to be stable, the same conditions for λ mentioned above must be met.

따라서, 원하는 집단 주파수(Ω)에 대해, 피드백 지연(

Figure 112017064808761-pct00084
)과 결합하여, 시간 지연들(
Figure 112017064808761-pct00085
)은 최대 섭동 쇠퇴가 섭동 응답 레이트(λ)를 최적화함으로써 달성될 수 있도록 튜닝될 수 있다(수식(19) 참조). 또한, 섭동 응답 레이트(λ)를 최적화하기 위한 추가 설계 파라미터들은, 제어 가능한 한 오실레이터들의 자유 발진 주파수들(
Figure 112017064808761-pct00203
), 커플링 강도들(
Figure 112017064808761-pct00204
), 커플링 함수들(
Figure 112017064808761-pct00088
) 및 제어기들 내의 필터, 즉 루프 필터의 임펄스 응답들(
Figure 112017064808761-pct00089
)이다. Therefore, for the desired collective frequency (Ω), the feedback delay (
Figure 112017064808761-pct00084
Combined with), time delays (
Figure 112017064808761-pct00085
) Can be tuned such that the maximum perturbation decline can be achieved by optimizing the perturbation response rate λ (see equation (19)). In addition, additional design parameters for optimizing the perturbation response rate [lambda] are, as far as controllable, the free oscillation frequencies of oscillators (
Figure 112017064808761-pct00203
), Coupling strengths (
Figure 112017064808761-pct00204
), Coupling functions (
Figure 112017064808761-pct00088
And the impulse responses of the filter in the controllers, i.e. the loop filter (
Figure 112017064808761-pct00089
)to be.

개별 PLL들의 사양들이 약간만 변동하는 시스템들의 경우, 시스템 거동은 또한, 고유 주파수들(

Figure 112017064808761-pct00090
), 커플링 강도들(
Figure 112017064808761-pct00091
), 커플링 함수들(
Figure 112017064808761-pct00092
), 임펄스 응답들(
Figure 112017064808761-pct00093
) 및 피드백 지연들(
Figure 112017064808761-pct00094
)을 k-독립적인 값들로 세팅함으로써 잘 근사될 수 있다. PLL들 간의 상호연결들의 사양들이 약간만 변동하는 시스템들에 대해, 시스템 거동은 또한 시간 지연들(
Figure 112017064808761-pct00095
)을 k- 및 l-독립적인 값으로 세팅함으로써 잘 근사될 수 있다 .For systems in which the specifications of the individual PLLs vary only slightly, the system behavior is also dependent on the natural frequencies (
Figure 112017064808761-pct00090
), Coupling strengths (
Figure 112017064808761-pct00091
), Coupling functions (
Figure 112017064808761-pct00092
), Impulse responses (
Figure 112017064808761-pct00093
) And feedback delays (
Figure 112017064808761-pct00094
) Can be well approximated by setting k-independent values. For systems where the specifications of the interconnections between the PLLs vary only slightly, the system behavior may also depend on the time delays (
Figure 112017064808761-pct00095
) Can be well approximated by setting k- and l-independent values.

본 발명의 일 양상은 루프 필터의 컷-오프 주파수를 튜닝함으로써 섭동 응답을 최적화하는 것에 관한 것이다. 루프 필터들의 큰(large) 클래스는 감마 분포에 의해 주어지는 임펄스 응답(

Figure 112017064808761-pct00096
)에 의해 설명될 수 있고 , One aspect of the present invention relates to optimizing the perturbation response by tuning the cut-off frequency of the loop filter. The large class of loop filters gives the impulse response given by the gamma distribution.
Figure 112017064808761-pct00096
),

Figure 112017064808761-pct00097
(20)
Figure 112017064808761-pct00097
20

이며, 여기서

Figure 112017064808761-pct00098
는 감마 함수이고, a는 활용된 루프 필터의 차수에 대응하며 b와 함께,
Figure 112017064808761-pct00099
에 따라 컷-오프 주파수(
Figure 112017064808761-pct00100
)를 결정한다. 필터의 전달 함수는 다음에 의해 주어진다: , Where
Figure 112017064808761-pct00098
Is the gamma function, a corresponds to the order of the loop filter utilized, and with b,
Figure 112017064808761-pct00099
According to the cut-off frequency (
Figure 112017064808761-pct00100
Is determined. The transfer function of the filter is given by:

Figure 112017064808761-pct00101
(21)
Figure 112017064808761-pct00101
(21)

시간-연속적인 동기화 신호는 디지털 신호 또는 아날로그 신호일 수 있다. 노드는 클로킹 노드일 수 있고, 시간-연속적인 동기화 신호는 디바이스를 클로킹하기 위한 클록 신호일 수 있다. 본 발명은 또한, 연속적으로 커플링되는 복수의 상호연결된 노드들을 포함하는 네트워크에 관한 것이다. 네트워크는 원하는 섭동 응답 레이트 및/또는 집단 주파수를 산출하도록 설계될 수 있다. 네트워크의 설계 파라미터는 노드와 시간 지연에 기여하는 다른 노드 사이의 거리이다. 최적의 섭동 응답 레이트에 대응하는 시간 지연은 거리만을 및/또는 지연기에 의해 유도된 추가 시간 지연을 조정함으로써 달성될 수 있다. The time-continuous synchronization signal may be a digital signal or an analog signal. The node may be a clocking node and the time-continuous synchronization signal may be a clock signal for clocking the device. The invention also relates to a network comprising a plurality of interconnected nodes coupled in series. The network can be designed to yield the desired perturbation response rate and / or the collective frequency. The design parameter of the network is the distance between the node and other nodes that contribute to time delay. The time delay corresponding to the optimal perturbation response rate may be achieved by adjusting only the distance and / or the additional time delay induced by the delay.

본 발명은 또한, 복수의 상호연결된 노드들을 포함하는 네트워크를 동기화하기 위한 방법에 관한 것이다. 이 방법은 각각의 노드에서 시간-연속적인 동기화 신호를 생성하는 단계; 각각의 노드의 시간-연속적인 동기화 신호를 네트워크의 적어도 하나의 다른 각각의 노드에 송신하는 단계; 네트워크의 적어도 다른 노드로부터 지연된 외부 시간-연속적인 동기화 신호를 각각의 노드에서 수신하는 단계; 및 네트워크-전체의 동기화가 연속적인 자가-구성 프로세스에서 네트워크의 모든 노드들에 대해 달성되도록 시간-연속적인 동기화 신호의 주파수를 반복적으로 조정함으로써, 각각의 노드에서, 시간-연속적인 동기화 신호의 위상을, 적어도 하나의 다른 노드로부터 수신된 외부 시간-연속적인 동기화 신호의 위상과 동기화시키는 단계를 포함한다. The invention also relates to a method for synchronizing a network comprising a plurality of interconnected nodes. The method includes generating a time-continuous synchronization signal at each node; Transmitting the time-continuous synchronization signal of each node to at least one other respective node of the network; Receiving at each node a delayed external time-continuous synchronization signal from at least another node of the network; And at each node, the phase of the time-continuous synchronization signal by repeatedly adjusting the frequency of the time-continuous synchronization signal such that network-wide synchronization is achieved for all nodes of the network in a continuous self-configuration process. Synchronizing with a phase of an external time-continuous synchronization signal received from at least one other node.

XOR PD를 갖는 디지털 PLL의 경우, 커플링 함수(h)는

Figure 112017064808761-pct00102
에 의해 주어지며, 여기서
Figure 112017064808761-pct00103
는, 그의 푸리에 표현이 다음에 의해 주어지는 삼각 함수이다;For digital PLLs with XOR PD, the coupling function h is
Figure 112017064808761-pct00102
Given by
Figure 112017064808761-pct00103
Is a trigonometric function whose Fourier expression is given by

Figure 112017064808761-pct00104
(22)
Figure 112017064808761-pct00104
(22)

개별 PLL들 및 PLL들 간의 상호연결의 사양들이 동일하고 피드백 경로의 지연이 없는 경우, 동-위상 동기화된 상태의 집단 주파수(Ω)는 다음을 만족한다 ;If the specifications of the individual PLLs and interconnections between the PLLs are the same and there is no delay in the feedback path, the collective frequency (Ω) in the in-phase synchronized state satisfies

Figure 112017064808761-pct00105
(23)
Figure 112017064808761-pct00105
(23)

이 경우에 대해, 섭동 응답 레이트(λ)에 대한 특징적인 방정식은 다음에 의해 주어진다 .For this case, the characteristic equation for the perturbation response rate λ is given by

Figure 112017064808761-pct00106
(24)
Figure 112017064808761-pct00106
(24)

본 발명에 따른 네트워크, 노드 및 관련 방법은 예시적인 실시예들에 의해 그리고 첨부된 도면을 참조하여 본원의 아래에서 보다 상세히 설명된다.
도 1은 마스터 클록을 포함하는 글로벌 동기식 네트워크 상의 클록 분배를 위한 종래 기술의 접근법을 도시한다.
도 2는, 본 발명에 따라 자가-구성 방식으로 글로벌 동기화할 수 있는 상호 지연-커플링 노드들을 포함하는 동적 클로킹 네트워크의 일반적인 접근법을 도시한다.
도 3은 제 1 실시예에 따라, 지연된 입력을 갖는 PLL을 포함하는 네트워크 노드의 블록도를 도시한다.
도 4는 제 2 실시예에 따라, 입력 경로에 지연된 입력 및 추가 지연기를 갖는 지연-커플링 PLL을 포함하는 네트워크 노드의 블록도를 도시한다.
도 5는 제 3 실시예에 따라, 지연된 입력들, 각각의 입력에 대한 추가 지연기들 및 복수의 위상 검출기 신호들을 결합하기 위한 결합기를 갖는 지연-커플링 PLL을 포함하는 네트워크 노드의 블록도를 도시한다.
도 6은 제 4 실시예에 따라, 지연된 입력들, 각각의 입력에 대한 추가 지연기들 및 복수의 입력 신호들을 결합하기 위한 결합기를 갖는 지연-커플링 PLL을 포함하는 네트워크 노드의 블록도를 도시한다.
도 7은 제 5 실시예에 따라, 지연된 입력, 피드백 지연기 및 튜닝 가능한 인버터들을 갖는 지연-커플링 PLL을 포함하는 네트워크 노드의 블록도를 도시한다.
도 8은, 지연-커플링 아날로그 PLL들의 시스템에 대해 동-위상 및 역-위상 동기화된 상태의 글로벌 주파수 대 송신 지연을 도시하는 도면을 도시한다.
도 9는 시간의 함수로서 쿠라모토(Kuramoto) 차수 파라미터를 사용하여 측정된 글로벌 동기를 도시하는 도면을 도시한다.
도 10은 지연-커플링 아날로그 PLL들의 시스템에 대해 섭동 응답 레이트 대 송신 지연을 도시하는 도면을 도시한다.
도 11은 지연-커플링 아날로그 PLL들의 시스템에 대해 섭동 응답 레이트 대 루프 필터의 상이한 컷-오프 주파수들에 대한 송신 지연을 도시하는 도면을 도시한다.
도 12는, 2개의 지연-커플링 디지털 PLL들의 시스템에서 동-위상 및/또는 위상-로킹된 역-위상 동기화된 상태의 글로벌 주파수 대 송신 지연을 도시하는 도면을 도시한다.
도 13은, 제어 가능한 오실레이터와 위상 검출기 간의 피드백 경로에 활성 인버터를 갖는 2개의 지연-커플링 디지털 PLL들의 시스템에서 동-위상 및/또는 위상-로킹된 역-위상 동기화된 상태의 글로벌 주파수 대 송신 지연을 도시하는 도면을 도시한다.
도 14는 2개의 지연-커플링 디지털 PLL들의 시스템에 대해 섭동 응답 레이트 대 송신 지연을 도시하는 도면을 도시한다.
도 15는 제어 가능한 오실레이터 및 위상 검출기 사이의 피드백 경로에서 활성 인버터를 갖는 2개의 지연-커플링 디지털 PLL들의 시스템에 대해 섭동 응답 레이트 대 송신 지연을 도시하는 도면을 도시한다.
도 16은 주기 경계들을 갖는 3 x 3 정방형 격자 상의 9개의 지연-커플링 디지털 PLL들의 시스템에서 동-위상 및 위상-로킹된 동기화된 상태의 글로벌 주파수 대 송신 지연을 도시하는 도면을 도시한다.
도 17은 개방 경계들을 갖는 3 x 3 정방형 격자 상의 9개의 지연-커플링 디지털 PLL들의 시스템에서 동-위상 및 위상-로킹된 동기화된 상태 대 송신 지연의 글로벌 주파수를 도시하는 도면을 도시한다.
도 18은 제 6 실시예에 따라, 지연된 입력 및 제어 가능한 오실레이터의 출력과 적어도 다른 노드의 위상 검출기 사이의 튜닝 가능한 인버터를 갖는 PLL을 포함하는 네트워크 노드의 블록도를 도시한다.
도 19는 제 7 실시예에 따라, 지연된 입력 및 제어 가능한 오실레이터와 위상 검출기 사이의 피드백 경로의 그리고 출력 경로의 튜닝 가능한 인버터들을 갖는 PLL을 포함하는 네트워크 노드의 블록도를 도시한다.
도 20은 제 8 실시예에 따라, 자가-구성 방식으로 글로벌 동기화할 수 있는 단방향 및 양방향 상호연결들을 갖는 지연-커플링 노드들을 포함하는 동적 클로킹 네트워크의 접근법을 도시한다.
도 21은 제 9 실시예에 따라, 지연된 입력 및 출력 경로의 추가 지연기를 갖는 PLL을 포함하는 네트워크 노드의 블록도를 도시한다.
도 22는 측정들이 도 12 내지 도 15에서 도시된 디지털 PLL들의 사양들을 도시한다.
도 23은 측정들이 도 16 및 도 17에서 도시된 디지털 PLL들의 사양들을 도시한다.
The network, node and associated method according to the present invention are described in more detail below by way of exemplary embodiments and with reference to the accompanying drawings.
1 illustrates a prior art approach for clock distribution on a global synchronous network comprising a master clock.
2 illustrates a general approach of a dynamic clocking network comprising mutual delay-coupling nodes capable of global synchronization in a self-configuring manner in accordance with the present invention.
3 shows a block diagram of a network node including a PLL with a delayed input, according to the first embodiment.
4 shows a block diagram of a network node including a delay-coupled PLL having a delayed input and an additional delay in the input path, according to the second embodiment.
5 illustrates a block diagram of a network node including a delay-coupled PLL having delayed inputs, additional delayers for each input, and a combiner for combining a plurality of phase detector signals, according to a third embodiment. Illustrated.
6 shows a block diagram of a network node including a delay-coupled PLL having delayed inputs, additional delayers for each input, and a combiner for combining a plurality of input signals, in accordance with a fourth embodiment; do.
FIG. 7 shows a block diagram of a network node including a delay-coupled PLL with delayed inputs, feedback delays and tunable inverters, according to a fifth embodiment.
8 shows a diagram illustrating global frequency vs. transmission delay in co-phase and anti-phase synchronized state for a system of delay-coupled analog PLLs.
FIG. 9 shows a diagram illustrating global synchronization measured using Kuramoto order parameters as a function of time.
FIG. 10 shows a diagram illustrating perturbation response rate versus transmission delay for a system of delay-coupled analog PLLs.
FIG. 11 shows a diagram illustrating perturbation response rate versus transmission delay for different cut-off frequencies of a loop filter for a system of delay-coupled analog PLLs.
FIG. 12 shows a diagram illustrating global frequency versus transmission delay in an in-phase and / or phase-locked anti-phase synchronized state in a system of two delay-coupled digital PLLs.
FIG. 13 shows global frequency vs. transmission in the in-phase and / or phase-locked anti-phase synchronized state in a system of two delay-coupled digital PLLs with an active inverter in the feedback path between the controllable oscillator and the phase detector. A diagram illustrating the delay is shown.
FIG. 14 shows a diagram illustrating perturbation response rate versus transmission delay for a system of two delay-coupled digital PLLs.
FIG. 15 shows a diagram illustrating perturbation response rate versus transmission delay for a system of two delay-coupled digital PLLs with an active inverter in the feedback path between a controllable oscillator and a phase detector.
FIG. 16 shows a diagram illustrating the global frequency versus transmission delay of in-phase and phase-locked synchronized state in a system of nine delay-coupled digital PLLs on a 3 × 3 square grid with periodic boundaries.
FIG. 17 shows a diagram illustrating the global frequency of in-phase and phase-locked synchronized state versus transmission delay in a system of nine delay-coupled digital PLLs on a 3 × 3 square grid with open boundaries.
18 shows a block diagram of a network node including a PLL having a tunable inverter between a delayed input and an output of a controllable oscillator and at least a phase detector of another node, according to a sixth embodiment.
FIG. 19 shows a block diagram of a network node including a PLL having tunable inverters of a feedback path and an output path between a delayed input and controllable oscillator and a phase detector, according to a seventh embodiment.
20 illustrates an approach of a dynamic clocking network including delay-coupling nodes with unidirectional and bidirectional interconnects capable of global synchronization in a self-configuring manner, in accordance with an eighth embodiment.
21 shows a block diagram of a network node including a PLL with additional delays of delayed input and output paths, according to the ninth embodiment.
FIG. 22 shows the specifications of the digital PLLs whose measurements are shown in FIGS. 12-15.
FIG. 23 shows the specifications of the digital PLLs whose measurements are shown in FIGS. 16 and 17.

도 2는 연속적으로 지연-커플링된 복수의 상호연결된 클로킹 노드들(21)을 포함하는 동적 클로킹 네트워크(22)를 도시한다. 각각의 클로킹 노드는 PLL로서 구현된다. 따라서, 클로킹 네트워크(22)는 연속적인 커플링을 갖는 상호 지연-커플링 PLL들의 네트워크이다. 2 shows a dynamic clocking network 22 comprising a plurality of interconnected clocking nodes 21 that are continuously delay-coupled. Each clocking node is implemented as a PLL. Thus, clocking network 22 is a network of mutual delay-coupled PLLs with continuous coupling.

도 3을 참조하면, PLL은 위상 검출기(31), 루프 필터(32) 및 시간-연속적인 클로킹 신호(

Figure 112017064808761-pct00107
)를 생성하는 전압 제어 오실레이터(33)을 포함한다. PLL은, VCO의 네트워크-전체 동기화가 동적 클로킹 네트워크의 모든 클로킹 노드들에 대해 달성되도록 VCO의 클로킹 신호의 주파수를 조정함으로써, 송신 지연기(34)에 의해 표시되는 송신 시간 지연(
Figure 112017064808761-pct00108
)만큼 지연되는 외부 클로킹 신호(
Figure 112017064808761-pct00109
)의 위상과 VCO(33)에 의해 생성된 클로킹 신호의 위상을 동기화시킨다. 이를 행하기 위해, 위상 검출기(31)는 위상 검출기 신호(
Figure 112017064808761-pct00110
)를 생성하도록, VCO(33)에 의해 생성된 클로킹 신호(
Figure 112017064808761-pct00111
)의 위상과 외부 클로킹 신호(
Figure 112017064808761-pct00112
)의 위상을 비교한다. 루프 필터(32)를 통한 필터링 이후, 이는 VCO(33)에 대한 제어 신호(
Figure 112017064808761-pct00113
)를 산출한다 .Referring to FIG. 3, the PLL comprises a phase detector 31, a loop filter 32 and a time-continuous clocking signal (
Figure 112017064808761-pct00107
Voltage controlled oscillator 33, The PLL adjusts the frequency of the VCO's clocking signal such that network-wide synchronization of the VCO is achieved for all clocking nodes of the dynamic clocking network, thereby reducing the transmission time delay indicated by the transmission delayer 34 (
Figure 112017064808761-pct00108
External clocking signal delayed by
Figure 112017064808761-pct00109
Phase of the clock signal generated by the VCO 33 is synchronized. To do this, the phase detector 31 has a phase detector signal (
Figure 112017064808761-pct00110
To generate a clocking signal generated by the VCO 33
Figure 112017064808761-pct00111
Phase and the external clocking signal (
Figure 112017064808761-pct00112
) Compare the phases. After filtering through the loop filter 32, this results in a control signal for the VCO 33.
Figure 112017064808761-pct00113
) Is calculated.

도 4는 시간 지연을 조정하기 위해 입력 경로에 추가적인 지연기(45)를 포함하는 도 3의 노드를 도시한다. 송신 시간 지연(

Figure 112017064808761-pct00114
) 및 추가 시간 지연(
Figure 112017064808761-pct00115
)은 시간 지연(
Figure 112017064808761-pct00116
)을 산출한다. 위상 검출기(41)는 위상 검출기 신호(
Figure 112017064808761-pct00117
)를 생성하도록 VCO(43)에 의해 생성된 클로킹 신호(
Figure 112017064808761-pct00118
)의 위상과 추가 지연된 외부 클로킹 신호(
Figure 112017064808761-pct00119
)의 위상을 비교한다. 루프 필터(42)를 통한 필터링 이후, 이는 VCO(43)에 대한 제어 신호(
Figure 112017064808761-pct00120
)를 산출한다. 추가 시간 지연을 적절하게 유도함으로써, 네트워크의 집단 주파수(collective frequency)에 대한 안정적인 솔루션들이 달성될 수 있다. 4 shows the node of FIG. 3 including an additional delayer 45 in the input path to adjust the time delay. Send time delay (
Figure 112017064808761-pct00114
) And additional time delays (
Figure 112017064808761-pct00115
) Is the time delay (
Figure 112017064808761-pct00116
) Is calculated. The phase detector 41 has a phase detector signal (
Figure 112017064808761-pct00117
Clocking signal generated by the VCO 43 to generate
Figure 112017064808761-pct00118
Phase and additional delayed external clocking signal (
Figure 112017064808761-pct00119
) Compare the phases. After filtering through the loop filter 42, this results in a control signal for the VCO 43.
Figure 112017064808761-pct00120
) Is calculated. By appropriately inducing an additional time delay, stable solutions to the collective frequency of the network can be achieved.

도 5는 복수의 외부 클로킹 신호들(

Figure 112017064808761-pct00121
)를 갖는 클로킹 노드를 도시한다. 각각의 입력 경로는 송신 지연기들(541, 542, 543, 544)에 의해 표시된 송신 시간 지연에 추가 시간 지연을 유도하는 개별 지연기들(551, 552, 553, 554)을 포함한다. 각각의 위상 검출기(511, 512, 513, 514)는 복수의 위상 검출기 신호들을 생성하기 위해, 제어 가능한 오실레이터(53)에 의해 생성된 클로킹 신호(
Figure 112017064808761-pct00122
)의 위상을, 각각의 외부 클로킹 신호의 위상과 개별적으로 비교한다. 결합기(56)는 제어 가능한 오실레이터를 제어하기 위해, 결합된 위상 검출기 신호를 생성하도록 위상 검출기 신호들을 결합한다. 결합된 위상 검출기 신호는 루프 필터(52)에 의해 필터링되어 VCO에 대한 제어 신호(
Figure 112017064808761-pct00123
)를 산출한다. 따라서, 각각의 클로킹 노드의 PLL은, VCO의 네트워크-전체 동기화가 동적 클로킹 네트워크의 모든 클로킹 노드들에 대해 달성되도록 각각의 VCO의 클로킹 신호의 주파수를 조정한다. 각각의 입력 경로에 대한 개별 추가 시간 지연들을 적절하게 유도함으로써, 네트워크의 집단 주파수에 대한 안정적인 솔루션들이 달성될 수 있다. 5 illustrates a plurality of external clocking signals (
Figure 112017064808761-pct00121
Shows a clocking node with Each input path includes individual delayers 551, 552, 553, 554 that induce an additional time delay to the transmission time delay indicated by the transmission delayers 541, 542, 543, 544. Each phase detector 511, 512, 513, 514 generates a clocking signal generated by the controllable oscillator 53 to generate a plurality of phase detector signals.
Figure 112017064808761-pct00122
) Is compared separately with the phase of each external clocking signal. Combiner 56 combines the phase detector signals to produce a combined phase detector signal to control the controllable oscillator. The combined phase detector signal is filtered by the loop filter 52 to provide a control signal for the VCO.
Figure 112017064808761-pct00123
) Is calculated. Thus, the PLL of each clocking node adjusts the frequency of the clocking signal of each VCO such that network-wide synchronization of the VCO is achieved for all clocking nodes of the dynamic clocking network. By appropriately inducing individual additional time delays for each input path, stable solutions for the collective frequency of the network can be achieved.

도 6은 복수의 외부 클로킹 신호들(

Figure 112017064808761-pct00124
)를 갖는 클로킹 노드를 도시한다. 각각의 입력 경로는 송신 지연기들(641, 642, 643, 644)에 의해 표시된 송신 시간 지연에 추가 시간 지연을 유도하는 개별 지연기들(651, 652, 653, 654)을 포함한다. 결합기가 복수의 위상 검출기 신호들을 결합하는 도 5에 도시된 실시예에 대조적으로, 이 실시예에서, 결합기(66)는 결합된 외부 클로킹 신호를 생성하기 위해 복수의 외부 클로킹 신호들을 결합한다. 위상 검출기(61)는 위상 검출기 신호(
Figure 112017064808761-pct00125
)를 생성하도록, VCO(63)에 의해 생성된 클로킹 신호의 위상을, 결합된 외부 클로킹 신호의 위상과 비교한다. 루프 필터(62)를 통한 필터링 이후, 이는 VCO(63)에 대한 제어 신호(
Figure 112017064808761-pct00126
)를 산출한다 .6 illustrates a plurality of external clocking signals (
Figure 112017064808761-pct00124
Shows a clocking node with Each input path includes individual delayers 651, 652, 653, 654 that induce an additional time delay to the transmission time delay indicated by the transmission delayers 641, 642, 643, 644. In contrast to the embodiment shown in FIG. 5 where the combiner combines the plurality of phase detector signals, in this embodiment, combiner 66 combines the plurality of outer clocking signals to produce a combined outer clocking signal. Phase detector 61 is a phase detector signal (
Figure 112017064808761-pct00125
Compare the phase of the clocking signal generated by the VCO 63 with the phase of the combined external clocking signal. After filtering through the loop filter 62, this causes a control signal for the VCO 63.
Figure 112017064808761-pct00126
) Is calculated.

도 7은, 피드백 루프에서 시간 지연을 도입하기 위한 피드백 지연기(77), 제어 가능한 오실레이터와 위상 검출기 사이의 피드백 경로에 신호 반전을 도입하기 위한 튜닝 가능한 인버터(78), 및 위상 검출기(71), 루프 필터(72) 및 VCO(73)를 포함하는 PLL의 입력 경로의 튜닝 가능한 인버터(79)를 포함하는, 도 4의 클로킹 노드를 도시한다. 피드백 지연은 시간 지연을 보상하기 위해 유도될 수 있다. 7 shows a feedback delay 77 for introducing a time delay in a feedback loop, a tunable inverter 78 for introducing signal inversion into a feedback path between a controllable oscillator and a phase detector, and a phase detector 71. 4 shows the clocking node of FIG. 4, which includes a tunable inverter 79 of the input path of the PLL including loop filter 72 and VCO 73. The feedback delay can be derived to compensate for the time delay.

설명된 실시예들 중 임의의 것에서 개별 시간 지연들(

Figure 112017064808761-pct00127
)은 설계 파라미터들이다. 적절하게 선택되는 경우에만, 안정적인 동기 상태가 도 8을 참조하여 설명되는 바와 같이 달성될 수 있으며, 도 8은 클로킹 노드들로서, 2개의 아날로그 PLL을 포함하는 클로킹 네트워크에 대한 시간 지연(
Figure 112017064808761-pct00128
)의 함수로서 동-위상 및 역-위상 동기화 상태의 글로벌 주파수(Ω)를 도시한다. 역-위상 동기화 상태는
Figure 112017064808761-pct00129
에 의해 특징화된다. 실선들은 안정된 솔루션들을 나타내고 점선들은 비안정 솔루션들을 나타낸다. 따라서, 클로킹 네트워크의 원하는 글로벌 주파수에 대해, 시간 지연은, 원하는 동기 상태 및 네트워크의 글로벌 주파수를 달성하기 위해 VCO의 주어진 자유 발진 주파수(free running frequency)에 대해 선택될 수 있다. 어떠한 추가 시간 지연도 유도되지 않으면, 송신 시간 지연은 시간 지연에 대응한다. 따라서, 네트워크의 커플링된 노드들 간의 거리들을 상응하게 선택함으로써, 안정된 동기 상태를 산출하는 송신 시간 지연이 달성될 수 있다. 도 8의 곡선은 다음의 시스템 파라미터들, 즉 VCO 자유 발진 주파수(
Figure 112017064808761-pct00130
), 커플링 강도(
Figure 112017064808761-pct00131
), LF 차수(
Figure 112017064808761-pct00132
), LF 컷-오프 주파수(
Figure 112017064808761-pct00133
)에 대해 도시된다. 상이한 솔루션들의 주파수는 클로킹 네트워크가 상이한 초기 위상차들로부터 진화하게 함으로써 획득될 수 있다. 예를 들어,
Figure 112017064808761-pct00134
에 대해, 모든 초기 위상차들은 동-위상 동기화된 상태로 이어지며(도 9 참조), 여기서, 0의 차수 파라미터는 비동기(no synchrony)를 의미하고, 1의 값은 완전 동기를 암시한다. 솔루션 둘 다가 안정된 시간 지연의 값들의 경우, 클록 네트워크는 그의 초기 조건에 따라 하나의 솔루션으로 진화한다. 또한, 시간 지연, 고유 주파수들, 커플링 강도들, 필터 응답들, 피드백 지연들, 및 인버터들의 상태들은
Figure 112017064808761-pct00135
에 의해 주어진 섭동 응답 레이트가 최소화되도록 선택될 수 있다(수식 14 참조).In any of the described embodiments individual time delays (
Figure 112017064808761-pct00127
Are design parameters. Only when properly selected, a stable synchronization state can be achieved as described with reference to FIG. 8, which shows clock delays for clocking networks comprising two analog PLLs,
Figure 112017064808761-pct00128
Shows the global frequency (Ω) of the in-phase and anti-phase synchronization states as a function of The anti-phase synchronization state is
Figure 112017064808761-pct00129
Is characterized by. Solid lines represent stable solutions and dotted lines represent unstable solutions. Thus, for the desired global frequency of the clocking network, the time delay can be selected for a given free running frequency of the VCO to achieve the desired synchronization state and the global frequency of the network. If no additional time delay is derived, the transmission time delay corresponds to the time delay. Thus, by correspondingly selecting the distances between the coupled nodes of the network, a transmission time delay can be achieved that yields a stable synchronization state. 8 shows the following system parameters: VCO free oscillation frequency (
Figure 112017064808761-pct00130
), Coupling strength (
Figure 112017064808761-pct00131
), LF order (
Figure 112017064808761-pct00132
), LF cut-off frequency (
Figure 112017064808761-pct00133
) Is shown. The frequency of the different solutions can be obtained by causing the clocking network to evolve from different initial phase differences. E.g,
Figure 112017064808761-pct00134
For, all initial phase differences lead to an in-phase synchronized state (see FIG. 9), where an order parameter of zero means no synchrony and a value of one implies full synchronization. For both solutions with values of stable time delay, the clock network evolves into one solution depending on its initial conditions. Furthermore, the time delay, natural frequencies, coupling strengths, filter responses, feedback delays, and states of the inverters
Figure 112017064808761-pct00135
The perturbation response rate given by < RTI ID = 0.0 >

도 10은 클로킹 노드들로서 2개의 아날로그 PLL을 포함하는 클로킹 네트워크의 시간 지연 대 섭동 응답 레이트를 도시하는 도면을 도시한다. 2개의 상호 커플링된 PLL들에 대응하는 커플링 행렬은

Figure 112017064808761-pct00136
에 의해 주어지고 고유값들(
Figure 112017064808761-pct00137
Figure 112017064808761-pct00138
)을 갖는다. 이는 섭동 응답 레이트에 대해 최적인 시간 지연에 대응하는 안정된 솔루션들의 영역에서 명확한 최소치를 도시한다. 원하는 글로벌 주파수에 대해, 클록 네트워크의 최대 섭동 쇠퇴(perturbation decay)는 VCO의 자유 발진 주파수 및 시간 지연을 동시에 조정함으로써 달성될 수 있으며, 이는 글로벌 주파수의 곡선을 위 또는 아래로 시프트한는 것(도 8 참조)이 언급되어야 한다. 커플링 강도 및 루프 필터의 컷-오프 주파수는 또한 클록 네트워크의 안정성에 영향을 미친다. 곡선들은 도 8에서와 동일한 파라미터들에 대해 도시된다. FIG. 10 shows a diagram illustrating the time delay versus perturbation response rate of a clocking network comprising two analog PLLs as clocking nodes. The coupling matrix corresponding to the two mutually coupled PLLs is
Figure 112017064808761-pct00136
Eigenvalues given by
Figure 112017064808761-pct00137
And
Figure 112017064808761-pct00138
Has This shows a clear minimum in the area of stable solutions corresponding to the time delay that is optimal for the perturbation response rate. For the desired global frequency, the maximum perturbation decay of the clock network can be achieved by simultaneously adjusting the free oscillation frequency and time delay of the VCO, which shifts the curve of the global frequency up or down (Figure 8). Should be mentioned). The coupling strength and cut-off frequency of the loop filter also affect the stability of the clock network. Curves are shown for the same parameters as in FIG. 8.

도 11은 루프 필터의 상이한 컷-오프 주파수들에 대한 클로킹 노드들로서 2개의 아날로그 PLL을 포함하는 클로킹 네트워크의 시간 지연 대 섭동 응답 레이트를 도시한다. 따라서, 컷-오프 주파수와 함께 시간 지연을 적절히 튜닝함으로써, 최소 섭동 응답 레이트가 달성될 수 있다. 11 shows the time delay versus perturbation response rate of a clocking network comprising two analog PLLs as clocking nodes for different cut-off frequencies of the loop filter. Thus, by appropriately tuning the time delay with the cut-off frequency, a minimum perturbation response rate can be achieved.

본 발명은 특히 공간적으로 분배된 클록들에 대한 새로운 동기화 전략을 제안한다. 이들 클록들은 커플링된 위상-로킹 루프의 네트워크들에 의해 동기화된다. 중요한 특징은, 무시할 수 있는 시간 지연들에 대해 안정된 동기화된 상태들을 허용하지 않는 커플링 메커니즘 및 비-어트렉티브 커플링 메커니즘의 존재 시에, 동기화된 상태들을 가능케 하는 위상-로킹 루프들 간의 시간-연속적인 커플링의 시간 지연이다. 송신 시간 지연은 WO 2013/178237 A1에 개시된 솔루션의 경우와 같이 오실레이터의 주기의 1/8로 제한되지 않기 때문에, 노드들 간에 더 큰 시간 지연들을 갖는 네트워크들이 동기화될 수 있다. 중요한 애플리케이션들은 예를 들어, 고성능 MPSoCs 아키텍처들, 분배된 안테나 어레이들 및 시간-연속적인 신호들에 의해 통신하는 다른 대규모 전자 클로킹 시스템들이다. 본 발명은 특히, 종래 기술의 트리 구조에 비해 단순화된 클록 네트워크를 제공한다. 따라서 동기화된 네트워크는 더 짧은 연결들 및 더 적은 증폭으로 인해 증가된 에너지 효율을 가능케 한다. 또한, 그것은 분산된 아키텍처(decentralized architecture)로 인해 개별 컴포넌트들의 장애에 대한 증가된 견고성을 표출한다. 또한, 동기화된 네트워크는 고품질의 오실레이션들을 위해 설계된다. 동기화된 네트워크는 쉽게 이용 가능한 하드웨어 컴포넌트들을 이용하여 실현될 수 있다. 따라서, 이 솔루션은 새로운 방식으로 결합되는, 쉽게 이용 가능한 하드웨어와 함께 작동하며 클록 분배를 추가로 단순화하고, 그리하여 전력 소비를 감소시키고 확장성을 증가시킨다. The present invention particularly proposes a new synchronization strategy for spatially distributed clocks. These clocks are synchronized by networks in a coupled phase-locking loop. An important feature is the time between phase-locking loops that enable synchronized states in the presence of a coupling mechanism and a non-active coupling mechanism that do not allow stable synchronized states for negligible time delays. -Time delay of continuous coupling. Since the transmission time delay is not limited to 1/8 of the period of the oscillator as in the case of the solution disclosed in WO 2013/178237 A1, networks with larger time delays can be synchronized between nodes. Important applications are, for example, high performance MPSoCs architectures, distributed antenna arrays and other large scale electronic clocking systems communicating by time-continuous signals. The present invention in particular provides a simplified clock network compared to the tree structure of the prior art. Synchronized networks thus allow for increased energy efficiency due to shorter connections and less amplification. In addition, it exhibits increased robustness to failure of individual components due to the decentralized architecture. In addition, a synchronized network is designed for high quality oscillations. Synchronized networks can be realized using readily available hardware components. Thus, this solution works with readily available hardware that is combined in a new way and further simplifies clock distribution, thereby reducing power consumption and increasing scalability.

도 12는, 클로킹 노드들로서 2개의 디지털 PLL들을 포함하는 클로킹 네트워크에 대한 시간 지연(

Figure 112017064808761-pct00139
)의 함수로서 동-위상 및 위상-로킹(여기서, 역-위상) 동기화된 상태의 글로벌 주파수(Ω)를 도시한다. 도 12의 곡선들은 디지털 PLL들에 대한 위상 모델을 사용하여 획득된다. 이들은 다음의 시스템 파라미터들, 즉 VCO 자유 발진 주파수(
Figure 112017064808761-pct00140
), 커플링 강도(
Figure 112017064808761-pct00141
), LF 차수(
Figure 112017064808761-pct00142
), LF 컷-오프 주파수(
Figure 112017064808761-pct00143
)에 대해 도시된다. 심볼들은, 그의 사양들이 도 22에서 주어지는 2개의 디지털 PLL들을 갖는 실험 셋업에서 측정된 데이터 포인트(data point)들을 도시한다. 12 illustrates a time delay for a clocking network that includes two digital PLLs as clocking nodes (
Figure 112017064808761-pct00139
Shows the global frequency (Ω) in the in-phase and phase-locking (here, out-phase) synchronized state as a function of The curves of FIG. 12 are obtained using a phase model for digital PLLs. These are the following system parameters: VCO free oscillation frequency (
Figure 112017064808761-pct00140
), Coupling strength (
Figure 112017064808761-pct00141
), LF order (
Figure 112017064808761-pct00142
), LF cut-off frequency (
Figure 112017064808761-pct00143
) Is shown. The symbols show the data points measured in an experimental setup with two digital PLLs whose specifications are given in FIG. 22.

도 13은, 제어 가능한 오실레이터와 위상 검출기 간의 피드백 경로에서 활성 인버터를 갖는 클로킹 노드들로서 2개의 디지털 PLL들을 포함하는 클로킹 네트워크에 대한 시간 지연(

Figure 112017064808761-pct00144
)의 함수로서 동-위상 및 위상-로킹(여기서, 역-위상) 동기화된 상태의 글로벌 주파수(Ω)를 도시한다. 도 13의 곡선들은 디지털 PLL들에 대한 위상 모델을 사용하여 획득된다. 이들은 다음의 시스템 파라미터들, 즉 VCO 자유 발진 주파수(
Figure 112017064808761-pct00145
), 커플링 강도(
Figure 112017064808761-pct00146
), LF 차수(
Figure 112017064808761-pct00147
), LF 컷-오프 주파수(
Figure 112017064808761-pct00148
)에 대해 도시된다. 심볼들은, 그의 사양들이 도 22에서 주어지는 2개의 디지털 PLL들을 갖는 실험 셋업에서 측정된 데이터 포인트들을 도시한다. 13 shows the time delay for a clocking network comprising two digital PLLs as clocking nodes with active inverters in the feedback path between the controllable oscillator and the phase detector.
Figure 112017064808761-pct00144
Shows the global frequency (Ω) in the in-phase and phase-locking (here, out-phase) synchronized state as a function of The curves of FIG. 13 are obtained using a phase model for digital PLLs. These are the following system parameters: VCO free oscillation frequency (
Figure 112017064808761-pct00145
), Coupling strength (
Figure 112017064808761-pct00146
), LF order (
Figure 112017064808761-pct00147
), LF cut-off frequency (
Figure 112017064808761-pct00148
) Is shown. The symbols show data points measured in an experimental setup with two digital PLLs whose specifications are given in FIG. 22.

도 14는 클로킹 노드들로서 2개의 디지털 PLL을 포함하는 클로킹 네트워크에 대한 시간 지연 대 섭동 응답 레이트를 도시하는 도면을 도시한다. 도 14의 곡선들은 디지털 PLL들에 대한 위상 모델을 사용하여 획득된다. 이들은 도 12에서와 동일한 파라미터들에 대해 도시된다. 심볼들은, 그의 사양들이 도 22에서 주어지는 2개의 디지털 PLL들을 갖는 실험 셋업에서 측정된 데이터 포인트들을 도시한다. FIG. 14 shows a diagram illustrating time delay versus perturbation response rate for a clocking network comprising two digital PLLs as clocking nodes. The curves in FIG. 14 are obtained using a phase model for digital PLLs. These are shown for the same parameters as in FIG. 12. The symbols show data points measured in an experimental setup with two digital PLLs whose specifications are given in FIG. 22.

도 15는 제어 가능한 오실레이터와 위상 검출기 사이의 피드백 경로에서 활성 인버터를 갖는 클로킹 노드들로서 2개의 디지털 PLL들을 포함하는 클로킹 네트워크에 대해 섭동 응답 레이트 대 시간 지연을 도시하는 도면을 도시한다. 도 15의 곡선들은 디지털 PLL들에 대한 위상 모델을 사용하여 획득된다. 이들은 도 13에서와 동일한 파라미터들에 대해 도시된다. 심볼들은, 그의 사양들이 도 22에서 주어지는 2개의 디지털 PLL들을 갖는 실험 셋업에서 측정된 데이터 포인트들을 도시한다. FIG. 15 shows a perturbation response rate versus time delay for a clocking network comprising two digital PLLs as clocking nodes with active inverters in the feedback path between the controllable oscillator and the phase detector. The curves of FIG. 15 are obtained using a phase model for digital PLLs. These are shown for the same parameters as in FIG. 13. The symbols show data points measured in an experimental setup with two digital PLLs whose specifications are given in FIG. 22.

도 16은, 클로킹 노드들로서 주기적 경계들을 갖는 3 x 3 정방형 격자 상의 9개의 디지털 PLL들을 포함하는 클로킹 네트워크에 대해 시간 지연(

Figure 112017064808761-pct00149
)의 함수로서, 커플링된 노드들 간의
Figure 112017064808761-pct00150
의 위상차가 존재하는, 동-위상 및 위상-로킹 동기화된 상태의 글로벌 주파수(Ω)를 도시한다. 도 16의 곡선들은 디지털 PLL들에 대한 위상 모델을 사용하여 획득된다. 이들은 다음의 시스템 파라미터들, 즉 VCO 자유 발진 주파수(
Figure 112017064808761-pct00151
), 커플링 강도(
Figure 112017064808761-pct00152
), LF 차수(
Figure 112017064808761-pct00153
), LF 컷-오프 주파수(
Figure 112017064808761-pct00154
)에 대해 도시된다. 심볼들은, 그의 사양들이 도 23에서 주어지는 주기적 경계들을 갖는 3x3 정방형 격자 상의 9개의 디지털 PLL들을 갖는 실험 셋업에서 측정된 데이터 포인트들을 도시한다. FIG. 16 illustrates a time delay for a clocking network that includes nine digital PLLs on a 3 × 3 square grid with periodic boundaries as clocking nodes.
Figure 112017064808761-pct00149
As a function of
Figure 112017064808761-pct00150
Shows the global frequency (Ω) in the in-phase and phase-locking synchronized state, where there is a phase difference of. The curves of FIG. 16 are obtained using a phase model for digital PLLs. These are the following system parameters: VCO free oscillation frequency (
Figure 112017064808761-pct00151
), Coupling strength (
Figure 112017064808761-pct00152
), LF order (
Figure 112017064808761-pct00153
), LF cut-off frequency (
Figure 112017064808761-pct00154
) Is shown. The symbols show the data points measured in an experimental setup with nine digital PLLs on a 3 × 3 square grid with periodic boundaries whose specifications are given in FIG. 23.

도 17은, 클로킹 노드들로서 개방 경계들을 갖는 3 x 3 정방형 격자 상의 9개의 디지털 PLL들을 포함하는 클로킹 네트워크에 대해 시간 지연(

Figure 112017064808761-pct00155
)의 함수로서, 커플링된 노드들 간의
Figure 112017064808761-pct00156
의 위상차가 존재하는, 동-위상 및 위상-로킹 동기화된 상태의 글로벌 주파수(Ω)를 도시한다. 도 17의 곡선들은 디지털 PLL들에 대한 위상 모델을 사용하여 획득된다. 이들은 다음의 시스템 파라미터들, 즉 VCO 자유 발진 주파수(
Figure 112017064808761-pct00157
), 커플링 강도(
Figure 112017064808761-pct00158
), LF 차수(
Figure 112017064808761-pct00159
), LF 컷-오프 주파수(
Figure 112017064808761-pct00160
)에 대해 도시된다. 심볼들은, 그의 사양들이 도 23에서 주어지는 개방 경계들을 갖는 3x3 정방형 격자 상의 9개의 디지털 PLL들을 갖는 실험 셋업에서 측정된 데이터 포인트들을 도시한다. 17 shows a time delay for a clocking network that includes nine digital PLLs on a 3 × 3 square grid with open boundaries as clocking nodes.
Figure 112017064808761-pct00155
As a function of
Figure 112017064808761-pct00156
Shows the global frequency (Ω) in the in-phase and phase-locking synchronized state, where there is a phase difference of. The curves of FIG. 17 are obtained using a phase model for digital PLLs. These are the following system parameters: VCO free oscillation frequency (
Figure 112017064808761-pct00157
), Coupling strength (
Figure 112017064808761-pct00158
), LF order (
Figure 112017064808761-pct00159
), LF cut-off frequency (
Figure 112017064808761-pct00160
) Is shown. The symbols show the data points measured in an experimental setup with nine digital PLLs on a 3 × 3 square grid with open boundaries whose specifications are given in FIG. 23.

도 18은 PLL의 제어 가능한 오실레이터와 적어도 다른 노드의 위상 검출기 간의 출력 경로에서 신호 반전을 도입하기 위한 튜닝 가능한 인버터(189)를 포함하는 도 4의 클로킹 노드를 도시한다. FIG. 18 illustrates the clocking node of FIG. 4 including a tunable inverter 189 for introducing signal inversion in the output path between the controllable oscillator of the PLL and the phase detector of at least another node.

도 19는 PLL의 제어 가능한 오실레이터와 적어도 다른 노드의 위상 검출기 간의 출력 경로에서 신호 반전을 도입하기 위한 튜닝 가능한 인버터(199) 및 제어 가능한 오실레이터와 위상 검출기 사이의 피드백 경로에 신호 반전을 도입하기 위한 튜닝 가능한 인버터(198)를 포함하는 도 4의 클로킹 노드를 도시한다. 19 is a tunable inverter 199 for introducing signal inversion in the output path between the controllable oscillator of the PLL and the phase detector of at least another node and tuning for introducing signal inversion in the feedback path between the controllable oscillator and the phase detector. The clocking node of FIG. 4 including a possible inverter 198 is shown.

도 20은 연속적으로 지연-커플링된 복수의 상호연결된 클로킹 노드들(201, 202, 203, 204)을 포함하는 동적 클로킹 네트워크를 도시한다. 각각의 클로킹 노드는 PLL로서 구현된다. 클로킹 노드들(201, 202, 203) 사이의 상호연결은 단방향이지만, 클로킹 노드들(202 및 204) 간의 상호연결은 양방향이다. 따라서, 연속적인 커플링을 갖는 지연-커플링 PLL들의 클로킹 네트워크는 단방향 및 양방향 상호연결들 모두를 포함할 수 있다. 20 illustrates a dynamic clocking network comprising a plurality of interconnected clocking nodes 201, 202, 203, 204 that are continuously delay-coupled. Each clocking node is implemented as a PLL. The interconnection between the clocking nodes 201, 202, and 203 is unidirectional, while the interconnection between the clocking nodes 202 and 204 is bidirectional. Thus, the clocking network of delay-coupled PLLs with continuous coupling may include both unidirectional and bidirectional interconnects.

도 21은 시간 지연을 조정하기 위해 제어 가능한 오실레이터와 적어도 다른 노드의 위상 검출기 간의 출력 경로에 추가 지연기(215)를 포함하는 도 3의 노드를 도시한다. FIG. 21 illustrates the node of FIG. 3 including an additional delayer 215 in the output path between the controllable oscillator and the phase detector of at least another node to adjust the time delay.

도 22는 측정들이 도 12 내지 도 15에서 도시된 디지털 PLL들의 사양들을 도시한다. FIG. 22 shows the specifications of the digital PLLs whose measurements are shown in FIGS. 12-15.

도 23은 측정들이 도 16 및 도 17에서 도시된 디지털 PLL들의 사양들을 도시한다. FIG. 23 shows the specifications of the digital PLLs whose measurements are shown in FIGS. 16 and 17.

Claims (15)

복수의 노드들을 포함하는 네트워크로서,
상기 노드들의 각각은 상기 네트워크의 적어도 하나의 다른 노드와 상호연결되고, 상기 상호연결은, 상기 상호연결의 제1 노드의 출력이 상기 상호연결의 제2 노드의 입력에 연결되고 상기 제2 노드 및/또는 제3 노드의 출력이 상기 제1 노드의 입력에 연결된다는 것을 의미하고,
각각의 노드는,
상기 네트워크의 복수의 상호연결된 노드들을 동기화하기 위한 시간-연속적인 동기화 신호를 생성하도록 구성된 제어 가능한 오실레이터; 및
상기 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 주파수를 조정함으로써, 상기 네트워크의 다른 노드 또는 다른 노드들로부터 수신된 외부의 시간-연속적인 동기화 신호의 위상과, 상기 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 위상을 비교 및 동기화하도록 구성된 제어기
를 포함하고,
상기 제어기는, 상기 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 주파수를 반복적으로 조정하도록 추가로 구성되고,
상기 네트워크의 각각의 상호연결의 길이 및 신호 송신 속도는, 상기 상호연결의 다른 노드 또는 다른 노드들로부터 노드에 의해 수신된 신호들의 지연을 야기하도록 구성되고, 이때, 상기 지연은 수신 노드의 제어 가능한 오실레이터의 자유-발진 주기(free-running period)의 백만분의 1보다 크고,
각각의 노드는 상기 상호연결 내에 배열되거나 상기 제어기에 의해 실현되는 추가적인 지연기를 더 포함하여, 오실레이터들의 네트워크-전체 동기화(Network-wide synchronization)가 상기 네트워크의 다른 노드 또는 다른 노드들과 상호작용하는 연속적인 자가-구성 프로세스(self-organized process)에서 상기 네트워크의 모든 노드들에 대해 달성되도록 하는,
복수의 노드들을 포함하는 네트워크.
A network comprising a plurality of nodes,
Each of the nodes is interconnected with at least one other node of the network, the interconnection wherein the output of the first node of the interconnect is connected to an input of a second node of the interconnect and the second node and / Or means that the output of the third node is connected to the input of the first node,
Each node is
A controllable oscillator configured to generate a time-continuous synchronization signal for synchronizing a plurality of interconnected nodes of the network; And
By adjusting the frequency of the time-continuous synchronization signal generated by the controllable oscillator, the phase of the external time-continuous synchronization signal received from other nodes or other nodes in the network, and by the controllable oscillator A controller configured to compare and synchronize the phases of the generated time-continuous synchronization signal
Including,
The controller is further configured to iteratively adjust the frequency of the time-continuous synchronization signal generated by the controllable oscillator,
The length and signal transmission rate of each interconnection of the network is configured to cause a delay of signals received by a node from another node or other nodes of the interconnection, wherein the delay is controllable of the receiving node. Greater than one-millionth of the oscillator's free-running period,
Each node further includes an additional delayer arranged within the interconnect or realized by the controller, such that the network-wide synchronization of oscillators interacts with other nodes or other nodes in the network. To be achieved for all nodes of the network in a self-organized process
A network comprising a plurality of nodes.
삭제delete 제1항에 있어서,
각각의 노드에서, 피드백 지연(
Figure 112019031492643-pct00161
), 상기 제어 가능한 오실레이터의 자유 발진 주파수(
Figure 112019031492643-pct00162
), 커플링 강도(
Figure 112019031492643-pct00163
), 제어기 내의 필터의 임펄스 응답(
Figure 112019031492643-pct00164
), 상호연결의 길이에 의해 야기된 지연(
Figure 112019031492643-pct00165
)을 포함하는 지연(
Figure 112019031492643-pct00166
) 및 지연기에 의해 부가적으로 야기된 지연(
Figure 112019031492643-pct00167
)은, 위상-고정된 동기화된 상태(phase-locked synchronized state)에 대한 위상차들이 연속적으로 감소되도록 구성되는,
복수의 노드들을 포함하는 네트워크.
The method of claim 1,
At each node, the feedback delay (
Figure 112019031492643-pct00161
), The free oscillation frequency of the controllable oscillator (
Figure 112019031492643-pct00162
), Coupling strength (
Figure 112019031492643-pct00163
), The impulse response of the filter in the controller (
Figure 112019031492643-pct00164
), The delay caused by the length of the interconnect (
Figure 112019031492643-pct00165
Delay with)
Figure 112019031492643-pct00166
) And delay caused by additional delay (
Figure 112019031492643-pct00167
) Is configured such that the phase differences for the phase-locked synchronized state are continuously reduced,
A network comprising a plurality of nodes.
제3항에 있어서,
각각의 노드에서, 피드백 지연(
Figure 112019031492643-pct00168
), 상기 제어 가능한 오실레이터의 자유 발진 주파수(
Figure 112019031492643-pct00169
), 커플링 강도(
Figure 112019031492643-pct00170
), 제어기 내의 필터의 임펄스 응답(
Figure 112019031492643-pct00171
), 상호연결의 길이에 의해 야기된 지연(
Figure 112019031492643-pct00172
) 포함하는 지연(
Figure 112019031492643-pct00173
) 및 지연기에 의해 부가적으로 야기된 지연(
Figure 112019031492643-pct00205
)은, 수식들
Figure 112019031492643-pct00175

에 대한 λ의 모든 해(solution)들이
Figure 112019031492643-pct00176
를 충족하도록 구성되며, 여기서
Figure 112019031492643-pct00177
는 노드(k 및 l) 간의 상호연결을 표시하는,
복수의 노드들을 포함하는 네트워크.
The method of claim 3,
At each node, the feedback delay (
Figure 112019031492643-pct00168
), The free oscillation frequency of the controllable oscillator (
Figure 112019031492643-pct00169
), Coupling strength (
Figure 112019031492643-pct00170
), The impulse response of the filter in the controller (
Figure 112019031492643-pct00171
), The delay caused by the length of the interconnect (
Figure 112019031492643-pct00172
) Including the delay (
Figure 112019031492643-pct00173
) And delay caused by additional delay (
Figure 112019031492643-pct00205
), The formulas
Figure 112019031492643-pct00175

All solutions of λ for
Figure 112019031492643-pct00176
Is configured to meet where
Figure 112019031492643-pct00177
Denotes the interconnection between nodes k and l,
A network comprising a plurality of nodes.
제1항에 있어서,
각각의 노드에서, 상기 제어기는 상기 외부의 시간-연속적인 동기화 신호의 위상을, 상기 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 위상과 비교하도록 구성된 위상 검출기를 포함하는,
복수의 노드들을 포함하는 네트워크.
The method of claim 1,
At each node, the controller includes a phase detector configured to compare the phase of the external time-continuous synchronization signal with the phase of the time-continuous synchronization signal generated by the controllable oscillator,
A network comprising a plurality of nodes.
제5항에 있어서,
각각의 노드는, 결합된 외부의 시간-연속적인 동기화 신호를 생성하기 위해 상기 네트워크의 다른 노드들로부터 수신된 외부의 시간-연속적인 동기화 신호들을 결합하기 위한 결합기를 더 포함하며, 상기 위상 검출기는 상기 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 위상을, 상기 결합된 외부의 시간-연속적인 동기화 신호의 위상과 비교하는,
복수의 노드들을 포함하는 네트워크.
The method of claim 5,
Each node further comprises a combiner for combining external time-continuous synchronization signals received from other nodes in the network to generate a combined external time-continuous synchronization signal, the phase detector further comprising: Comparing the phase of the time-continuous synchronization signal generated by the controllable oscillator with the phase of the combined external time-continuous synchronization signal,
A network comprising a plurality of nodes.
제6항에 있어서,
각각의 노드에서, 상기 위상 검출기는 복수의 위상 검출기 신호들을 생성하기 위해, 상기 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 위상을, 각각의 외부의 시간-연속적인 동기화 신호의 위상과 개별적으로 비교하도록 구성되고, 상기 결합기는 상기 제어 가능한 오실레이터를 제어하기 위해 상기 위상 검출기 신호들을 결합하는,
복수의 노드들을 포함하는 네트워크.
The method of claim 6,
At each node, the phase detector converts the phase of the time-continuous synchronization signal generated by the controllable oscillator to the phase of each external time-continuous synchronization signal to produce a plurality of phase detector signals. Configured to compare individually, wherein the combiner combines the phase detector signals to control the controllable oscillator,
A network comprising a plurality of nodes.
제3항에 있어서,
각각의 노드는 각각의 수신된 외부의 시간-연속적인 동기화 신호에 대한 지연을 산출(yield) 위해 송신 시간 지연에 부가하여 추가 시간 지연을 유도하기 위한 복수의 지연기들을 포함하는,
복수의 노드들을 포함하는 네트워크.
The method of claim 3,
Each node includes a plurality of delayers for inducing an additional time delay in addition to the transmission time delay to yield a delay for each received external time-continuous synchronization signal,
A network comprising a plurality of nodes.
제1항에 있어서,
각각의 제어기는 결합기를 포함하는,
복수의 노드들을 포함하는 네트워크.
The method of claim 1,
Each controller includes a combiner,
A network comprising a plurality of nodes.
제5항에 있어서,
각각의 노드는, 상기 제어 가능한 오실레이터와 상기 위상 검출기 간의 피드백 경로에서 피드백 시간 지연을 유도하기 위한 피드백 지연기 및/또는 상기 제어 가능한 오실레이터와 상기 위상 검출기 간의 피드백 경로에서 피드백 신호를 반전하기 위한 튜닝 가능한 신호 인버터 및/또는 입력 경로에서 입력 신호를 반전하기 위한 튜닝 가능한 신호 인버터 및/또는 상기 제어 가능한 오실레이터와 적어도 다른 노드의 위상 검출기 간의 출력 경로에서 출력 신호를 반전하기 위한 튜닝 가능한 신호 인버터를 포함하는,
복수의 노드들을 포함하는 네트워크.
The method of claim 5,
Each node is tunable for inducing a feedback delay in the feedback path between the controllable oscillator and the phase detector and / or inverting a feedback signal in the feedback path between the controllable oscillator and the phase detector. A tunable signal inverter for inverting the input signal in the signal inverter and / or the input path and / or a tunable signal inverter for inverting the output signal in the output path between the controllable oscillator and the phase detector of at least another node,
A network comprising a plurality of nodes.
제1항에 있어서,
각각의 노드는 클로킹 노드이고, 상기 시간-연속적인 동기화 신호는 디바이스를 클로킹하기 위한 클록 신호인,
복수의 노드들을 포함하는 네트워크.
The method of claim 1,
Each node is a clocking node and the time-continuous synchronization signal is a clock signal for clocking the device,
A network comprising a plurality of nodes.
복수의 노드들을 포함하는 네트워크를 동기화하기 위한 방법으로서,
상기 노드들의 각각은 상기 네트워크의 적어도 하나의 다른 노드와 상호연결되고, 상기 상호연결은, 상기 상호연결의 제1 노드의 출력이 상기 상호연결의 제2 노드의 입력에 연결되고 상기 제2 및/또는 제3 노드의 출력이 상기 제1 노드의 입력에 연결된다는 것을 의미하며, 상기 방법은,
제어 가능한 오실레이터에 의해, 각각의 노드에서 상기 네트워크의 복수의 상호연결된 노드들을 동기화하기 위한 시간-연속적인 동기화 신호를 생성하는 단계;
상기 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 주파수를 조정함으로써, 상기 네트워크의 다른 노드 또는 다른 노드들로부터 수신된 외부의 시간-연속적인 동기화 신호의 위상과, 상기 네트워크의 다른 노드 또는 다른 노드들에 송신되는, 상기 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 위상을, 제어기에 의해 비교 및 동기화하는 단계;
상기 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 주파수를 반복적으로 조정하는 단계
를 포함하고,
상기 네트워크의 각각의 상호연결의 길이 및 신호 송신 속도는, 상기 상호연결의 다른 노드 또는 다른 노드들로부터 노드에 의해 수신된 신호들의 지연을 야기하도록 구성되며, 상기 지연은 수신 노드의 제어 가능한 오실레이터의 자유-발진 주기의 백만분의 1보다 크고, 그리고
상기 상호연결의 다른 노드 또는 다른 노드들로부터 수신된 신호들은 지연기에 의해 추가적으로 지연되어, 오실레이터들의 네트워크-전체 동기화가 상기 네트워크의 다른 노드 또는 다른 노드들과 상호작용하는 연속적인 자가-구성 프로세스에서 상기 네트워크의 모든 노드들에 대해 달성되도록 하는,
복수의 노드들을 포함하는 네트워크를 동기화하기 위한 방법.
A method for synchronizing a network comprising a plurality of nodes, the method comprising:
Each of the nodes is interconnected with at least one other node of the network, the interconnection wherein the output of the first node of the interconnect is connected to an input of a second node of the interconnect and the second and // Or means that an output of a third node is connected to an input of the first node, the method comprising:
Generating, by a controllable oscillator, a time-continuous synchronization signal for synchronizing at each node a plurality of interconnected nodes of the network;
By adjusting the frequency of the time-continuous synchronization signal generated by the controllable oscillator, the phase of the external time-continuous synchronization signal received from other nodes or other nodes in the network, and the other nodes or Comparing and synchronizing, by a controller, the phase of a time-continuous synchronization signal generated by the controllable oscillator transmitted to other nodes;
Iteratively adjusting the frequency of the time-continuous synchronization signal generated by the controllable oscillator
Including,
The length and signal transmission rate of each interconnection of the network is configured to cause a delay of signals received by a node from another node or other nodes of the interconnection, the delay of the controllable oscillator of the receiving node. Greater than one millionth of the free-oscillation cycle, and
Signals received from other nodes or other nodes of the interconnect are further delayed by a delayer such that the network-wide synchronization of oscillators interacts with the other nodes or other nodes of the network in a continuous self-configuration process. To be achieved for all nodes in the network,
A method for synchronizing a network comprising a plurality of nodes.
제12항에 있어서,
각각의 노드에서, 상기 외부의 시간-연속적인 동기화 신호의 위상이, 상기 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 위상과 비교되는,
복수의 노드들을 포함하는 네트워크를 동기화하기 위한 방법.
The method of claim 12,
At each node, the phase of the external time-continuous synchronization signal is compared with the phase of the time-continuous synchronization signal generated by the controllable oscillator,
A method for synchronizing a network comprising a plurality of nodes.
제12항 또는 제13항에 있어서,
각각의 노드에서, 상기 제어기는, 상기 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 주파수를 조정함으로써, 상기 네트워크의 다른 노드 또는 다른 노드들로부터 수신된 외부의 시간-연속적인 동기화 신호들의 위상들과, 상기 네트워크의 다른 노드 또는 다른 노드들에 송신되는, 상기 제어 가능한 오실레이터에 의해 생성되는 시간-연속적인 동기화 신호의 위상을 비교 및 동기화하고,
상기 네트워크의 다른 노드 또는 다른 노드들로부터 수신된 외부의 시간-연속적인 동기화 신호들은 상기 다른 노드 또는 상기 다른 노드들에 의해 송신된 시간-연속적인 동기화 신호에 대해 시간 지연만큼 지연되고,
상기 제어기는, 오실레이터들의 네트워크-전체 동기화가 상기 네트워크의 다른 노드 또는 다른 노드들과 상호작용하는 연속적인 자가-구성 프로세스에서 상기 네트워크의 모든 노드들에 대해 달성되도록, 상기 제어 가능한 오실레이터에 의해 생성된 시간-연속적인 동기화 신호의 주파수를 반복적으로 조정하는,
복수의 노드들을 포함하는 네트워크를 동기화하기 위한 방법.
The method according to claim 12 or 13,
At each node, the controller adjusts the frequency of the time-continuous synchronization signal generated by the controllable oscillator, thereby controlling the external time-continuous synchronization signals received from other nodes or other nodes in the network. Compare and synchronize phases and phase of a time-continuous synchronization signal generated by the controllable oscillator transmitted to other nodes or other nodes of the network,
External time-continuous synchronization signals received from other nodes or other nodes in the network are delayed by a time delay with respect to time-continuous synchronization signals transmitted by the other node or the other nodes,
The controller is generated by the controllable oscillator such that network-wide synchronization of oscillators is achieved for all nodes of the network in a continuous self-configuration process interacting with other nodes or other nodes in the network. To repeatedly adjust the frequency of the time-continuous synchronization signal,
A method for synchronizing a network comprising a plurality of nodes.
제12항 또는 제13항에 있어서,
각각의 노드에서, 위상 검출기가 복수의 위상 검출기 신호들을 생성하기 위해, 상기 제어 가능한 오실레이터에 의해 생성된 상기 시간-연속적인 동기화 신호의 위상을, 각각의 외부의 시간-연속적인 동기화 신호의 위상과 개별적으로 비교하고, 결합기가 상기 제어 가능한 오실레이터를 제어하기 위해 상기 위상 검출기 신호들을 결합하는,
복수의 노드들을 포함하는 네트워크를 동기화하기 위한 방법.
The method according to claim 12 or 13,
At each node, the phase detector generates a phase of the time-continuous synchronization signal generated by the controllable oscillator to generate a plurality of phase detector signals, the phase of each external time-continuous synchronization signal. Compare individually, and a combiner combines the phase detector signals to control the controllable oscillator,
A method for synchronizing a network comprising a plurality of nodes.
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