KR102008769B1 - 반도체 장치 및 반도체 장치의 제작방법 - Google Patents

반도체 장치 및 반도체 장치의 제작방법 Download PDF

Info

Publication number
KR102008769B1
KR102008769B1 KR1020187033560A KR20187033560A KR102008769B1 KR 102008769 B1 KR102008769 B1 KR 102008769B1 KR 1020187033560 A KR1020187033560 A KR 1020187033560A KR 20187033560 A KR20187033560 A KR 20187033560A KR 102008769 B1 KR102008769 B1 KR 102008769B1
Authority
KR
South Korea
Prior art keywords
electrode
layer
region
semiconductor layer
transistor
Prior art date
Application number
KR1020187033560A
Other languages
English (en)
Other versions
KR20180127530A (ko
Inventor
순페이 야마자키
미유키 호소바
스즈노스케 히라이시
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2009270784 priority Critical
Priority to JPJP-P-2009-270784 priority
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority to PCT/JP2010/069761 priority patent/WO2011065208A1/en
Publication of KR20180127530A publication Critical patent/KR20180127530A/ko
Application granted granted Critical
Publication of KR102008769B1 publication Critical patent/KR102008769B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004Devices characterised by their operation
    • H01L33/0041Devices characterised by their operation characterised by field-effect operation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/28Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including components using organic materials as the active part, or using a combination of organic materials with other materials as the active part
    • H01L27/32Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including components using organic materials as the active part, or using a combination of organic materials with other materials as the active part with components specially adapted for light emission, e.g. flat-panel displays using organic light-emitting diodes [OLED]
    • H01L27/3241Matrix-type displays
    • H01L27/3244Active matrix displays
    • H01L27/326Active matrix displays special geometry or disposition of pixel-elements
    • H01L27/3262Active matrix displays special geometry or disposition of pixel-elements of TFT
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 배선 저항에 따른 전압 강하나 신호 지연으로 인한 트랜지스터로의 신호 기록불량을 방지한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 예를 들면, 표시장치의 화소에 마련된 트랜지스터로의 기록불량이 야기하는 계조 불량 등을 방지하여 표시품질이 높은 표시장치를 제공하는 것을 과제 중 하나로 한다. 배선 저항이 낮은 구리를 포함하는 배선에, 밴드 갭이 넓고, 또한 캐리어 농도가 낮은 고순도화된 산화물 반도체를 접속하여 트랜지스터를 제작하면 된다. 밴드 갭이 넓은 산화물 반도체를 사용하여, 트랜지스터의 오프 전류를 저감시킬 뿐만 아니라, 캐리어 농도가 낮은 고순도화된 산화물 반도체를 이용하여 양의 문턱전압(threshold voltage)을 가지며, 소위 노멀리 오프(normally-off) 특성의 트랜지스터로 하여, 오프 전류와 온 전류의 비를 크게 할 수 있다.

Description

반도체 장치 및 반도체 장치의 제작방법{Semiconductor device and method for manufacturing the same}

본 발명은 반도체 소자를 사용한 반도체 장치, 및 반도체 장치의 제작방법에 관한 것이다.

또한, 본 명세서 중에서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 트랜지스터 등의 반도체 소자, 반도체 소자를 사용한 반도체 회로, 전기광학장치, 및 전자기기는 모두 반도체 장치이다.

근래, 반도체 재료로서 산화물 반도체를 사용하여 트랜지스터를 제작하고, 그 트랜지스터를 반도체 회로, IC, 전기광학장치, 및 전자기기 등에 응용하는 기술이 주목을 받고 있다.

예를 들면, 절연 표면을 갖는 기판 위에 산화아연, In-Ga-Zn-O계 산화물 반도체 등을 포함하는 반도체 박막(수~수백nm 정도의 두께)을 사용하여 박막 트랜지스터(TFT: Thin Film Transistor라고도 함)를 제작하여 영상표시장치의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다.

종래의 트랜지스터는 주로 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘 등의 반도체 재료를 사용하여 제작된다. 비정질 실리콘을 사용한 TFT는 전계효과이동도가 낮지만, 유리기판 등의 제작기판의 대면적화에 대응하는 것은 비교적 용이하다. 한편, 다결정 실리콘을 사용한 TFT는 전계효과이동도가 높지만 레이저 어닐링 등의 결정화 공정이 필요하기 때문에, 유리기판 등의 제작기판의 대면적화에 반드시 적합한 것은 아니라는 특성을 갖고 있다.

이에 반해, 산화물 반도체에 채널형성영역(채널영역이라고도 함)을 형성한 TFT는 비정질 실리콘을 사용한 TFT보다도 높은 전계효과이동도가 얻어지고 있다. 또한, 산화물 반도체막은 스퍼터링법 등에 의해 막 형성이 가능하며, 다결정 실리콘을 사용한 TFT보다도 제조공정이 간단하여 제작기판의 대형화에 대응하기 쉽다.

이와 같이 유리 기판이나 플라스틱 기판 등에 고성능의 트랜지스터를 형성할 수 있는 산화물 반도체는 액정 디스플레이, 일렉트로 루미네센스 디스플레이(EL 디스플레이라고도 함) 또는 전자페이퍼와 같은 표시장치로의 응용이 기대되고 있다.

특히, 액정표시장치로 대표되는 액티브 매트릭스형 반도체 장치에서는 화면 사이즈가 대각 60인치 이상으로 대형화되는 추세에 있으며, 대각 120인치 이상의 화면 사이즈도 시야에 넣는 개발이 이루어지고 있다. 뿐만 아니라, 화면의 해상도도 하이비젼 화질(HD, 1366×768), 풀 하이비젼 화질(FHD, 1920×1080)로 고화질화되는 추세에 있어, 해상도가 3840×2048 또는 4096×2180 등인 소위 4K 디지털 시네마용 표시장치의 개발도 박차가 가해지고 있다.

표시장치가 대형화와 고화질화됨에 따라 필요로 되는 화소 수가 현저하게 증가하고 있다. 그 결과, 1화소당 기록시간이 짧아져서, 화소에 배치되는 트랜지스터에는 빠른 동작특성과 커다란 온 전류 등이 요구되고 있다. 한편으로 근래의 에너지 고갈문제도 있어, 소비전력을 억제한 표시장치가 요구되며, 오프 전류가 낮고 불필요한 누설전류가 억제된 트랜지스터가 요구되고 있다.

이와 같이, 온 전류와 오프 전류의 비가 큰 트랜지스터가 요망되고 있다. 산화물 반도체를 이용한 트랜지스터에서도 온 전류와 오프 전류의 비를 103 정도로 높인 트랜지스터에 관한 기술이 특허문헌 3에 개시되어 있다.

또한, 화면 사이즈의 대형화나 고화질화는 표시부 내의 배선 저항을 증대시키는 추세에 있다. 배선 저항의 증대는 신호선 종단으로의 신호 전달 지연이나 전원선의 전압강하 등을 야기하며, 결과적으로 표시 불균일이나 계조 불량 등의 표시품질의 저하나 소비전력의 증가를 초래하게 된다.

그 결과, 배선 저항의 증대를 억제하기 위해, 구리(Cu)를 사용하여 저저항의 배선층을 형성하는 기술이 검토되고 있다(예를 들면, 특허문헌 4 및 특허문헌 5 참조).

특허문헌 1 : 일본 특허공개 2007-123861호 공보 특허문헌 2 : 일본 특허공개 2007-96055호 공보 특허문헌 3 : 일본 특허공개 2007-134496호 공보 특허문헌 4 : 일본 특허공개 2004-133422호 공보 특허문헌 5 : 일본 특허공개 2004-163901호 공보

대형 표시장치와 같이 지연저항을 문제로 삼는 반도체 장치에서는 배선 저항의 저감이 요망되어, 예를 들어 구리 배선을 사용하는 방법이 검토되고 있다. 그러나, 제작기판의 대면적화에 대응하기 쉽고 높은 전계효과이동도를 갖는 산화물 반도체와, 배선 저항이 낮은 구리 배선을 접속한 트랜지스터의 온 전류와 오프 전류의 비가 103 정도에 지나지 않아 충분하지 않다는 문제가 있었다.

또한, 장기간의 사용에 따라 트랜지스터의 내부에 외부로부터 불순물이 침입하여, 문턱값(threshold value) 등 트랜지스터 특성이 변화되는 문제가 있었다.

본 발명의 일 양태는 배선 저항에 수반되는 전압 강하나 신호 지연으로 인해 발생하는, 트랜지스터의 신호 기록불량을 방지한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 예를 들면, 표시장치의 화소에 형성된 트랜지스터의 기록 불량이 야기하는 계조 불량 등을 방지하여 표시품질이 높은 표시장치를 제공하는 것을 과제 중 하나로 한다.

또한, 본 발명의 일 양태는 반도체 장치의 고속 동작을 실현하는 것을 과제 중 하나로 한다.

또한, 본 발명의 일 양태는 반도체 장치의 전력절약화를 실현하는 것을 과제 중 하나로 한다.

또한, 본 발명의 일 양태는 안정적으로 동작하는 트랜지스터 및 그를 이용한 반도체 장치를 제공하는 것을 과제 중 하나로 한다.

또한, 본 발명의 일 양태는 생산성이 뛰어난 반도체 장치를 실현하는 것을 과제 중 하나로 한다.

또한, 본 발명의 일 양태는 신뢰성이 뛰어난 반도체 장치를 실현하는 것을 과제 중 하나로 한다.

배선 저항이 낮은 구리를 포함하는 배선에, 밴드 갭이 넓고, 또한 캐리어 농도가 낮은 고순도화된 산화물 반도체를 접속하여 트랜지스터를 제작하면 된다. 밴드 갭이 넓은 산화물 반도체를 사용하여 트랜지스터의 오프 전류를 저감시킬 뿐만 아니라, 캐리어 농도가 낮은 고순도화된 산화물 반도체를 사용함으로써, 양의 문턱전압(threshold voltage)을 가지며, 소위 노멀리 오프(normally-off) 특성의 트랜지스터로 하여, 오프 전류와 온 전류의 비를 크게 하면 된다.

상기 과제를 해결하기 위해, 본 발명은 소스 배선, 게이트 배선, 그리고 소스 전극 및 드레인 전극에 전기전도율이 높은 구리를 주성분으로서 포함하는 도전막을 사용하며, 해당 도전막과 고순도화된 캐리어 농도가 억제된 산화물 반도체층을 서로 접속한다. 또한, 산화물 반도체를 사용한 트랜지스터를 절연막으로 둘러싸서 밀봉하면 된다.

즉, 본 발명의 일 양태는 기판 위에 질화규소를 포함하는 절연성 기초막을, 기초막 위에 제 1 도전층으로 이루어진 게이트 전극을, 게이트 전극 위에 질화규소를 포함하는 제 1 졀연층을, 상기 제 1 절연층 위에 고순도화된 산화물 반도체층을, 상기 게이트 전극 위에 단부를 중첩하고 상기 고순도화된 산화물 반도체층에 접하는 제 2 도전층으로 이루어진 소스 전극 및 드레인 전극을 가지며, 상기 제 2 도전층과 고순도화된 산화물 반도체층 위에 질화규소를 포함하는 제 2 절연층을 가지고, 상기 제 1 도전층으로 형성되는 게이트 배선과, 상기 제 2 도전층으로 형성되는 소스 배선을 가지며, 상기 제 1 도전층 및 상기 제 2 도전층은 구리를 주성분으로 하는 도전층을 포함하고, 상기 고순도화된 산화물 반도체층의 캐리어 농도는 1×1012cm-3 미만인 반도체 장치이다.

또한, 본 발명의 일 양태는 제 2 도전층의 구리를 주성분으로 하는 도전층이, 도전성 금속 질화막을 통해 고순도화된 산화물 반도체층과 접속하는 상기 반도체 장치이다.

또한, 본 발명의 일 양태는 제 1 도전층으로 형성되는 게이트 배선과, 제 2 도전층으로 형성되는 소스 배선이, 고순도화된 산화물 반도체층을 사이에 끼어 교차하는 상기 반도체 장치이다.

또한, 본 발명의 일 양태는 기초막과 제 1 절연층이 제 1 도전층의 주위를 둘러싸며 접하고, 제 1 절연층과 제 2 절연층이 산화물 반도체층과 제 2 도전층의 주위를 둘러싸며 접하는 상기 반도체 장치이다. 또한, 제 1 절연층과 제 2 절연층은 동일한 재료를 포함하고 있어도 좋다.

또한, 본 발명의 일 양태는 기판 위에 질화규소를 포함하는 절연성 기초막을 형성하고, 기초막 위에 제 1 도전층으로 이루어진 게이트 전극, 및 게이트 배선을 형성하며, 제 1 도전층 위에 질화규소를 포함하는 제 1 절연층을 형성하고, 제 1 절연층 위에 산화물 반도체층을 형성하며, 질소 중에서 산화물 반도체층을 구비한 기판의 온도를 350℃이상 700℃이하로 가열한 후, 산소를 포함하는 건조 기체 중에서 냉각하고, 게이트 전극 위에 단부를 중첩하며 산화물 반도체층에 전기적으로 접속하는 제 2 도전층으로 이루어진 소스 전극 및 드레인 전극을 형성하고, 제 1 절연층 위에 소스 배선을 형성하며, 제 2 도전층과 산화물 반도체층 위에 질화규소를 포함하는 제 2 절연층을 형성하는 반도체 장치의 제작방법이다.

또한, 본 발명의 일 양태는 산화물 반도체층을 형성한 기판을 질소 중에서 가열하여, 이 기판의 온도를 350℃이상 700℃이하로 한 후에 냉각하며, 이 기판을, 산소를 포함하는 건조 기체 중에서 가열하고, 기판의 온도를 350℃ 이상 700℃ 이하로 한 후에 냉각하는 상기 반도체 장치의 제작방법이다.

또한, 본 발명의 일 양태는 산화물 반도체층을 형성한 상기 기판을 질소 중에서 가열하고, 이 기판의 온도를 350℃이상 700℃이하로 하며, 상기 기판의 온도를 유지하면서, 산소를 포함하는 건조 기체 중에서 가열하고, 산소를 포함하는 건조 기체 중에서 냉각하는 것을 특징으로 하는 반도체 장치의 제작방법이다.

또한, 본 명세서에 있어서, 게이트란 게이트 전극 및 게이트 배선의 일부 또는 전부를 말한다. 게이트 배선이란 적어도 하나의 트랜지스터의 게이트 전극과, 다른 전극이나 다른 배선을 서로 전기적으로 접속시키기 위한 배선을 말하는 것으로, 예를 들면 표시장치에서의 주사선도 게이트 배선에 포함된다.

또한, 소스란 소스 영역, 소스 전극, 및 소스 배선의 일부 또는 전부를 말한다. 소스 영역이란 반도체층 중 저항률이 일정값 이하인 영역을 말한다. 소스 전극이란 소스 영역에 접속되는 부분의 도전층을 말한다. 소스 배선이란 적어도 하나의 트랜지스터의 소스 전극과, 다른 전극이나 다른 배선을 서로 전기적으로 접속시키기 위한 배선을 말하며, 예를 들면 표시장치에서의 신호선이 소스 전극에 전기적으로 접속되는 경우에는 소스 배선에 신호선도 포함된다.

또한, 드레인이란 드레인 영역, 드레인 전극, 및 드레인 배선의 일부 또는 전부를 말한다. 드레인 영역이란 반도체층 중 저항률이 일정값 이하인 영역을 말한다. 드레인 전극이란 드레인 영역에 접속되는 부분의 도전층을 말한다. 드레인 배선이란 적어도 하나의 트랜지스터의 드레인 전극과, 다른 전극이나 다른 배선과를 전기적으로 접속시키기 위한 배선을 말하며, 예를 들면 표시장치에서 신호선이 드레인 전극에 전기적으로 접속되는 경우에는 드레인 배선에 신호선도 포함된다.

또한, 본 서류(명세서, 특허청구범위 또는 도면)에 있어서, 트랜지스터의 소스와 드레인은 트랜지스터의 구조나 동작 조건 등에 따라 서로 교체되기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 본 서류(명세서, 특허청구범위 또는 도면)에서는 소스 및 드레인 중에서 임의로 선택한 한쪽을 소스 및 드레인 중 한쪽으로 표기하고, 다른 쪽 단자를 소스 및 드레인 중 다른 쪽으로 표기한다.

또한, 본 명세서 중에 있어서, 질화산화규소란 산소보다도 질소의 함유량이 많은 조성의 것으로서, 바람직하게는 RBR 및 HFS를 사용하여 측정할 경우, 조성 범위로서 산소가 5~30원자%, 질소가 20~55원자%, 규소가 25~35원자%, 수소가 10~30원자%의 범위로 포함되는 것을 말한다.

또한, 본 명세서 중에 있어서, 발광장치란 영상표시디바이스, 발광디바이스, 또는 광원(조명장치를 포함)을 가리킨다. 또한, 발광장치에는 커넥터, 예를 들면 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP 앞쪽에 프린트 배선판이 설치된 모듈, 또는 발광소자가 형성된 기판에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 포함되는 것으로 한다.

본 발명에 따르면, 온 전류와 오프 전류의 비가 크고 배선 저항이 저감된 반도체 장치를 제공할 수 있다.

또한, 장기간의 사용에 따른, 외부로부터 침입하는 불순물로 인한 트랜지스터 특성의 변화가 발생하기 어려운 반도체 장치를 제공할 수 있다.

또한, 배선 저항에 의한 전압 강하의 영향이나 화소로의 신호 기록불량이나 계조 불량 등을 방지하여 보다 표시품질이 좋은 표시장치를 대표로 하는 반도체 장치를 제공할 수 있다.

또한, 고속으로 동작하는 반도체 장치를 제공할 수 있다.

또한, 전력 절약화된 반도체 장치를 제공할 수 있다.

또한, 안정적으로 동작하는 트랜지스터 및 그를 이용한 반도체 장치를 제공할 수 있다.

또한, 생산성이 뛰어난 반도체 장치를 제공할 수 있다.

또한, 신뢰성이 뛰어난 반도체 장치를 제공할 수 있다.

도 1(A) 및 도 1(B)는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 2는 산화물 반도체를 사용한 역(逆)스태거형 트랜지스터의 종단면도.
도 3(A) 및 도 3(B)는 도 2의 A-A' 단면에 따른 에너지 밴드도(모식도).
도 4(A)는 게이트(G1)에 양의 전위(+VG)가 부여된 상태를 나타내며, 도 4(B)는 게이트(G1)에 음의 전위(-VG)가 부여된 상태를 나타낸 도면.
도 5는 진공 준위와 금속의 일함수(φM)의 관계, 및 진공 준위와 산화물 반도체의 전자 친화력(χ)과의 관계를 나타낸 도면.
도 6은 실리콘(Si)에 있어서, 핫 캐리어 주입에 필요한 에너지를 나타낸 도면.
도 7은 In-Ga-Zn-O계의 산화물 반도체(IGZO)에 있어서, 핫 캐리어 주입에 필요한 에너지를 나타낸 도면.
도 8은 탄화 실리콘(4H-SiC)에 있어서, 핫 캐리어 주입에 필요한 에너지를 나타낸 도면.
도 9는 쇼트 채널 효과(short channel effect)에 관한 디바이스 시뮬레이션의 결과를 나타낸 도면.
도 10은 쇼트 채널 효과에 관한 디바이스 시뮬레이션의 결과를 나타낸 도면.
도 11은 C-V 특성을 나타낸 도면.
도 12는 Vg와 (1/C)2와의 관계를 나타낸 도면.
도 13(A) 내지 도 13(E)는 실시형태에 따른 반도체 장치의 제작방법을 설명하는 도면.
도 14(A) 및 도 14(B)는 실시형태에 따른 가열과정을 설명하는 도면.
도 15(A) 및 도 15(B)는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 16(A) 내지 도 16(C)는 실시형태에 따른 인버터 회로를 설명하는 도면.
도 17(A) 및 도 17(B)는 표시장치의 블록도를 설명하는 도면.
도 18(A)는 신호선 구동회로의 구성을 설명하는 도면 및 도 18(B)는 동작을 설명하는 타이밍 차트.
도 19(A) 내지 도 19(C)는 시트프 레지스터의 구성을 나타낸 회로도.
도 20(A)는 시프트 레지스터의 구성을 설명하는 도면 및 도 20(B)는 동작을 설명하는 타이밍 차트.
도 21(A1), 도 21(A2), 도 21(C)는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 22는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 23은 실시형태에 따른 반도체 장치의 화소등가회로를 설명하는 도면.
도 24(A) 내지 도 24(C)는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 25(A) 및 도 25(B)는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 26은 실시형태에 따른 반도체 장치를 설명하는 도면.
도 27(A) 및 도 27(B)는 전자페이퍼의 사용형태의 예를 설명하는 도면.
도 28은 전자서적의 일 예를 나타낸 외관도.
도 29(A)는 텔레비젼 장치 및 도 29(B)는 디지털 포토프레임의 예를 나타낸 외관도.
도 30(A) 및 도 30(B)는 게임기의 예를 나타낸 외관도.
도 31은 휴대전화기의 일 예를 나타낸 외관도.
도 32는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 33은 실시형태에 따른 반도체 장치를 설명하는 도면.
도 34는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 35는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 36은 실시형태에 따른 반도체 장치를 설명하는 도면.
도 37은 실시형태에 따른 반도체 장치를 설명하는 도면.
도 38은 실시형태에 따른 반도체 장치를 설명하는 도면.
도 39는 실시형태에 따른 반도체 장치를 설명하는 도면.
도 40은 실시형태에 따른 반도체 장치를 설명하는 도면.

이하, 실시형태에 대해 도면을 참조하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위에서 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용으로 한정 해석되는 것이 아니다. 또한, 이하에 설명하는 발명의 구성에 있어, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 다른 도면에서도 공통으로 사용하며, 그 중복되는 설명은 생략한다.

(실시형태 1)

본 실시형태에서는 반도체 장치의 일 형태로서 표시장치의 회로 실장 기판의 일 형태를 도 1(A) 및 도 1(B)를 참조하여 설명한다.

표시장치의 화소의 구성을 도 1에 나타낸다. 도 1(A)는 화소의 평면 구성을 나타낸 상면도이며, 도 1(B)는 화소의 적층구성을 나타낸 단면도이다. 또한, 도 1(A)에서의 A1-A2, B1-B2, C1-C2의 쇄선은 도 1(B)의 단면 A1-A2, 단면 B1-B2, 단면 C1-C2에 각각 상당하는 것이다.

단면 A1-A2는 화소부에서 사용되는 트랜지스터(151)의 적층구조를 나타내고 있다. 트랜지스터(151)는 하부 게이트 구조의 일 양태이다.

또한, 단면 B1-B2는 화소부에 형성되는 용량부의 적층구조를 나타내고 있다.

또한, 단면 C1-C2는 게이트 배선과 소스 배선과의 교차부의 적층구조를 나타내고 있다.

트랜지스터(151)는 기판(100) 위에 기초막(101)을, 기초막(101) 위에 제 1 도전층으로 형성되는 게이트 전극(111a)을 가지며, 게이트 전극(111a) 위에 제 1 절연층(102)을 갖는다. 또한, 게이트 전극(111a) 위의 제 1 절연층(102)에 접하게 채널 형성영역을 포함하는 산화물 반도체층(113a)을 갖는다. 또한, 제 2 도전층으로 형성되며, 게이트 전극(111a) 위에 단부를 중첩하고, 산화물 반도체층(113a)에 접하는 제 1 전극(115a)과 제 2 전극(115b)을 갖는다. 또한, 제 1 전극(115a)과 제 2 전극(115b)는 트랜지스터(151)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 제 1 전극(115a), 제 2 전극(115b), 제 1 절연층(102), 및 산화물 반도체층(113a) 위에 제 2 절연층(107)을 갖는다. 또한, 제 2 절연층(107) 위에 제 3 절연층(108)을 가지며, 제 3 절연층(108) 위에는 제 2 절연층(107)과 제 3 절연층(108)에 형성한 콘택홀(128)을 통해 제 2 전극(115b)과 접속하는 제 3 도전층으로 형성되는 제 1 화소전극(109)을 갖는다.

또한, 화소부에 형성되는 용량부는 제 1 도전층으로 형성되는 용량배선(111b)과 제 3 도전층으로 형성되는 제 1 화소전극(109)과의 사이에 제 1 절연층(102), 제 2 절연층(107), 및 제 3 절연층(108)을 개재시킨 구성을 갖는다.

또한, 게이트 배선과 소스 배선의 교차부는 제 1 도전층으로 형성되는 게이트 배선(111c)과 제 2 도전층으로 형성되는 소스 배선(115c)과의 사이에 제 1 절연층(102)과 산화물 반도체층(113b)을 개재시킨 구성으로 하여도 좋다. 산화물 반도체층(113b)을 사이에 개재시킴으로써, 배선간의 거리를 넓혀, 배선의 교차부에 생기는 용량을 저감할 수 있다.

본 실시형태에서는 제 1 도전층에 구리를 사용한다. 또한, 제 1 도전층으로서는 구리를 주성분으로 포함하는 층을 단층으로, 또는 다른 도전층과 적층된 것을 사용할 수 있다. 구리를 주성분으로 포함하는 제 1 도전층은 도전율이 높고, 배선저항을 낮출 수 있다.

또한, 구리를 주성분으로 포함하는 층의 한쪽 또는 양쪽의 면에 접하도록 Cr, Ta, Ti, Mo, W 등의 고융점 금속재료층, 또는 그 금속재료를 성분으로 하는 합금재료를 적층시킨 구성으로 하여도 좋다. 또한, Si, Ti, Ta, W, Mo, Cr, Nd, Sc, Y 등 Al막에 발생하는 힐록(hillock)이나 휘스커(Whisker)의 발생을 방지하는 원소가 첨가되어 있는 Al재료를 사용함으로써 내열성을 향상시키는 것이 가능하게 된다. 또한, 그 도전층은 적어도 가열처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 바람직하다.

또한, 구리를 주성분으로 포함하는 층에 겹치도록 예를 들면 질화탄탈막을 형성하여, 구리의 확산을 억제하는 배리어막을 형성하여도 좋다.

또한, 구리를 주성분으로 포함하는 제 1 도전층은 파장 400nm~450nm 부근의 광을 차단한다. 구리를 주성분으로 포함하는 제1 도전층을 사용하여 산화물 반도체층과 중첩하는 게이트 전극(111a)을 형성함으로써, 기판(100)측으로부터 산화물 반도체층에 파장 400nm~450nm 부근의 광이 도달하지 않도록 할 수 있다. 산화물 반도체층은 파장 400nm~450nm 부근의 광에 감도를 갖기 때문에, 구리를 주성분으로서 포함하는 제 1 도전층으로 형성한 게이트 전극(111a)은 산화물 반도체층을 사용한 트랜지스터의 전기 특성, 또는 산화물 반도체층을 사용한 반도체 장치의 동작이 파장 400nm~450nm 부근의 광에 의해 불안정해지는 현상을 방지할 수 있다.

또한, 구리를 주성분으로 포함하는 제 1 도전층은 기초막(101)과 제 1 절연층(102)과의 사이에 형성된다.

또한, 배선재료는 표시장치가 요구되는 성능에 따라 적절히 선택하면 된다. 예를 들면, 게이트 배선에 비해 높은 전달특성이 요구되는 소스 배선을 포함하는 제 2 도전층만을, Cu를 포함하는 배선으로 하여도 좋다.

본 실시형태에서는 기초막(101)에 질화규소(SiNy(y>0))막을 사용한다. 질화규소층을 사용함으로써, 구리를 주성분으로 포함하는 제 1 도전층으로부터 구리가 확산되는 현상을 방지할 수 있다. 또한, 기판(100)으로부터 불순물 원소가 반도체 소자에 확산되는 현상을 방지할 수 있다.

또한, 기초막(101)과 제 1 절연층(102)은 적어도 질화규소층을 포함하며, 다른 절연층과 적층하여도 좋다. 적층할 다른 절연층으로서는 예를 들면 질화산화규소층, 산화질화규소층, 또는 산화규소층 외에, 알루미늄, 탄탈, 이트륨, 또는 하프늄의 산화물, 질화물, 산화질화물, 또는 질화산화물의 1종 또는 그들 화합물을 적어도 2종 이상 포함하는 화합물층을 사용할 수도 있다.

특히, 질화규소층에, 질화규소보다 높은 유전율을 갖는 절연막을 조합하여 사용하면, 게이트 절연막으로서의 특성이 향상되기 때문에 바람직하다.

또한, 2개의 질화규소막 사이에 구리를 주성분으로 포함하는 제 1 도전층을 형성함으로써, 구리의 확산을 억제할 수 있다.

또한, 기초막(101)과 제 1 절연층(102)은 스퍼터링법, CVD법 또는 고밀도 플라즈마 CVD법으로 제작한 절연막이 바람직하다.

본 실시형태에서는 캐리어 농도가 1×1012cm-3 미만으로 고순도화되며, 넓은 밴드 갭을 갖는 In-Ga-Zn-O 산화물 반도체를 산화물 반도체층에 사용한다.

캐리어 농도가 1×1012cm-3 미만으로 고순도화된 산화물 반도체층을 사용하여 제작되는 트랜지스터는 문턱전압이 양의 값이 되며, 소위 노멀리 오프 특성을 갖는다. 또한, 밴드 갭이 넓은 산화물 반도체를 사용하여 제작되는 트랜지스터는 오프 전류가 작다. 이와 같은 특성의 산화물 반도체를 적용한 트랜지스터의 전기 특성에 대해서는 본 실시형태의 마지막에 상세하게 설명한다.

또한, 산화물 반도체층에 사용하는 산화물 반도체로서는 4원계 금속산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 2원계 금속산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용할 수 있다. 또한, 상기 산화물 반도체층에 산화규소를 포함시켜도 좋다. 산화물 반도체층에 결정화를 저해하는 산화규소(SiOx(X>0)를 포함시킴으로써, 제조 프로세스 중에서 산화물 반도체층의 형성 후에 가열처리한 경우 산화물 반도체층의 결정화를 억제할 수 있다.

또한, 산화물 반도체층으로서는 InMo3(ZnO)m(m>0)으로 표기되는 박막을 사용할 수 있다. 여기서, M은 Ga, Al, Mn 및 Co 중에서 선택된 하나 또는 복수의 금속원소를 나타낸다. 예를 들면 M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다. InMo3(ZnO)m(m>0)으로 표기되는 구조의 산화물 반도체막 중, M으로서 Ga를 포함하는 구조의 산화물 반도체를 상기 In-Ga-Zn-O 산화물 반도체라고 부르고, 그 박막을 In-Ga-Zn-O 비단결정막이라고도 부르기로 한다.

또한, 산화물 반도체층에는 RTA(Rapid Thermal Anneal: 라피드 서멀 어닐링)법 등으로 고온에서 단시간에 탈수 또는 탈수소화 처리를 한 것을 사용한다. 이 가열공정에 의해, 산화물 반도체층의 표층부는 입자 사이즈가 1nm이상 20nm이하의 소위 나노 크리스탈(나노 결정이라고도 표기함)로 구성된 결정영역을 갖게 되며, 기타 부분은 비정질, 또는 비정질 영역 중에 미세결정이 여기저기 흩어져 있는 비정질과 미세결정의 혼합물이 된다. 또한, 나노 결정의 크기는 일 예에 지나지 않으며, 발명이 상기의 수치 범위로 한정 해석되는 것은 아니다.

이와 같은 구성을 갖는 산화물 반도체층을 사용함으로써, 표층부는 나노 결정으로 구성된 치밀한 결정영역이 존재하기 때문에, 표층부로부터의 수분 재침입이나 산소의 탈리에 의한 N형화를 방지할 수 있다. 그 결과, N형화가 영향을 미치는 전기특성의 열화(劣化), 구체적으로는 오프 전류의 상승을 방지할 수 있다.

또한, 결정 영역은 결정립 이외의 것을 포함하고 있어도 좋다. 또한, 결정립의 결정 구조도 상기에 한정되지 않으며, 다른 결정 구조의 결정립을 포함하고 있어도 좋다. 예를 들면, In-Ga-Zn-O계의 산화물 반도체 재료를 사용할 경우에는 In2Ga2ZnO7의 결정립 뿐만 아니라, InGaZnO4의 결정립 등을 포함하고 있어도 좋다.

본 실시형태에서는 제 2 도전층에 구리를 사용한다. 또한, 구리를 주성분으로 포함하는 층에 겹치도록 예를 들면 질화탄탈막을 형성하여, 구리의 확산을 억제하는 배리어막을 형성하여도 좋다.

또한, 제 2 도전층은 제 1 도전층과 마찬가지로 구리를 주성분으로서 포함하는 층을 적어도 가지며, 단층, 또는 다른 도전층과의 적층이어도 좋다. 구리를 주성분으로 포함하는 제 2 도전층은 도전율이 높으며 배선 저항을 낮출 수 있다.

제 2 도전층이 갖는, 구리를 주성분으로 포함하는 층이 산화물 반도체층에 접하는 구성에서는 산화물 반도체층의 고순도화에 필요한 가열처리에 의해, 구리를 주성분으로서 포함하는 층과 산화물 반도체층과의 사이에 구리 산화물이 생성되는 경우가 있다. 구리를 주성분으로서 포함하는 층과 산화물 반도체층과의 사이에 생성된 구리 산화물은 반도체이어서, 산화물 반도체층과 제 2 도전층의 전기적인 접속을 방해하지 않는다.

또한, 구리를 주성분으로서 포함하는 층이 산화물 반도체층에 접하는 구성에 서, 구리가 산화물 반도체층으로 확산되는 경우가 있다. 그러나, 실리콘 반도체와는 달리, 산화물 반도체층의 특성은 구리 등으로 대표되는 중원자의 확산에 영향을 잘 받지 않는다.

구리를 주성분으로서 포함하는 층과 산화물 반도체층과의 사이에 다른 도전층을 형성하여 제 2 도전층을 구성할 수도 있다.

구리를 주성분으로 포함하는 층과 산화물 반도체층과의 사이에 형성하는 다른 도전층으로서는 산소 친화성이 높은 금속을 포함하는 재료가 바람직하다. 산소 친화성이 높은 금속으로서는 티탄(Ti), 망간(Mn), 마그네슘(Mg), 지르코늄, 베릴륨, 토륨 등을 들 수 있다. 상기 금속 중 어느 하나 또는 복수 중에서 선택된 금속을 포함하는 재료인 것이 바람직하다.

산화물 반도체층과 산소 친화성이 높은 도전층을 접하도록 형성하면, 계면 부근의 캐리어 밀도가 증가하고 저저항 영역이 형성되어, 산화물 반도체와 도전층과의 콘택 저항을 저감할 수 있다. 이는 산소 친화성이 높은 도전층이 산화물 반도체층으로부터 산소를 빼냄으로써, 산화물 반도체층과 도전층간의 계면에, 산화물 반도체층 중의 금속이 과잉인 층(복합층이라고도 부름.) 또는 산화된 도전막 중 어느 하나, 또는 그 양쪽이 형성되기 때문이다.

예를 들면, In-Ga-Zn-O계의 산화물 반도체층과 티탄막이 접하는 구성에서는 산화물 반도체층과 티탄막에 접하는 계면 부근에, 인듐이 과잉인 층과 산화티탄층이 생성되는 경우가 있다. 또한, 산화물 반도체층과 티탄막에 접하는 계면 부근에, 인듐이 과잉인 층 또는 산화티탄층 중 어느 하나가 생성되는 경우가 있다. In-Ga-Zn-O계 산화물 반도체층으로부터 산소가 결손된 인듐이 과잉인 층은 전기전도도가 높고, 산화물 반도체층과 도전층과의 접촉 저항의 저감을 도모할 수 있다.

또한, 산화물 반도체층과 접하는 도전막으로서 티탄, 또는 도전성을 갖는 산화티탄막을 사용하여도 좋다. 그 경우, In-Ga-Zn-O계 산화물 반도체층과 산화티탄막이 접하는 구성에서는 산화물 반도체층과 산화티탄막에 접하는 계면 부근에, 인듐이 과잉인 층이 생성되는 경우가 있다.

또한, 구리를 주성분으로서 포함하는 층과 산화물 반도체층과의 사이에 형성하는 다른 도전층으로서는 전기음성도가 낮은 금속을 포함하는 도전층이 바람직하다. 전기음성도가 늦은 금속으로서는 티탄, 마그네슘, 이트륨, 알루미늄, 텅스텐, 몰리브덴 등을 들 수 있다. 상기 금속 중 어느 하나 또는 복수를 포함하는 재료인 것이 바람직하다.

구리를 주성분으로서 포함하는 층과 산화물 반도체층과의 사이에 전기음성도가 낮은 금속을 포함하는 도전층을 형성하고, 산화물 반도체층으로부터 수분, 수소 등의 불순물을 탈리하여, i형(진성 반도체) 또는 i형에 한정되지 않고 가까운 산화물 반도체로 함으로써, 상기 불순물로 인해 문턱전압이 시프트하는 등의 트랜지스터의 특성 열화가 촉진되는 것을 막아 오프 전류를 저감시킬 수 있다.

전기음성도가 낮은 금속을 포함하는 도전층에 의해 빨려든 수소, 물 등의 불순물은 전기음성도가 낮은 금속과 화합하기 쉽다. 도전층 중에서 금속과 화학결합을 형성하고 있는 불순물은 금속과의 결합이 안정되어 있어, 한번 도전층 안에 빨려든 후에는 산화물 반도체 안으로 방출되기 어렵다.

따라서, 전기음성도가 낮은 금속을 포함하는 도전층에 수소 또는 물 등의 불순물이 포획된 상태가 유지되고 있어, 전기음성도가 낮은 금속을 포함하는 도전층 중의 수소 농도가 산화물 반도체층 중의 수소 농도보다도 높다. 구체적으로는 제 1 전극(115a)과 제 2 전극(115b) 중의 수소 농도가 산화물 반도체층 중의 수소 농도의 1.2배 이상, 바람직하게는 5배 이상이 된다.

또한, 도전층 중의 수소 농도는 이차 이온 질량분석법(SIMS: Secondary Ion Mass Spectroscopy)에 의한 측정값을 사용한다.

여기에서, 산화물 반도체막 및 도전막 중의 수소 농도의 분석에 대해 언급해 둔다. 산화물 반도체막 및 도전막 중의 수소 농도 측정은 이차 이온 질량분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 수행한다. SIMS 분석은 그 원리상, 시료표면 근방이나, 재질이 다른 막과의 적층계면 근방의 데이터를 정확하게 얻는 것이 곤란함이 알려져 있다. 이에, 막 중의 수소 농도의 두께 방향의 분포를 SIMS로 분석할 경우, 수소 농도는 대상이 되는 막이 존재하는 범위에서 극단적인 변동이 없고, 거의 일정한 강도가 얻어지는 영역의 평균값을 채용한다. 또한, 측정 대상이 되는 막의 두께가 작을 경우, 인접하는 막의 영향을 받아, 거의 일정한 강도가 얻어지는 영역을 발견할 수 없는 경우가 있다. 이 경우, 해당 막이 존재하는 영역에서의 최대값, 최소값을 수소 농도로서 채용한다. 게다가, 해당막이 존재하는 영역에서 최대값의 피크, 최소값의 피크가 존재하지 않을 경우, 변곡점의 값을 수소 농도로서 채용한다.

또한, 전기음성도가 낮은 상기 금속 중 티탄, 몰리브덴, 텅스텐은 산화물 반도체층과의 접촉저항이 낮다. 이 때문에, 산화물 반도체층과의 접촉저항이 낮은 제 1 전극(115a)과 제 2 전극(115b)을 형성하는 것이 가능하게 된다. 또한, 티탄, 몰리브덴, 텅스텐을 산화물 반도체막에 접하는 도전막에 사용함으로써, 산화물 반도체막 중의 불순물을 저감할 수 있다.

또한, 구리를 주성분으로서 포함하는 층과 산화물 반도체층과의 사이에 형성하는 다른 도전층으로서는 Al, Cr, Ta, Ti, Mo, W 등의 금속재료, 또는 그 금속재료를 성분으로 하는 합금재료를 사용할 수 있다.

또한, 도전성의 금속산화물을 사용할 수 있다. 도전성의 금속산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐 산화주석 합금(In2O3-SnO2, ITO라 약칭한다), 산화인듐 산화아연 합금(In2O3-ZnO) 또는 상기 금속산화물 재료에 실리콘 혹은 산화실리콘을 포함시킨 것을 사용할 수 있다.

또한, 상술한 도전층은 단층으로 한정되지 않고, 2층 이상의 적층을 사용할 수 있다. 또한, 이 도전막은 적어도 가열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 바람직하다.

또한, 구리를 주성분으로서 포함하는 층의 한쪽 또는 양쪽에 Cr, Ta, Ti, Mo, W 등의 고융점 금속층을 적층시킨 구성으로 하여도 좋다. 또한, Si, Ti, Ta, W, Mo, Cr, Nd, Sc, Y 등 Al막에 생성되는 힐록이나 휘스커의 발생을 방지하는 원소가 첨가되어 있는 Al재료를 사용함으로써 내열성을 향상시키는 것이 가능하게 된다.

본 실시형태에서는 질화규소(SiNy(y>0))층을 제 2 절연층(107)으로 한다.

제 2 절연층(107)은 수분이나 수소 이온이나 OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 막는 무기 절연층이다. 질화규소막을 사용함으로써, 구리를 주성분으로서 포함하는 제 1 도전층이나 제 2 도전층으로부터 구리가 확산되는 현상을 방지할 수 있다.

본 실시형태에서는 제 1 절연층(102)과 제 2 절연층(107)은 모두 질화규소를 사용하여 형성되어 있다. 또한, 제 1 절연층(102)과 제 2 절연층(107)이 접하는 구성을 가지고 있다. 이와 같이, 동종의 무기 절연층이 서로 접하며 트랜지스터(151)의 주위를 둘러싸는 구조로 함으로써, 트랜지스터의 실링 상태를 보다 양호한 상태로 할 수 있다. 또한, 동종의 무기절연막끼리를 접하는 구조로 할 경우, 상술한 무기 절연막을 사용할 수 있는데, 특히 질화실리콘막은 불순물의 배리어성이 우수하기 때문에 바람직하다.

또한, 제 2 절연층(107)은 적어도 질화규소층을 포함하며, 다른 절연층과 적층하여도 좋다. 적층하는 다른 절연층으로서는 산화물 절연층, 산화질화물 절연층, 질화물 절연층, 질화산화물 절연층 등의 무기 절연층을 사용할 수 있다. 예를 들면, 질화산화규소층, 산화질화규소층, 산화규소층 등을 적층하여도 좋다.

또한, 산화물 반도체층에 접하게 산화물 절연막을 형성하고, 해당 산화물 절연막에 질화규소(SiNy(y>0))층을 적층하면, 산화물 반도체층에서의 산소의 결손을 저감할 수 있다. 구체적으로는 산화물 반도체층과 접하는 측의 제 2 절연층(107)에 산화규소층(SiOx(x>0))을 형성하고, 이 산화규소층 위에 질화규소층을 적층하여도 좋다. 또한, 구리를 주성분으로서 포함하는 제 2 도전층을 질화규소층으로 덮음으로써, 구리의 확산을 억제할 수 있다.

또한, 산화물 반도체층이 수분이나 수소 이온이나 OH- 등의 불순물로 오염되지않도록, 제 2 절연층(107)은 스퍼터링법으로 형성한 막이 바람직하다.

제 3 절연층(108)을 마련할 수 있다. 제 3 절연층(108)은 단층막 또는 적층막으로 형성하고, 하층에 형성된 트랜지스터 등의 구조체에 의한 요철을 평활화함으로써, 평탄한 표면을 형성한다. 제 3 절연층(108)으로서는 예를 들면 폴리이미드, 아크릴수지, 벤조시클로부텐계 수지, 폴리아미드, 에폭시수지 등의 내열성 유기재료를 사용할 수 있다. 또한, 상기 유기재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 제 3 절연층(108)을 형성하여도 좋다.

제 1 화소전극(109)을 트랜지스터와 전기적으로 접속하며, 표시장치의 화소에 사용할 수 있다. 제 1 화소전극(109)은 표시소자의 전극으로서 작용하며, 가시광에 대한 투광성을 갖는 도전막을 사용하여 형성한다.

투광성을 갖는 도전막으로서는 인듐주석산화물(이하, ITO라고 표시한다), 인듐 아연 산화물, 산화규소를 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.

이하에 캐리어 농도가 1×1012cm-3 미만으로 고순도화되며 넓은 밴드 갭을 갖는 산화물 반도체를 산화물 반도체층에 적용하는 의의에 대해 설명한다.

<산화물 반도체의 진성화>

산화물 반도체에 있어서, DOS(density of states) 등의 물성 연구는 많이 이루어지고 있는데, 이들 연구는 국소 준위 그 자체를 충분히 줄인다는 사상을 포함하지 않는다. 개시하는 발명의 일 양태에서는 에너지 갭 중의 DOS의 원인일 수 있는 물이나 수소를 산화물 반도체 중으로부터 제거함으로써, 고순도화하여, 진성화(I형화)한 산화물 반도체를 제작한다. 이는 국소 준위 그 자체를 충분히 줄인다는 사위에 입각한 것이다. 그리고, 이로써 매우 뛰어난 공업제품의 제조를 가능하게 하는 것이다.

또한, 수소나 물 등을 제거할 때에는 동시에 산소가 제거되어버리는 일이 있다. 이 때문에, 산소결핍으로 인해 발생하는 금속의 미결합손(dangling bond)에 대해 산소를 공급하고, 산소 결함으로 인한 국소 준위를 감소시킴으로써, 산화물 반도체를 더욱 고순도화, 진성화(i형화)하는 것은 바람직하다. 예를 들면, 채널형성영역에 밀접하게 산소 과잉인 산화막을 형성하고, 200℃~400℃, 대표적으로는 250℃ 정도의 온도 조건에서 열처리를 실시함으로써, 해당 산화막으로부터 산소를 공급하여, 산소 결함으로 인한 국소 준위를 저감시키는 것이 가능하다.

산화물 반도체의 특성을 악화시키는 요인은 과잉 수소로 인한 전도대 아래 0.1eV~0.2eV의 준위나, 산소 결손으로 인한 깊은 준위 등에 기인하는 것으로 생각된다. 이들 결함을 없애기 위해, 수소를 철저하게 제거하여 산소를 충분히 공급한다.

또한, 산화물 반도체는 일반적으로 n형으로 되어 있는데, 개시하는 발명의 일 양태에서는 물이나 수소 등의 불순물을 제거함과 아울러, 산화물 반도체의 구성원소인 산소를 공급함으로써 i형화를 실현한다. 이 점, 실리콘 등과 같이 불순물 원소를 첨가한 i형화가 아니라, 종래에 없는 기술사상을 포함하는 것이라 할 수 있다.

<산화물 반도체를 사용한 트랜지스터의 전도기구>

산화물 반도체를 사용한 트랜지스터는 몇 개의 특징을 갖는다. 여기서, 그 전도기구에 대해 도 2~도 5를 사용하여 설명한다. 또한, 이하의 설명에서는 이해를 쉽게 하기 위해 이상적인 상황을 가정하고 있으며, 그 모두가 현실의 모습을 반영하고 있다고는 할 수 없다. 또한, 이하의 설명은 어디까지나 하나의 고찰에 지나지 않으며, 발명의 유효성에 영향을 부여하는 것이 아님을 밝힌다.

도 2는 산화물 반도체를 사용한 역(逆)스태거형 트랜지스터의 단면도이다. 게이트전극(GEI) 위에 게이트 절연층(GI)을 통해 산화물 반도체층(OS)이 형성되며, 그 위에 소스 전극(S) 및 드레인 전극(D)이 형성되어 있다. 또한, 그 위에 절연층을 통해 백 게이트(GE2)가 형성되어 있다.

도 3에는 도 2에 나타낸 A-A' 단면에 따른 에너지 밴드도(모식도)를 나타낸다. 도 3(A)는 소스와 드레인간의 전위차를 제로(등전위, VD=VS=0V)로 한 경우를 나타내고 있으며, 도 3(B)는 소스에 비해 드레인의 전위를 높게 한 경우(VD>VS)를 나타내고 있다.

도 4에는 도 2의 B-B' 단면에 따른 에너지 밴드도(모식도)를 나타낸다. 도 4(A)는 게이트 전극(GEI)에 양의 전압(VG>0)이 부여된 상태이며, 소스와 드레인 사이에 캐리어(전자)가 흐르는 온 상태를 나타내고 있다. 또한, 도 4(B)는 게이트 전극(GEI)에 음의 전압(VG<0)이 인가된 상태이며, 오프 상태(소수 캐리어는 흐르지 않는 상태)인 경우를 나타낸다.

도 5는 진공준위와 금속의 일함수(φM)와의 관계, 및 진공준위와 산화물 반도체의 전자친화력(χ)과의 관계를 나타낸다.

상온에서 금속 중의 전자는 축퇴하고 있으며, 페르미 준위(Fermi level)는 전도대 내에 위치한다. 한편, 종래의 산화물 반도체는 n형이며, 그 페르미 준위(EF)는 밴드 갭 중앙에 위치하는 진성 페르미 준위(Ei)로부터 떨어져서 전도대 근처에 위치하고 있다. 또한, 산화물 반도체에서 수소의 일부는 도너가 되어 n형화하는 요인 중 하나인 것이 알려져 있다.

이에 반해, 개시하는 발명의 일 양태에 따른 산화물 반도체는 n형화의 요인인 수소를 산화물 반도체로부터 제거하여, 산화물 반도체의 주성분 이외의 원소(불순물 원소)가 가능한 포함되지 않도록 고순도화함으로써 진성(i형)으로 하거나 또는 진성화하고자 한 것이다. 즉, 불순물 원소를 첨가하여 i형화하는 것이 아니라, 수소나 물 등의 불순물을 가능한 제거함으로써, 고순도화된 i형(진성 반도체) 또는 그에 근접하게 하는 것을 특징으로 하고 있다. 이로써, 페르미 전위(EF)는 진성 페르미 준위(Ei)와 같은 정도로 할 수 있다.

산화물 반도체의 밴드 갭(Eg)은 3.15eV이고, 전자친화력(χ)은 4.3V라 말해지고 있다. 소스 전극 및 드레인 전극을 구성하는 구리(Cu)의 일함수는 4.6eV로, 산화물 반도체의 전자친화력(χ)보다 약간 낮고, 티탄(Ti)의 일함수는 산화물 반도체의 전자친화력(χ)과 거의 동등하다. 이 경우, 금속-산화물 반도체 계면에서, 전자에 대해 커다란 쇼트 키형 장벽은 형성되지 않는다.

금속의 일함수(φM)와 산화물 반도체의 전자친화력(χ)이 거의 같은 경우, 양자가 접촉하면 도 3(A)에 나타낸 바와 같은 에너지 밴드도(모식도)가 나타난다.

도 3(B)에 있어, 검은 동그라미(●)는 전자를 나타내며, 드레인에 양의 전압(VD>0)을 인가한 후에, 게이트에 전압을 인가하지 않는 경우(VG=0)를 점선으로 나타내고, 게이트에 양의 전압(VG=0)을 인가한 경우를 실선으로 나타낸다. 게이트에 양의 전압(VG>0)을 인가한 경우, 드레인에 양의 전위가 부여되면, 전자는 배리어(h)를 넘어 산화물 반도체로 주입되고 드레인을 향해 흐른다. 배리어의 높이(h)는 게이트 전압과 드레인 전압에 따라 변화하는데, 게이트에 양의 전압((VG>0)을 인가하고 양의 드레인 전압이 인가될 경우에는 전압 인가가 없는 도 3(A)의 배리어 높이(h), 즉 밴드 갭(Eg)의 1/2보다도 배리어의 높이(h)는 낮아진다. 게이트에 전압을 인가하지 않을 경우에는 높은 포텐셜 장벽 때문에, 전극으로부터 산화물 반도체측으로 캐리어(전자)가 주입되지 않고, 전류를 흘리지 않는 오프 상태를 나타낸다. 한편, 게이트에 양의 전압을 인가하면, 포텐셜 장벽이 저하되고 전류를 흘리는 온 상태를 나타낸다.

이 때 산화물 반도체에 주입된 전자는 도 4(A)에 나타낸 바와 같이, 게이트 절연층과 고순도화된 산화물 반도체와의 계면 부근(산화물 반도체의 에너지적으로 안정된 최저부)을 이동한다.

또한, 도 4(B)에 나타낸 바와 같이, 게이트 전극(GEI)에 음의 전위(역바이어스)가 부여되면, 소수 캐리어인 홀은 실질적으로 제로이기 때문에, 전류는 한정되지 않고 제로에 가까운 값이 된다.

이와 같이 산화물 반도체의 주성분 이외의 원소(불순물 원소)가 가능한 포함되지 않도록 고순도화함으로써, 진성(i형)으로 하거나, 또는 실질적으로 진성이 되기 때문에, 게이트 절연층과의 계면특성이 나타나게 된다. 그 때문에, 게이트 절연층에는 산화물 반도체와 양호한 계면을 형성할 수 있는 것이 요구된다. 구체적으로는 예를 들면 VHF대~마이크로파대의 전원 주파수로 생성되는 고밀도 플라즈마를 이용한 CVD법으로 제작되는 절연층이나, 스퍼터링법으로 제작되는 절연층 등을 사용하는 것이 바람직하다.

산화물 반도체를 고순도화하면서, 산화물 반도체와 게이트 절연층과의 계면을 양호한 것으로 함으로써, 예를 들면, 트랜지스터의 채널폭(W)이 1×104㎛, 채널 길이(L)가 3㎛인 경우에는 상온에서 10-13A 이하의 오프 전류, 0.1V/dec의 문턱전압 이하에서의 기울기(subthreshold swing)값(S값)(게이트 절연층의 두께 : 100nm)이 실현될 수 있다.

이와 같이, 산화물 반도체의 주성분 이외의 원소(불순물 원소)가 가능한 포함되지 않도록 고순도화함으로써, 트랜지스터의 동작을 양호한 것으로 할 수 있다.

<산화물 반도체를 사용한 트랜지스터의 핫 캐리어 열화 내성>

이어, 산화물 반도체를 사용한 트랜지스터의 핫 캐리어 열화(劣化) 내성에 대해, 도 6~도 8을 사용하여 설명한다. 또한, 이하의 설명에서는 이해를 쉽게 하기 위해 이상적인 상황을 가정하고 있으며, 그 모두가 현실의 모습을 반영하고 있다고는 한정할 수 없다. 또한, 이하의 설명은 어디까지나 하나의 고찰에 지나지않음을 밝힌다.

핫 캐리어 열화의 주요인으로서는 채널 핫 일렉트론 주입(CHE 주입)과 드레인 애벌란시(avalanche) 핫 캐리어 주입(DAHC 주입)이 있다. 또한, 이하에서는 간단히 하기 위해 전자만을 고찰한다.

CHE 주입이란, 반도체층 중에서 게이트 절연층의 장벽 이상의 에너지를 갖게 된 전자가 게이트 절연층 등에 주입되는 현상을 말한다. 전자로의 에너지 수여는 전자가 저전계로 가속됨으로써 이루어진다.

DAHC 주입이란, 고전계로 인해 가속된 전자의 충돌에 의해 에너지를 받은 전자가 게이트 절연층 등에 주입되는 현상을 말한다. DAHC 주입과 CHE 주입과의 차이는 충돌 이온화로 인한 애벌런시 항복을 동반하는지 아닌지에 있다. 또한, DAHC 주입에서는 반도체의 밴드 갭 이상의 운동 에너지를 갖는 전자가 필요로 된다.

도 6에 실리콘(Si)의 밴드 구조로부터 어림잡은 각종 핫 캐리어 주입에 요하는 에너지를 나타내며, 도 7에는 In-Ga-Zn-O계 산화물 반도체(IGZO)의 밴드 구조로부터 어림잡은 각종 핫 캐리어 주입에 요하는 에너지를 나타낸다. 도 6(A) 및 도 7(A)는 CHE 주입을 나타내며, 도 6(B) 및 도 7(B)는 DAHC 주입을 나타낸다.

실리콘에서는 CHE 주입보다도 DAHC 주입으로 인한 열화가 심각해진다. 이는 실리콘 중에서 충돌하지 않고 가속되는 캐리어(예를 들면 전자)는 극히 조금인 것에 비해, 실리콘은 밴드 갭이 작고 애벌런시 항복이 발생하기 쉬운 것에 기인하고 있다. 애벌런시 항복으로 인해 게이트 절연층의 장벽을 넘을 수 있는 전자의 수는 증가하며, CHE 주입의 확률을 쉽게 웃도는 것이다.

In-Ga-Zn-O계 산화물 반도체에서는 CHE 주입에 필요한 에너지는 실리콘의 경우와 크게 다르지 않으며, 역시 그 확률은 낮은 것이다. 또한, DAHC 주입에 필요한 에너지는 밴드 갭의 넓이로 볼 때, CHE 주입에 필요한 에너지와 같은 정도가 된다.

즉, CHE 주입과 DAHC 주입의 확률은 모두 낮으며, 실리콘에 비해 핫 캐리어 열화에 대한 내성은 높다.

그런데, In-Ga-Zn-O계 산화물 반도체의 밴드 갭은 고내압재료로서 주목받는 탄화실리콘(SiC)과 같은 정도이다. 도 8에 4H-SiC에 대한 각종 핫 캐리어 주입에 필요한 에너지를 나타낸다. 또한, 도 8(A)는 CHE 주입을 나타내며, 도 8(B)는 DAHC 주입을 나타낸다. CHE 주입과 관련해서는 In-Ga-Zn-O계 산화물 반도체 쪽이 약간 그 문턱값이 높고 유리하다고 할 수 있다.

이상, In-Ga-Zn-O계 산화물 반도체는 실리콘에 비해 핫 캐리어 열화에 대한 내성이나 소스-드레인 파괴에 대한 내성이 매우 높다는 것을 알 수 있다. 또한, 탄화실리콘과 비교해도 손색이 없는 내압이 얻어진다고 할 수 있다.

<산화물 반도체를 사용한 트랜지스터에서의 쇼트 채널 효과>

이어, 산화물 반도체를 사용한 트랜지스터에서의 쇼트 채널 효과에 관해, 도 9 및 도 10을 사용하여 설명한다. 또한, 이하의 설명에서는 이해를 쉽게 하기 위해 이상적인 상황을 가정하고 있으며, 그 모두가 현실의 모습을 반영하고 있다고 는 한정할 수 없다. 또한, 이하의 설명은 어디까지나 하나의 고찰에 지나지 않음을 밝힌다.

쇼트 채널 효과란, 트랜지스터의 미세화(채널 길이(L)의 축소)에 수반되어 나타나는 전기특성의 열화를 말한다. 쇼트 채널 효과는 드레인의 효과가 소스에까지 미치는 것에 기인하는 것이다. 쇼트 채널 효과의 구체예로서는 문턱전압의 저하, S값의 증대, 누설전류의 증대 등이 있다.

여기에서는 계산결과(디바이스 시뮬레이션)를 사용하여, 쇼트 채널 효과를 억제할 수 있는 구조에 관해 검증하였다. 구체적으로는 캐리어 농도 및 산화물 반도체층의 두께를 다르게 한 4종류의 모델을 준비하여, 채널 길이(L)와 문턱전압(Vth)의 관계를 검토하였다. 모델로서는 하부 게이트 구조의 트랜지스터를 채용하여, 산화물 반도체의 캐리어 농도를 1.7×10-8/cm3, 또는 1.0×1015/cm3 중 어느 하나로 하며, 산화물 반도체층의 두께를 1㎛ 또는 30nm 중 어느 하나로 하였다. 또한, 산화물 반도체로서 In-Ga-Zn-O계 산화물 반도체를 채용하고, 게이트 절연층으로서 100nm 두께의 산화질화규소막을 채용하였다. 산화물 반도체의 밴드 갭을 3.15eV, 전자친화력을 4.3eV, 비유전율을 15, 전자이동도를 10cm2/Vs라 가정하였다. 산화질화규소막의 비유전율을 4.0으로 가정하였다. 계산에는 Silvaco사제 디바이스 시뮬레이션 소프트 'Atlas'를 사용하였다.

또한, 상부 게이트 구조와 하부 게이트 구조에서는 계산결과에 큰 차이는 없었다.

계산결과를 도 9 및 도 10에 나타내었다. 도 9는 캐리어 농도가 1.7×10-8/cm3인 경우, 도 10은 캐리어 농도가 1.0×1015/cm3인 경우이다. 도 9 및 도 10에는 채널길이(L)가 10㎛인 트랜지스터를 기준으로 하여, 채널길이(L)을 10㎛에서 51㎛까지 변화시켰을 때의 문턱전압(Vth)의 변화량(ΔVth)를 나타내고 있다. 도 9에 나타낸 바와 같이, 산화물 반도체의 캐리어 농도가 1.7×10-8/cm3 이고 산화물 반도체층의 두께가 1㎛인 경우는 문턱전압(Vth)의 변화량(ΔVth)은 ΔVth=-3.6V이었다. 또한, 도 9에 나타낸 바와 같이, 산화물 반도체의 캐리어 농도가 1.7×10-8/cm3이고 산화물 반도체층의 두께가 30nm인 경우에는 문턱전압의 변화량(ΔVth)은 ΔVth=-0.2V이었다. 또한, 도 10에 나타낸 바와 같이, 산화물 반도체의 캐리어 농도가 1.0×1015/cm3이며 산화물 반도체층의 두께가 1㎛인 경우에는 문턱전압의 변화량(ΔVth)은 ΔVth=-3.6V이었다. 또한, 도 10에 나타낸 바와 같이, 산화물 반도체의 캐리어 농도가 1.0×1015/cm3이며 산화물 반도체층의 두께가 30nm인 경우에는 문턱전압의 변화량(ΔVth)은 ΔVth=-0.2V이었다. 해당 결과는 산화물 반도체를 사용한 트랜지스터에 있어서, 산화물 반도체층의 두께를 얇게 함으로써, 쇼트 채널 효과를 억제할 수 있음을 나타내는 것이라 할 수 있다. 예를 들면, 채널길이가 1㎛ 정도인 경우, 캐리어 농도가 충분히 큰 산화물 반도체층일지라도, 그 두께를 30nm 정도로 하면 쇼트 채널 효과를 충분히 억제할 수 있음이 이해된다.

<캐리어 농도에 대해>

개시하는 발명에 따른 기술 사상은 산화물 반도체층에서의 캐리어 농도를 충분히 작게 하여, 가능한 진성(i형)에 가깝게 하고자 하는 것이다. 이하, 캐리어 농도를 구하는 방법, 및 실제로 측정한 캐리어 농도에 관해 도 11 및 도 12를 참조하여 설명한다.

먼저, 캐리어 농도를 구하는 방법에 대해 간단하게 설명한다. 캐리어 농도는 MOS 캐패시터를 제작하여 MOS 캐패시터의 CV측정(Capacitance-Voltage measurement)의 결과(CV 특성)를 평가함으로써 구하는 것이 가능하다.

보다 구체적으로는 MOS 캐패시터의 게이트 전압(Vg)과 용량(C)과의 관계를 플롯한 C-V 특성을 얻고, 해당 C-V 특성으로부터 게이트 전압(Vg)과 (1/C)2와의 관계를 나타낸 그래프를 취득하여, 해당 그래프의 약반전영역에서의 (1/C)2의 미분값을 구하고, 해당 미분값을 식 (1)에 대입함으로써 캐리어 농도(Nd)의 크기를 구할 수 있다. 또한, 식 (1)에 있어서, e는 전기소량(elementary elctric charge), ε0은 진공 유전율, ε은 산화물 반도체의 비유전율이다.

[수학식 1]

Figure 112018115452001-pat00001

이어, 상기의 방법을 사용하여 실제로 측정한 캐리어 농도에 대해 설명한다. 측정에는 유리 기판위에 티탄막을 300nm의 두께로 형성하고, 티탄막 위에 질화티탄막을 100nm의 두께로 형성하며, 질화티탄막 위에 In-Ga-Zn-O계 산화물 반도체를 사용한 산화물 반도체층을 2㎛의 두께로 형성하고, 산화물 반도체층 위에 산질화규소막을 300nm의 두께로 형성하며, 산질화규소막 위에 은막을 300nm의 두께로 형성한 시료(MOS 캐패시터)를 사용하였다. 또한, 산화물 반도체층은 In, Ga, 및 Zn을 포함하는 금속산화막 타겟(In:Ga:Zn=1:1:0.5[atom%])을 사용한 스퍼터링법에 의해 형성하였다. 또한, 산화물 반도체층의 형성분위기는 아르곤과 산소의 혼합 분위기(유량비는 Ar:O2=30(sccm):15(sccm))로 하였다.

도 11에는 C-V특성을, 도 12에는 Vg와 (1/C)2와의 관계를 각각 나타낸다. 도 12의 약반전영역에서의 (1/C)2의 미분값으로부터 식 (1)을 사용하여 얻어진 캐리어 농도는 6.0×1010/cm3이었다.

이와 같이, i형화 또는 실질적으로 i형화된 산화물 반도체(예를 들면, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 이하, 더욱 바람직하게는 1.4×1010/cm3 이하)를 사용함으로써, 매우 뛰어난 오프 전류 특성의 트랜지스터를 얻는 것이 가능하다.

본 실시형태에서는 제 1 도전층, 및 제 2 도전층에 구리를 주성분으로서 포함하는 도전층을 사용함으로써, 배선 저항이 저감된 반도체 장치를 제공할 수 있다. 본 실시형태에서 설명한 반도체 장치를 대화면의 표시장치, 고화질의 표시장치에 적용하면, 신호선 종단으로의 신호 전달 지연이나, 전원선의 전압강하 등이 일어나기 어려워지며, 표시 불균일이나 계조 불량 등의 표시품질이 향상된 표시장치를 제공할 수 있다.

또한, 캐리어 농도가 1×1012/cm-3 미만으로 고순도화된 산화물 반도체층을 사용함으로써, 양의 문턱전압을 가지며, 소위 노멀리 오프 특성의 스위칭 소자를 실현할 수 있다.

또한, 2eV를 초과하는 넓은 밴드 갭을 갖는 산화물 반도체를 트랜지스터에 적용함으로써, 오프 전류를 저감할 수 있다. 예를 들면 3.15eV의 밴드 갭을 갖는 In-Ga-Zn-O 산화물 반도체를 사용하여, 채널길이 10㎛인 MOSFET의 역방향 바이어스에서의 누설전류는 1×10-16A/㎛(채널폭 1㎛당) 이하가 된다. 또한, 온 전류와 오프 전류의 비는 1010이상의 충분히 큰 값이 된다.

그 결과, 오프 상태에서 전력을 소비하지 않고, 누설전류도 억제된 전력절약화된 반도체 장치를 제공할 수 있다. 또한, 온 전류와 오프 전류의 비가 큰 반도체 장치를 제공할 수 있다. 또한, 콘트라스트(contrast)가 우수하며 표시 품위가 높은 표시장치를 제공할 수 있다.

또한, 고순도화된 산화물 반도체층을 사용함으로써, 전계효과이동도가 높고 고속으로 동작하는 반도체 장치를 제공할 수 있다.

또한, 구리를 주성분으로서 포함하는 배선을 질화막으로 실링하는 구성을 갖기 때문에, 구리의 확산이 억제되며 신뢰성이 뛰어난 반도체 장치를 제공할 수 있다.

또한, 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.

(실시형태 2)

본 실시형태에서는 본 실시형태 1에서 설명한 반도체 장치의 제작 공정에 대해 도 13(A) 내지 도 13(E)를 참조하여 설명한다. 또한, 도 13(A) 내지 도 13(E)에서의 단면 A1-A2, 단면 B1-B2, 및 단면 C1-C2는 도 1(A)에서의 Al-A2, B1-B2, 및 C1-C2의 쇄선으로 나타낸 부위의 단면도이다.

먼저, 기판(100) 위에 질화규소를 포함하는 기초막(101)을 50nm 이상 300nm 이하, 바람직하게는 100nm 이상 200nm 이하의 두께로 형성한다. 기판(100)은 유리 기판, 세라믹 기판 외에, 본 제작공정의 처리온도에 견딜 수 있을 정도의 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 기판에 투광성을 필요로 하지 않을 경우에는 스테인리스 합금 등의 금속 기판의 표면에 절연막을 형성한 것을 사용하여도 좋다. 유리 기판으로서는 예를 들면 바륨 보로실리케이트 글래스, 알루미노 보로실리케이트 글래스 또는 알루미노 실리케이트 글래스 등의 무알칼리 유리기판을 사용하면 좋다. 그 밖에, 석영 기판, 사파이어 기판 등을 사용할 수도 있다. 또한, 기판(100)으로서, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm, 또는 620mm×750mm), 제 4 세대(680mm×880mm, 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm, 2450mm×3050mm), 제 10 세대(2950mm×3400mm) 등의 유리 기판을 사용할 수 있다.

본 실시형태에서는 기판(100)에 알루미노 보로실리케이트 글래스를 사용한다.

기초막(101)은 질화규소막, 질화산화규소막을 단층 또는 적층하여 형성할 수 있다. 기초막(101)은 스퍼터링법, CVD법, 도포법, 인쇄법 등을 적절히 사용할 수 있다. 또한, 막 중에 인(P)이나 붕소(B)가 도핑되어 있어도 좋다.

본 실시형태에서는 기초막(101)에 PCVD법으로 성막한 100nm 두께의 질화규소를 사용한다.

이어, 게이트 전극(111a), 저장 용량배선(111b), 및 게이트 배선(111c)을 형성한다. 먼저, 기초막(101) 위에, 스퍼터링법, 진공증착법, 또는 도금법을 사용하여 100nm 이상 500nm 이하, 바람직하게는 200nm 이상 300nm 이하의 두께로 Cu를 포함하는 제 1 도전층을 형성한다. 이 도전층 위에 포토리소그래피법 또는 잉크젯법 등에 의해 마스크를 형성하고, 이 마스크를 사용하여 제 1 도전층을 에칭하여 게이트 전극(111a), 저장 용량배선(111b), 및 게이트 배선(111c)을 형성한다. 기초막(101)과 제 1 도전층의 밀착성을 개선하기 위해, 기초막(101)에 접하는 제 1 도전층에, W, Ta, Mo, Ti, Cr 등을 사용한 금속층, 또는 이들을 조합한 합금층, 또는 이들 질화물이나 산화물을 형성하여도 좋다.

또한, 레지스트 마스크를 잉크젯법으로 형성하면, 포토마스크를 사용하지 않기 때문에 제조비용을 저감할 수 있다. 또한, 구리 등의 도전성 나노 페이스트를 잉크젯법에 의해 기판 위에 토출하여 소성함으로써 저렴하게 게이트 전극(111a), 저장 용량배선(111b), 및 게이트 배선(111c)을 형성할 수 있다.

본 실시형태에서는 기초막(101) 위에 두께 250nm의 Cu막을 형성하고, 제 1 포토리소그래피 공정으로 형성한 레지스트 마스크를 사용하여 Cu막을 선택적으로 에칭함으로써, 게이트 전극(111a), 저장 용량배선(111b), 및 게이트 배선(111c)을 형성한다.

그 후, 제 1 절연층(102)을 형성한다. 제 1 절연층(102)은 게이트 절연층으로서 기능하며, 제 1 도전층과 기초막(101) 위에 50nm이상 800nm이하, 바람직하게는 100nm이상 600nm이하의 두께로 형성한다.

본 실시형태에서는 스퍼터링법에 의해 제 1 도전층과 기초막(101) 위에 질화규소층(SiNy(y>0))을 성막하여 막두께 100nm의 제 1 절연층(102)을 형성한다.

또한, 불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위, 계면 전하에 대해 매우 민감하기 때문에, 절연막과의 계면은 중요하다. 그 때문에, 고순도화된 산화물 반도체에 접하는 절연막은 고품질화가 요구된다.

예를 들면, 마이크로파(2.45GHz)를 사용한 고밀도 플라즈마 CVD는 치밀하고 절연내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 고순도화된 산화물 반도체와 고품질 게이트 절연막이 밀접함으로 인해, 계면 준위를 저감하여 계면 특성을 양호한 것으로 할 수 있기 때문이다.

또한, 고밀도 플라즈마 CVD 장치에 의해 얻어진 절연막은 일정한 두께의 막 형성이 가능하기 때문에 단차피복성이 우수하다. 또한, 고밀도 플라즈마 CVD 장치에 의해 얻어지는 절연막은 얇은 막의 두께를 정밀하게 제어할 수 있다. 또한, 본 명세서에 있어서, 고밀도 플라즈마 CVD 장치는 1×1011/cm3 이상의 플라즈마 밀도를 달성할 수 있는 장치를 가리킨다.

물론, 게이트 절연막으로서 양질의 절연막을 형성할 수 있는 것이면, 스퍼터링법이나 플라즈마 CVD법 등 다른 성막방법을 적용할 수 있다. 또한, 성막 후의 열처리에 의해 게이트 절연막의 막질, 산화물 반도체와의 계면 특성이 개질되는 절연막이어도 좋다. 어느 경우이든, 게이트 절연막으로서의 막질이 양호함은 물론이며, 산화물 반도체와의 계면준위밀도를 저감하고, 양호한 계면을 형성할 수 있는 것이면 된다.

이어, 산화물 반도체막(103)을 형성한다. 산화물 반도체막(103)의 두께는 제 1 절연층(102) 위에 5nm이상 200nm이하, 바람직하게는 10nm이상 20nm이하로 한다(도 13(A) 참조).

본 실시형태에서는 산화물 반도체막으로서, In-Ga-Zn-O계 산화물 반도체 타겟을 사용하여 스퍼터링법에 의해 막두께 15nm의 In-Ga-Zn-O계 비단결정막을 성막한다.

또한, 산화물 반도체막(103)을 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역(逆)스퍼터링를 수행하여, 제 1 절연막(102)의 표면에 부착되어 있는 쓰레기를 제거하는 것이 바람직하다. 역스퍼터링이란, 아르곤 분위기 하에서 기판에 RF 전원을 사용하여 전압을 인가하여 플라즈마를 형성함으로써 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 분위기에 산소, N2O 등을 첨가한 분위기에서 실시하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기에서 수행하여도 좋다. 역스퍼터링 처리 후, 대기에 노출하는 일 없이 산화물 반도체막을 성막으로써, 제 1 절연층(102)과 산화물 반도체막(103)의 계면에 쓰레기나 수분이 부착되는 것을 방지할 수 있다.

산화물 반도체막은 실시형태 1에서 든 4원계 금속산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 2원계 금속산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체나, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용할 수 있다. 또한, 상기 산화물 반도체막에 산화규소를 포함시켜도 좋다. 또한, 산화물 반도체막은 앞에서 든 InMO3(ZnO)m(m>0)으로 표기되는 박막을 사용할 수 있다.

또한, 산화물 반도체막은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 사용할 경우, SiO2를 2중량%이상 10중량%이하 포함하는 타겟을 사용하여 성막을 수행하고, 산화물 반도체막에 결정화를 저해하는 SiOx(X>0)을 포함시켜도 좋다.

여기에서는 In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟(몰수비가 In2O3:Ga2O3:ZnO=1:1:1, 또는 In2O3:Ga2O3:ZnO=1:1:2)을 사용하여, 기판과 타겟간의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소유량비율 100%) 분위기하에서 성막한다. 또한, 펄스 직류(DC) 전원을 사용하면, 쓰레기의 발생을 경감할 수 있으며, 막두께 분포도 작아지기 때문에 바람직하다.

이 경우에, 처리실 내의 잔류 수분을 제거하면서 산화물 반도체막을 성막하는 것이 바람직하다. 산화물 반도체막에 수소, 수산기를 갖는 물질, 또는 수분이 포함되지 않도록 하기 위함이다.

본 실시형태에서 사용하는 멀티 챔버형 스퍼터링 장치는 규소 또는 산화규소(인공석영) 타겟과, 산화물 반도체막의 타겟을 구비하고 있으며, 적어도, 산화물 반도체막용 타겟을 형성한 성막실은 배기수단으로서 크라이오펌프(cryopump)를 갖고 있다. 또한, 크라이오펌프 대신에 터보 분자 펌프를 사용하여, 해당 터보 분자 펌프의 흡기구 위에 수분 등을 흡착시키도록 콜드 트랩(cold trap)을 마련하는 구성으로 하여도 좋다.

크라이오펌프를 사용하여 배기한 성막실은 예를 들면 수소 원자나 H2O 등 수소 원자를 포함하는 화합물이나, 탄소 원자나 탄소 원자를 포함하는 화합물 등이 배기되기 때문에, 해당 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.

또한, 산화물 반도체막을 제 1 절연층(102) 위에 연속 성막하는 것이 바람직하다.

산화물 반도체막을, 성막할 때에 사용하는 스퍼터링 가스는 수소, 물, 수산기를 갖는 물질, 또는 수소화물 등의 불순물이 농도 ppm 정도, 농도 ppb 정도까지 제거된 고순도 가스를 사용하는 것이 바람직하다.

또한, 산화물 반도체막은 기판을 가열하면서 성막하여도 좋다. 이 때 기판 온도를 100℃이상 600℃이하, 바람직하게는 200℃이상 400℃이하로 한다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다.

스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있으며, 또한 펄스적으로 바이어스를 부여하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 사용되며, DC 스퍼터링법은 주로 금속도전막을 성막하는 경우에 사용된다.

또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일 챔버에서 다른 재료막을 적층 성막할 수도, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.

또한, 챔버 내부에 자석기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나, 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.

또한, 스퍼터링법을 사용하는 성막 방법으로서, 성막 중에 타겟 물질과 스퍼터링 가스 성분을 화학반응시켜 그들 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 거는 바이어스 스퍼터링법도 있다.

이어, 제 2 포토리소그래피 공정을 수행하여 레지스트 마스크를 형성하고, In-Ga-Zn-O계 비단결정막으로 이루어진 산화물 반도체막(103)을 섬 형태로 에칭한다. 에칭에는 예를 들면 구연산이나 옥살산 등의 유기산을 에칭액으로서 사용할 수 있다. 섬 형태의 산화물 반도체층의 단부를 테이퍼 형태로 에칭함으로써, 단차 형위에 따른 배선의 파손을 방지할 수 있다. 또한, 여기에서의 에칭은 습식 에칭에 한정되지 않고 드라이 에칭을 사용하여도 좋다.

이어, 섬 형태의 산화물 반도체층을 형성한 기판에 제 1 가열처리를 실시하여, 섬 형태의 산화물 반도체층의 탈수화 또는 탈수소화를 수행한다.

또한, 본 명세서에서는 질소, 또는 희가스 등의 불활성기체 분위기하에서의 가열처리를 탈수화 또는 탈수소화를 위한 가열처리라 부른다. 이 가열처리에 의해 H2의 형태로 탈리시키고 있는 것만을 탈수소화라 부르고 있는 것은 아니며, H, OH 등을 탈리하는 것을 포함하여 탈수화 또는 탈수소화라고 편의상 부르기로 한다.

본 실시형태에서는 제 1 가열처리로서, 섬 형태의 산화물 반도체층을 형성한 기판의 기판 온도를 온도 T로 가열한다. 온도 T는 700℃이하(또는 유리기판의 변형점 이하의 온도), 바람직하게는 350℃이상 500℃이하에서, 제 1 가열처리는 1분간 이상 10분간 이하 정도의 RTA(Rapid Thermal Anneal) 처리로 수행한다.

제 1 가열처리로서, 기판의 온도를 시간과 함께 도 14(A)에 나타낸 바와 같이 변화시킨다.

기간 a-1에서는 기판을 포함하는 분위기를 질소 분위기로 하고, 기판 온도를 T까지 승온하여 유지한 후, 질소 분위기에서 강온한다. 후속의 기간 a-2에서는 처음 기판을 포함하는 분위기를 질소에서 산소 또는 건조공기 분위기로 전환한다. 이어, 기판 온도를 T까지 승온하여 유지한 후, 산소 또는 건조공기 분위기에서 강온한다.

또한, 기간 a-1의 처리와 기간 a-2의 처리를 서로 다른 장치에서 수행하여도 좋다. 서로 다른 장치로 병렬처리함으로써, 공정 시간을 단축할 수 있다.

또한, 제 1 가열처리에 있어, 기판의 온도를 시간과 함께 도 14(B)에 나타낸 바와 같이 변화시켜도 좋다.

기판 b-1에서는 기판을 포함하는 분위기를 질소 분위기로 하고, 기판 온도를 T까지 승온하여 유지한다. 후속의 기간 b-2에서는 기판 온도를 T에서 유지하면서, 기판을 포함하는 분위기를 질소로부터 산소 또는 건조공기 분위기로 전환하여, 기판 온도를 T에서 유지한 후, 산소 또는 건조공기 분위기에서 강온하여 좋다.

또한, 기간 b-1의 처리와 기간 b-2의 처리를 동일한 장치에서 수행하면, 기판을 이송하는 시간을 단축할 수 있어 바람직하다.

제 1 가열처리에 사용하는 불활성가스 분위기로서는 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기로서, 분위기 중에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열처리장치에 도입하는 불활성 가스의 순도를 6N(99.9999%)이상, 바람직하게는 7N(99.99999%)이상(즉, 불순물 농도를 1ppm이하, 바람직하게는 0.1ppm이하)으로 하는 것이 바람직하다.

또한, 가열처리장치에 도입하는 산소 또는 건조공기는 각각 고순도의 산소가스, 또는 초건조공기(노점이 -40℃이하, 바람직하게는 -60℃이하)로 하는 것이 바람직하다.

또한, 산화물 반도체층에 대해 탈수화 또는 탈수소화를 수행할 때는 산화물 반도체층을 대기에 노출시키는 일 없이 물 또는 수소를 재차 혼입시키지 않는 것이 중요하다.

또한, 제 1 가열처리를 수행하는 열처리장치는 전기로나, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치여도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal)장치, LRTA(Lamp Rapid Thermal Anneal)장치 등의 RTA(Rapid Thermal Anneal)장치를 사용할 수 있다. LRTA장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프에서 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다.

RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 수행할 수 있기 때문에, 유리기판의 변형점을 초과하는 온도에서도 처리할 수 있다. 또한, GRTA장치는 고온을 가스를 사용하여 열처리를 수행하는 장치이다.

또한, 가열처리는 이 타이밍에 한정되지 않고, 포토리소그래피 공정이나 성막 공정의 전후 등에서 복수회 실시하여도 좋다.

상기 조건에서 탈수화 또는 탈수소화를 충분히 실시한 산화물 반도체층은 승온탈리가스 분석법(TDS:Thermal Desorption Spectroscopy)으로 450℃까지 승온하여도, 수분의 탈리를 나타내는 스펙트럼에서 250∼300℃ 부근에 나타나는 2개의 피크 중 적어도 하나의 피크는 검출되지 않는다.

또한, 산화물 반도체층은 성막된 단계에서는 대부분의 미결합손을 갖는 비정질이지만, 상기 탈수화 또는 탈수소화 처리의 제 1 가열처리를 실시함으로써, 근거리에 있는 미결합손들끼리 서로 결합하여 질서화된 비정질 구조로 할 수 있다. 또한, 질서화가 발전하면, 비정질영역 중에 미세결정이 여기저기 흩어져 있는 비정질과 미세결정의 혼합물이 형성된다.

또한, 제 1 가열처리의 질소 중의 가열처리에 의해 탈수화 또는 탈수소화와 함께 산소 결핍형이 되며, 산화물 반도체층이 저저항화, 즉 N형화(N-화, N+화 등)된다. 예를 들면, 제 1 가열처리의 질소 중의 가열처리에 의해, 산화물 반도체층은 성막 직후보다도 캐리어 농도가 높아져서, 바람직하게는 1×1018/cm3이상의 캐리어 농도를 갖는다.

그러나, N형화(N-화, N+화 등)된 산화물 반도체층은 산소 또는 건조공기 분위기에서 가열, 항온처리되어 산소결손부에 산소가 공급된다. 산소결손부에 산소가 보충된 산화물 반도체층은 고저항화, 즉 I형화된다.

이와 같은 공정을 거쳐 산화물 반도체층(113a, 113b)은 고순도화된다. 또한, 고순도화된 산화물 반도체층(113a)을 사용하여 제작한 트랜지스터는 양의 문턴 전압을 가지며, 소위 노멀리 오프 특성의 스위칭 소자를 실현할 수 있다.

또한, 트랜지스터의 전기 특성 중, 특히 문턱전압(Vth)은 중요하다. 전계효과이동도가 높아도 문턱전압값이 높거나, 혹은 문터 전압값이 마이너스이면 회로로서 제어하는 것이 곤란하다. 문터 전압값이 높고, 문턱전압의 절대값이 큰 트랜지스터 경우는 구동전압이 낮은 상태에서는 트랜지스터로서의 스위칭 기능을 할 수 없어 부하가 될 우려가 있다.

n채널형 트래지스터의 경우, 게이트 전압에 양의 전압을 인가하고 비로소 채널이 형성되어, 드레인 전류가 흐르는 트랜지스터가 바람직하다. 구동전압을 높게 하지 않으면 채널이 형성되지 않는 트랜지스터나, 양의 전압상태에서도 채널이 형성되어 드레인 전류가 흐르는 트랜지스터는 회로에 사용하는 트랜지스터로서는 적합하지 않다. 또한, 트랜지스터의 문턱전압값이 마이너스이면 게이트 전압이 0V이더라도 소스 전극과 드레인 전극 사이에 전류가 흐르는, 소위 노멀리 온(normally on) 특성이 되기 쉽다.

액티브 매트릭스형 표시장치에서는 회로를 구성하는 트랜지스터의 전기특성이 중요하며, 이 전기특성이 표시장치의 성능을 좌우한다. 트랜지스터를 표시장치에 사용할 경우, 0V에 가능한 가까운 양의 문턱전압을 게이트에 인가하여 채널이 형성되는 것이 표시장치에는 바람직하다.

또한, 산화물 반도체층의 제 1 가열처리는 섬 형태의 산화물 반도체층으로 가공하기 전의 산화물 반도체막(103)에 수행할 수도 있다. 그 경우에는 제 1 가열처리 후에, 가열장치로부터 기판을 꺼내어서, 섬 형태의 산화물 반도체층으로 가공하기 위한 포토리소그래피 공정을 수행한다.

또한, Cu를 포함하는 제 2 도전층을 형성하기 전에, 제 1 절연층(102)을 선택적으로 에칭하여, 제 1 도전층에 이르는 콘택홀을 형성하여도 좋다. 제 1 도전층에 이르는 콘택홀을 형성한 후에 제 2 도전층을 형성하면, 다른 도전층을 개재하는 일 없이 제 1 도전층과 제 2 도전층을 직접 접속할 수 있다. 접속에 필요한 콘택홀의 수를 줄이면, 전기 저항을 작게 할 수 있을 뿐만 아니라, 콘택홀이 점유하는 면적을 작게 할 수 있다.

이어, Cu를 포함하는 제 2 도전층을 형성한다. Cu를 포함하는 제 2 도전층은 산화물 반도체층(113a, 113b), 및 제 1 절연층위에 스퍼터링법, 진공증착법, 또는 도금법을 사용하여 100nm이상 500nm이하, 바람직하게는 200nm이상 300nm이하의 두께로 형성한다. 이어, 그 도전층 위에 포토리소그래피법 또는 잉크젯법 등에 의해 마스크를 형성하고, 이 마스크를 사용하여 제 2 도전층을 에칭함으로써, 소스 전극 및 드레인 전극으로서 기능하는 제 1 전극(115a), 제 2 전극(115b), 및 소스 배선(115c)을 형성한다.

본 실시형태에서는 산화물 반도체층(113a, 113b) 및 제 1 절연막 위에 두께 250nm의 Cu막을 형성하고, 제 3 포토리소그래피 공정으로 형성한 레지스트 마스크를 이용하여 Cu막을 선택적으로 에칭함으로써, 소스 전극 및 드레인 전극이 되는 제 1 전극(115a) 및 제 2 전극(115b), 그리고 소스 배선(115c)을 형성한다.

또한, 에칭 조건에 따라서도 다르지만, 제 3 포토리소그래피 공정에서 산화물 반도체층의 노출영역이 에칭되는 경우가 있다. 그 경우, 게이트 전극(111a) 위에서 제 1 전극(115a), 또는 제 2 전극(115b)과 겹치는 산화물 반도체층의 두께에 비해, 제 1 전극(115a) 또는 제 2 전극(115b)과 겹치지 않는 산화물 반도체의 두께는 얇아진다(도 13(C) 참조).

또한, 본 실시형태에서 설명하는 반도체 장치의 제작공정에서 공급하는 열에 의해, 산화물 반도체층에 접하는 Cu막의 면에 구리 산화물이 발생하는데, 구리 산화물은 반도체이기 때문에 전기적인 접속의 장벽이 되지는 않는다.

이어, 제 2 절연층(107)을 형성한다. 제 2 절연층(107)은 적어도 질화규소막을 포함하고, 고순도화된 산화물 반도체층을 오염시키지 않도록, 물, 수소 등의 불순물이 혼입되지 않는 방법(예를 들면 스퍼터링법 등)을 선택하여 사용한다.

본 실시형태에서는 제 1 전극(115a) 및 제 2 전극(115b), 소스 배선(115c), 제 1 절연층(102), 그리고 산화물 반도체층에 접하도록, 제 2 절연층(107)으로서 질화규소층(SiNy(y>0))을 형성한다. 질화규소층(SiNy(y>0))은 예를 들면 질화규소 타겟을 희가스(예를 들면 아르곤 가스) 중에서 RF 스퍼터링법을 사용하여 400nm의 두께로 성막한다.

질화규소막의 스퍼터링법에 의한 성막은 고순도의 가스와, 크라이오펌프를 탑재한 스퍼터링장치를 사용하여 수행한다. 또한, 스퍼터링법으로 형성한 질화물 절연막은 특히 치밀하며, 접하는 층으로 불순물이 확산되는 현상을 억제하는 보호막으로서 단층이어도 이용할 수 있다.

또한, 이 단계에서, 산화물 반도체층과 제 2 절연층(107)이 접하는 영역이 형성된다. 게이트 전극에 중첩하며, 제 1 절연층(102)과 제 2 절연층(107)과의 사이에 끼여 접하는 산화물 반도체층의 영역이 채널형성영역이 된다. 또한, 제 2 절연층(107)은 채널 보호층으로서 기능한다(도 13(D) 참조).

이어, 불활성 가스 분위기하, 또는 산소 분위기하에서 제 2 가열처리를 수행하다. 가열처리의 온도는 200℃이상 400℃이하, 바람직하게는 250℃이상 350℃이하이다. 예를 들면, 질소 분위기하에서 250℃에서 1시간 동안 열처리를 수행하면 된다. 제 2 가열처리를 수행하면, 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 본 실시형태에서는 제 2 절연층(107)의 형성 후에 제 2 가열처리를 실시하고 있는데, 제 2 가열처리의 타이밍은 제 1 열처리의 후이면 특별히 한정되지 않는다.

이어, 제 3 절연층(108)을 형성한다. 제 3 절연층(108)은 50nm이상 300nm이하, 바람직하게는 100nm이상 200nm이하의 두께로 형성한다. 제 3 절연층(108)의 형성법은 특별히 한정되지 않으며, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코팅, 딥 코팅, 스프레이 코팅, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등)을 사용할 수 있다.

재료액을 도포하고 베이킹하여 제 3 절연층(108)을 형성할 경우, 산화물 반도체층의 제 2 가열처리(200℃이상 400℃이하, 바람직하게는 250℃이상 350℃이하)를 해당 베이킹 공정에서 실시하여도 좋다. 제 3 절연층(108)의 소성공정과 산화물 반도체층의 어닐링을 겸함으로써 효율적으로 반도체 장치를 제작하는 것이 가능하게 된다.

이어, 제 2 전극(115b)과 제 1 화소전극(109)을 접속하기 위한 콘택홀(128)을 제 2 절연층(107) 및 제 3 절연층(108)에 형성한다. 제 3 절연층(108) 위에 포토리소그래피법 또는 잉크젯법 등에 의해 마스크를 형성하고, 이 마스크를 이용하여 제 2 절연층(107) 및 제 3 절연층(108)을 선택적으로 에칭함으로써 콘택홀을 형성한다. 본 실시형태에서는 제 4 포토리소그래피 공정에서 형성한 레지스트 마스크를 사용하여 제 2 절연층(107) 및 제 3 절연층(108)을 선택적으로 에칭하여 콘택홀(128)을 형성한다.

이어, 제 1 화소전극(109)을 형성한다. 먼저, 제 3 절연층(108), 및 콘택홀(128)을 통해 제 2 전극(115b)에 접하도록, 가시광에 대한 차광성을 갖는 도전막을 30nm이상 200nm이하, 바람직하게는 50nm이상 100nm이하의 두께로 스퍼터링법, 진공증착법 등을 사용하여 형성한다. 이 도전막 위에 포토리소그래피법 또는 잉크젯법 등에 의해 마스크를 형성하고, 이 마스크를 사용하여 상기 도전막을 에칭하여 제 1 화소전극(109)을 형성한다.

본 실시형태에서는 가시광에 대한 투과성을 갖는 도전막으로서 두께 80nm의 인듐주석산화물(이하, ITO로 나타냄)을 형성하고, 제 5 포토리소그래피공정으로 형성한 레지스트 마스크를 사용하여 가시광에 대한 투광성을 갖는 도전막을 선택적으로 에칭하여 제 1 화소전극(109)을 형성한다(도 13(E) 참조).

또한, 가시광을 투과하는 도전막으로서는 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티탄을 포함하는 인듐산화물, 산화티탄을 포함하는 인듐주석산화물, ITO, 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물 등의 도전성 재료를 사용할 수 있다.

또한, 가시광을 투과하는 도전막을, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소전극은 시트저항이 10000Ω/이하, 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다.

본 실시형태에서는 고순도의 가스와 크라이오펌프 등을 사용하여 수소 원자나, H2O 등의 수소 원자를 포함하는 화합물로 대표되는 불순물을 제거하여 제작한 산화물 반도체층에, 다시 제 1 가열처리를 실시하여 고순도화함으로써, 캐리어 농도가 저감된 산화물 반도체층을 형성할 수 있다. 그 결과, i형화 또는 실질적으로 i형화된 산화물 반도체(예를 들면, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는 1×1011/cm3이하)를 사용하여 트랜지스터를 제작하는 것이 가능하게 되어, 매우 뛰어난 오프 전류 특성의 트랜지스터를 제공할 수 있다.

또한, 본 실시형태에서는 제 1 가열처리의 불활성기체 분위기에서의 탈수화 또는 탈수소화와, 산소 또는 건조공기 분위기에서의 산소 결손부로의 산소 보충이 연속적으로 이루어지기 때문에, 공정시간을 단축할 수 있다.

또한, 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.

(실시형태 3)

본 실시형태에서는 실시형태 1과는 다른 구성의 표시장치의 회로 실장 기판의 일 형태를 도 15(A) 및 도 15(B)를 참조하여 설명한다.

표시장치의 화소의 구성을 도 15에 나타낸다. 도 15(A)는 화소의 평면 구성을 나타내는 상면도이며, 도 15(B)는 화소의 적층 구성을 나타내는 단면도이다. 또한, 도 15(A)에서의 A1-A2, B1-B2, C1-C2의 쇄선은 도 15(B)에서의 단면 Al-A2, 단면 B1-B2, 단면 C1-C2에 각각 상당하는 것이다.

단면 A1-A2는 화소부에서 사용되는 트랜지스터(152)의 적층구조를 나타내고 있다. 트랜지스터(152)는 하부 게이트 구조의 일 양태이다.

또한, 단면 B1-B2는 화소부에 형성되는 용량부의 적층구조를 나타내고 있다.

또한, 단면 C1-C2는 게이트 배선과 소스 배선과의 교차부의 적층구조를 나타내고 있다.

본 실시형태에서 예시하는 표시장치의 회로 실장 기판은 실시형태 1에서 예시하는 표시장치의 회로 실장 기판과는 제 1 절연층(102), 제 2 절연층(107), 및 제 2 도전층의 구성이 다르다. 또한, 게이트 배선과 소스 배선과의 교차부의 구성이 다르다.

구체적으로는 제 1 절연층(102)은 절연층(102a)과 절연층(102b)이 적층되고, 제 2 절연층(107)은 절연층(107a)과 절연층(107b)이 적층되어 있다. 또한, 제 2 도전층의 구리를 주성분으로서 포함하는 층은 배리어층과 접하는 구성을 갖는다. 또한, 게이트 배선과 소스 배선의 교차부에서, 제 1 도전층으로 형성되는 게이트 배선(111c)과 제 2 도전층으로 형성되는 소스 배선(115c)과의 사이에 제 1 절연층(102)이 개재되어 있다.

본 실시형태에서 예시하는 표시장치의 회로 실장 기판은 실시형태 1에서 예시하는 표시장치의 회로 실장 기판과는 제 1 절연층(102); 제 2 절연층(107); 제 2 도전층의 구리를 구성분으로서 포함하는 층과 접하는 배리어층; 및 게이트 배선과 소스 배선과의 교차부의 구성 이외는 동일하기 때문에, 여기에서는 상세한 설명을 생략한다.

본 실시형태에서, 제 1 절연층(102)은 이층으로 이루어진다. 구리를 주성분으로서 포함하는 제 1 도전층과 기초막(101)에 접하는 쪽의 절연층(102a)에 질화규소(SiNy(y>0))층을 사용하고, 산화물 반도체층에 접하는 쪽의 절연층(102b)에 산화규소(SiOx(x>0))층을 사용한다. 제 1 절연층(102)의 막두께는 100nm으로 한다.

제 1 절연층(102)은 게이트 절연층으로서 기능하며, 제 1 도전층과 기초막(101) 위에 50nm이상 800nm이하, 바람직하게는 100nm이상 600nm이하의 두께로 형성한다.

기초막(101)과 절연층(102a)의 두 질화규소막 사이에, 구리를 주성분으로서 포함하는 제 1 도전층을 형성함으로써, 구리의 확산을 억제할 수 있다.

또한, 불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위, 계면 전하에 대해 매우 민감하기 때문에, 절연막과의 계면은 중요하다. 그 때문에, 고순도화된 산화물 반도체에 접하는 절연층(102b)은 고품질화가 요구된다.

예를 들면, μ파(2.45GHz)를 사용한 고밀도 플라즈마 CVD는 치밀하고 절연내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 고순도화된 산화물 반도체와 고품질 게이트 절연막이 서로 밀접함으로 인해, 계면 준위를 저감하여 계면 특성을 양호한 것으로 할 수 있기 때문이다.

또한, 고밀도 플라즈마 CVD 장치에 의해 얻어진 절연막은 일정한 두께의 막 형성이 가능하기 때문에 단차피복성이 뛰어나다. 또한, 고밀도 플라즈마 CVD장치에 의해 얻어지는 절연막은 얇은 막의 두께를 치밀하게 제어할 수 있다.

물론, 게이트 절연막으로서 양질의 절연막을 형성할 수 있는 것이면, 스퍼터링법이나 플라즈마 CVD법 등 다른 성막방법을 적용할 수 있다. 또한, 성막 후의 열처리에 의해 게이트 절연막의 막질, 산화물 반도체와의 계면 특성이 개질되는 절연막이어도 좋다. 어느 경우이든, 게이트 절연막으로서의 막질이 양호한 것은 물론이며, 산화물 반도체와의 계면준위밀도를 저감하고 양호한 계면을 형성할 수 있는 것이면 된다.

본 실시형태에서는 절연층(102b)을 고밀도 플라즈마 CVD장치(본 명세서에 있어서, 고밀도 플라즈마 CVD장치는 1×1011/cm3 이상의 플라즈마 밀도를 달성할 수 있는 장치를 가리킴)에 의해 수행할 경우, 예를 들면 3kW~6kW의 마이크로파 전력을 인가하여 플라즈마를 발생시켜 절연막을 성막한다.

챔버에 재료가스로서 모노실란가스(SiH4)와 아산화질소(N2O)와 희가스를 도입하고, 10Pa~30Pa의 압력하에서 고밀도 플라즈마를 발생시켜, 유리 등의 절연 표면을 갖는 기판 위에 절연막을 형성한다. 그 후, 모노실란가스의 공급을 정지하여, 대기에 노출하는 일 없이 아산화질소(N2O)와 희가스를 도입하여 절연막 표면에 플라즈마처리를 실시하여도 된다. 적어도 아산화질소(N2O)와 희가스를 도입하여 절연막 표면에 이루어지는 플라즈마 처리는 절연막의 성막보다 뒤에 수행한다. 상기 프로세스 순서를 거친 절연막은 막두께가 얇고, 예를 들면 100nm미만일지라도 신뢰성을 확보할 수 있는 절연막이다.

절연막(102b)의 형성시, 챔버에 도입하는 모노실란가스(SiH4)와 아산화질소(N2O)와의 유량비는 1:10~1:200의 범위로 한다. 또한, 챔버에 도입하는 희가스로서는 헬륨, 아르곤, 크립톤, 크세논 등을 사용할 수 있는데, 그 중에서도 저렴한 아르곤을 사용하는 것이 바람직하다.

또한, 고밀도 플라즈마장치에 의해 얻어진 절연막은 일정한 두께의 막형성이 가능하기 때문에 단차피복성이 뛰어나다. 또한, 고밀도 플라즈마장치에 의해 얻어지는 절연막은 얇은 막의 두께를 정밀하게 제어할 수 있다.

상기 프로세스 순서를 거친 절연막은 종래의 평행평판형 PCVD장치로 얻어지는 절연막과는 크게 다르며, 동일한 에칭액을 사용하여 에칭속도를 비교한 경우, 평행평판형 PCVD장치로 얻어지는 절연막의 10%이상 또는 20%이상 느리다. 따라서, 고밀도 플라즈마장치로 얻어지는 절연막은 치밀한 막이라 할 수 있다.

또한, 절연층(102b)으로서는 유기실란가스를 사용한 CVD법에 의해 산화실리콘층을 형성하는 것도 가능하다. 유기실란가스로서는 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.

본 실시형태에서는 제 2 도전층의 구리를 주성분으로서 포함하는 층은 배리어층과 접하는 구성을 가지며, 배리어층으로서 도전성의 금속질화물인 질화탄탈을 사용한다. 구체적으로는 제 2 도전층으로 형성한 제 1 전극(115a), 제 2 전극(115b), 및 소스 배선(115c)은 질화탄탈 사이에 구리를 주성분으로 포함하는 층을 적층한 구성을 갖는다.

배리어층은 구리의 확산을 억제하는 재료를 사용하여 형성하면 되며, 특히 금속질화물이 바람직하다. 또한, 구리를 주성분으로서 포함하는 층과 접하는 제 1 절연층(102), 또는 제 2 절연층(107)이 금속질화물이면, 이들이 배리어층을 겸하는 구조로 하여도 좋다.

특히, 산화물 반도체층(113a)과 접하는 배리어층은 도전성을 갖는 금속질화물을 사용한다. 예를 들면, 질화티탄, 질화탄탈, 질화텅스텐 등을 배리어층에 사용할 수 있다. 도전성을 갖는 배리어층을 통해 산화물 반도체층(113a)과 제 2 도전층의 구리를 주성분으로서 포함하는 층과를 적층함으로써, 구리의 확산을 억제하면서, 산화물 반도체층(113a)과 제 2 도전층의 구리를 주성분으로서 포함하는 층과를 전기적으로 접속할 수 있다.

제 2 도전층의 배리어층을 산화물 반도체층(113a), 및 제 1 절연층(102) 위에 성막하고, 이 배리어층에 접하도록 구리를 주성분으로서 포함하는 층을 성막한다. 또한, 제 2 도전층은 스퍼터링법, 진공증착법, 또는 도금법 등을 사용하여, 100nm이상 500nm이하, 바람직하게는 200nm이상 300nm이하의 두께로 형성한다.

이어, 제 2 도전층 위에 포토리소그래피법 또는 잉크젯법 등에 의해 마스크를 형성하고, 이 마스크를 이용하여 에칭함으로써, 소스 전극 및 드레인 전극으로서 기능하는 제 1 전극(115a), 제 2 전극(115b), 및 소스 배선(115c)을 형성한다.

본 실시형태에서는 제 2 절연층(107)을 절연층(107a)과 절연층(107b)의 적층구조로 한다. 제 2 도전층의 배리어층 및 산화물 반도체층에 접하는 절연층(107a)을 산화규소(SiOx(x>0))층으로 형성하고, 절연층(107a)에 접하는 절연층(107b)을 두께 400nm의 질화규소(SiNy(y>0))층으로 형성한다.

제 2 절연층(107)은 고순도화된 산화물 반도체층을 오염시키지 않도록, 물, 수소 등의 불순물이 혼입되지 않는 방법(예를 들면 스퍼터링법 등)을 선택하여 사용한다.

절연층(107a)은 순도가 6N이며, 주상(柱狀) 다결정 B 도핑의 규소 타겟(저항값 0.01Ωcm)을 사용하여, 기판과 타겟간의 거리(T-S간 거리)를 89mm, 압력 0.4Pa, 직류(DC) 전원 6kW, 산소(산소유량비율 100%) 분위기하에서 펄스 DC 스퍼터링법에 의해 성막한다. 막두께는 300nm으로 한다.

성막시의 기판 온도는 실온이상 300℃이하로 하면 되며, 본 실시형태에서는 100℃로 한다.

산화규소층의 스퍼터링법에 의한 성막은 고순도의 가스와, 크라이오펌프를 탑재한 스퍼터링장치를 사용하여 수행한다. 또한, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기하에서 수행할 수 있다. 또한, 스퍼터링법으로 형성한 산화물 절연막은 특히 치밀하며, 접하는 층으로 불순물이 확산되는 현상을 억제하는 보호막으로서 단층이어도 이용할 수 있다.

또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 사용할 수 있다. 또한, 인(P)이나 붕소(B)를 도핑한 타겟을 사용하며, 산화물 절연막에 인(P)이나 붕소(B)를 첨가할 수도 있다.

또한, 산화물 반도체층에 접하는 절연층(107a)에 산화물 절연막을 형성할 경우, 예를 들면 1nm이상의 막두께의 산화규소(SiOx(x>0))층을 형성할 경우, 규소 타겟이 바람직하다. 규소 타겟을 사용하여, 산소, 및 희가스 분위기하에서 스퍼터링법에 의해 성막한 산화규소막은 규소 원자 또는 산소 원자의 미결합손(댕글링 본드)을 많이 포함하고 있다.

산화물 반도체층에 잔존하는 불순물은 규소 원자 또는 산소 원자의 미결합손(댕글링 본드)을 많이 포함하는 절연층(107a)으로 확산되어 고정화된다. 구체적으로는 산화물 반도체층에 포함되는 수소 원자나, H2O 등의 수소 원자를 포함하는 화합물 등이 절연층(107a)으로 확산이동하기 쉬어지며, 절연층(107a)에 고정화된다.

또한, 이 단계에서, 산화물 반도체층과 절연층(107a)이 접하는 영역이 형성된다. 게이트 전극과 중첩하며, 절연층(102b)과 절연층(107a)과의 사이에 끼여 접하는 산화물 반도체층의 영역이 채널형성영역이 된다. 또한, 제 2 절연층(107)은 채널보호층으로서 기능한다.

또한, 본 실시형태에서는 절연층(107b)을 RF 스퍼터링법에 의해 형성한다.

본 실시형태에서는 제 2 도전층의 구리를 주성분으로서 포함하는 층이 배리어층과 접하는 구성을 갖기 때문에, 구리의 확산이 억제된다. 또한, 도전성을 갖는 배리어층을 통해 산화물 반도체층과 제 2 도전층의 구리를 주성분으로서 포함하는 층과를 적층함으로써, 구리의 확산을 억제하면서, 산화물 반도체층과 제 2 도전층의 구리를 주성분으로서 포함하는 층과를 전기적으로 접속할 수 있다.

산화물 반도체층과 접하는 측의 제 2 절연층에 산화물 절연층을 사용함으로써, 산화물 반도체층에서의 산소의 결손을 저감할 수 있다.

또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.

(실시형태 4)

본 실시형태에서는 산화물 반도체층의 채널형성영역의 상하에 절연막을 통해 한쌍의 전극층을 배치하는 4단자 구조의 트랜지스터를 2개 사용하여 인버터 회로를 구성하는 예를, 도 16(A) 내지 도 16(C)를 사용하여 이하에 설명한다. 도 16(A)에 나타낸 트랜지스터는 실시형태 1의 도 1에 나타낸 트랜지스터(151)와 동일한 방법으로 제작할 수 있다. 또한, 본 실시형태의 인버터 회로는 화소부를 구동하는 구동회로에 사용할 수 있다.

화소부를 구동하기 위한 구동회로는 예를 들면 화소부의 주변에 배치되며, 인버터 회로, 용량, 저항 등을 사용하여 구성한다. 인버터 회로의 일 양태에서는 2개의 n채널형 트랜지스터를 조합하여 형성하는 것이 있다. 예를 들면, 인헨스먼트(enhancement)형 트랜지스터와 디플리션(depletion)형 트랜지스터를 조합하여 형성하는 것(이하, EDMOS 회로라 한다)과, 인헨스먼트형 트랜지스터끼리로 형성하는 것(이하, EEMOS 회로라 한다)이 있다.

구동회로의 인버터 회로의 단면 구조를 도 16(A)에 나타낸다. 제 1 트랜지스터(440A)는 기판(400) 위에 기초막을 가지며, 기초막 위에 제 1 도전층으로 형성되는 게이트 전극(421a)을 가지고, 게이트 전극(421a) 위에 제 1 절연층(402)에 접하도록 채널형성영역을 포함하는 산화물 반도체층(404a)을 갖는다. 또한, 제 2 도전층으로 형성되며, 게이트 전극(421a) 위에 단부를 중첩하고, 산화물 반도체층(404a)에 접하는 제 1 전극(455a)과 제 2 전극(455b)을 갖는다. 또한, 제 1 전극(455a)과 제 2 전극(455b)은 제 1 트랜지스터(440A)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 제 1 전극(455a), 제 2 전극(455b), 제 1 절연층(402), 및 산화물 반도체층(404a) 위에 제 2 절연층(428)을 가지며, 제 2 절연층(428) 위에 제 3 도전층으로 이루어진 전극(422a)을 갖는다.

제 2 트랜지스터(440B)는 기판(400) 위에 기초막을 가지고, 기초막 위에 제 1 도전층으로 형성되는 게이트 전극(421b)을 가지며, 게이트 전극(421b) 위에 제 1 절연층(402)에 접하도록 채널형성영역을 포함하는 산화물 반도체층(404b)을 갖는다. 또한, 제 2 도전층으로 형성되며, 게이트 전극(421b) 위에 단부를 중첩하고, 산화물 반도체층(404b)에 접하는 제 3 전극(455c)과 제 4 전극(455d)을 갖는다. 또한, 제 3 전극(455c)과 제 4 전극(455d)은 제 2 트랜지스터(440B)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 제 3 전극(455c), 제 4 전극(455d), 제 1 절연층(402), 및 산화물 반도체층(404b)에 제 2 절연층(428)을 가지며, 제 2 절연층(428) 위에 제 3 도전층으로 이루어진 전극(422b)을 갖는다.

또한, 제 1 트랜지스터(440A)와 제 2 트랜지스터(440B)는 제 2 배선(410b)을 통해 제 2 전극(455b)과 제 3 전극(455c)이 접속되어 있다. 또한, 제 3 전극(455c)은 콘택홀(408)을 통해 제 2 트랜지스터(440B)의 게이트 전극(421b)과 접속되어 있다.

제 1 트랜지스터(440A) 및 제 2 트랜지스터(440B)는 실시형태 2와 마찬가지로 형성될 수 있기 때문에, 그 제작방법의 상세한 설명을 생략한다. 또한, 제 1 절연층(402)에 콘택홀(408)을 형성한 후에, 제 2 도전층을 형성하고, 콘택홀(408)을 통해 제 3 전극(455c)과 접속된 제 2 배선(410b)과 게이트 전극(421b)을 직접 접속하는 구성이 바람직하다. 접속에 필요한 콘택홀의 수가 적기 때문에, 전기 저항을 작게 할 수 있을 뿐만 아니라, 콘택홀이 점유하는 면적을 작게 할 수 있다. 또한, 제 2 전극(455b), 제 3 전극(455c), 및 제 2 배선(410b)은 제 2 도전층으로 형성되며, 전기적으로 접속되어 있다.

제 1 트랜지스터(440A)가 갖는 제 1 전극(455a)과 접속하는 제 1 배선(410a)은 음의 전압(VDL)이 인가되는 전원선(음의 전원선)이다. 이 전원선은 접지 전위의 전원선(접지 전원선)으로 하여도 좋다.

또한, 제 2 트랜지스터(440B)가 갖는 제 4 전극(455d)과 접속하는 제 3 배선(410c)은 양의 전압(VDH)이 인가되는 전원선(양의 전원선)이다.

또한, 구동회로의 인버터 회로의 상면도를 도 16(C)에 나타낸다. 도 16(C)에 있어서, 쇄선 Z1~Z2을 따라 절단한 단면이 도 16(A)에 상당하는 것이다.

또한, EDMOS 회로의 등가회로를 도 16(B)에 나타낸다. 도 16(A)에 나타낸 회로접속은 도 16(B)에 상당하며, 제 1 트랜지스터(440A)를 인핸스먼트형의 n채널형 트랜지스터로 하고, 제 2 트랜지스터(440B)를 디플리션형의 n채널형 트랜지스터로 하는 예이다. 또한, 도면 중의 OS는 산화물 반도체(Oxide Semiconductor)를 사용한 트랜지스터인 것을 나타내고 있다.

본 실시형태에서는 제 1 트랜지스터(440A), 및 제 2 트랜지스터(440B)의 문턱값을 제어하기 위해, 고순도화된 산화물 반도체층의 채널형성영역 위에 절연막을 통해 형성한 제 3 도전층으로 이루어진 전극을 사용한다. 구체적으로는 제 1 트랜지스터(440A)를 인핸스먼트형, 제 2 트랜지스터(440B)를 디플리션형으로 하도록 각각의 전극(422a)과 전극(422b)에 전압을 인가한다.

또한, 도 16(A) 및 도 16(C)에서는 제 2 배선(410b)은 제 1 절연층(402)에 형성된 콘택홀(408)을 통해 게이트 전극(421b)과 직접 접속하는 예를 나타내었는데, 특별히 한정되지 않으며, 접속전극을 별도 형성하여 제 2 배선(410b)과 게이트 전극(421b)을 전기적으로 접속하여도 좋다.

이상과 같이, 산화물 반도체층의 채널형성영역 위에 절연막을 통해 전극층을 배치하여 트랜지스터의 문턱값을 제어함으로써, 인버터 회로를 구성할 수 있다. 듀얼 게이트 구조에 의해 트랜지스터의 문턱값을 제어함으로써, 산화물 반도체막을 나누어 만들지 않고 인핸스먼트형 트랜지스터와 디플리션형 트랜지스터를 동일 기판위에 제작할 수 있기 때문에 제작공정이 간편하다.

또한, 고순도화된 산화물 반도체로 인해 높은 전계효과이동도를 갖는 트랜지스터와, 도전율이 높은 구리 배선을 이용하여, 움직임 특성이 뛰어난 인버터 회로를 제공할 수 있다.

또한, 본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.

(실시형태 5)

본 실시형태에서는 동일 기판 위에 화소부와, 화소부가 구비하는 트랜지스터와, 해당 화소부를 구동하는 구동회로의 적어도 일부를 제작하는 예에 대해 이하에 설명한다.

화소부, 및 화소부에 배치하는 트랜지스터는 실시형태 1~실시형태 3에 따라서 형성한다. 또한, 실시형태 1~실시형태 3에 나타낸 트랜지스터는 n채널형 트랜지스터이기 때문에, 구동회로 중, n채널형 트랜지스터로 구성할 수 있는 구동회로의 일부를 화소부의 트랜지스터와 동일 기판위에 형성한다.

액티브 매트릭스형 표시장치의 블록도의 일 예를 도 17(A)에 나타낸다. 표시장치의 기판(5300) 위에는 화소부(5301), 제 1 주사선 구동회로(5302), 제 2 주사선 구동회로(5303), 신호선 구동회로(5304)를 갖는다. 화소부(5301)에는 복수의 신호선이 신호선 구동회로(5304)로부터 연신하여 배치되며, 복수의 주사선이 제 1 주사선 구동회로(5302), 및 주사선 구동회로(5303)로부터 연신하여 배치되어 있다. 또한, 주사선과 신호선과의 교차영역에는 각각 표시소자를 갖는 화소가 매트릭스 형태로 배치되어 있다. 또한, 표시장치의 기판(5300)은 FPC(Felxible Printed Circuit) 등의 접속부를 통해 타이밍 제어회로(5305)(컨트롤, 제어 IC라고도 함)에 접속되어 있다.

도 17(A)에서는 제 1 주사선 구동회로(5302), 제 2 주사선 구동회로(5303), 신호선 구동회로(5304)는 화소부(5301)와 동일한 기판(5300) 위에 형성된다. 그 때문에, 외부에 형성하는 구동회로 등의 부품의 수가 감소하므로, 비용 저감을 도모할 수 있다. 또한, 기판(5300)의 외부에 구동회로를 형성한 경우, 배선을 연신시킬 필요가 발생하여 배선간의 접속수가 증가한다. 동일한 기판(5300) 위에 구동회로를 형성한 경우, 그 배선간의 접속수를 줄일 수 있어, 신뢰성의 향상 또는 수율의 향상을 도모할 수 있다.

또한, 타이밍 제어회로(5305)는 제 1 주사선 구동회로(5302)에 대해, 일 예로서 제 1 주사선 구동회로용 스타트 신호(GSP1), 주사선 구동회로용 클럭신호(GCK1)를 공급한다. 또한, 타이밍 제어회로(5305)는 제 2 주사선 구동회로(5303)에 대해, 일 예로서 제 2 주사선 구동회로용 스타트 신호(GSP2)(스타트 펄스라고도 함), 주사선 구동회로용 클럭신호(GCK2)을 공급한다. 신호선 구동회로(5304)에, 신호선 구동회로용 스타트 신호(SSP), 신호선 구동회로용 클럭신호(SCK), 비디오 신호용 데이터(DATA)(단순히 비디오 신호라고도 함), 래치신호(LAT)를 공급하는 것이라 한다. 또한, 각 클럭신호는 주기가 다른 복수의 클럭신호이어도 좋고, 클럭신호를 반전시킨 신호(CKB)와 함께 공급되는 것이어도 좋다. 또한, 제 1 주사선 구동회로(5302)와 제 2 주사선 구동회로(5303)의 한 쪽을 생략하는 것이 가능하다.

도 17(B)에서는 구동주파수가 낮은 회로(예를 들면, 제 1 주사선 구동회로(5302), 제 2 주사선 구동회로(5303))를 화소부(5301)와 동일한 기판(5300)에 형성하고, 신호선 구동회로(5304)를 화소부(5301)와는 별도의 기판에 형성하는 구성에 대해 나타내고 있다. 해당 구성으로, 단결정 반도체를 사용한 트랜지스터와 비교하면 전계효과이동도가 작은 트랜지스터에 의해, 기판(5300)에 형성하는 구동회로를 구성할 수 있다. 따라서, 표시장치의 대형화, 공정 수의 삭감, 비용 저감, 또는 수율 향상 등을 도모할 수 있다.

또한, 실시형태 1~실시형태 3에 나타낸 트랜지스터는 n채널형 TFT이다. 도 18(A), 도 18(B)에서는 n채널형 TFT로 구성하는 신호선 구동회로의 구성, 동작에 대해 일 예를 나타내어 설명한다.

신호선 구동회로는 시프트 레지스터(5601) 및 스위칭 회로(5602)를 갖는다. 스위칭 회로(5602)는 스위칭 회로(5602_1~5602_N)(N은 자연수)이라 하는 복수의 회로를 갖는다. 스위칭 회로(5602_1~5602_N)는 각각 트랜지스터(5603_1~5603_k)(k는 자연수)라 하는 복수의 트랜지스터를 갖는다. 트랜지스터(5603_1~5603_k)는 N채널형 TFT인 예를 설명한다.

신호선 구동회로의 접속관계에 대해, 스위칭 회로(5602_1)를 예로 하여 설명한다. 트랜지스터(5603_1~5603_k)의 제 1 단자는 각각 배선(5604_1~5604_k)과 접속된다. 트랜지스터(5603_1~5603_k)의 제 2 단자는 각각 신호선(S1~Sk)과 접속된다. 트랜지스터(5603_1~5603_k)의 게이트는 배선(5605_1)과 접속된다

시프트 레지스터(5601)는 배선(5605_1~5605_N)에 순번대로 H레벨(H신호, 고전원 전위레벨이라고도 함)의 신호를 출력하여, 스위칭 회로(5602_1~5602_N)를 순번대로 선택하는 기능을 갖는다.

스위칭 회로(5602_1)는 배선(5604_1~5604_k)과 신호선(S1~Sk)과의 도통상태(제 1 단자와 제 2 단자간의 도통)로 제어하는 기능, 즉 배선(5604_1~5604_k)의 전위를 신호선(S1~Sk)에 공급하는지 아닌지를 제어하는 기능을 갖는다.

이와 같이, 스위칭 회로(5602_1)는 셀렉터로서의 기능을 갖는다. 또한, 트랜지스터(5603_1~5603_k)는 각각 배선(5604_1~5604_k)과 신호선(S1~Sk)과의 도통상태를 제어하는 기능, 즉 배선(5604_1~5604_k)의 전위를 신호선(S1~Sk)에 공급하는 기능을 갖는다. 이와 같이, 트랜지스터(5603_1~5603_k)는 각각 스위치로서의 기능을 갖는다.

또한, 배선(5604_1~5604_k)에는 각각 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는 영상정보 또는 영상신호에 따른 아날로그 신호인 경우가 많다.

이어, 도 18(A)의 신호선 구동회로의 동작에 대해, 도 18(B)의 타이밍 차트를 참조하여 설명한다. 도 18(B)에는 신호 Sout_1~Sout_N, 및 신호 Vdata_1~Vdata_k의 일 예를 나타낸다. 신호 Sout_1~Sout_N는 각각 시프트 레지스터(5601)의 출력신호의 일 예이며, 신호 Vdata_1~Vdata_k는 각각 배선(5604_1~5604_k)에 입력되는 신호의 일 예이다. 또한, 신호선 구동회로의 1동작기간은 표시장치에서의 1 게이트 선택기간에 대응한다. 1 게이트 선택기간은 일 예로서 기간 T1~기간 TN으로 분할된다. 기간 T1~TN은 각각 선택된 행에 속하는 화소에 비디오 신호용 데이터(DATA)를 기록하기 위한 기간이다.

기간 T1~기간 TN에 있어서, 시프트 레지스터(5601)는 H레벨의 신호를 배선(5605_1~5605_N)에 순번대로 출력한다. 예를 들면, 기간 T1에서, 시프트 레지스터(5601)는 하이 레벨의 신호를 배선(5605_1)에 출력한다. 그러면, 트랜지스터(5603_1~5603_k)는 온이 되므로, 배선(5604_1~5604_k)과, 신호선(S1~Sk)이 서로 도통상태가 된다. 이 때, 배선(5604_1~5604_k)에는 Data(S1)~Data(Sk)가 입력된다. Data(S1)~Data(Sk)는 각각 트랜지스터(5603_1~5603_k)를 통해, 선택되는 행에 속하는 화소 중 1열째~k열째의 화소에 기록된다. 이렇게, 기간 T1~TN에서, 선택된 행에 속하는 화소에 k열씩 순번대로 비디오 신호용 데이터(DATA)가 기록된다.

이상과 같이, 비디오 신호용 데이터(DATA)가 복수의 열씩 화소에 기록됨으로써, 비디오 신호용 데이터(DATA)의 수, 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속수를 줄일 수 있다. 또한, 비디오 신호가 복수의 열씩 화소에 기록됨으로써, 기록 시간을 길게 할 수 있으며 비디오 신호의 기록 부족을 방지할 수 있다.

또한, 시프트 레지스터(5601) 및 스위칭 회로(5602)로서는 실시형태 1~실시형태 3에 나타낸 트랜지스터로 구성되는 회로를 사용하는 것이 가능하다.

또한, 주사선 구동회로의 구성에 대해 설명한다. 주사선 구동회로는 시프트 레지스터를 가지고 있다. 또한, 경우에 따라서는 레벨 시프터, 버퍼 등을 가지고 있어도 좋다. 주사선 구동회로에 있어, 시프트 레지스터에 클럭신호(CLK) 및 스타트 펄스신호(SP)가 입력됨으로써 선택신호가 생성된다. 생성된 선택신호는 버퍼에서 완충 증폭되어, 대응하는 주사선에 공급된다. 주사선에는 1라인분 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 그리고, 1라인분 화소의 트랜지스터를 일제히 ON으로 하지 않으면 안되므로, 버퍼는 큰 전류를 흘리는 것이 가능한 것이 사용된다.

주사선 구동회로 및/또는 신호선 구동회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대해 도 19 및 도 20을 사용하여 설명한다.

주사선 구동회로, 신호선 구동회로의 시프트 레지스터에 대해 도 19 및 도 20을 참조하여 설명한다. 시프트 레지스터는 제 1 펄스출력회로(10_1)~제 N 펄스출력회로(10_N)(N≥3의 자연수)를 가지고 있다(도 19(A) 참조). 도 19(A)에 나타낸 시프트 레지스터의 제 1 펄스출력회로(10_1)~제 N 펄스출력회로(10_N)에는 제 1 배선(11)으로부터 제 1 클럭신호(CK1)가, 제 2 배선(12)으로부터 제 2 클럭신호(CK2)가, 제 3 배선(13)으로부터 제 3 클럭신호(CK3)가, 제 4 배선(14)으로부터 제 4 클럭신호(CK4)가 공급된다. 또한, 제 1 펄스출력회로(10_1)에서는 제 5 배선(15)으로부터의 스타트 펄스(SP1)(제 1 스타트 펄스)가 입력된다. 또한, 2단째 이후의 제 n 펄스출력회로(10_n)(n은 2≤n≤N의 자연수)에서는 1단 전단의 펄스출력회로로부터의 신호(전단신호 OUT(n-1)이라 함)(n≥2의 자연수)가 입력된다. 또한, 제 1 펄스출력회로(10_1)에서는 2단 후단의 제 3 펄스출력회로(10_3)로부터의 신호가 입력된다. 마찬가지로 2단째 이후의 제 n 펄스출력회로(10_n)에서는 2단 후단의 제 (n+2) 펄스출력회로(10_(n+2))로부터의 신호(후단신호 OUT(n+2)이라 함)가 입력된다. 따라서, 각 단의 펄스출력회로로부터는 후단 및/또는 2개 전단의 펄스출력회로에 입력하기 위한 제 1 출력신호(OUT(1)(SR)~OUT(N)(SR))가 출력된다. 또한, 도 19(A)에 나타낸 바와 같이, 시프트 레지스터의 최종단의 2개의 단에는 후단신호 OUT(n+2)가 입력되지 않지만, 일 예로서는 별도로 제 6 배선(16)으로부터 제 2 스타트 펄스(SP2)를, 제 7 배선(17)으로부터 제 3 스타트 펄스(SP3)를 각각 입력하는 구성으로 하면 된다. 또는, 별도 시프트 레지스터의 내부에서 생성된 신호이어도 좋다. 예를 들면, 화소부로의 펄스 출력에 기여하지 않는 제 (n+1) 펄스 출력회로(10_(N+1)), 제 (N+2) 펄스출력회로(10_(N+2))를 형성하여(더미단이라도 함), 해당 더미단으로부터 제 2 스타트 펄스(SP2) 및 제 3 스타트 펄스(SP3)에 상당하는 신호를 생성하는 구성으로 하여도 좋다.

또한, 클럭신호(CK)는 일정한 간격으로 H레벨과 L레벨(L신호, 저전원 전위레벨이라고도 함)을 반복하는 신호이다. 여기에서, 제 1 클럭신호(CK1)~제 4 클럭신호(CK4)는 순서대로 1/4 주기만큼 지연되어 있다. 본 실시형태에서는 제 1 클럭신호(CK1)~제 4 클럭신호(CK4)를 이용하여 펄스출력회로의 구동 제어를 한다. 또한, 클럭신호는 입력되는 구동회로에 따라 GCK, SCK라고 하는 일도 있는데, 여기에서는 CK로 하여 설명을 한다.

제 1 입력단자(21), 제 2 입력단자(22) 및 제 3 입력단자(23)는 제 1 배선(11)~제 4 배선(14) 중 어느 하나와 전기적으로 접속되어 있다. 예를 들면, 도 19(A)에서, 제 1 펄스출력회로(10_1)는 제 1 입력단자(21)가 제 1 배선(11)과 전기적으로 접속되며, 제 2 입력단자(22)가 제 2 배선(12)과 전기적으로 접속되고, 제 3 입력단자(23)가 제 3 배선(13)과 전기적으로 접속되어 있다. 또한, 제 2 펄스출력회로(10_2)는 제 1 입력단자(21)가 제 2 배선(12)과 전기적으로 접속되며, 제 2 입력단자(22)가 제 3 배선(13)과 전기적으로 접속되고, 제 3 입력단자(23)가 제 4 배선(14)과 전기적으로 접속되어 있다.

제 1 펄스출력회로(10_1)~제 4 펄스출력회로(10_N)의 각각은 제 1 입력단자(21), 제 2 입력단자(22), 제 3 입력단자(23), 제 4 입력단자(24), 제 5 입력단자(25), 제 1 출력단자(26), 제 2 출력단자(27)를 가지고 있다고 한다(도 19(B) 참조). 제 1 펄스출력회로(10_1)에 있어서, 제 1 입력단자(21)에 제 1 클럭신호(CK1)가 입력되며, 제 2 입력단자(22)에 제 2 클럭신호(CK2)가 입력되고, 제 3 입력단자(23)에 제 3 클럭신호(CK3)가 입력되며, 제 4 입력단자(24)에 스타트 펄스(SP1)가 입력되고, 제 5 입력단자(25)에 후단신호(OUT(3))가 입력되며, 제 1 출력단자(26)로부터 제 1 출력신호(OUT(1)(SR))가 출력되고, 제 2 출력단자(27)로부터 제 2 출력신호(OUT(1))가 출력되어 있게 된다.

이어, 펄스 출력 회로의 구체적인 회로 구성의 일 예에 대해 도 19(C)로 설명한다.

제 1 펄스출력회로(10_1)는 제 1 트랜지스터(31)~제 11 트랜지스터(41)를 가지고 있다(도 19(C) 참조). 또한, 상술한 제 1 입력단자(21)~제 5 입력단자(25), 제 1 출력단자(26) 및 제 2 출력단자(27)에 인가하여, 제 1 고전원전위(VDD)가 공급되는 전원선(51), 제 2 고전원전위(VCC)가 공급되는 전원선(52), 저전원전위(VSS)가 공급되는 전원선(53)으로부터 제 1 트랜지스터(31)~제 11 트랜지스터(41)에 신호 또는 전원전위가 공급된다. 여기서, 도 19(C)에서의 각 전원선의 전원전위의 대소관계는 제 1 고전원전위(VDD)는 제 2 고전원전위(VCC) 이상의 전위로 하며, 제 2 전원전위(VCC)는 제 3 전원전위(VSS)보다 큰 전위로 한다. 또한, 제 1 클럭신호(CK1)~제 4 클럭신호(CK4)는 일정한 간격으로 H레벨과 L레벨을 반복하는 신호인데, H레벨일 때 VDD, L레벨일 때 VSS이라고 한다. 또한, 전원선(51)의 전위(VDD)를 전원선(52)의 전위(VCC)보다 높게 함으로써 동작에 영향을 주는 일 없이, 트랜지스터의 게이트 전극에 인가되는 전위를 낮게 억제할 수 있으며, 트랜지스터의 문턱값의 시프트를 저감하며 열화를 억제할 수 있다.

도 19(C)에 있어서, 제 1 트랜지스터(31)는 제 1 단자가 전원선(51)에 전기적으로 접속되며, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되며고, 게이트 전극이 제 4 입력단자(24)에 전기적으로 접속되어 있다. 제 2 트랜지스터(32)는 제 1 단자가 전원선(53)에 전기적으로 접속되며, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극이 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제 3 트랜지스터(33)는 제 1 단자가 제 1 입력단자(21)에 전기적으로 접속되며, 제 2 단자가 제 1 출력단자(26)에 전기적으로 접속되어 있다. 제 4 트랜지스터(34)는 제 1 단자가 전원선(53)에 전기적으로 접속되며, 제 2 단자가 제 1 출력단자(26)에 전기적으로 접속되어 있다. 제 5 트랜지스터(35)는 제 1 단자가 전원선(53)에 전기적으로 접속되며, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력단자(24)에 전기적으로 접속되어 있다. 제 6 트랜지스터(36)는 제 1 단자가 전원선(52)에 전기적으로 접속되며, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 5 입력단자(25)에 전기적으로 접속되어 있다. 제 7 트랜지스터(37)는 제 1 단자가 전원선(52)에 전기적으로 접속되며, 제 2 단자가 제 8 트랜지스터(38)의 제 2 단자에 전기적으로 접속되고, 게이트 전극이 제 3 입력단자(23)에 전기적으로 접속되어 있다. 제 8 트랜지스터(38)는 제 1 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되며, 게이트 전극이 제 2 입력단자(22)에 전기적으로 접속되어 있다. 제 9 트랜지스터(39)는 제 1 단자가 제 1 트랜지스터(31)의 제 2 단자 및 제 2 트랜지스터(32)의 제 2 단자에 전기적으로 접속되며, 제 2 단자가 제 3 트랜지스터(33)의 게이트 전극 및 제 10 트랜지스터(40)의 게이트 전극에 전극적으로 접속되고, 게이트 전극이 전원선(51)에 전기적으로 접속되어 있다. 제 10 트랜지스터(40)는 제 1 단자가 제 1 입력단자(21)에 전기적으로 접속되며, 제 2 단자가 제 2 출력단자(27)에 전기적으로 접속되고, 게이트 전극이 제 9 트랜지스터(39)의 제 2 단자에 전기적으로 접속되어 있다. 제 11 트랜지스터(41)는 제 1 단자가 전원선(53)에 전기적으로 접속되며, 제 2 단자가 제 2 출력단자(27)에 전기적으로 접속되고, 게이트 전극이 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다.

도 19(C)에 있어서, 제 3 트랜지스터(33)의 게이트 전극, 제 10 트랜지스터(40)의 게이트 전극, 및 제 9 트랜지스터(39)의 제 2 단자의 접속부위를 노드 A라 한다.

또한, 제 2 트랜지스터(32)의 게이트 전극, 제 4 트랜지스터(34)의 게이트 전극, 제 5 트랜지스터(35)의 제 2 단자, 제 6 트랜지스터(36)의 제 2 단자, 제 8 트랜지스터(38)의 제 1 단자, 및 제 11 트랜지스터(41)의 게이트 전극의 접속부위를 노드 B라 한다(도 20(A) 참조).

또한, 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이며, 드레인 영역과 소스 영역 사이에 채널 영역을 가지고 있고, 드레인 영역과 채널 영역과 소스 영역을 통해 전류를 흘릴 수 있다. 여기에서, 소스와 드레인은 트랜지스터의 구조나 동작조건 등에 따라 바뀌기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 때문에, 소스 및 드레인으로서 기능하는 영역을 소스 또는 드레인이라 부르지 않는 경우가 있다. 그 경우, 일 예로서는 각각을 제 1 단자, 제 2 단자로 표기하는 경우가 있다.

여기에서, 도 20(A)에 나타낸 펄스출력회로를 복수개 구비하는 시프트 레지스터의 타이밍 차트에 대해 도 20(B)에 나타낸다. 또한, 시프트 레지스터가 주사구동회로인 경우, 도 20(B)의 기간 61은 수직귀선기간(vertical retrace period)이며, 기간 62는 게이트 선택기간에 상당하는 것이다.

또한, 도 20(A)에 나타낸 바와 같이, 게이트에 제 2 전원전원(VCC)이 인가되는 제 9 트랜지스터(39)를 형성해 둠으로써, 부트 스트랩 동작의 전후에, 이하와 같은 이점이 있다.

게이트 전극에 제 2 전위(VCC)가 인가된 제 9 트랜지스터(39)가 없는 경우, 부트 스트랩 동작에 의해 노드 A의 전위가 상승하면, 제 1 트랜지스터(31)의 제 2 단자인 소스의 전위가 상승하여 제 1 전원전위(VDD)보다 커진다. 그리고, 제 1 트랜지스터(31)의 소스가 제 1 단자측, 즉 전위선(51) 측으로 전환된다. 그 때문에, 제 1 트랜지스터(31)에서는 게이트와 소스와의 사이, 게이트와 드레인과의 사이 모두에, 커다란 바이어스 전압이 인가되기 때문에 커다란 스트레스가 걸려, 트랜지스터의 열화의 요인이 될 수 있다. 이에, 게이트 전극에 제 2 전원전위(VCC)가 인가되는 제 9 트랜지스터(39)를 형성해 둠으로써, 부트 스트랩 동작에 의해 노드 A의 전위는 상승하지만, 제 1 트랜지스터(31)의 제 2 단자의 전위 상승을 발생하지 않도록 할 수 있다. 즉, 제 9 트랜지스터(39)를 형성함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압의 값을 작게 할 수 있다. 따라서, 본 실시형태의 회로 구성으로 함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압도 작게 할 수 있기 때문에, 스트레스에 의한 제 1 트랜지스터(31)의 열화를 억제할 수 있다.

또한, 제 9 트랜지스터(39)를 형성하는 부위에 대해서는 제 1 트랜지스터(31)의 제 2 단자와 제 3 트랜지스터(33)의 게이트와의 사이에 제 1 단자와 제 2 단자를 통해 접속되도록 형성하는 구성이면 된다. 또한, 본 실시형태에서의 펄스 출력회로를 복수개 구비하는 시프트 레지스터의 경우, 주사선 구동회로보다 단수가 많은 신호선 구동회로에서는 제 9 트랜지스터(39)를 생략하여도 좋기 때문에, 트랜지스터 수를 삭감하는 이점이 있다.

또한, 제 1 트랜지스터(31)~제 11 트랜지스터(41)의 반도체층으로서 산화물 반도체를 사용함으로써, 트랜지스터의 오프 전류를 저감함과 아울러, 온 전류 및 전계효과이동도를 높일 수 있으며, 이와 아울러 열화의 정도를 저감할 수 있기 때문에, 회로 내의 오동작을 저감할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는 비정질 실리콘을 사용한 트랜지스터에 비해, 게이트 전극에 고전위가 인가됨에 따른 트랜지스터의 열화 정도가 작다. 그 때문에, 제 2 전원전위(VCC)를 공급하는 전원선에, 제 1 전원전위(VDD)를 공급하여도 마찬가지의 동작이 얻어지며, 또한 회로간을 두르는 전원선의 수를 저감할 수 있기 때문에, 회로의 소형화를 도모할 수 있다.

또한, 제 7 트랜지스터(37)의 게이트 전극에 제 3 입력단자(23)에 의해 공급되는 클럭신호, 제 8 트랜지스터(38)의 게이트 전극에 제 2 입력단자(22)에 의해 공급되는 클럭신호는 제 7 트랜지스터의 게이트 전극에 제 2 입력단자(22)에 의해 공급되는 클럭신호, 제 8 게이트 전극에 제 3 입력단자(23)에 의해 공급되는 클럭신호가 되도록, 결선 관계를 교체하더라도 마찬가지의 작용을 한다. 또한, 도 20(A)에 나타낸 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)가 모두 온인 상태로부터, 제 7 트랜지스터(37)가 오프, 제 8 트랜지스터(38)가 온인 상태, 이어 제 7 트랜지스터(37)가 오프, 제 8 트랜지스터(38)가 오프인 상태로 함으로써, 제 2 입력단자(22) 및 제 3 입력단자(23)의 전위가 저하됨으로 인해 발생하는 노드 B의 전위 저하가 제 7 트랜지스터(37)의 게이트 전극의 전위 저하, 및 제 8 트랜지스터(38)의 게이트 전극의 전위 저하에 기인하여 2회 발생하게 된다. 한편, 도 20(A)에 나타낸 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스(38)가 모두 온인 상태로부터, 제 7 트랜지스터(37)가 온, 제 8 트랜지스터(38)가 오프인 상태, 이어 제 7 트랜지스터(37)가 오프, 제 8 트랜지스터(38)이 오프의 상태로 함으로써, 제 2 입력단자(22) 및 제 3 입력단자(23)의 전위가 저하됨으로 발생하는 노드 B의 전위 저하를 제 8 트랜지스터(38)의 게이트 전극의 전위 저하로 인한 1회로 저감할 수 있다. 그 때문에, 제 7 트랜지스터(37)의 게이트 전극에 제 3 입력단자로부터 공급되는 클럭신호가 공급되며, 제 8 트랜지스터(38)의 게이트 전극에 제 2 입력단자로부터 클럭신호가 공급되는 결선관계로 하는 것이 바람직하다. 노드 B의 전위의 변동회수가 저감되어 노이즈를 저감할 수 있기 때문이다.

이와 같이, 제 1 출력단자(26) 및 제 2 출력단자(27)의 전위를 L레벨로 유지하는 기간에, 노드 B에 정기적으로 H레벨의 신호가 공급되는 구성으로 함으로써, 펄스출력회로의 오동작을 억제할 수 있다.

(실시형태 6)

본 실시형태에서는 본 발명의 반도체 장치의 일 예로서, 실시형태 1 또는 실시형태 3과 마찬가지로 형성한 트랜지스터를 화소부, 나아가서는 구동회로에 가지며, 또한 표시기능을 갖는 반도체 장치(표시장치라고도 함)를 나타낸다. 또한, 실시형태 1 또는 실시형태 3과 마찬가지로 형성한 트랜지스터를 구동회로의 일부 또는 전체를 화소부와 동일한 기판 위에 일체로 형성하여, 시스템 온 패널을 형성할 수 있다.

표시장치는 표시소자를 포함한다. 표시소자로서는 액정소자(액정표시소자라고도 함), 발광소자(발광표시소자라고도 함)를 사용할 수 있다. 발광소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시매체도 적용할 수 있다.

또한, 표시장치는 표시소자가 실링된 상태에 있는 패널과, 이 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 본 발명의 일 양태는 이 표시장치를 제작하는 과정에서의 표시소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것이며, 이 소자기판은 전류를 표시소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자기판은 구체적으로는 표시소자의 화소전극층만이 형성된 상태이어도 좋으며, 화소전극층이 되는 도전막을 성막한 후로서, 에칭하여 화소전극층을 형성하기 전의 상태이어도 좋고, 모든 형태가 적합하다.

또한, 본 명세서 중에서 표시장치란 영상표시디바이스, 표시디바이스, 또는 광원(조명장치를 포함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP 앞에 프린트 배선판이 형성된 모듈, 또는 표시소자에 COG(Chip On Glass)방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시장치에 포함하는 것으로 한다.

본 실시형태에서는 본 발명의 반도체 장치의 일 형태에 상당하는 액정표시패널의 외관 및 단면에 대해, 도 21을 이용하여 설명한다. 도 21은 제 1 기판(4001) 위에 실시형태 1과 마찬가지로 형성한 트랜지스터(4010, 4011), 및 액정소자(4013)를 제 1 기판(4001)과 제 2 기판(4006)과의 사이에 실링재(4005)에 의해 밀봉한 패널의 상면도이며, 도 21(B)는 도 21(A1)(A2)의 M-N에 따른 단면도에 상당한다.

제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동회로(4004)를 둘러싸도록 하여, 실링재(4005)가 형성되어 있다. 또한, 화소부(4002)와, 주사선 구동회로(4004) 위에 제 2 기판(4006)이 형성되어 있다. 따라서, 화소부(4002)와 주사선 구동회로(4004)는 제 1 기판(4001)과 제 2 기판(4006)에 의해 액정층(4008)과 함께 실링되어 있다. 또한, 제 1 기판(4001) 위의 실링재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 다결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동회로(4003)을 실장하여도 좋다.

또한, 별도 형성한 구동회로의 접속방법은 특별히 한정되는 것은 아니며, COG법, 와이어 본딩법, 혹은 TAB법 등을 사용할 수 있다. 도 21(Al)은 COG방법에 의해 신호선 구동회로(4003)을 실장하는 예이며, 도 21(A2)는 TAB법에 의해 신호선 구동회로(4003)를 실장하는 예이다.

또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동회로(4004)는 트랜지스터를 복수개 가지고 있으며, 도 21(B)에서는 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 트랜지스터(4010, 4011) 위에는 절연층(4020), 4021)이 형성되어 있다.

트랜지스터(4010, 4011)은 예를 들면 실시형태 1 또는 실시형태 3에 나타낸 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서 트랜지스터(4010, 4011)은 n채널형 트랜지스터이다.

또한, 액정소자(4013)가 갖는 화소전극층(4030)은 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성되어 있다. 화소전극층(4030)과 대향전극층(4031)과 액정층(4008)이 겹쳐 있는 부분이 액정소자(4013)에 상당한다. 또한, 화소전극층(4030), 대향전극층(4031)은 각각 배향막으로 기능하는 절연층(4032, 4033)이 형성되며, 절연층(4032, 4033)을 통해 액정층(4008)을 사이에 두고 지지하고 있다.

또한, 제 1 기판(4001), 제 2 기판(4006)으로서는 유리, 금속(대표적으로는 스테인리스), 세라믹, 플라스틱을 사용할 수 있다. 플라스틱으로서는 FRP(Fibergalss-Reinforced Plastics)판, PVF상(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름 사이에 끼운 구조의 시트를 사용할 수도 있다.

또한, 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 주상(柱狀)의 스페이서이며, 화소전극층(4030)과 대향전극층(4031)간의 거리(셀 갭)를 제어하기 위해 형성되어 있다. 또한, 구형 스페이서를 사용하고 있어도 좋다. 또한, 대향전극층(4031)은 트랜지스터(4010)와 동일 기판 위에 형성되는 공통전위선과 도전성 입자를 통해 전기적으로 접속된다. 또한, 도전성 입자는 실링재(4005)에 함유시킨다.

또한, 배향막을 사용하지 않는 블루상(blue phase)을 나타낸 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이며, 콜레스테릭 액정을 승온해가면, 콜레스테릭상(cholesteric phase)으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해 5중량% 이상의 키랄제(chiral agent)를 혼합시킨 액정조성물을 사용하여 액정층(4008)을 형성한다. 블루상을 나타낸 액정과 키랄제를 포함하는 액정조성물은 응답속도가 10㎲~100㎲로 짧고, 광학적 등방성이기 때문에 배향처리가 불필요하며, 시야각 의존성이 작다.

또한, 본 실시형태는 투과형 액정표시장치의 예이지만, 본 발명의 일 양태는 반사형 액정표시장치여도 반투과형 액정표시장치여도 적용할 수 있다.

또한, 본 실시형태의 액정표시장치에서는 기판의 외측(시인측)에 편광판을 형성하며, 내측에 착색층, 표시소자에 사용하는 전극층의 순으로 형성하는 예를 나타내지만, 편광판은 기판의 내측에 형성하여도 좋다. 또한, 편광판과 착색층의 적층구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작공정 조건에 따라 적절히 설정하면 된다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.

또한, 본 실시형태에서는 트랜지스터의 표면 요철에 기인하는 영향을 저감하기 위해, 그리고 트랜지스터의 신뢰성을 향상시키기 위해, 실시형태 1 또는 실시형태 3에서 얻어진 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮는 구성으로 되어 있다. 또한, 보호막은 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하기 위한 것이며, 치밀한 막이 바람직하다. 보호막은 질화규소막의 단층, 혹은 질화규소와, 산화규소막, 산화질화규소막, 질화산화규소막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 적층을 스퍼터링법을 이용하여 형성하면 된다. 본 실시형태에서는 보호막을 스퍼터링법으로 형성하는 예를 나타내지만, 특별히 한정되지 않고 여러 가지 방법으로 형성하면 된다.

또한, 보호막을 형성한 후에, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층의 어닐링(300℃∼400℃)을 실시하여도 좋다.

또한, 평탄화 절연막으로 절연층(4021)을 형성한다. 절연층(4021)으로서는 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지, 폴리아미드, 에폭시 수지 등의 내열성 유기재료를 사용할 수 있다. 또한, 상기 유기재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용할 수 있다. 실록산계 수지는 치환기로서는 유기기(예를 들면 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성하여도 좋다.

또한, 실록산계 수지란, 실록산계 재료를 출발재료로서 형성되는 Si-O-Si 결합을 포함하는 수지에 상당하는 것이다.

절연층(4021)의 형성법은 특별히 한정되지 않으며, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코팅, 딥 코팅, 스프레이 코팅, 액적 토출법(잉