KR102006916B1

KR102006916B1 - 중계기 및 이의 신호 감쇄 방법

Info

Publication number: KR102006916B1
Application number: KR1020150190842A
Authority: KR
Inventors: 김정환; 권낙원; 김현채
Original assignee: 주식회사 쏠리드
Priority date: 2015-12-31
Filing date: 2015-12-31
Publication date: 2019-10-08
Also published as: US10291340B2; US20170195073A1; US9954629B2; US20180198540A1; KR20170079842A

Abstract

중계기의 신호 감쇄 방법이 개시된다. 상기 중계기의 신호 감쇄 방법은 제1제어 신호에 응답하여 아날로그 신호를 감쇄시키는 단계, 상기 감쇄된 아날로그 신호를 감쇄된 디지털 신호로 변환하는 단계, 제2제어 신호에 응답하여 상기 감쇄된 디지털 신호를 재감쇄시키는 단계, 및 상기 재감쇄된 디지털 신호의 평균 파워를 측정하고, 측정된 평균 파워의 값을 적어도 어느 하나 이상의 제1문턱 값과 비교하여 비교결과에 따라 상기 재감쇄된 디지털 신호의 제1감쇄 값을 결정하는 단계, 상기 재감쇄된 디지털 신호의 피크 파워의 값을 측정하고, 측정된 피크 파워를 적어도 어느 하나 이상의 제2문턱 값과 비교하여 비교결과에 따라 상기 재감쇄된 디지털 신호의 제2감쇄 값을 결정하는 단계, 상기 재감쇄된 디지털 신호를 주파수 영역으로 변환하고, 상기 주파수 영역에서의 피크 파워를 측정하고, 측정된 피크 파워의 값을 적어도 어느 하나 이상의 제3문턱 값과 비교하여 비교결과에 따라 상기 재감쇄된 디지털 신호의 제3감쇄 값을 결정하는 단계, 및 상기 제1감쇄 값, 상기 제2감쇄 값, 및 상기 제3감쇄 값 중 가장 큰 값에 따라 상기 제1제어 신호와 상기 제2제어 신호를 생성하는 단계를 포함한다.

Description

중계기 및 이의 신호 감쇄 방법{Repeater and method for attenuating a signal}

본 발명의 기술적 사상은 중계기의 신호 감쇄 방법에 관한 것이다. 보다 상세하게는, 본 발명의 기술적 사상은 중계기로 입력되는 신호의 과전력을 방지하기 위한 중계기 및 중계기의 신호 감쇄 방법에 관한 것이다.

무선 통신 시스템은 중계기, 기지국 및 통신 장치를 포함할 수 있다. 기지국과 통신 장치는 신호를 주고 받을 수 있다. 통신 장치는 휴대폰, 스마트폰, 또는 태블릿 PC와 같이 무선 통신이 가능한 전자 장치이다. 기지국과 통신 장치 사이의 신호가 음성 또는 데이터 통신이 가능할 정도로 충분하지 않을 때, 중계기가 이용될 수 있다. 중계기는 신호를 수신하여 더 높은 레벨 또는 더 높은 전력(power)으로 상기 신호를 재송신하는 전자 장치일 수 있다. 중계기는 기지국에서 출력되는 신호를 수신하여 더 높은 레벨 또는 더 높은 전력으로 상기 신호를 통신 장치로 재송신할 수 있다.

그런데 중계기의 안테나를 통해 수신되는 신호의 과전력으로 인해 중계기가 제대로 동작하지 않을 수 있다. 따라서 신호의 과전력을 방지하기 위해 신호를 감쇄시키기 위한 방법들이 필요하다.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 중계기로 수신되는 신호의 과전력을 방지하기 위해 신호를 감쇄시키기 위한 방법 및 중계기를 제공하는 것이다.

본 발명의 기술적 사상에 의한 일 양태에 따른 중계기의 신호 감쇄 방법은 제1제어 신호에 응답하여 아날로그 신호를 감쇄시키는 단계, 상기 감쇄된 아날로그 신호를 감쇄된 디지털 신호로 변환하는 단계, 제2제어 신호에 응답하여 상기 감쇄된 디지털 신호를 재감쇄시키는 단계, 및 상기 재감쇄된 디지털 신호의 평균 파워를 측정하고, 측정된 평균 파워의 값을 적어도 어느 하나 이상의 제1문턱 값과 비교하여 비교결과에 따라 상기 재감쇄된 디지털 신호의 제1감쇄 값을 결정하는 단계, 상기 재감쇄된 디지털 신호의 피크 파워를 측정하고, 측정된 피크 파워의 값을 적어도 어느 하나 이상의 제2문턱 값과 비교하여 비교결과에 따라 상기 재감쇄된 디지털 신호의 제2감쇄 값을 결정하는 단계, 상기 재감쇄된 디지털 신호를 주파수 영역으로 변환하고, 상기 주파수 영역에서의 피크 파워를 측정하고, 측정된 피크 파워의 값을 적어도 어느 하나 이상의 제3문턱 값과 비교하여 비교결과에 따라 상기 재감쇄된 디지털 신호의 제3감쇄 값을 결정하는 단계, 및 상기 제1감쇄 값, 상기 제2감쇄 값, 및 상기 제3감쇄 값 중 가장 큰 값에 따라 상기 제1제어 신호와 상기 제2제어 신호를 생성하는 단계를 포함할 수 있다.

상기 제1제어 신호는 상기 제1제어 신호에 의해 감쇄 가능한 감쇄 값은 상기 제2제어 신호에 의해 재감쇄 가능한 감쇄 값보다 클 수 있다.

상기 평균 파워는 RMS(Root Means Square) 값으로 측정될 수 있다.

본 발명의 기술적 사상에 의한 일 양태에 따른 중계기는 제1제어 신호에 응답하여 아날로그 신호를 감쇄시키는 아날로그 감쇄기, 상기 감쇄된 아날로그 신호를 감쇄된 디지털 신호로 변환하는 ADC(Analog to Digital Converter), 제2제어 신호에 응답하여 상기 감쇄된 디지털 신호를 재감쇄시키는 디지털 감쇄기, 및 상기 재감쇄된 디지털 신호의 평균 파워, 피크 파워, 및 주파수 영역에서의 피크 파워를 각각 측정하고, 상기 측정된 평균 파워의 값, 상기 측정된 피크 파워의 값, 및 상기 주파수 영역에서의 상기 측정된 피크 파워의 값 각각을 적어도 어느 하나 이상의 제1문턱 값, 제2문턱 값, 및 제3문턱 값 각각과 비교하여 비교 결과에 따라 상기 재감쇄된 디지털 신호의 복수의 감쇄 값들을 결정하고, 상기 결정된 복수의 감쇄 값들 중 가장 큰 값에 따라 상기 제1제어 신호와 상기 제2제어 신호를 생성하는 감쇄 제어기를 포함할 수 있다.

상기 감쇄 제어기는 상기 재감쇄된 디지털 신호의 평균 파워를 측정하는 평균 파워 측정기, 상기 재감쇄된 디지털 신호의 피크 파워를 측정하는 제1피크 파워 측정기, 상기 재감쇄된 디지털 신호의 주파수 영역에서의 피크 파워를 측정하는 제2피크 파워 측정기, 상기 측정된 평균 파워의 값을 상기 적어도 어느 하나 이상의 상기 제1문턱 값과 비교하여 제1비교 신호를 출력하는 제1비교기, 상기 측정된 피크 파워의 값을 상기 적어도 어느 하나 이상의 상기 제2문턱 값과 비교하여 제2비교 신호를 출력하는 제2비교기, 상기 측정된 주파수 영역에서의 상기 피크 파워의 값을 상기 적어도 어느 하나 이상의 상기 제3문턱 값과 비교하여 제3비교 신호를 출력하는 제3비교기, 상기 제1비교 신호에 따라 상기 복수의 감쇄 값들 중 어느 하나인 제1감쇄 값을 결정하고, 상기 제2비교 신호에 따라 상기 복수의 감쇄 값들 중 어느 하나인 제2감쇄 값을 결정하고, 상기 제3비교 신호에 따라 상기 복수의 감쇄 값들 중 어느 하나인 제3감쇄 값을 결정하고, 상기 제1감쇄 값, 상기 제2감쇄 값, 및 상기 제3감쇄 값 중 가장 큰 값에 따라 디지털 제어 신호와 상기 제2제어 신호를 생성하는 제어 신호 생성기, 및 상기 디지털 제어 신호를 상기 제1제어 신호로 변환하는 DAC(Digital to Analog Converter)를 포함할 수 있다.

본 발명의 기술적 사상에 의한 실시예들에 따른 중계기 및 이의 신호 감쇄 방법은 신호의 평균 파워, 피크 파워, 및 주파수 영역에서의 피크 파워를 각각 측정하여 감쇄에 이용함으로써 중계기는 효율적으로 입력 신호를 감쇄할 수 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 무선 통신 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 중계기의 블록도를 나타낸다.
도 3은 도 2에 도시된 아날로그 감쇄기의 일 실시 예의 블록도를 나타낸다.
도 4는 도 2에 도시된 감쇄 제어기의 일 실시 예의 블록도를 나타낸다.
도 5는 도 2에 도시된 중계기의 신호 감쇄 방법을 설명하기 위한 흐름도를 나타낸다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다. 또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다. 또한, 본 명세서에 기재된 "~부(유닛)", "~기", "~자", "~모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

그리고 본 명세서에서의 구성부들에 대한 구분은 각 구성부가 담당하는 주기능 별로 구분한 것에 불과함을 명확히 하고자 한다. 즉, 이하에서 설명할 2개 이상의 구성부가 하나의 구성부로 합쳐지거나 또는 하나의 구성부가 보다 세분화된 기능별로 2개 이상으로 분화되어 구비될 수도 있다. 그리고 이하에서 설명할 구성부 각각은 자신이 담당하는 주기능 이외에도 다른 구성부가 담당하는 기능 중 일부 또는 전부의 기능을 추가적으로 수행할 수도 있으며, 구성부 각각이 담당하는 주기능 중 일부 기능이 다른 구성부에 의해 전담되어 수행될 수도 있음은 물론이다. 이하, 본 발명의 실시예들을 차례로 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 무선 통신 시스템의 블록도를 나타낸다.

도 1을 참조하면, 무선 통신 시스템(400)은 주파수 분할 듀플렉싱(Frequency Division Duplexing; FDD) 네트워크, 주파수 분할 다중 액세스(Frequency Division Multiple Access; FDMA) 네트워크, 직교 FDMA(Orthogonal FDMA; OFDMA) 네트워크, 코드 분할 다중 액세스(Code Division Multiple Access; CDMA) 네트워크, 시 분할 다중 액세스(Time Division Multiple Access; TDMA) 네트워크, 직접 시퀀스 확산 스펙트럼(Direct Sequence Spread Spectrum; DSSS) 네트워크, 주파수 호핑 확산 스펙트럼(Hopping Spread Spectrum; FHSS) 네트워크, 또는 어떤 다른 무선 통신 네트워크를 포함할 수 있다. 일부 실시예들에서, 무선 통신 시스템(400)은 제2세대(2G) 무선 통신 네트워크, 제3세대(3G) 무선 통신 네트워크, 제4세대(4G) 무선 통신 네트워크, 또는 롱텀 에볼루션(Long Term Evolution; LTE) 무선 통신 네트워크로서 동작하도록 구성될 수 있다.

무선 통신 시스템(400)은 중계기(100), 기지국(base station; 200), 및 통신 장치(300)를 포함할 수 있다.

기지국(200)과 통신 장치(300)는 신호를 주고 받을 수 있다. 통신 장치(300)는 휴대폰, 스마트폰, 또는 태블릿 PC와 같이 무선 통신이 가능한 전자 장치이다. 기지국(200)과 통신 장치(300) 사이의 신호가 음성 또는 데이터 통신이 가능할 정도로 충분하지 않을 때, 중계기(100)가 이용될 수 있다.

중계기(100)는 기지국(200)에서 출력되는 신호를 수신하여 더 높은 레벨 또는 더 높은 전력으로 상기 신호를 통신 장치(300)로 재송신할 수 있다. 실시 예에 따라, 중계기(100)는 무선 중계기(wireless repeater)로써 호칭될 수 있다.

도 2는 도 1에 도시된 중계기의 블록도를 나타낸다.

도 1과 도 2를 참조하면, 중계기(100)는 제1안테나(10), 제1AFE(Analog Front End; 20), ADC(Analog to Digital Converter; 40), 디지털 감쇄기(50), 감쇄 제어기(60), DSP(Digital Signal Processor; 70), DAC(Digital to Analog Converter; 80), 제2AFE(90), 및 제2안테나(110)를 포함할 수 있다. 실시 예에 따라 중계기(100)는 다른 구성요소를 이용하여 다양하게 구현될 수 있다.

제1안테나(10)는 기지국(200)으로부터 출력되는 신호를 수신한다. 실시 예에 따라 제1안테나(10)는 통신 장치(300)로부터 출력되는 신호를 수신할 수 있다. 제2안테나(110)는 통신 장치(300)로 신호를 출력한다. 실시 예에 따라 제2안테나(110)는 기지국(200)으로 신호를 출력할 수 있다. 실시 예에 따라 중계기(100)는 복수의 안테나들(10,110) 대신에 듀플렉서(duplexer; 미도시)를 이용하여 하나의 안테나만을 이용할 수 있다.

복수의 AFE(20, 90)는 중계기(100)의 수신 기능과 송신 기능을 수행하기 위한 아날로그 구성요소들(components)의 집합이다. 복수의 AFE(20, 90) 각각은 VGA(Variable Gain Amplifier; 미도시), PA(Power Amplifier; 미도시), 필터(미도시), 믹서(mixer; 미도시), 또는 드라이버(미도시)를 포함할 수 있다. AFE(20)는 수신 기능을 수행하기 위해 제1안테나(10)를 통해 수신된 아날로그 신호를 필터와 같은 구성요소를 이용하여 처리하고, 처리된 아날로그 신호를 출력한다.

AFE(20)는 아날로그 감쇄기(30)를 포함한다. 아날로그 감쇄기(30)는 다른 구성요소(예컨대, 필터(미도시), 또는 믹서(미도시))의 앞 또는 뒤에서 구현될 수 있다. 실시 예에 따라 아날로그 감쇄기(30)의 구현되는 위치는 다양할 수 있다. 아날로그 감쇄기(30)는 제1제어 신호(CS1)에 응답하여 아날로그 신호(AS_I)를 감쇄시키고, 감쇄된 아날로그 신호(AS_O)를 출력한다. 아날로그 신호(AS_I)는 제1안테나(10)를 통해 수신된 신호를 의미하며, ADC(40)로 입력되기 이전의 신호를 의미한다. 예컨대, 아날로그 신호(AS_I)는 안테나(10)를 통해 수신된 신호, 또는 AFE(20)에 구현된 복수의 아날로그 구성요소들 중 적어도 어느 하나(예컨대, 필터(미도시))에 의해 구성요소(예컨대, 필터(미도시))의 동작(필터링)이 행해진 후 신호(예컨대, 필터링된 신호)일 수 있다.

도 3은 도 2에 도시된 아날로그 감쇄기의 일시 예의 블록도를 나타낸다.

도 1 내지 도 3을 참조하면, 아날로그 감쇄기(30)는 저항 어레이(31), 및 선택기(33)를 포함할 수 있다.

저항 어레이(31)는 서로 다른 저항 값들(R1, R2, 및 R3)을 가지는 저항들을 포함한다. 실시 예에 따라 저항들의 구조는 다양한 구조들로 구현될 수 있다.

선택기(33)는 제1제어 신호(CS1)에 응답하여 저항 어레이(31)에서 저항 값(R1, R2, 또는 R3)을 선택할 수 있다. 선택된 저항 값(R1, R2, 또는 R3)에 따라 감쇄 값이 결정된다. 제1제어 신호(CS1)는 복수의 아날로그 전압들일 수 있다.

예컨대, 아날로그 감쇄기(30)의 감쇄 범위는 0dB에서 32dB일 수 있다. 또한, 선택기(33)는 제1제어 신호(CS1)에 응답하여 저항 값(R1, R2, 또는 R3)을 선택하지 않을 수 있다. 선택기(33)가 저항 값을 선택하지 않을 때, 감쇄되는 감쇄 값은 0dB일 수 있다. 이 때, 제1제어 신호(CS1)의 아날로그 전압들은 각각 0V, 0V, 및 0V일 수 있다.

선택기(33)가 제1저항 값(R1)을 선택할 때, 감쇄 값은 8dB일 수 있다. 이 때, 제1제어 신호(CS1)의 아날로그 전압들은 각각 5V, 0V, 및 0V일 수 있다.

선택기(33)가 제2저항 값(R2)을 선택할 때, 감쇄 값은 16dB일 수 있다. 이 때, 제1제어 신호(CS1)의 아날로그 전압들은 각각 0V, 5V, 및 0V일 수 있다.

선택기(33)가 제1저항 값(R3)을 선택할 때, 감쇄 값은 32dB일 수 있다. 이 때, 제1제어 신호(CS1)의 아날로그 전압들은 각각 0V, 0V, 및 5V일 수 있다.

실시 예에 따라 아날로그 감쇄기(30)의 감쇄 범위와 저항 값의 선택에 따른 감쇄 값은 다양할 수 있다. 선택기(33)는 트랜지스터(미도시) 및 저항(미도시)의 조합과 같은 아날로그 소자들로 구현될 수 있다.

ADC(30)는 아날로그 감쇄기(30)에 의해 감쇄된 아날로그 신호(AS_O)를 디지털 신호(DS_I)로 변환한다.

디지털 감쇄기(50)는 제2제어 신호(CS2)에 응답하여 상기 감쇄된 디지털 신호(DS_I)를 재감쇄시켜, 재감쇄된 디지털 신호(DS_O)를 출력한다. 예컨대, 디지털감쇄기(50)의 감쇄 범위는 0dB에서 4dB일 수 있다. 재감쇄는 1차적으로 아날로그 감쇄기(30)에 의해 신호가 감쇄되고, 디지털 감쇄기(50)에 의해 상기 감쇄된 신호가 2차적으로 감쇄됨을 의미한다.

아날로그 감쇄기(30)에 의해 감쇄 가능한 감쇄 값은 디지털 감쇄기(50)에 의해 재감쇄 가능한 감쇄 값보다 크다. 예컨대, 아날로그 감쇄기(30)에 의해 감쇄 가능한 감쇄 값이 8dB, 16dB, 또는 32dB일 때, 디지털 감쇄기(50)에 의해 감쇄 가능한 감쇄 값은 1dB, 2dB, 또는 4dB일 수 있다. 아날로그 감쇄기(30)에 의해 대략적으로 아날로그 신호(AS_I)가 감쇄되고, 디지털 감쇄기(50)에 의해 미세하게 감쇄된 디지털 신호(DS_I)가 재감쇠됨으로써, 효율적인 신호의 감쇄 동작이 수행될 수 있다.

디지털 감쇄기(50)는 로직 게이트와 같은 하드웨어, 또는 프로그램 코드와 같은 소프트웨어로 구현될 수 있다. 디지털 감쇄기(50)는 별도의 하나의 칩으로 구현될 수 있다. 실시 예에 따라 디지털 감쇄기(50)는 DSP(70)의 일부분으로 구현될 수 있다.

도 4는 도 2에 도시된 감쇄 제어기의 일 실시 예의 블록도를 나타낸다.

도 1 내지 도 4를 참조하면, 감쇄 제어기(60)는 재감쇄된 디지털 신호(DS_O)의 파워를 측정하고, 측정된 파워에 따라 제1제어 신호(CS1)와 제2제어 신호(CS2)를 생성한다. 구체적으로, 감쇄 제어기(60)는 재감쇄된 디지털 신호(DS_O)의 평균 파워, 피크 파워, 및 주파수 영역에서의 피크 파워를 각각 측정하고, 상기 측정된 평균 파워의 값(AP_S), 상기 측정된 피크 파워의 값(PP_T), 및 상기 주파수 영역에서의 상기 측정된 피크 파워의 값(PP_F)을 적어도 어느 하나 이상의 제1문턱 값(TH1, TH2, TH3, 또는 TH4), 제2문턱 값(TH5, TH6, TH7, 또는 TH8), 및 제3문턱 값(TH9, TH10, TH11, 또는 TH12) 각각과 비교하여 비교 결과에 따라 재감쇄된 디지털 신호(DS_O)의 복수의 감쇄 값들(AV1, AV2, AV3)을 결정하고, 상기 결정된 복수의 감쇄 값들(AV1, AV2, AV3) 중 가장 큰 값에 따라 제1제어 신호(CS1)와 제2제어 신호(CS1)를 생성한다.

감쇄 제어기(60)는 평균 파워 측정기(61), 제1비교기(63), 제1피크 파워(peak power) 측정기(65), 제2비교기(67), 제2피크 파워 측정기(69), 제3비교기(73), 제어 신호 생성기(75), 및 DAC(Digital to Analog Converter; 77)를 포함할 수 있다. 평균 파워 측정기(61), 제1비교기(63), 제1피크 파워(peak power) 측정기(65), 제2비교기(67), 제2피크 파워 측정기(69), 제3비교기(73), 제어 신호 생성기(75), 및 DAC(77) 각각의 구성요소는 로직 게이트와 같은 하드웨어, 또는 프로그램 코드와 같은 소프트웨어로 구현될 수 있다. 감쇄 제어기(60)는 별도의 하나의 칩으로 구현되거나, 디지털 감쇄기(50)와 함께 하나의 칩으로 구현될 수 있다. 실시 예에 따라 감쇄 제어기(60)는 DSP(70)의 일부분으로 구현될 수 있다.

평균 파워 측정기(61)는 재감쇄된 디지털 신호(DS_O)의 평균 파워를 측정할 수 있다. 디지털 신호(DS_O)의 파워는 RMS(Root Means Square) 값으로 측정될 수 있다.

제1비교기(63)는 상기 측정된 평균 파워의 값(AP_S)을 적어도 어느 하나 이상의 제1문턱 값(TH1, TH2, TH3, 또는 TH4)과 비교하여 제1비교 신호(COMP1)를 출력한다. 본 발명에서 제1비교기(63)에 이용되는 문턱 값들의 수는 4개로 가정하였으나, 반드시 이에 한정되지 않는다.

즉, 제1비교기(63)는 측정된 평균 파워의 값(AP_S)을 제1복수의 문턱 값들(TH1, TH2, TH3, 및 TH4)과 비교하여 제1비교 신호(COMP1)를 출력한다. 제1문턱 값(TH1)보다 제2문턱 값(TH2)이 크며, 제2문턱 값(TH2)보다 제3문턱 값(TH3)이 크며, 제3문턱 값(TH3)보다 제4문턱 값(TH4)이 클 수 있다. 제1비교 신호(COMP1)는 4비트들로 구성될 수 있다. 실시 예에 따라 제1복수의 문턱 값들(TH1, TH2, TH3, 및 TH4)의 수, 또는 제1비교 신호(COMP1)의 비트들의 수는 다양할 수 있다.

예컨대, 제1비교기(63)는 측정된 평균 파워의 값(AP_S)이 제1문턱 값(TH1)보다 작을 때, 제1비교 신호(COMP1)의 비트 값들 각각은 'H(하이)', 'H(하이)', 'H(하이)', 및 'H(하이)'일 수 있다.

제1비교기(63)는 측정된 평균 파워의 값(AP_S)이 제1문턱 값(TH1)보다 크고, 제2문턱 값(TH2)보다 작을 때, 제1비교 신호(COMP1)의 비트 값들 각각은 'L(로우)', 'H(하이)', 'H(하이)', 및 'H(하이)'일 수 있다.

제1비교기(63)는 측정된 평균 파워의 값(AP_S)이 제1문턱 값(TH1), 및 제2문턱 값(TH2) 보다 크고, 제3문턱 값(TH3)보다 작을 때, 제1비교 신호(COMP1)의 비트 값들 각각은 'L(로우)', 'L(로우)', 'H(하이)', 및 'H(하이)'일 수 있다.

제1비교기(63)는 측정된 평균 파워의 값(AP_S)이 제1문턱 값(TH1), 제2문턱 값(TH2), 및 제3문턱 값(TH3)보다 크고, 제4문턱 값(TH4)보다 작을 때, 제1비교 신호(COMP1)의 비트 값들 각각은 'L(로우)', 'L(로우)', 'L(로우)', 및 'H(하이)'일 수 있다.

제1비교기(63)는 측정된 평균 파워의 값(AP_S)이 제1문턱 값(TH1), 제2문턱 값(TH2), 제3문턱 값(TH3), 및 제4문턱 값(TH4)보다 클 때, 제1비교 신호(COMP1)의 비트 값들 각각은 'L(로우)', 'L(로우)', 'L(로우)', 및 'L(로우)'일 수 있다.

제1피크 파워 측정기(65)는 재감쇄된 디지털 신호(DS_O)의 피크 파워를 측정할 수 있다.

제2비교기(67)는 상기 측정된 피크 파워의 값(PP_T)을 적어도 어느 하나 이상의 제2문턱 값(TH5, TH6, TH7, 또는 TH8)과 비교하여 제2비교 신호(COMP2)를 출력한다. 본 발명에서 제2비교기(67)에 이용되는 문턱 값들의 수는 4개로 가정하였으나, 반드시 이에 한정되지 않는다.

즉, 제2비교기(67)는 측정된 피크 파워의 값(PP_T)을 제2복수의 문턱 값들(TH5, TH6, TH7, 및 TH8)과 비교하여 제2비교 신호(COMP2)를 출력한다. 제5문턱 값(TH5)보다 제6문턱 값(TH6)이 크며, 제6문턱 값(TH6)보다 제7문턱 값(TH7)이 크며, 제7문턱 값(TH7)보다 제8문턱 값(TH8)이 클 수 있다. 제2비교 신호(COMP2)는 4비트들로 구성될 수 있다. 실시 예에 따라 제2복수의 문턱 값들(TH5, TH6, TH7, 및 TH8)의 수, 또는 제2비교 신호(COMP2)의 비트들의 수는 다양할 수 있다. 또한, 실시 예에 따라 제2복수의 문턱 값들(TH5, TH6, TH7, 및 TH8)은 제1복수의 문턱 값들(TH1, TH2, TH3, 및 TH4)과 같을 수 있다.

예컨대, 제2비교기(67)는 측정된 피크 파워의 값(PP_T)이 제5문턱 값(TH5)보다 작을 때, 제2비교 신호(COMP2)의 비트 값들 각각은 'H(하이)', 'H(하이)', 'H(하이)', 및 'H(하이)'일 수 있다.

제2비교기(67)는 측정된 피크 파워의 값(PP_T)이 제5문턱 값(TH5)보다 크고, 제6문턱 값(TH6)보다 작을 때, 제2비교 신호(COMP2)의 비트 값들 각각은 'L(로우)', 'H(하이)', 'H(하이)', 및 'H(하이)'일 수 있다.

제2비교기(67)는 측정된 피크 파워의 값(PP_T)이 제5문턱 값(TH5), 및 제6문턱 값(TH6)보다 크고, 제7문턱 값(TH7)보다 작을 때, 제2비교 신호(COMP2)의 비트 값들 각각은 'L(로우)', 'L(로우)', 'H(하이)', 및 'H(하이)'일 수 있다.

제2비교기(67)는 측정된 피크 파워의 값(PP_T)이 제5문턱 값(TH5), 제6문턱 값(TH6), 및 제7문턱 값(TH7)보다 크고, 제8문턱 값(TH8)보다 작을 때, 제2비교 신호(COMP2)의 비트 값들 각각은 'L(로우)', 'L(로우)', 'L(로우)', 및 'H(하이)'일 수 있다.

제2비교기(67)는 측정된 피크 파워의 값(PP_T)이 제5문턱 값(TH5), 제6문턱 값(TH6), 제7문턱 값(TH7), 및 제8문턱 값(TH8)보다 클 때, 제2비교 신호(COMP2)의 비트 값들 각각은 'L(로우)', 'L(로우)', 'L(로우)', 및 'L(로우)'일 수 있다.

제2피크 파워 측정기(69)는 재감쇄된 디지털 신호(DS_O)의 주파수 영역에서의 피크 파워를 측정한다. 제2피크 파워 측정기(69)는 시간 영역인 재감쇄된 디지털 신호(DS_O)를 주파수 영역으로 변환하기 위해 FFT(Fast Fourier Transform) 컨버터(Converter; 71)를 포함할 수 있다. 제2피크 파워 측정기(69)는 재감쇄된 디지털 신호(DS_O)를 시간 영역에서 주파수 영역으로 변환하고, 주파수 영역에서의 피크 파워를 측정한다.

제3비교기(73)는 상기 측정된 주파수 영역에서의 피크 파워의 값(PP_F)을 적어도 어느 하나 이상의 제3문턱 값(TH9, TH10, TH11, 또는 TH12)과 비교하여 제3비교 신호(COMP3)를 출력한다. 본 발명에서 제3비교기(73)에 이용되는 문턱 값들의 수는 4개로 가정하였으나, 반드시 이에 한정되지 않는다.

즉, 제3비교기(73)는 상기 측정된 주파수 영역에서의 측정된 피크 파워의 값(PP_F)을 제3복수의 문턱 값들(TH9, TH10, TH11, 및 TH12)과 비교하여 제3비교 신호(COMP3)를 출력한다. 제9문턱 값(TH9)보다 제10문턱 값(TH10)이 크며, 제10문턱 값(TH10)보다 제11문턱 값(TH11)이 크며, 제11문턱 값(TH11)보다 제12문턱 값(TH12)이 클 수 있다. 제3비교 신호(COMP3)는 4비트들로 구성될 수 있다. 실시 예에 따라 제3복수의 문턱 값들(TH5, TH6, TH7, 및 TH8)의 수, 또는 제3비교 신호(COMP3)의 비트들의 수는 다양할 수 있다.

예컨대, 제3비교기(73)는 상기 측정된 주파수 영역에서의 측정된 피크 파워의 값(PP_F)이 제9문턱 값(TH9)보다 작을 때, 제3비교 신호(COMP3)의 비트 값들 각각은 'H(하이)', 'H(하이)', 'H(하이)', 및 'H(하이)'일 수 있다.

제3비교기(73)는 상기 측정된 주파수 영역에서의 측정된 피크 파워의 값(PP_F)이 제9문턱 값(TH9)보다 크고, 제10문턱 값(TH10)보다 작을 때, 제3비교 신호(COMP3)의 비트 값들 각각은 'L(로우)', 'H(하이)', 'H(하이)', 및 'H(하이)'일 수 있다.

제3비교기(73)는 상기 측정된 주파수 영역에서의 측정된 피크 파워의 값(PP_F)이 제9문턱 값(TH9), 및 제10문턱 값(TH10)보다 크고, 제11문턱 값(TH11)보다 작을 때, 제3비교 신호(COMP3)의 비트 값들 각각은 'L(로우)', 'L(로우)', 'H(하이)', 및 'H(하이)'일 수 있다.

제3비교기(73)는 상기 측정된 주파수 영역에서의 측정된 피크 파워의 값(PP_F)이 제9문턱 값(TH9), 제10문턱 값(TH10), 및 제11문턱 값(TH11)보다 크고, 제12문턱 값(TH12)보다 작을 때, 제3비교 신호(COMP3)의 비트 값들 각각은 'L(로우)', 'L(로우)', 'L(로우)', 및 'H(하이)'일 수 있다.

제3비교기(73)는 상기 측정된 주파수 영역에서의 측정된 피크 파워의 값(PP_F)이 제9문턱 값(TH9), 제10문턱 값(TH10), 제11문턱 값(TH11), 및 제12문턱 값(TH12)보다 클 때, 제3비교 신호(COMP3)의 비트 값들 각각은 'L(로우)', 'L(로우)', 'L(로우)', 및 'L(로우)'일 수 있다.

제어 신호 생성기(75)는 제1비교 신호(COMP1)에 따라 제1감쇄 값(AV1)을 결정하고, 제2비교 신호(COMP2)에 따라 제2감쇄 값(AV2)을 결정하고, 제3비교 신호(COMP3)에 따라 제3감쇄 값(AV3)을 결정하고, 제1감쇄 값(AV1), 제2감쇄 값(AV2), 및 제3감쇄 값(AV3) 중 가장 큰 값에 따라 디지털 제어 신호(DC)와 제2제어 신호(CS2)를 생성한다.

예컨대, 제1비교 신호(COMP1)의 비트 값들 각각이 'H(하이)', 'H(하이)', 'H(하이)', 및 'H(하이)'일 때, 제어 신호 생성기(75)는 제1감쇄 값(AV1)을 0dB로 결정할 수 있다. 유사하게, 제2비교 신호(COMP2), 또는 제3비교 신호(COMP3)의 비트 값들 각각이 'H(하이)', 'H(하이)', 'H(하이)', 및 'H(하이)'일 때, 제어 신호 생성기(75)는 제2감쇄 값(AV2), 또는 제3감쇄 값(AV3)을 0dB로 결정할 수 있다.

제1비교 신호(COMP1)의 비트 값들 각각이 'L(로우)', 'H(하이)', 'H(하이)', 및 'H(하이)'일 때, 제어 신호 생성기(75)는 제1감쇄 값(AV1)을 10dB로 결정할 수 있다. 유사하게, 제2비교 신호(COMP2), 또는 제3비교 신호(COMP3)의 비트 값들 각각이 'L(로우)', 'H(하이)', 'H(하이)', 및 'H(하이)'일 때, 제어 신호 생성기(75)는 제2감쇄 값(AV2), 또는 제3감쇄 값(AV3)을 10dB로 결정할 수 있다.

제1비교 신호(COMP1)의 비트 값들 각각이 'L(로우)', 'L(로우)', 'H(하이)', 및 'H(하이)'일 때, 제어 신호 생성기(75)는 제1감쇄 값(AV1)을 20dB로 결정할 수 있다. 유사하게, 제2비교 신호(COMP2), 또는 제3비교 신호(COMP3)의 비트 값들 각각이 'L(로우)', 'L(로우)', 'H(하이)', 및 'H(하이)'일 때, 제어 신호 생성기(75)는 제2감쇄 값(AV2), 또는 제3감쇄 값(AV3)을 20dB로 결정할 수 있다.

제1비교 신호(COMP1)의 비트 값들 각각이 'L(로우)', 'L(로우)', 'L(로우)', 및 'H(하이)'일 때, 제어 신호 생성기(75)는 제1감쇄 값(AV1)을 32dB로 결정할 수 있다. 유사하게, 제2비교 신호(COMP2), 또는 제3비교 신호(COMP3)의 비트 값들 각각이 'L(로우)', 'L(로우)', 'L(로우)', 및 'H(하이)'일 때, 제어 신호 생성기(75)는 제2감쇄 값(AV2), 또는 제3감쇄 값(AV3)을 32dB로 결정할 수 있다.

제1비교 신호(COMP1)의 비트 값들 각각이 'L(로우)', 'L(로우)', 'L(로우)', 및 'L(로우)'일 때, 제어 신호 생성기(75)는 제1감쇄 값(AV1)을 36dB로 결정할 수 있다. 유사하게, 제2비교 신호(COMP2), 또는 제3비교 신호(COMP3)의 비트 값들 각각이 'L(로우)', 'L(로우)', 'L(로우)', 및 'L(로우)'일 때, 제어 신호 생성기(75)는 제2감쇄 값(AV2), 또는 제3감쇄 값(AV3)을 36dB로 결정할 수 있다.

제어 신호 생성기(75)는 제1감쇄 값(AV1), 제2감쇄 값(AV2), 및 제3감쇄 값(AV3) 중 가장 큰 값을 최종 감쇄 값으로 결정하고, 상기 최종 감쇄 값에 따라 디지털 제어 신호(DC)와 제2제어 신호(CS2)를 생성한다.

예컨대, 제1감쇄 값(AV1)이 0dB이고, 제2감쇄 값(AV2)이 10dB, 및 제3감쇄 값(AV3)이 36dB일 때, 제어 신호 생성기(75)는 제3감쇄 값(AV3)인 36dB을 최종 감쇄 값으로 결정하고, 상기 최종 감쇄 값에 따라 디지털 제어 신호(DC)와 제2제어 신호(CS2)를 생성한다. 평균 파워 측정기(61)에 의해 결정된 제1감쇄 값(AV1)이 0dB라 하더라도, 제1피크 파워 측정기(65), 또는 제2피크 파워 측정기(69)에 결정된 제2감쇄 값(AV2), 또는 제3감쇄 값(AV3)이 0dB 이상(예컨대, 10dB, 또는 36dB)일 때, 아날로그 감쇄기(20), 또는 디지털 감쇄기(50)에 의해 아날로그 신호(AS_I)와 디지털 신호(DS_I)가 감쇄될 수 있다. 즉, 감쇄가 제1감쇄 값(AV1)에 의해서만 결정될 때, 피크 전력에 의한 신호(AS_I)의 과전력이 방지되지 못할 경우가 발생한다. 하지만, 본 발명은 이러한 가능성을 배제함으로써, 중계기(100)로 입력되는 아날로그 신호(AS_I)의 과전력이 효율적으로 방지될 수 있다.

제1감쇄 값(AV1), 제2감쇄 값(AV2), 및 제3감쇄 값(AV3)이 같을 때, 제어 신호 생성기(75)는 제1감쇄 값(AV1)을 최종 감쇄 값으로 결정한다. 상기 결정된 최종 감쇄 값은 0dB에서 36dB 사이의 범위를 가질 수 있다.

상기 결정된 최종 감쇄 값이 0dB일 때, 제어 신호 생성기(75)는 아날로그 신호(AS_I)와 감쇄된 디지털 신호(DS_I)의 감쇄 값을 0dB, 0dB로 결정할 수 있다. 제어 신호 생성기(75)는 상기 결정된 각각의 아날로그 신호(AS_I)와 감쇄된 디지털 신호(DS_I)의 감쇄 값에 따라 비트 값 '00'을 가지는 디지털 제어 신호(DC)와 비트 값 '00'을 가지는 제2제어 신호(CS2)를 생성할 수 있다.

상기 결정된 최종 감쇄 값이 10dB일 때, 제어 신호 생성기(75)는 아날로그 신호(AS_I)와 감쇄된 디지털 신호(DS_I)의 감쇄 값을 8dB, 2dB로 결정할 수 있다. 제어 신호 생성기(75)는 상기 결정된 각각의 아날로그 신호(AS_I)와 감쇄된 디지털 신호(DS_I)의 감쇄 값에 따라 비트 값 '01'을 가지는 디지털 제어 신호(DC)와 비트 값 '11'을 가지는 제2제어 신호(CS2)를 생성할 수 있다.

상기 결정된 최종 감쇄 값이 20dB일 때, 제어 신호 생성기(75)는 아날로그 신호(AS_I)와 감쇄된 디지털 신호(DS_I)의 감쇄 값을 16dB, 4dB로 결정할 수 있다. 제어 신호 생성기(75)는 상기 결정된 각각의 아날로그 신호(AS_I)와 감쇄된 디지털 신호(DS_I)의 감쇄 값에 따라 비트 값 '10'을 가지는 디지털 제어 신호(DC)와 비트 값 '11'을 가지는 제2제어 신호(CS2)를 생성할 수 있다.

상기 결정된 최종 감쇄 값이 32dB일 때, 제어 신호 생성기(75)는 아날로그 신호(AS_I)와 감쇄된 디지털 신호(DS_I)의 감쇄 값을 32dB, 0dB로 결정할 수 있다. 제어 신호 생성기(75)는 상기 결정된 각각의 아날로그 신호(AS_I)와 감쇄된 디지털 신호(DS_I)의 감쇄 값에 따라 비트 값 '11'을 가지는 디지털 제어 신호(DC)와 비트 값 '00'을 가지는 제2제어 신호(CS2)를 생성할 수 있다.

상기 결정된 최종 감쇄 값이 36dB일 때, 제어 신호 생성기(75)는 아날로그 신호(AS_I)와 감쇄된 디지털 신호(DS_I)의 감쇄 값을 32dB, 4dB로 결정할 수 있다. 제어 신호 생성기(75)는 상기 결정된 각각의 아날로그 신호(AS_I)와 감쇄된 디지털 신호(DS_I)의 감쇄 값에 따라 비트 값 '11'을 가지는 디지털 제어 신호(DC)와 비트 값 '11'을 가지는 제2제어 신호(CS2)를 생성할 수 있다.

DAC(77)는 디지털 제어 신호(DC)를 제1제어 신호(CS1)로 변환할 수 있다. 제1제어 신호(CS1)는 복수의 아날로그 전압들일 수 있다.

예컨대, 디지털 제어 신호(DC)의 비트 값이 '00'일 때, DAC(77)는 디지털 제어 신호(DC)의 비트 값을 각각이 0V, 0V, 및 0V를 가지는 아날로그 전압들을 변환한다.

디지털 제어 신호(DC)의 비트 값이 '01'일 때, DAC(77)는 디지털 제어 신호(DC)의 비트 값을 각각이 5V, 0V, 및 0V를 가지는 아날로그 전압들을 변환한다.

디지털 제어 신호(DC)의 비트 값이 '10'일 때, DAC(77)는 디지털 제어 신호(DC)의 비트 값을 각각이 0V, 5V, 및 0V를 가지는 아날로그 전압들을 변환한다.

디지털 제어 신호(DC)의 비트 값이 '11'일 때, DAC(77)는 디지털 제어 신호(DC)의 비트 값을 각각이 0V, 0V, 및 5V를 가지는 아날로그 전압들을 변환한다.

DSP(70)는 디지털 감쇄기(50)로부터 출력되는 재감쇄된 디지털 신호(DS_O)를 수신한다. DSP(70)는 재감쇄된 디지털 신호(DS_O)에 대해 디지털 신호 처리에 필요한 여러 가지 동작들을 수행하기 위해 명령들을 실행한다. 상기 여러 가지 동작들은 신호의 측정, 필터링, 또는 압축과 같은 동작을 의미할 수 있다.

DAC(80)는 DSP(70)에 의해 처리된 디지털 신호를 아날로그 신호로 변환한다.

AFE(90)는 상기 아날로그 신호를 PA와 같은 구성요소를 이용하여 처리한다. 제2안테나(110)는 AFE(90)에 의해 처리된 아날로그 신호를 송신한다.

도 5는 도 2에 도시된 중계기의 신호 감쇄 방법을 설명하기 위한 흐름도를 나타낸다.

도 1 내지 도 5를 참조하면, 아날로그 감쇄기(30)는 제1제어 신호(CS1)에 응답하여 아날로그 신호(AS_I)를 감쇄시킨다(S10). 아날로그 감쇄기(30)에 의해 아날로그 신호(AS_I)가 대략적으로 감쇄될 수 있다.

ADC(40)는 상기 감쇄된 아날로그 신호(AS_O)를 감쇄된 디지털 신호(DS_I)로 변환한다(S20).

디지털 감쇄기(50)는 제2제어 신호(CS2)에 응답하여 상기 감쇄된 디지털 신호(DS_I)를 재감쇄시킨다(S30). 디지털 감쇄기(50)에 의해 디지털 신호(DS_I)가 정밀하게 감쇄될 수 있다. 아날로그 감쇄기(30)에 의해 감쇄 가능한 감쇄 값은 디지털 감쇄기(50)에 의해 재감쇄 가능한 감쇄 값보다 크다. 예컨대, 아날로그 감쇄기(30)에 의해 감쇄 가능한 감쇄 값이 8dB, 16dB, 또는 32dB일 때, 디지털 감쇄기(50)에 의해 감쇄 가능한 감쇄 값은 1dB, 2dB, 또는 4dB일 수 있다.

감쇄 제어기(60)는 상기 재감쇄된 디지털 신호(DS_O)의 평균 파워를 측정하고, 측정된 평균 파워의 값(AP_S)을 적어도 어느 하나 이상의 제1문턱 값(TH1, TH2, TH3, 또는 TH4)과 비교하여 비교결과에 따라 상기 재감쇄된 디지털 신호(DS_O)의 제1감쇄 값(AV1)을 결정한다(S40).

감쇄 제어기(60)는 상기 재감쇄된 디지털 신호(DS_O)의 피크 파워를 측정하고, 측정된 피크 파워의 값(PP_T)을 적어도 어느 하나 이상의 제2문턱 값(TH5, TH6, TH7, 또는 TH8)과 비교하여 비교결과에 따라 상기 재감쇄된 디지털 신호(DS_O)의 제2감쇄 값(AV2)을 결정한다(S50).

감쇄 제어기(60)는 상기 재감쇄된 디지털 신호를 주파수 영역으로 변환하고, 상기 주파수 영역에서의 피크 파워를 측정하고, 측정된 피크 파워의 값(PP_F)을 적어도 어느 하나 이상의 제3문턱 값(TH9, TH10, TH11, 또는 TH)과 비교하여 비교결과에 따라 상기 재감쇄된 디지털 신호(DS_O)의 제3감쇄 값(AV3)을 결정한다(S60).

감쇄 제어기(60)는 제1감쇄 값(AV1), 제2감쇄 값(AV2), 및 제3감쇄 값(AV3) 중 가장 큰 값에 따라 제1제어 신호(CS1)와 제2제어 신호(CS2)를 생성한다(S70).

이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

400: 무선 통신 시스템; 70: DSP;
100: 중계기; 80: DAC;
200: 기지국; 90: 제2AFE;
300: 통신 장치; 110: 제2안테나;
10: 제1안테나; 31: 저항 어레이;
20: 제1AFE; 33: 선택기;
30: 아날로그 감쇄기; 61: 파워 측정기;
40:, ADC; 63, 67, 73: 비교기;
50: 디지털 감쇄기; 65, 69: 피크 파워 측정기;
60: 감쇄 제어기; 75: 제어 신호 생성기;
77: DAC;

Claims

제1제어 신호에 응답하여 아날로그 신호를 감쇄시키는 단계;
상기 감쇄된 아날로그 신호를 감쇄된 디지털 신호로 변환하는 단계;
제2제어 신호에 응답하여 상기 감쇄된 디지털 신호를 재감쇄시키는 단계; 및
상기 재감쇄된 디지털 신호의 평균 파워를 측정하고, 측정된 평균 파워의 값을 적어도 어느 하나 이상의 제1문턱 값과 비교하여 비교결과에 따라 상기 재감쇄된 디지털 신호의 제1감쇄 값을 결정하는 단계;
상기 재감쇄된 디지털 신호의 피크 파워를 측정하고, 측정된 피크 파워의 값을 적어도 어느 하나 이상의 제2문턱 값과 비교하여 비교결과에 따라 상기 재감쇄된 디지털 신호의 제2감쇄 값을 결정하는 단계;
상기 재감쇄된 디지털 신호를 주파수 영역으로 변환하고, 상기 주파수 영역에서의 피크 파워를 측정하고, 측정된 피크 파워의 값을 적어도 어느 하나 이상의제3문턱 값과 비교하여 비교결과에 따라 상기 재감쇄된 디지털 신호의 제3감쇄 값을 결정하는 단계; 및
상기 제1감쇄 값, 상기 제2감쇄 값, 및 상기 제3감쇄 값 중 가장 큰 값에 따라 상기 제1제어 신호와 상기 제2제어 신호를 생성하는 단계를 포함하는 중계기의 신호 감쇄 방법.
제1항에 있어서, 상기 제1제어 신호에 의해 감쇄 가능한 감쇄 값은, 상기 제2제어 신호에 의해 재감쇄 가능한 감쇄 값보다 큰 중계기의 신호 감쇄 방법.
제1항에 있어서, 상기 평균 파워는,
RMS(Root Means Square) 값으로 측정되는 중계기의 신호 감쇄 방법.
제1제어 신호에 응답하여 아날로그 신호를 감쇄시키는 아날로그 감쇄기;
상기 감쇄된 아날로그 신호를 감쇄된 디지털 신호로 변환하는 ADC(Analog to Digital Converter);
제2제어 신호에 응답하여 상기 감쇄된 디지털 신호를 재감쇄시키는 디지털 감쇄기; 및
상기 재감쇄된 디지털 신호의 평균 파워, 피크 파워, 및 주파수 영역에서의 피크 파워를 각각 측정하고, 상기 측정된 평균 파워의 값, 상기 측정된 피크 파워의 값, 및 상기 주파수 영역에서의 상기 측정된 피크 파워의 값 각각을 적어도 어느 하나 이상의 제1문턱 값, 제2문턱 값, 및 제3문턱 값 각각과 비교하여 비교 결과에 따라 상기 재감쇄된 디지털 신호의 복수의 감쇄 값들을 결정하고, 상기 결정된 복수의 감쇄 값들 중 가장 큰 값에 따라 상기 제1제어 신호와 상기 제2제어 신호를 생성하는 감쇄 제어기를 포함하는 중계기.
제4항에 있어서, 상기 감쇄 제어기는,
상기 재감쇄된 디지털 신호의 평균 파워를 측정하는 평균 파워 측정기;
상기 재감쇄된 디지털 신호의 피크 파워를 측정하는 제1피크 파워 측정기;
상기 재감쇄된 디지털 신호의 주파수 영역에서의 피크 파워를 측정하는 제2피크 파워 측정기;
상기 측정된 평균 파워의 값을 상기 적어도 어느 하나 이상의 상기 제1문턱 값과 비교하여 제1비교 신호를 출력하는 제1비교기;
상기 측정된 피크 파워의 값을 상기 적어도 어느 하나 이상의 상기 제2문턱 값과 비교하여 제2비교 신호를 출력하는 제2비교기;
상기 측정된 주파수 영역에서의 상기 피크 파워의 값을 상기 적어도 어느 하나 이상의 상기 제3문턱 값과 비교하여 제3비교 신호를 출력하는 제3비교기;
상기 제1비교 신호에 따라 상기 복수의 감쇄 값들 중 어느 하나인 제1감쇄 값을 결정하고, 상기 제2비교 신호에 따라 상기 복수의 감쇄 값들 중 어느 하나인 제2감쇄 값을 결정하고, 상기 제3비교 신호에 따라 상기 복수의 감쇄 값들 중 어느 하나인 제3감쇄 값을 결정하고, 상기 제1감쇄 값, 상기 제2감쇄 값, 및 상기 제3감쇄 값 중 가장 큰 값에 따라 디지털 제어 신호와 상기 제2제어 신호를 생성하는 제어 신호 생성기; 및
상기 디지털 제어 신호를 상기 제1제어 신호로 변환하는 DAC(Digital to Analog Converter)를 포함하는 중계기.