KR101984618B1 - Analog digital converter, image sensor comprising this, and device comprising the image sensor - Google Patents
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Abstract
아날로그 디지털 컨버터, 이를 구비하는 이미지 센서, 및 이미지 센서를 구비하는 장치에 관한 것으로서, 시그마-델타 동작구간에서는 입력전압 및 DAC 출력전압에 응답하여 연산증폭 출력전압을 발생시키고, 싸이클릭 동작구간에서는 피드백된 상기 연산증폭 출력전압 및 상기 DAC 출력전압에 응답하여 상기 연산증폭 출력전압을 발생시키는 신호처리부와, 빛의 세기 검출 동작구간에서는 상기 입력전압을 제1 및 제2 빛 기준전압과 비교하여 상위 M비트의 개수를 결정하고, 상기 시그마-델타 동작구간에서는 상기 연산증폭 출력전압을 제1 기준전압과 비교하여 DAC 제어신호를 발생하고 상기 상위 M비트의 데이터를 획득하며, 상기 싸이클릭 동작구간에서는 상기 연산증폭 출력전압을 제2 및 제3 기준전압과 비교하여 상기 DAC 제어신호를 발생하고 하위 N비트의 데이터를 획득하는 제어부, 및 상기 DAC 제어신호에 응답하여 상기 DAC 출력전압을 발생하는 디지털 아날로그 컨버터를 구비하는 아날로그 디지털 컨버터를 제공한다.The present invention relates to an analog-to-digital converter, an image sensor having the same, and an image sensor. In the sigma-delta operation period, an operational amplification output voltage is generated in response to an input voltage and a DAC output voltage, Amplifying output voltage and the DAC output voltage; and a comparator comparing the input voltage with the first and second light reference voltages in a light intensity detecting operation period, Wherein the DAC control signal is generated by comparing the operational amplification output voltage with the first reference voltage in the sigma-delta operation period to obtain the data of the upper M bits, and in the cyclic operation period, The operational amplifier output voltage is compared with the second and third reference voltages to generate the DAC control signal and the lower N ratio And a digital-to-analog converter for generating the DAC output voltage in response to the DAC control signal.
Description
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 아날로그 디지털 컨버터, 이를 구비하는 이미지 센서, 및 이미지 센서를 구비하는 장치에 관한 것이다.
BACKGROUND OF THE
영상이나 바이오 센서 시스템과 같은 전자 시스템은 고속으로 많은 양의 데이터를 읽어 들이기 위하여 일반적으로 각 열마다 아날로그 디지털 변환기(Analog DIgItal Converter, 이하 ADC)를 구비한다. 최근들어 CIS(CMOS IMage SENSor), CCD(Charge CoupleD DevIce) 등의 영상 센서와 통신 기술 등의 발달로 고속, 고해상도, 및 저전력을 요구하는 ADC가 요구되고 있다.An electronic system such as a video or biosensor system generally includes an analogue digital converter (ADC) for each column to read a large amount of data at high speed. 2. Description of the Related Art Recently, image sensors and communication technologies such as a CIS (CMOS IMAGE SENSOR) and a CCD (Charge Coupled Device) have been required to provide high-speed, high-resolution, and low power ADCs.
일반적으로 이용되고 있는 ADC에는 시그마-델타 ADC와 싸이클릭 ADC 등이 있다. Commonly used ADCs include sigma-delta ADCs and cyclic ADCs.
시그마-델타 ADC는 자체적으로 노이즈 쉐이핑(NoISe-ShapIng) 특성을 가지므로 고해상도의 ADC로 사용하기에 적합하다. 그러나, 시그마-델타 ADC는 동작을 위해 많은 수의 클럭을 필요로 하기 때문에, 시그마-델타 ADC가 고속으로 동작하기 위해서는 시그마-델타 ADC 내부의 적분기를 구성하는 연산 증폭기가 고속으로 동작하여야 한다. 결과적으로, 시그마-델타 ADC를 고속으로 동작하도록 구현하면 소모 전력이 많아진다. 또한, 시그마-델타 ADC는 필요한 클럭의 수가 많아질수록 내부 회로가 많은 면적을 차지한다는 단점도 가진다.Sigma-delta ADCs have their own noise shaping (NoISe-ShapIng) characteristics, making them suitable for use as high-resolution ADCs. However, since a sigma-delta ADC requires a large number of clocks to operate, in order for the sigma-delta ADC to operate at high speed, the operational amplifier constituting the integrator in the sigma-delta ADC must operate at high speed. As a result, implementing a sigma-delta ADC to operate at high speed increases power consumption. The sigma-delta ADC also has the disadvantage that the larger the number of clocks required, the larger the internal circuit area occupies.
싸이클릭 ADC는 동일한 해상도를 구현하기 위해 필요한 클럭의 수가 시그마-델타 ADC에 비하여 작다. 따라서, 고속으로 동작하는 ADC를 구현하기가 용이하다. 그러나, 싸이클릭 ADC는 샘플링시 발생되는 열잡음의 영향을 줄이기 위해 큰 용량을 가지는 샘플링 커패시터가 필요하다. 따라서, 싸이클릭 ADC는 넓은 면적을 필요로 할 뿐만 아니라, 전력 소모도 증가한다는 단점이 있다. 또한, 높은 해상도의 ADC를 구현하기 위해서는, 싸이클릭 ADC는 큰 이득을 가지는 연산 증폭기를 필요로 한다.
The number of clocks required to implement the same resolution is smaller than that of a sigma-delta ADC. Therefore, it is easy to implement an ADC operating at high speed. However, a cyclic ADC requires a sampling capacitor with a large capacitance to reduce the influence of thermal noise generated during sampling. Therefore, the cyclic ADC requires not only a large area but also an increase in power consumption. In addition, in order to realize a high resolution ADC, a cyclic ADC requires an operational amplifier having a large gain.
본 발명의 실시예는 고속, 저면적, 저전력, 고해상도의 아날로그 디지털 변환동작을 수행할 수 있는 아날로그 디지털 컨버터를 제공한다.An embodiment of the present invention provides an analog-to-digital converter capable of performing high-speed, low-area, low-power, high-resolution analog-to-digital conversion operations.
본 발명의 다른 실시예는 상기 아날로그 디지털 컨버터를 구비하는 이미지 센서를 제공한다.Another embodiment of the present invention provides an image sensor comprising the analog-to-digital converter.
본 발명의 또 다른 실시예는 상기 아날로그 디지털 컨버터를 구비하는 이미지 센서를 구비하는 장치를 제공한다.
Another embodiment of the present invention provides an apparatus comprising an image sensor comprising the analog-to-digital converter.
본 발명의 실시예에 따른 아날로그 디지털 컨버터는, 시그마-델타 동작구간에서는 입력전압 및 DAC 출력전압에 응답하여 연산증폭 출력전압을 발생시키고, 싸이클릭 동작구간에서는 피드백된 상기 연산증폭 출력전압 및 상기 DAC 출력전압에 응답하여 상기 연산증폭 출력전압을 발생시키는 신호처리부; 빛의 세기 검출 동작구간에서는 상기 입력전압을 제1 및 제2 빛 기준전압과 비교하여 상위 M비트의 개수를 결정하고, 상기 시그마-델타 동작구간에서는 상기 연산증폭 출력전압을 제1 기준전압과 비교하여 DAC 제어신호를 발생하고 상기 상위 M비트의 데이터를 획득하며, 상기 싸이클릭 동작구간에서는 상기 연산증폭 출력전압을 제2 및 제3 기준전압과 비교하여 상기 DAC 제어신호를 발생하고 하위 N비트의 데이터를 획득하는 제어부; 및 상기 DAC 제어신호에 응답하여 상기 DAC 출력전압을 발생하는 디지털 아날로그 컨버터를 포함할 수 있다.The analog-to-digital converter according to an embodiment of the present invention generates an operational amplification output voltage in response to an input voltage and a DAC output voltage in a sigma-delta operation period, and outputs the operational amplification output voltage and the DAC A signal processing unit for generating the operational amplification output voltage in response to an output voltage; And a comparator for comparing the input voltage with the first and second light reference voltages to determine the number of high-order M bits in the light intensity detecting operation period, and comparing the operational amplification output voltage with the first reference voltage in the sigma- And the DAC control signal is generated and the data of the upper M bits is obtained. In the cyclic operation period, the DAC control signal is generated by comparing the operational amplification output voltage with the second and third reference voltages, A control unit for acquiring data; And a digital to analog converter that generates the DAC output voltage in response to the DAC control signal.
본 발명의 다른 실시예에 따른 이미지 센서는, 외부로부터 입력되는 빛에 따라 아날로그 신호를 출력하는 적어도 하나 이상의 화소를 구비하는 화소부; 및 상기 아날로그 신호를 디지털 신호로 변환하는 적어도 하나 이상의 아날로그 디지털 컨버터를 구비하는 아날로그 디지털 컨버팅부를 구비하고, 상기 적어도 하나 이상의 아날로그 디지털 컨버터는, 시그마-델타 동작구간에서는 입력전압 및 DAC 출력전압에 응답하여 연산증폭 출력전압을 발생시키고, 싸이클릭 동작구간에서는 피드백된 상기 연산증폭 출력전압 및 상기 DAC 출력전압에 응답하여 상기 연산증폭 출력전압을 발생시키는 신호처리부; 빛의 세기 검출 동작구간에서는 상기 입력전압을 제1 및 제2 빛 기준전압과 비교하여 상위 M비트의 개수를 결정하고, 상기 시그마-델타 동작구간에서는 상기 연산증폭 출력전압을 제1 기준전압과 비교하여 DAC 제어신호를 발생하고 상기 상위 M비트의 데이터를 획득하며, 상기 싸이클릭 동작구간에서는 상기 연산증폭 출력전압을 제2 및 제3 기준전압과 비교하여 상기 DAC 제어신호를 발생하고 하위 N비트의 데이터를 획득하는 제어부; 및 상기 DAC 제어신호에 응답하여 상기 DAC 출력전압을 발생하는 디지털 아날로그 컨버터를 포함할 수 있다.According to another aspect of the present invention, there is provided an image sensor including: a pixel unit having at least one pixel for outputting an analog signal according to light input from the outside; And at least one analog digital converter for converting the analog signal into a digital signal, wherein the at least one analog digital converter is responsive to an input voltage and a DAC output voltage in a sigma- A signal processing unit for generating an operational amplification output voltage and generating the operational amplification output voltage in response to the operational amplification output voltage and the DAC output voltage fed back in the cyclic operation period; And a comparator for comparing the input voltage with the first and second light reference voltages to determine the number of high-order M bits in the light intensity detecting operation period, and comparing the operational amplification output voltage with the first reference voltage in the sigma- And the DAC control signal is generated and the data of the upper M bits is obtained. In the cyclic operation period, the DAC control signal is generated by comparing the operational amplification output voltage with the second and third reference voltages, A control unit for acquiring data; And a digital to analog converter that generates the DAC output voltage in response to the DAC control signal.
본 발명의 또 다른 실시예에 따른 장치는, 본 발명의 다른 실시예에서 개시된 이미지 센서와, 상기 외부로부터 입력되는 빛을 수집하여 수집된 빛을 상기 화소부로 전달하는 광학부; 및 상기 디지털 신호를 입력하여 처리하거나 저장하는 데이터 처리부를 포함할 수 있다.
According to another embodiment of the present invention, there is provided an apparatus comprising: an image sensor as disclosed in another embodiment of the present invention; an optical unit for collecting light input from the outside and transmitting the collected light to the pixel unit; And a data processing unit for inputting and processing or storing the digital signal.
본 발명의 ADC는 초기에는 시그마-델타 ADC로 동작하고, 이후에는 싸이클릭 ADC로 동작하는 하나의 회로를 구비함으로써, ADC를 구현하기 위해 필요한 면적을 감소시키고, 소모 전력을 감소시킴과 동시에 고해상도의 출력 결과를 얻을 수 있을 뿐만 아니라, 동작 속도 및 정확도도 증가시킬 수 있는 효과가 있다.The ADC of the present invention initially operates as a sigma-delta ADC, and thereafter includes a single circuit that operates as a cyclic ADC, thereby reducing the area required to implement the ADC, reducing the consumed power, Not only can the output result be obtained, but also the operation speed and accuracy can be increased.
또한, 시그마-델타 ADC로 동작할 때 생성되는 디지털 신호의 비트 개수를 입력되는 빛의 세기에 따라 탄력적으로 조절함으로써, 소모되는 전류량을 최소한으로 유지하는 효과가 있다.
Further, the number of bits of the digital signal generated when the digital-analog converter operates as a sigma-delta ADC is controlled according to the intensity of the input light, thereby minimizing the amount of current consumed.
도 1은 본 발명의 ADC를 구비하는 이미지 센서(1)의 블록도이다.
도 2는 도 1에 나타낸 본 발명의 이미지 센서(1)의 아날로그 디지털 변환부(30)의 블록도이다.
도 3은 도 2에 나타낸 본 발명의 ADC 변환회로(100)의 구성을 나타내는 도면이다.
도 4는 빛의 세기 검출 동작구간에서의 도 3에 나타낸 본 발명의 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.
도 5은 시그마-델타 ADC 동작구간 중 샘플링 동작구간에서의 도 3에 나타낸 본 발명의 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.
도 6은 시그마-델타 ADC 동작구간 중 적분 동작구간에서의 도 3에 나타낸 본 발명의 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.
도 7은 시그마-델타 ADC 동작구간 중 접지전압 샘플링 동작구간에서의 도 3에 나타낸 본 발명의 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.
도 8은 싸이클릭 ADC의 동작구간 중 샘플링 동작구간에서의 도 3에 나타낸 본 발명의 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.
도 9는 싸이클릭 ADC 동작구간 중 증폭 동작구간에서의 도 3에 나타낸 본 발명의 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 이미지 센서를 구비하는 장치(4)의 실시예의 구성을 나타낸 도면이다.1 is a block diagram of an
2 is a block diagram of the analog-to-
3 is a diagram showing a configuration of the
4 is a diagram for explaining the operation of the
FIG. 5 is a diagram for explaining the operation of the
6 is a diagram for explaining the operation of the
FIG. 7 is a view for explaining the operation of the
8 is a diagram for explaining the operation of the
FIG. 9 is a diagram for explaining the operation of the
Fig. 10 is a diagram showing the configuration of an embodiment of the
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, it is to be understood that the present invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein, Is provided to fully inform the user.
도 1은 본 발명의 ADC를 구비하는 이미지 센서(1)의 블록도이다.1 is a block diagram of an
본 발명의 이미지 센서(1)는 로우 드라이버(10), 화소부(20), 상호 연관 이중 샘플링부(40) 및 아날로그-디지털 변환부(30)를 구비할 수 있다.The
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 1 will be described as follows.
로우 드라이버(10)는 화소부(20)의 선택된 행을 구성하는 화소들을 구동하기 위한 로우 구동 신호들(RD1, RD2, ..., RD(I))을 출력한다. 로우 드라이버(10)는 외부로부터 입력되는 로우 어드레스에 응답하여 로우 구동 신호들(RD1, RD2, ..., RD(I)) 중 하나를 활성화할 수도 있으며, 외부로부터 입력되는 클럭 신호 및 제어신호에 응답하여 로우 구동 신호들(RD1, RD2, ..., RD(I))을 순차적으로 활성화할 수도 있다.The
화소부(20)는 로우 구동 신호들(RD1, RD2, ..., RD(I))에 응답하여 복수개의 아날로그 신호들(I1, I2, ..., I(j))를 출력한다. 화소부(20)는 매트릭스 형태로 배치된 복수개의 화소들(미도시)을 구비할 수 있다. 복수개의 화소들(미도시) 각각은 광소자를 이용하여 빛을 감지하고, 감지된 빛에 대응하는 전기적인 신호를 복수개의 아날로그 신호들(I1, I2, ..., I(j)) 중 하나로 출력할 수 있다. 이 때, 복수개의 화소들 중 하나의 행을 구성하는 화소들은 로우 구동 신호들(RD1, RD2, ..., RD(I)) 중 대응하는 로우 구동 신호에 응답하여 활성화될 수 있다.The
상호 연관 이중 샘플링부(40)는, 화소부(20)에서 출력되는 아날로그 신호들(I1, I2, ..., I(j))의 초기값과 감지된 빛에 대응하는 값의 차이를 연산한 결과가 포함된 생성된 복수의 아날로그 샘플링 신호들(S1, S2, ..., S(j))을 아날로그-디지털 변환부(30)로 전달한다. 즉, 상호 연관 이중 샘플링부(40)는 화소부(20)에서 아무런 빛도 감지하지 않았을 때 출력되는 아날로그 신호들(I1, I2, ..., I(j))의 초기값과 임의의 빛을 감지하였을 때 출력되는 아날로그 신호들(I1, I2, ..., I(j))의 값의 차이를 연산하여 알 수 있는 빛의 세기에 대한 정보가 아날로그 신호들(I1, I2, ..., I(j))에 포함되어 생성된 복수의 아날로그 샘플링 신호들(S1, S2, ..., S(j))을 아날로그-디지털 변환부(30)로 전달한다.The correlated
아날로그-디지털 변환부(30)는 복수개의 아날로그 샘플링 신호들(S1, S2, ..., S(j))을 입력받고, 복수개의 아날로그 샘플링 신호들(S1, S2, ..., S(j)) 각각에 대응하는 복수개의 디지털 신호들(D1, D2, ..., D(j))을 출력한다. 아날로그-디지털 변환부(30)는 복수개의 아날로그 샘플링 신호들(S1, S2, ..., S(j)) 각각을 입력하는 j개의 ADC들을 구비할 수 있다. 즉, 아날로그-디지털 변환부(30)는 화소부(20)의 각 열마다 구비된 복수개의 ADC들을 구비할 수 있다. 또한, 아날로그-디지털 변환부(30)에서 복수개의 아날로그 샘플링 신호들(S1, S2, ..., S(j))을 각각 복수개의 디지털 신호들(D1, D2, ..., D(j))로 변환할 때, 복수개의 아날로그 샘플링 신호들(S1, S2, ..., S(j))에 포함된 빛의 세기에 대한 정보에 따라 변환되는 복수개의 디지털 신호들(D1, D2, ..., D(j)) 각각에 대한 상위 비트의 개수가 조절된다. 예컨대, 화소부(20)에서 감지하는 빛의 세기가 크면 클수록, 즉, 아날로그 신호들(I1, I2, ..., I(j))의 초기값과 임의의 빛을 감지하였을 때 출력되는 아날로그 신호들(I1, I2, ..., I(j))의 값의 차이가 크면 클수록 복수개의 아날로그 샘플링 신호들(S1, S2, ..., S(j))에 대응하여 각각 변환되는 복수개의 디지털 신호들(D1, D2, ..., D(j))의 상위 비트의 개수가 상대적으로 줄어든다. 반대로, 화소부(20)에서 감지하는 빛의 세기가 작으면 작을수록, 즉, 아날로그 신호들(I1, I2, ..., I(j))의 초기값과 임의의 빛을 감지하였을 때 출력되는 아날로그 신호들(I1, I2, ..., I(j))의 값의 차이가 작으면 작을수록 복수개의 아날로그 샘플링 신호들(S1, S2, ..., S(j))에 대응하여 각각 변환되는 복수개의 디지털 신호들(D1, D2, ..., D(j))의 상위 비트의 개수가 상대적으로 늘어난다.
The analog-to-
도 2는 도 1에 나타낸 본 발명의 이미지 센서(1)의 아날로그 디지털 변환부(30)의 블록도이다.2 is a block diagram of the analog-to-
도 2를 참조하면, 도 1에서 설명한 바와 같이 아날로그-디지털 변환부(30)는 복수개의 ADC들(예를 들면, j개의 ADC들)을 구비할 수 있으며, 복수개의 ADC들 각각은 도 2에 나타낸 본 발명의 ADC(30-k)와 동일하게 구성될 수 있다. 본 발명의 ADC(30-k)는 ADC 변환회로(100) 및 디지털 연산부(200)을 구비할 수 있으며, ADC 변환회로(100)는 시그마-델타 ADC 제어기(110) 및 싸이클릭 ADC 제어기(120)를 구비할 수 있다.Referring to FIG. 2, the analog-to-
도 2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.Functions of the blocks shown in FIG. 2 will be described as follows.
ADC 변환회로(100)는 아날로그 샘플링 신호들(S1, S2, ..., S(j)) 중 대응하는 아날로그 샘플링 신호(S(k))를 입력받고, 시그마-델타 ADC 동작을 수행하여 아날로그 샘플링 신호(S(k))에 대응하는 디지털 신호(D(k))의 상위 M비트의 데이터(M_MS)를 구하고, 싸이클릭 ADC 동작을 수행하여 디지털 신호(D(k))의 하위 N비트의 데이터(N_LS)를 구한다. 따라서, ADC 변환회로(100)는 상위 M비트의 데이터(M_MS)를 구하여 출력하는 시그마-델타 ADC 제어기(110) 및 하위 N비트의 데이터(N_LS)를 구하여 출력하는 싸이클릭 ADC 제어기(120)를 구비한다. 이때, ADC 변환회로(100)에 포함되는 시그마-델타 ADC 제어기(110)에서 생성되는 상위 M비트의 데이터(M_MS)에서 M의 개수는 아날로그 샘플링 신호(S(k))에 포함된 빛의 세기 정보에 따라 달라진다. 예컨대, 아날로그 샘플링 신호(S(k))에 포함된 빛의 세기가 상대적으로 큰 경우에 대응하는 M비트의 데이터(M_MS)에서 M의 개수를 M3개라고 가정하고, 아날로그 샘플링 신호(S(k))에 포함된 빛의 세기가 상대적으로 보통인 경우에 대응하는 M비트의 데이터(M_MS)에서 M의 개수를 M2개라고 가정하며, 아날로그 샘플링 신호(S(k))에 포함된 빛의 세기가 상대적으로 작은 경우에 대응하는 M비트의 데이터(M_MS)에서 M의 개수를 M1개라고 가정하면, M1의 개수는 M2의 개수보다 크고, M2의 개수는 M3의 개수보다 크다.The
디지털 연산부(200)는 상위 M비트의 데이터(M_MS) 및 하위 N비트의 데이터(N_LS)를 입력하여 디지털 신호(D(k))를 출력한다. 디지털 신호(D(k))는 M+N비트의 신호일 수 있다. 또한, 디지털 연산부(200)는 ADC 변환회로(100) 내부의 비교기(미도시)의 오프셋에 의한 에러를 보상하기 위한 연산을 수행할 수 있다. 예를 들면, 디지털 연산부(200)는 상위 M비트의 데이터(M_MS) 및 하위 N비트의 데이터(N_LS)를 입력하고, 상위 M비트가 상위 M비트의 데이터(M_MS)와 동일한 M+N-1 비트의 제1 디지털 데이터(M_MS(M) M_MS(M-1) ... M_MS(1) 0 0 ... 0)와 하위 N비트가 하위 N비트의 데이터(N_LS) 와 동일한 M+N-1 비트의 제2 디지털 데이터(0 0 ... 0 N_LS(N) N_LS(N-1) ... N_LS(1))를 생성한 후, 제1 디지털 데이터와 제2 디지털 데이터를 가산하여 M+N비트의 디지털 신호(D(k))를 출력할 수 있다. 여기서, M_MS(M), M_MS(M-1), ..., M_MS(1)는 각각 상위 M비트의 데이터(M_MS)의 각 비트를 나타내고, N_LS(N), N_LS(N-1), ..., N_LS(1)는 각각 하위 N비트의 데이터(N_LS)의 각 비트를 나타낸다. 결과적으로, M+N비트의 디지털 신호(D(k))의 하위 (N-1) 비트의 데이터는 하위 N비트의 데이터(N_LS)의 하위 (N-1) 비트의 데이터(N_LS(N-1), ..., N_LS(1))와 동일하고, M+N비트의 디지털 신호(D(k))의 상위 (M+1) 비트의 데이터는 상위 M비트의 데이터(M_MS)에 하위 N비트의 데이터(N_LS)의 최상위 비트 데이터(N_LS(N))를 가산한 데이터일 수 있다.The
전술한 바와 같이 본 발명의 실시예에 따른 아날로그-디지털 변환부(30)에서 생성되는 복수개의 디지털 신호들(D1, D2, ..., D(j)) 각각에 대해 변환되는 비트의 개수를 탄력적으로 조절하는 것이 가능한 이유는, 화소부(20)에서 감지하는 빛의 세기가 커지면 커질수록 화소부(20)에서 출력되는 복수의 아날로그 신호들(I1, I2, ..., I(j))에 포함되는 샷 노이즈(Shot noiSe)의 크기가 증가하는 현상이 발생하고, 그로 인해, 아날로그-디지털 변환부(30)에서 변환과정에 허용되는 양자화 잡음(quantization noiSe)이 크기가 증가하기 때문이다. 즉, 화소부(20)에서 감지하는 빛의 세기가 상대적으로 큰 것에 대응하여 아날로그-디지털 변환부(30)에서 생성되는 복수개의 디지털 신호들(D1, D2, ..., D(j)) 각각에 대해 변환되는 비트의 개수를 감소시킨다고 하여도 그 품질은 비트의 개수를 감소시키지 않은 결과와 별 차이를 보이지 않게 된다. 따라서, 본 발명에서는 화소부(20)에서 감지하는 빛의 세기에 따라 복수개의 디지털 신호들(D1, D2, ..., D(j)) 각각에 대해 변환되는 비트의 개수를 조절하는 동작을 통해 생성되는 디지털 신호들(D1, D2, ..., D(j))의 품질은 그대로 유지하면서도 변환과정에 소모되는 전류량은 크게 감소시킬 수 있는 아날로그-디지털 변환부(30)의 구성을 제안한다.
The number of bits to be converted for each of the plurality of digital signals D1, D2, ..., D (j) generated by the analog-to-
도 3은 도 2에 나타낸 본 발명의 ADC 변환회로(100)의 구성을 나타내는 도면이다.3 is a diagram showing a configuration of the
ADC 변환회로(100)는 신호 처리부(102), 제어부(104) 및 디지털 아날로그 컨버터(Digital Analog Converter, 이하 DAC)(106)를 구비할 수 있다. 도 3에서, VIN은 ADC(30-k)에 입력되는 아날로그 샘플링 신호(S(k))의 입력전압을 나타낸다.The
신호 처리부(102)는 스위치들(S1, S2, S3, S4, S5, S9, S13, S14), 샘플링 커패시터(C1), 제1 피드백 커패시터(C2), 제2 피드백 커패시터(C3), 및 연산 증폭기(OP)를 구비할 수 있다. 연산 증폭기(OP)의 제1 입력 단자(예를 들면, 비반전 입력 단자)에는 접지 전압이 연결된다. 스위치(S1)는 입력전압(VIN)이 입력되는 단자와 DAC(104)의 출력 단자 사이에 연결되고, 제1 제어신호(PHI1_SD)에 응답하여 온오프된다. 샘플링 커패시터(C1)의 일측은 DAC(106)의 출력 노드와 연결된다. 스위치(S2)는 샘플링 커패시터(C1)의 타측과 접지 전압 사이에 연결되고, 제2 제어신호(PHI1)에 응답하여 온오프된다. 스위치(S3)는 DAC(106)의 출력 단자와 연산 증폭기(OP)의 출력단자 사이에 연결되고, 제3 제어신호(PHI1_CY)에 응답하여 온오프된다. 스위치(S4)는 샘플링 커패시터(C1)의 타측과 연산 증폭기(OP)의 제2 입력 단자(예를 들면, 반전 입력 단자) 사이에 연결되고, 제4 제어신호(PHI2)에 응답하여 온오프된다. 제1 피드백 커패시터(C2)는 연산 증폭기(OP)의 제2 입력 단자와 연산 증폭기(OP)의 출력 단자 사이에 연결된다. 스위치(S5)의 일측은 연산 증폭기(OP)의 제2 입력 단자와 연결되고, 시그마-델타 인에이블 신호(EN_SD)에 응답하여 온오프된다. 제2 피드백 커패시터(C3)는 스위치(S5)의 타측과 연산 증폭기(OP)의 출력 단자 사이에 연결된다. 스위치(S9)는 연산 증폭기(OP)의 제2 입력 단자와 연산증폭기(OP)의 출력 단자 사이에 연결되고, 리셋 신호(rSt)에 응답하여 온오프된다. 스위치(S13)은 DAC(106)의 출력 노드와 제어부(104)의 입력 노드 사이에 연결되고, 빛 검출신호(LG_DEC)에 응답하여 온오프 된다. 스위치(S14)는 연산 증폭기(OP)의 출력 단자와 제어부(104)의 입력 노드 사이에 연결되고, 빛 검출신호(LG_DEC)에 응답하여 온오프된다. 샘플링 커패시터(C1), 제1 피드백 커패시터(C2) 및 제2 피드백 커패시터(C3)는 동일한 커패시턴스를 가질 수 있다.The
제어부(104)는 스위치들(S6, S7, S8, S15, S16, S17), 제1 비교기(CP1), 제2 비교기(CP2), 시그마-델타 ADC 제어기(110), 싸이클릭 ADC 제어기(120), 및 제어신호 발생기(130)를 구비할 수 있다. 제1 비교기(CP1)의 제1 입력 단자는 신호 처리부(102)의 스위치들(S13, S14)의 타단에 연결된다. 스위치(S6)는 접지 전압과 제1 비교기(CP1)의 제2 입력 단자 사이에 연결되고, 시그마-델타 인에이블 신호(EN_SD)에 응답하여 온오프된다. 스위치(S7)는 제1 기준전압(VREF/4)과 제1 비교기(CP1)의 제2 입력 단자 사이에 연결되고, 싸이클릭 인에이블 신호(EN_CY)에 응답하여 온오프된다. 스위치(S17)는 제1 빛 기준전압(VKNEE1)과 제1 비교기(CP1)의 제2 입력 단자 사이에 연결되고, 빛 검출신호(LG_DEC)에 응답하여 온오프된다. 스위치(S8)는 스위치들(S13, S14)의 타단과 제2 비교기(CP2)의 제1 입력 단자 사이에 연결되고, 싸이클릭 인에이블 신호(EN_CY) 또는 빛 검출신호(LG_DEC)에 응답하여 온오프된다. 스위치(S15)는 제2 기준전압(-VREF/4)과 제2 비교기(CP2)의 제2 입력 단자 사이에 연결되고, 싸이클릭 인에이블 신호(EN_CY)에 응답하여 온오프된다. 스위치(S16)는 제2 빛 기준전압(VKNEE2)와 제2 비교기(CP2)의 제2 입력 단자 사이에 연결되고, 빛 검출신호(LG_DEC)에 응답하여 온오프된다.The
DAC(106)는 스위치들(S10, S11, S12)을 구비할 수 있다. 스위치(S10)는 제3 기준전압(-VREF)과 DAC 출력노드 사이에 연결되고, 제1 DAC 제어신호(PHI_L)에 응답하여 온오프된다. 스위치(S11)는 접지 전압과 DAC 출력노드 사이에 연결되고, 제2 DAC 제어신호(PHI_M)에 응답하여 온오프된다. 스위치(S12)는 제4 기준전압(VREF)과 DAC 출력 노드 사이에 연결되고, 제3 DAC 제어신호(PHI_H)에 응답하여 온오프된다.The
제3 기준전압(-VREF)은 제2 기준전압(-VREF/4)의 4배이고, 제4 기준전압(VREF)은 제1 기준전압(VREF/4)의 4배일 수 있다. 또한, 제3 기준전압(-VREF) 및 제4 기준전압(VREF)의 크기는 입력 가능한 입력전압(VIN)의 크기에 의해 결정될 수 있다. 예를 들면, 제3 기준전압(-VREF) 및 제4 기준전압(VREF)의 크기는 입력 가능한 입력전압(VIN)의 최대값일 수 있다.The third reference voltage -VREF may be four times the second reference voltage -VREF / 4, and the fourth reference voltage VREF may be four times the first reference voltage VREF / 4. The magnitude of the third reference voltage -VREF and the fourth reference voltage VREF may be determined by the magnitude of the input voltage VIN that can be input. For example, the magnitude of the third reference voltage -VREF and the fourth reference voltage VREF may be the maximum value of the input voltage VIN that can be input.
제1 빛 기준전압(VKNEE1)의 크기는 제2 빛 기준전압(VKNEE2)의 크기보다 작다. 또한, 제1 빛 기준전압(VKNEE1)의 크기와 제2 빛 기준전압(VKNEE2)의 크기는 각각 입력전압(VIN)의 크기에 의해 결정될 수 있다. 예를 들면, 입력전압(VIN)으로서 인가되는 아날로그 샘플링 신호(S(k))에 포함된 빛의 세기에 대한 정보를 기준으로 제1 빛 기준전압(VKNEE1)의 크기와 제2 빛 기준전압(VKNEE2)의 크기가 각각 결정될 수 있다.The magnitude of the first light reference voltage VKNEE1 is smaller than the magnitude of the second light reference voltage VKNEE2. In addition, the magnitude of the first light reference voltage VKNEE1 and the magnitude of the second light reference voltage VKNEE2 may be determined by the magnitude of the input voltage VIN, respectively. For example, based on the information about the intensity of light included in the analog sampling signal S (k) applied as the input voltage VIN, the magnitude of the first light reference voltage VKNEE1 and the second light reference voltage VKNEE2 can be determined, respectively.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 3 will be described as follows.
신호 처리부(102)는 빛의 세기 검출 동작구간에서는 입력전압(VIN)을 제어부(104)로 바로 전달할 수 있도록 동작한다. 시그마-델타 ADC 동작구간에서는 입력전압(VIN) 및 DAC 출력 전압(DAC_OUT)에 응답하여 연산 증폭기 출력 전압(OP_OUT)을 발생한다. 싸이클릭 ADC 동작구간에서는 피드백된 연산 증폭기 출력 전압(OP_OUT) 및 DAC 출력 전압(DAC_OUT)에 응답하여 연산 증폭기 출력 전압(OP_OUT)을 발생한다.The
제어부(104)는 빛의 세기 검출 동작구간에서는 입력전압(VIN)을 제1 빛 기준전압(VKNEE1) 및 제2 빛 기준전압(VKNEE2)과 비교하고, 비교 결과에 따라 시그마-델타 ADC 제어기(110)에서 처리되는 상위 M비트의 데이터(M_MS)에서 M의 개수를 조절한다. 시그마-델타 ADC 동작구간에서는 연산 증폭기(OP)의 출력 전압(OP_OUT)을 접지 전압과 비교하고, 비교 결과에 따라 제1 내지 제3 DAC 제어신호들(PHI_L, PHI_M, PHI_H)을 출력하며, 상위 M비트의 데이터(M_MS)를 획득한다. 또한, 제어부(104)는 싸이클릭 ADC 동작구간에서는 연산 증폭기(OP)의 출력전압(OP_OUT)을 제1 및 제2 기준전압(VREF/4, -VREF/4)과 비교하고, 비교 결과에 따라 제1 내지 제3 DAC 제어신호들(PHI_L, PHI_M, PHI_H)을 출력하며, 하위 N비트의 데이터(N_LS)를 획득한다. 또한, 제어부(104)는 제어신호들(CON)을 출력할 수도 있다. 제어신호들(CON)은 제1 내지 제4 제어신호들(PHI1_SD, PHI1, PHI1_CY, PHI2), 빛 검출신호(LG_DEC), 리셋 신호(rSt), 시그마-델타 인에이블 신호(EN_SD), 및 싸이클릭 인에이블 신호(EN_CY)을 구비할 수 있다. 이 경우, 제어부(104)는 외부로부터 인가되는 클럭 신호에 응답하여 제어신호들(CON)을 출력할 수도 있다.The
제1 비교기(CP1)는 빛의 세기 검출 동작구간에서는 입력전압(VIN)과 제1 빛 기준전압(VKNEE1)을 비교하여 제1 비교기 출력신호(CP1_OUT)를 출력하고, 시그마-델타 ADC 동작구간에서는 접지 전압과 연산 증폭기 출력 전압(OP_OUT)을 비교하여 제1 비교기 출력신호(CP1_OUT)를 출력하며, 싸이클릭 ADC 동작구간에서는 제1 기준전압(VREF/4)과 연산증폭기 출력 전압(OP_OUT)을 비교하여 제1 비교기 출력신호(CP1_OUT)를 출력한다. 제2 비교기(CP2)는 빛의 세기 검출 동작구간에서는 입력전압(VIN)과 제2 빛 기준전압(VKNEE2)을 비교하여 제2 비교기 출력신호(CP2_OUT)을 출력하고, 싸이클릭 ADC 동작구간에서 제2 기준전압(-VREF/4)과 연산 증폭기 출력 전압(OP_OUT)을 비교하여 제2 비교기 출력신호(CP1_OUT)를 출력한다. 제2 비교기(CP2)는 시그마-델타 ADC 동작구간에서는 비활성화될 수 있다.The first comparator CP1 compares the input voltage VIN with the first light reference voltage VKNEE1 to output the first comparator output signal CP1_OUT in the light intensity detecting operation period and outputs the first comparator output signal CP1_OUT in the sigma- The first comparator output signal CP1_OUT is compared by comparing the ground voltage and the operational amplifier output voltage OP_OUT and the first reference voltage VREF / 4 is compared with the operational amplifier output voltage OP_OUT during the cyclic ADC operation period. And outputs the first comparator output signal CP1_OUT. The second comparator CP2 compares the input voltage VIN with the second light reference voltage VKNEE2 to output the second comparator output signal CP2_OUT in the light intensity detecting operation period, 2-VREF / 4 and the operational amplifier output voltage OP_OUT to output the second comparator output signal CP1_OUT. The second comparator CP2 may be inactivated during the sigma-delta ADC operating period.
시그마-델타 ADC 제어기(110)는 빛의 세기 검출 동작구간에서는 제1 비교기 출력신호(CP1_OUT)와 제2 비교기 출력신호(CP2_OUT)에 응답하여 M비트의 데이터(M_MS)에서 M의 개수를 조절하는 동작을 수행한다. 예컨대, 입력전압(VIN)이 제1 빛 기준전압(VKNEE1) 및 제2 빛 기준전압(VKNEE2)보다 작아서, 즉, 빛의 세기가 상대적으로 작은 상태여서, 제1 비교기 출력신호(CP1_OUT)와 제2 비교기 출력신호(CP2_OUT)가 모두 비활성화될 때, 그에 응답하여 M비트의 데이터(M_MS)에서 M의 개수를 상대적으로 큰 값인 M1개로 설정한다. 또한, 입력전압(VIN)이 제1 빛 기준전압(VKNEE1)보다는 크지만 제2 빛 기준전압(VKNEE2)보다는 작아서, 즉, 빛의 세기가 상대적으로 보통인 상태여서, 제1 비교기 출력신호(CP1_OUT)는 활성화되고 제2 비교기 출력신호(CP2_OUT)는 비활성화될 때, 그에 응답하여 M비트의 데이터(M_MS)에서 M의 개수를 상대적으로 보통 값인 M2개로 설정한다. 또한, 입력전압(VIN)이 제1 빛 기준전압(VKNEE1) 및 제2 빛 기준전압(VKNEE2)보다 커서, 즉, 빛의 세기가 상대적으로 큰 상태여서, 제1 비교기 출력신호(CP1_OUT)와 제2 비교기 출력신호(CP2_OUT)가 모두 활성화될 때, 그에 응답하여 M비트의 데이터(M_MS)에서 M의 개수를 상대적으로 작은 값인 M3개로 설정한다.The sigma-
시그마-델타 ADC 제어기(110)는 시그마-델타 ADC 동작구간에서는 제1 비교기 출력신호(CP1_OUT)에 응답하여 제1 디지털 신호(DSD)를 발생하고, 상위 M비트의 데이터(M_MS)를 획득하여 출력한다. 이때, 상위 M비트의 데이터(M_MS)에서 M의 개수는 빛의 세기 동작구간에서 결정된 개수가 된다. 시그마-델타 ADC 제어기(110)는 제1 비교기 출력신호(CP1_OUT)가 연산 증폭기 출력 전압(OP_OUT)이 접지 전압보다 작다는 것을 나타내면 "-1"의 값을 가지는 제1 디지털 신호(DSD)를 발생하고, 제1 비교기 출력신호(CP1_OUT)가 연산 증폭기 출력 전압(OP_OUT)이 접지 전압보다 크거나 같다는 것을 나타내면 "1"의 값을 가지는 제1 디지털 신호(DSD)를 발생할 수 있다. 또한, 시그마-델타 ADC 제어기(110)는 순차적으로 발생된 제1 디지털 신호(DSD)를 이용하여 상위 M비트의 데이터(M_MS)를 획득할 수 있다. 시그마-델타 ADC 제어기(110)는 시그마-델타 ADC 동작구간에서는 활성화되고, 싸이클릭 ADC 동작구간에서는 비활성화될 수 있다.The sigma-
싸이클릭 ADC 제어기(120)는 제1 비교기 출력신호(CP1_OUT) 및 제2 비교기 출력신호(CP2_OUT)에 응답하여 제2 디지털 신호(DCY)를 발생하고, 하위 N비트의 데이터(N_LS)를 획득하여 출력한다. 싸이클릭 ADC 제어기(120)는 제2 비교기 출력신호(CP2_OUT)가 연산 증폭기 출력 전압(OP_OUT)이 제2 기준전압(-VREF/4)보다 작다는 것을 나타내면 "-1"의 값을 가지는 제2 디지털 신호(DCY)를 발생하고, 제2 비교기 출력신호(CP2_OUT)는 연산 증폭기 출력 전압(OP_OUT)이 제2 기준전압(-VREF/4)보다 크거나 같다는 것을 나타내고 제1 비교기 출력신호(CP1_OUT)는 연산 증폭기 출력 전압이 제1 기준전압(VREF/4)보다 작다는 것을 나타내면 "0"의 값을 가지는 제2 디지털 신호(DCY)를 발생하고, 제1 비교기 출력신호(CP1_OUT)가 연산 증폭기 출력 전압(OP_OUT)이 제1 기준전압(VREF/4)보다 크거나 같다는 것을 나타내면 "1"의 값을 가지는 제2 디지털 신호(DCY)를 발생할 수 있다. 또한, 싸이클릭 ADC 제어기(120)는 순차적으로 발생된 제2 디지털 신호(DCY)를 이용하여 하위 N비트의 데이터(N_LS)를 획득할 수 있다. 싸이클릭 ADC 제어기(120)는 싸이클릭 ADC 동작구간에서는 활성화되고, 시그마-델타 ADC 동작구간에서는 비활성화될 수 있다.The
제어신호 발생기(130)는 제1 디지털 신호(DSD) 및 제2 디지털 신호(DCY)에 응답하여 제1 내지 제3 DAC 제어신호들(PHI_L, PHI_M, PHI_H)을 출력한다. 제어신호 발생기(130)는 제1 디지털 신호(DSD)가 "-1"이면 제1 DAC 제어신호(PHI_L)만을 활성화하고, 제1 디지털 신호(DSD)가 "1"이면 제3 DAC 제어신호(PHI_H)만을 활성화하여 출력할 수 있다. 또한, 제어신호 발생기(130)는 제2 디지털 신호(DCY)가 "-1"이면 제1 DAC 제어신호(PHI_L)만을 활성화하고, 제2 디지털 신호(DCY)가 "0"이면 제2 DAC 제어신호(PHI_M)만을 활성화하고, 제2 디지털 신호(DCY)가 "1"이면 제3 DAC 제어신호(PHI_H)만을 활성화하여 출력할 수 있다. 또한, 제어신호 발생기(130)는 시그마-델타 ADC 동작구간의 최초 클럭 사이클 구간의 적분 구간과 최후 클럭 사이클 구간의 샘플링 구간에서 제2 DAC 제어신호(PHI_M)만을 활성화하여 출력할 수 있다. 또한, 제어신호 발생기(130)는 외부로부터 입력되는 클럭 신호, 또는 클럭 신호와 함께 입력되는 명령어에 응답하여 제1 내지 제4 제어신호들(PHI1_SD, PHI1, PHI1_CY, PHI2), 빛 검출신호(LG_DEC), 리셋 신호(rSt), 시그마-델타 인에이블 신호(EN_SD), 및 싸이클릭 인에이블 신호(EN_CY)를 출력할 수도 있다.The
DAC(106)는 제1 내지 제3 DAC 제어신호들(PHI_L, PHI_M, PHI_H)에 응답하여 DAC 출력 단자로 DAC 출력 전압(DAC_OUT)을 출력한다. DAC(106)은 제1 DAC 제어신호(PHI_L)가 활성화되면 제3 기준전압(-VREF)을 DAC 출력전압(DAC_OUT)로 출력하고, 제2 DAC 제어신호(PHI_M)가 활성화되면 접지 전압을 DAC 출력 전압(DAC_OUT)로 출력하고, 제3 DAC 제어신호(PHI_H)가 활성화되면 제4 기준전압(VREF)을 DAC 출력 전압(DAC_OUT)로 출력할 수 있다.
The
도 4 내지 도 8은 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.Figs. 4 to 8 are diagrams for explaining the operation of the
도 4는 빛의 세기 검출 동작구간에서의 도 3에 나타낸 본 발명의 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.4 is a diagram for explaining the operation of the
빛의 세기 검출 동작구간에서는 제1 제어신호(PHI1_SD), 제2 제어신호(PHI1), 빛 검출신호(LG_DEC)가 활성화된다. 따라서, 스위치들(S1, S2, S8, S13, S16, S17)만이 온된다. 이때, DAC(106)의 출력 단자는 플로팅 상태이다. 결과적으로 입력전압(VIN)이 샘플링 커패시터(C1)에 저장되고, 동시에 제1 비교기(CP1)와 제2 비교기(CP2)로 인가된다. 제1 비교기(CP1)에서는 입력전압(VIN)과 제1 빛 기준전압(VKNEE1)의 레벨을 비교한다. 제2 비교기(CP2)에서는 입력전압(VIN)과 제2 빛 기준전압(VKNEE2)의 레벨을 비교한다. 시그마-델타 ADC 제어기(110)에서는 제1 비교기 출력신호(CP1_OUT)와 제2 비교기 출력신호(CP2_OUT)에 응답하여 이후 시그마-델타 ADC 동작구간에서 출력되는 M비트의 데이터(M_MS)에서 M의 개수를 결정하게 된다. 구체적으로, 시그마-델타 ADC 제어기(110)에서는, 입력전압(VIN)이 제1 빛 기준전압(VKNEE1) 및 제2 빛 기준전압(VKNEE2)보다 작아서, 즉, 빛의 세기가 상대적으로 작은 상태여서, 제1 비교기 출력신호(CP1_OUT)와 제2 비교기 출력신호(CP2_OUT)가 모두 비활성화될 때, 그에 응답하여 M비트의 데이터(M_MS)에서 M의 개수를 상대적으로 큰 값인 M1개로 설정한다. 또한, 입력전압(VIN)이 제1 빛 기준전압(VKNEE1)보다는 크지만 제2 빛 기준전압(VKNEE2)보다는 작아서, 즉, 빛의 세기가 상대적으로 보통인 상태여서, 제1 비교기 출력신호(CP1_OUT)는 활성화되고 제2 비교기 출력신호(CP2_OUT)는 비활성화될 때, 그에 응답하여 M비트의 데이터(M_MS)에서 M의 개수를 상대적으로 보통 값인 M2개로 설정한다. 또한, 입력전압(VIN)이 제1 빛 기준전압(VKNEE1) 및 제2 빛 기준전압(VKNEE2)보다 커서, 즉, 빛의 세기가 상대적으로 큰 상태여서, 제1 비교기 출력신호(CP1_OUT)와 제2 비교기 출력신호(CP2_OUT)가 모두 활성화될 때, 그에 응답하여 M비트의 데이터(M_MS)에서 M의 개수를 상대적으로 작은 값인 M3개로 설정한다.In the light intensity detection operation period, the first control signal PHI1_SD, the second control signal PHI1, and the light detection signal LG_DEC are activated. Therefore, only the switches S1, S2, S8, S13, S16, and S17 are turned on. At this time, the output terminal of the
전술한 바와 같은 동작을 통해 빛의 세기 검출동작이 완료되면, 시그마-델타 ADC 제어기(110)가 시그마-델타 ADC 동작구간에서 생성할 M비트의 데이터(M_MS)에서 M의 개수를 결정하게 된다. 이어서 시그마-델타 ADC 동작구간에 진입하게 된다.
When the light intensity detection operation is completed through the above-described operation, the sigma-
도 5은 시그마-델타 ADC 동작구간 중 샘플링 동작구간에서의 도 3에 나타낸 본 발명의 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.FIG. 5 is a diagram for explaining the operation of the
시그마-델타 ADC 동작구간 중 샘플링 동작구간에서는 제1 제어신호(PHI1_SD), 제2 제어신호(PHI1), 및 시그마-델타 인에이블 신호(EN_SD)가 활성화되고, 빛 검출신호(LG_DEC)는 비활성화된다. 따라서, 스위치들(S1, S2, S5, S6, S14)만이 온된다. 이때, DAC(106)의 출력 단자는 플로팅 상태이다. 결과적으로 입력전압(VIN)이 샘플링 커패시터(C1)에 저장된다.
The first control signal PHI1_SD, the second control signal PHI1 and the sigma-delta enable signal EN_SD are activated and the light detection signal LG_DEC is inactivated during the sampling operation period of the sigma-delta ADC operation period . Therefore, only the switches S1, S2, S5, S6, and S14 are turned on. At this time, the output terminal of the
도 6은 시그마-델타 ADC 동작구간 중 적분 동작구간에서의 도 3에 나타낸 본 발명의 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.6 is a diagram for explaining the operation of the
시그마-델타 ADC 동작구간 중 적분 동작구간에서는 제4 제어신호(PHI2), 및 시그마-델타 인에이블 신호(EN_SD)가 활성화되고, 제1 및 제3 DAC 제어신호(PHI_L, PHI_M, PHI_H) 중 어느 하나의 신호가 활성화되며, 빛 검출신호(LG_DEC)는 비활성화된다. 따라서, 스위치들(S4, S5, S6, S14)가 온되고, 스위치들(S10, S11, S12) 중 어느 하나의 스위치가 온된다.The fourth control signal PHI2 and the sigma-delta enable signal EN_SD are activated and the first and third DAC control signals PHI_L, PHI_M, and PHI_H are activated in the integration operation period of the sigma- One signal is activated, and the light detection signal LG_DEC is inactivated. Therefore, the switches S4, S5, S6, and S14 are turned on, and any one of the switches S10, S11, and S12 is turned on.
먼저, 첫 번째 적분 동작구간에서는 제1 내지 제3 DAC 제어신호 중 제2 제어신호(PHI_M)가 활성화된다. 이에 따라, 시그마-델타 ADC 동작구간 중 샘플링 동작구간에서 샘플링 커패시터(C1)에 충전된 전하가 제1 및 제2 피드백 커패시터(C2 및 C3)로 전송된다. 결과적으로, 첫 번째 적분 동작구간에서는, 제1 및 제2 피드백 커패시터(C2 및 C3) 각각에 입력전압(VIN)의 1/2에 대응하는 전하가 누적되고, 연산 증폭기 출력 전압(OP_OUT)은 입력전압(VIN)의 1/2이 된다.First, in the first integration operation period, the second control signal PHI_M of the first to third DAC control signals is activated. Accordingly, the charge charged in the sampling capacitor C1 in the sampling operation period of the sigma-delta ADC operation period is transferred to the first and second feedback capacitors C2 and C3. As a result, in the first integral operation period, charges corresponding to 1/2 of the input voltage VIN are accumulated in the first and second feedback capacitors C2 and C3, respectively, and the operational amplifier output voltage OP_OUT is input to the input Becomes half of the voltage VIN.
제1 비교기(CP1)는 연산 증폭기 출력 전압(OP_OUT)을 접지 전압과 비교하여 제1 비교기 출력신호(CP1_OUT)를 출력하고, 시그마-델타 ADC 제어기(110)는 제1 비교기 출력신호(CP1_OUT)에 응답하여 제1 디지털 신호(DSD)를 발생한다. 또한, 제어신호 발생기(130)는 상기 제1 디지털 신호(DSD)에 다음 클럭 사이클에서 제1 내지 제3 DAC 제어신호들(PHI_L, PHI_M, PHI_H) 중 어느 신호를 활성화시킬지 결정한다. 활성화시킬 DAC 제어신호를 선택하는 동작은 이후의 적분 구간에서도 동일하게 수행된다.The first comparator CP1 compares the operational amplifier output voltage OP_OUT with the ground voltage to output the first comparator output signal CP1_OUT and the sigma-
시그마-델타 ADC 제어기(110)의 첫 번째 및 그 이후의 적분 동작구간에서는 제4 제어신호(PHI2) 및 시그마-델타 인에이블 신호(EN_SD)가 활성화되고, 제1 및 제3 DAC 제어신호들(PHI_L, PHI_H) 중 이전 적분 구간에서 선택된 DAC 제어신호가 활성화된다.
The fourth control signal PHI2 and the sigma-delta enable signal EN_SD are activated and the first and third DAC control signals < RTI ID = 0.0 > PHI_L, and PHI_H), the DAC control signal selected in the previous integration period is activated.
첫 번째 적분동작이 종료된 이후 이전 적분 동작구간에서 제3 DAC 제어신호(PHI_H)가 선택된 경우 및 이전 적분 동작구간에서 제1 DAC 제어신호(PHI_L)가 선택된 경우의 동작을 살펴보면 다음과 같다.The operation when the third DAC control signal PHI_H is selected in the previous integration operation period after the first integration operation is terminated and the first DAC control signal PHI_L is selected in the previous integration operation period will be described below.
먼저, 이전 적분 동작구간에서 제3 DAC 제어신호(PHI_H)가 선택된 경우, 스위치들(S4, S5, S6, S12, S14)만이 온된다. 샘플링 커패시터(C1)에는 직전 샘플링 동작구간에서 입력전압(VIN)에 대응하는 전하가 축적되어 있다. 그러므로, 적분 구간에서는, 입력전압(VIN)과 제4 기준 전압(VREF)의 차이에 대응하는 전하가 제1 및 제2 피드백 커패시터(C2 및 C3)에 누적된다.First, when the third DAC control signal PHI_H is selected in the previous integration operation period, only the switches S4, S5, S6, S12, and S14 are turned on. Charges corresponding to the input voltage VIN are stored in the sampling capacitor C1 in the immediately preceding sampling operation period. Therefore, in the integration period, the charge corresponding to the difference between the input voltage VIN and the fourth reference voltage VREF is accumulated in the first and second feedback capacitors C2 and C3.
제1 및 제2 피드백 커패시터(C2 및 C3)는 동일한 커패시턴스를 가질 수 있다. 제1 피드백 커패시터(C2)의 커패시턴스와 제2 피드백 커패시터(C3)의 커패시턴스가 서로 동일하다면, 제1 및 제2 피드백 커패시터(C2 및 C3) 각각에 입력전압(VIN)과 제4 기준 전압(VREF)의 차이에 대응하는 전하의 1/2이 누적된다.The first and second feedback capacitors C2 and C3 may have the same capacitance. If the capacitance of the first feedback capacitor C2 and the capacitance of the second feedback capacitor C3 are equal to each other, then the input voltage VIN and the fourth reference voltage VREF are applied to the first and second feedback capacitors C2 and C3, ) Of the charge corresponding to the difference between the two charges.
그리고, 이전 적분 동작구간에서 제3 DAC 제어신호(PHI_H)가 아니라 제1 DAC 제어신호(PHI_L)가 선택되었다면, 스위치들(S4, S5, S6, S10, S14)만이 온된다. 이 경우, 적분 구간에서는, 입력전압(VIN)과 제3 기준 전압(-VREF)의 차이에 대응하는 전하가 제1 및 제2 피드백 커패시터(C2 및 C3)에 누적된다.If the first DAC control signal PHI_L is selected instead of the third DAC control signal PHI_H in the previous integration operation period, only the switches S4, S5, S6, S10, and S14 are turned on. In this case, in the integration period, the charge corresponding to the difference between the input voltage VIN and the third reference voltage -VREF is accumulated in the first and second feedback capacitors C2 and C3.
제1 및 제2 피드백 커패시터(C2 및 C3)는 동일한 커패시턴스를 가질 수 있다. 제1 피드백 커패시터(C2)의 커패시턴스와 제2 피드백 커패시터(C3)의 커패시턴스가 서로 동일하다면, 제1 및 제2 피드백 커패시터(C2 및 C3) 각각에 입력전압(VIN)과 제3 기준 전압(-VREF)의 차이에 대응하는 전하의 1/2이 누적된다.The first and second feedback capacitors C2 and C3 may have the same capacitance. If the capacitance of the first feedback capacitor C2 and the capacitance of the second feedback capacitor C3 are equal to each other, then the input voltage VIN and the third reference voltage (-) are applied to the first and second feedback capacitors C2 and C3, VREF) is accumulated.
시그마-델타 ADC 동작구간 중 적분 동작구간에서의 연산 증폭기 출력전압(OP_OUT)은 <수학식1>로 표현될 수 있다.
The operational amplifier output voltage OP_OUT in the integral operation period of the sigma-delta ADC operation period can be expressed by Equation (1).
<수학식1>에서, VOUT2는 현재 적분 구간에서의 연산 증폭기(OP)의 출력 전압을, VOUT1은 이전 적분 구간에서의 연산 증폭기(OP)의 출력 전압을, VIN은 입력 신호의 전압을, DSD는 이전 적분 구간에서 결정된 제1 디지털 신호를 각각 나타낸다.
In Equation (1), VOUT2 is the output voltage of the operational amplifier OP in the current integration period, VOUT1 is the output voltage of the operational amplifier OP in the previous integration period, VIN is the voltage of the input signal, DSD Represents a first digital signal determined in a previous integration period.
도 7은 시그마-델타 ADC 동작구간 중 접지전압 샘플링 동작구간에서의 도 3에 나타낸 본 발명의 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.FIG. 7 is a view for explaining the operation of the
접지전압 샘플링 동작구간에서, 제2 제어신호(PHI1), 시그마-델타 인에이블 신호(EN_SD), 및 제2 DAC 제어신호(PHI_M)가 활성화되고, 빛 검출신호(LG_DEC)는 비활성화된다. 따라서, 스위치들(S2, S5, S6, S11, S14)이 온된다. 결과적으로 샘플링 커패시터(C1)는 디스차지된다.In the ground voltage sampling operation period, the second control signal PHI1, the sigma-delta enable signal EN_SD, and the second DAC control signal PHI_M are activated, and the light detection signal LG_DEC is inactivated. Accordingly, the switches S2, S5, S6, S11, and S14 are turned on. As a result, the sampling capacitor C1 is discharged.
또한, 샘플링 구간에서 샘플링 커패시터(C1)가 디스차지되기 때문에, 이후에 이루어지는 적분 구간에서는 제3 기준 전압(-VREF) 또는 제4 기준 전압(VREF) 중 선택된 기준 전압에 대응하는 전하가 제1 및 제2 피드백 커패시터(C2 및 C3)에 누적된다. 제1 및 제2 피드백 커패시터(C2 및 C3)가 동일한 커패시턴스를 가진다면, 선택된 기준 전압의 1/2에 대응하는 전하가 제1 및 제2 피드백 커패시터(C2 및 C3) 각각에 누적된다.Also, since the sampling capacitor C1 is discharged in the sampling period, the charge corresponding to the selected reference voltage among the third reference voltage (-VREF) or the fourth reference voltage (VREF) And accumulated in the second feedback capacitors C2 and C3. If the first and second feedback capacitors C2 and C3 have the same capacitance, the charge corresponding to one half of the selected reference voltage is accumulated in each of the first and second feedback capacitors C2 and C3.
시그마-델타 ADC 동작구간동안, ADC 변환회로(100)는 도 4에서 설명한 빛의 세기 검출동작을 수행하고, 이어서 도 5에서 설명한 샘플링 동작과 도 5에서 설명한 첫 번째 적분동작을 1회 수행한다. 이후, 도 5에서 설명한 샘플링 동작과 도 6에서 설명한 첫 번째 적분동작 이후의 적분동작을 2^M-1회 반복하여 수행한다. 마지막으로, 도 7에서 설명한 접지전압 샘플링 동작과 도 6에서 설명한 첫 번째 적분동작 이후의 적분동작을 1회 수행한다. 결과적으로, 시그마-델타 ADC 동작구간이 모두 완료되면, 제1 및 제2 피드백 커패시터(C2 및 C3) 각각에는 <수학식 2>에 의해 결정된 전압에 대응하는 전하가 누적된다.
During the sigma-delta ADC operation period, the
<수학식 2>에서, DSD1, DSD2, ..., DSD(2^M) 각각은 적분 구간에서 결정된 제1 디지털 신호(DSD)를 나타낸다.In Equation (2), each of DSD1, DSD2, ..., DSD (2 ^ M) represents a first digital signal (DSD) determined in an integration period.
결과적으로, 제1 및 제2 피드백 커패시터(C2 및 C3) 각각에는 입력전압(VIN)에서 시그마-델타 ADC 제어기(110)에서 획득한 상위 M비트 데이터(M_MS)에 대응하는 전압을 차감한 전압에 상응하는 전하가 누적된다.As a result, each of the first and second feedback capacitors C2 and C3 is supplied with a voltage obtained by subtracting the voltage corresponding to the upper M-bit data M_MS obtained by the sigma-
또한, 시그마-델타 ADC 제어기(110)는 DSD1, DSD2, ..., DSD(2^M)를 이용하여 상기 상위 M비트 데이터(M_MS)를 획득한다.
Also, the sigma-
도 8은 싸이클릭 ADC의 동작구간 중 샘플링 동작구간에서의 도 3에 나타낸 본 발명의 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.8 is a diagram for explaining the operation of the
싸이클릭 ADC의 샘플링 동작구간에서, 제2 제어신호(PHI1), 제3 제어신호(PHI1_CY), 및 싸이클릭 인에이블 신호(EN_CY)가 활성화되고, 빛 검출신호(LG_DEC)가 비활성화된다. 따라서, 스위치들(S2, S3, S7, S8, S14, S15)만이 온된다. 스위치(S5)가 오프되기 때문에, 제2 피드백 커패시터(C3)는 더 이상 회로에 영향을 미치지 않는다. 결과적으로 연산 증폭기 출력신호(OP_OUT)가 샘플링 커패시터(C1)에 저장된다. 이때, 연산 증폭기 출력신호(OP_OUT)는 제1 피드백 커패시터(C2)에 저장된 전하에 대응하는 전압을 가진다. 또한, 제1 피드백 커패시터(C2)에 저장된 전하의 크기는 변하지 않는다.In the sampling operation period of the cyclic ADC, the second control signal PHI1, the third control signal PHI1_CY, and the cyclic enable signal EN_CY are activated, and the light detection signal LG_DEC is inactivated. Therefore, only the switches S2, S3, S7, S8, S14, and S15 are turned on. Since the switch S5 is turned off, the second feedback capacitor C3 no longer affects the circuit. As a result, the operational amplifier output signal OP_OUT is stored in the sampling capacitor C1. At this time, the operational amplifier output signal OP_OUT has a voltage corresponding to the charge stored in the first feedback capacitor C2. In addition, the magnitude of the charge stored in the first feedback capacitor C2 does not change.
또한, 싸이클릭 ADC의 첫 번째 샘플링 구간에서, 제1 비교기(CP1)는 제1 기준 전압(VREF/4)과 연산 증폭기 출력신호(OP_OUT)를 비교하여 제1 비교기 출력신호(CP1_OUT)를 출력하고, 제2 비교기(CP2)는 제2 기준 전압(-VREF/4)과 연산 증폭기 출력신호(OP_OUT)를 비교하고 제2 비교기 출력신호(CP2_OUT)를 출력한다. 싸이클릭 ADC 제어기(120)는 제1 및 제2 비교기 출력신호(CP1_OUT 및 CP2_OUT)에 응답하여 제2 디지털 신호(DCY)를 출력하고, 제어신호 발생기(130)는 제2 디지털 신호(DCY)에 응답하여 제1 내지 제3 DAC 제어신호들(PHI_L, PHI_M, PHI_H) 중 하나를 선택적으로 활성화시킨다.
Also, in the first sampling period of the cyclic ADC, the first comparator CP1 compares the first reference voltage VREF / 4 with the operational amplifier output signal OP_OUT and outputs the first comparator output signal CP1_OUT , The second comparator CP2 compares the second reference voltage -VREF / 4 with the operational amplifier output signal OP_OUT and outputs the second comparator output signal CP2_OUT. The
도 9는 싸이클릭 ADC 동작구간 중 증폭 동작구간에서의 도 3에 나타낸 본 발명의 ADC 변환회로(100)의 동작을 설명하기 위한 도면이다.FIG. 9 is a diagram for explaining the operation of the
싸이클릭 ADC의 증폭 동작구간에서, 제4 제어신호(PHI2) 및 싸이클릭 인에이블 신호(EN_CY)가 활성화되고, 빛 검출신호(LG_DEC)는 비활성화되며, 제1 내지 제3 DAC 제어신호(PHI_L, PHI_M, PHI_H) 중 어느 하나의 신호가 활성화된다. 따라서, 스위치들(S4, S7, S8, S14, S15)이온되고, 스위치들(S10, S11, S12) 중 어느 하나의 스위치가 온된다. DAC(106)는 제1 내지 제3 DAC 제어신호(PHI_L, PHI_M, PHI_H)에 응답하여 DAC 출력 전압(DAC_OUT)을 출력한다. 즉, DAC(106)에서는 제1 내지 제3 DAC 제어신호(PHI_L, PHI_M, PHI_H) 중 어느 하나의 신호가 활성화되어 제3 기준전압(-VREF)과 접지전압(VSS) 및 제4 기준 전압(VREF) 중 어느 하나의 전압을 DAC 출력 전압(DAC_OUT)으로 출력하게 된다.The fourth control signal PHI2 and the cyclic enable signal EN_CY are activated and the light detection signal LG_DEC is inactivated and the first to third DAC control signals PHI_L, PHI_M, and PHI_H are activated. Therefore, the switches S4, S7, S8, S14, and S15 are ionized, and any one of the switches S10, S11, and S12 is turned on. The
이때, 샘플링 커패시터(C1)에는 이전 싸이클릭 ADC의 샘플링 동작구간에서의 연산 증폭기 출력 전압(OP_OUT)이 저장되어 있다. 결과적으로, 싸이클릭 ADC의 증폭 구간에서는 연산 증폭기 출력 전압(OP_OUT)과 선택된 기준 전압, 즉, 제3 기준전압(-VREF)과 접지전압(VSS) 및 제4 기준 전압(VREF) 중 어느 하나의 전압의 차이에 대응하는 전하가 제1 피드백 커패시터(C2)에 누적된다.At this time, the operational amplifier output voltage OP_OUT in the sampling operation period of the previous cyclic ADC is stored in the sampling capacitor C1. As a result, in the amplification period of the cyclic ADC, the operational amplifier output voltage OP_OUT and the selected reference voltage, that is, either the third reference voltage -VREF, the ground voltage VSS or the fourth reference voltage VREF The charge corresponding to the difference in voltage is accumulated in the first feedback capacitor C2.
제1 및 제2 비교기(CP1 및 CP2)는 연산 증폭기 출력 전압(OP_OUT)과 제1 및 제2 기준 전압(VREF/4 및 ??VREF/4) 각각을 비교하여 제1 및 제2 비교기 출력신호(CP1_OUT 및 CP2_OUT)을 출력한다. 싸이클릭 ADC 제어기(120)는 제1 및 제2 비교기 출력신호(CP1_OUT 및 CP2_OUT)에 응답하여 제2 디지털 신호(DCY)를 발생한다. 제어신호 발생기(130)는 제2 디지털 신호(DCY)에 응답하여 제1 내지 제3 DAC 제어신호들(PHI_L, PHI_M, PHI_H)을 출력한다. 이는 도 3에서 설명한 것을 참조하면 쉽게 이해될 것이다.The first and second comparators CP1 and CP2 compare the operational amplifier output voltage OP_OUT with the first and second reference voltages VREF / 4 and VREF / 4, respectively, (CP1_OUT and CP2_OUT). The
이에 따라, 싸이클릭 ADC의 증폭 동작구간에서의 연산 증폭기 출력 전압(OP_OUT)은 <수학식 3>에 의해 결정될 수 있다.
Accordingly, the operational amplifier output voltage OP_OUT in the amplification operation period of the cyclic ADC can be determined by Equation (3).
<수학식 3>에서, VOUT2는 현재 증폭 구간에서의 연산 증폭기 출력 전압(OP_OUT)을, VOUT1은 직전 증폭 구간에서의 연산 증폭기 출력 전압(OP_OUT)을, DCY는 이전 증폭 구간에서 결정된 제2 디지털 신호를 각각 나타낸다.In Equation (3), VOUT2 represents the operational amplifier output voltage OP_OUT in the current amplification section, VOUT1 represents the operational amplifier output voltage OP_OUT in the immediately preceding amplification section, DCY represents the second digital signal Respectively.
ADC 변환회로(100)는 도 8 및 도 9에서 설명한 동작을 N-1회 반복하여 수행한다. 또한, 싸이클릭 ADC 제어기(120)는 첫 번째부터 N-1번째 증폭 동작시 발생한 N-1개의 제2 디지털 신호들(DCY)을 이용하여 하위 N비트의 데이터(N_lS)를 발생하고 출력한다. 이 때, 상기 N-1개의 제2 디지털 신호들(DCY) 각각은 2비트의 데이터일 수 있으며, 싸이클릭 ADC 제어기(120)는 p번째(p는 2보다 크거나 같고, N-1보다 작거나 같은 정수) 발생한 제2 디지털 신호(DCY(p))를 이용하여 p-1번째 발생한 제2 디지털 신호(DCY(p-1))의 오프셋 에러를 보상하고, 오프셋 에러가 보상된 제2 디지털 신호로부터 상기 하위 N비트의 데이터(N_lS)의 각 비트 데이터를 추출할 수 있다.The
오차 보정 회로(200)는 상위 M비트의 데이터(M_MS) 및 하위 N비트의 데이터(N_lS)를 입력하여 M+N비트의 결과 데이터를 출력한다.
The
도시하지는 않았지만, 본 발명의 ADC 변환회로(100)는 샘플링 동작전에 샘플링 커패시터(C1)를 디스차지하는 동작을 추가적으로 수행할 수 있다. 이때에는, 제2 DAC 제어 신호(PHI_M) 및 제2 제어 신호(PHI1)을 활성화시켜 스위치들(S11, S2)를 온 시킴으로써 샘플링 커패시터(C1)을 디스차지할 수 있다. 이러한 동작은 싸이클릭 ADC 동작구간에서만 수행될 수도 있으며, 시그마-델타 ADC 동작구간 및 싸이클릭 ADC 동작구간 모두에서 수행될 수도 있다. 이러한 동작을 통하여, 노이즈의 영향을 최소화할 수 있다.Although not shown, the
또한, 본 발명의 ADC 변환회로(100)는 시그마-델타 ADC 동작구간을 시작하기 전 또는 시그마-델타 ADC 동작구간 중 첫 번째 샘플링 동작이 수행되는 구간에서 리셋 동작을 추가적으로 수행할 수 있다. 이때에는, 리셋 신호(RST) 및 시그마-델타 인에이블 신호(EN_SD)만이 활성화된다. 따라서, 스위치들(S5, S9, 및 S6) 만이 온되고, 결과적으로 제1 및 제2 피드백 커패시터들(C2 및 C3)이 디스차지되면서 리셋 동작이 수행된다.
In addition, the
도 10은 본 발명의 이미지 센서를 구비하는 장치(4)의 실시예의 구성을 나타낸 도면이다.Fig. 10 is a diagram showing the configuration of an embodiment of the
본 발명의 이미지 센서를 구비하는 장치(4)는 이미지 센서(1), 광학부(2), 및 데이터 처리부(3)를 구비할 수 있다.An apparatus (4) comprising an image sensor of the present invention can include an image sensor (1), an optical section (2), and a data processing section (3).
도 10에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 10 will be described below.
광학부(2)는 렌즈(미도시) 및 렌즈(미도시)를 고정하기 위한 각종 장치들(미도시)로 구성될 수 있으며, 빛(light)을 수집한다.The optical unit 2 may be composed of various devices (not shown) for fixing a lens (not shown) and a lens (not shown), and collects light.
이미지 센서(1)는 도 1 내지 도 9에 나타낸 것과 동일한 구성을 가질 수 있으며, 광학부(2)에 의해 수집된 빛(lignt)에 대응하는 디지털 이미지 신호(D_data)를 출력한다.The
데이터 처리부(3)는 상기 디지털 이미지 데이터(D_data)를 처리하거나 저장한다. 예를 들면, 데이터 처리부(3)는 상기 디지털 이미지 데이터(D_data)를 입력하여 윤곽선 강조(edge enhancement) 및/또는 노이지 리덕션(noise reductioin) 등의 동작을 수행할 수도 있으며, 메모리 장치(미도시) 등을 구비하여 상기 디지털 이미지 데이터 또는 처리된 이미지 데이터를 저장할 수도 있다.The
도 10에 나타낸 장치는 디지털 카메라 또는 휴대폰 등에 포함될 수 있다.
The apparatus shown in Fig. 10 may be included in a digital camera, a cellular phone, or the like.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
For example, the logic gates and transistors illustrated in the above embodiments should be implemented in different positions and types according to the polarity of input signals.
1: 이미지 센서 10 : 로우 드라이버
20 : 화소부 30 : 아날로그-디지털 변환부
40 : 상호연관 이중 샘플링부 100 : ADC 변환회로
110 : 시그마-델타 ADC 제어기 120 : 싸이클릭 ADC 제어기
200 : 디지털 연산부 102 : 신호처리부
104 : 제어부 106 : 디지털 아날로그 컨버터(DAC)1: image sensor 10: low driver
20: pixel unit 30: analog-digital conversion unit
40: correlated double sampling unit 100: ADC conversion circuit
110: sigma-delta ADC controller 120: cyclic ADC controller
200: digital operation unit 102: signal processing unit
104: control unit 106: digital-to-analog converter (DAC)
Claims (17)
빛의 세기 검출 동작구간에서는 상기 입력전압을 제1 및 제2 빛 기준전압과 비교하여 상위 M비트의 개수를 결정하고, 상기 시그마-델타 동작구간에서는 상기 연산증폭 출력전압을 제1 기준전압과 비교하여 DAC 제어신호를 발생하고 상기 상위 M비트의 데이터를 획득하며, 상기 싸이클릭 동작구간에서는 상기 연산증폭 출력전압을 제2 및 제3 기준전압과 비교하여 상기 DAC 제어신호를 발생하고 하위 N비트의 데이터를 획득하는 제어부; 및
상기 DAC 제어신호에 응답하여 상기 DAC 출력전압을 발생하는 디지털 아날로그 컨버터를 구비하며,
상기 제어부는,
상기 빛의 세기 검출동작과 상기 시그마-델타 동작구간 및 상기 싸이클릭 동작구간 각각의 진입에 따라 온/오프되는 스위치들;
상기 스위치들 각각의 온/오프에 따라, 상기 입력전압을 상기 제1 및 제2 빛 기준전압과 비교하여 상위 M비트의 개수를 결정하고, 상기 연산증폭 출력전압을 상기 제1 기준전압과 비교하여 제1 디지털 값 및 상기 상위 M비트의 데이터를 출력하는 시그마-델타 제어기;
상기 스위치들 각각의 온/오프에 따라 상기 연산증폭 출력전압을 제2 및 제3 기준전압과 비교하여 제2 디지털 값 및 상기 하위 N비트의 데이터를 출력하는 싸이클릭 제어기; 및
상기 제1 및 제2 디지털 값을 입력하여 상기 DAC 제어신호를 출력하는 제어신호 발생기를 구비하는 아날로그 디지털 컨버터.
In the sigma-delta operation period, the operational amplification output voltage is generated in response to the input voltage and the DAC output voltage. In the cyclic operation period, the operational amplification output voltage is generated in response to the operational amplification output voltage and the DAC output voltage ;
And a comparator for comparing the input voltage with the first and second light reference voltages to determine the number of high-order M bits in the light intensity detecting operation period, and comparing the operational amplification output voltage with the first reference voltage in the sigma- And the DAC control signal is generated and the data of the upper M bits is obtained. In the cyclic operation period, the DAC control signal is generated by comparing the operational amplification output voltage with the second and third reference voltages, A control unit for acquiring data; And
And a digital to analog converter for generating the DAC output voltage in response to the DAC control signal,
Wherein,
Switches for turning on / off the light intensity detection operation, the sigma-delta operation section, and the cyclic operation section, respectively;
Comparing the input voltage with the first and second light reference voltages to determine the number of high M bits according to on / off of each of the switches, comparing the operational amplification output voltage with the first reference voltage A sigma-delta controller for outputting a first digital value and data of the upper M bits;
A cyclic controller for comparing the operational amplification output voltage with the second and third reference voltages according to on / off of each of the switches, and outputting a second digital value and the lower N bits of data; And
And a control signal generator that receives the first and second digital values and outputs the DAC control signal.
상기 제1 기준전압은 접지전압이고, 제2 기준전압은 양의 기준값을 가지는 전압이고, 제3 기준전압은 음의 기준값을 가지는 전압이며, 상기 제1 및 제2 빛의 기준전압은 양의 기준값을 가지는 전압인 것을 특징으로 하는 아날로그 디지털 컨버터.
The method according to claim 1,
Wherein the first reference voltage is a ground voltage, the second reference voltage is a voltage having a positive reference value, the third reference voltage is a voltage having a negative reference value, and the reference voltages of the first and second lights are positive reference values And an output terminal of the analog-to-digital converter.
상기 디지털 아날로그 컨버터는,
상기 제2 기준전압의 4배 값을 가지는 전압 또는 상기 제3 기준전압의 4배 값을 가지는 전압을 상기 DAC 출력전압으로 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터.
3. The method of claim 2,
The digital-to-
And outputs a voltage having four times the second reference voltage or a voltage having four times the third reference voltage as the DAC output voltage.
상기 디지털 아날로그 컨버터는,
상기 제2 기준전압의 2배 값을 가지는 전압 또는 상기 제3 기준전압의 2배 값을 가지는 전압을 상기 DAC 출력전압으로 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터.
3. The method of claim 2,
The digital-to-
And outputs a voltage having a double value of the second reference voltage or a voltage having a double value of the third reference voltage as the DAC output voltage.
상기 신호처리부는,
제1 입력단자가 접지전압단에 연결되고, 상기 연산증폭 출력전압을 출력하는 연산 증폭기;
상기 입력전압이 인가되는 단자와 상기 DAC 출력전압이 인가되는 DAC 출력단자 사이에 연결된 제1 스위치;
일측이 상기 DAC 출력단자와 연결된 샘플링 커패시터;
상기 샘플링 커패시터의 타측과 접지전압단 사이에 연결된 제2 스위치;
상기 DAC 출력단자와 상기 연산증폭기의 출력단자 사이에 연결된 제3 스위치;
상기 샘플링 커패시터의 타측과 상기 연산증폭기의 제2 입력단자 사이에 연결된 제4 스위치;
상기 연산증폭기의 제2 입력단자와 상기 연산증폭기의 출력단자 사이에 연결된 제1 피드백 커패시터;
일측이 상기 연산증폭기의 제2 입력단자와 연결된 제5 스위치;
상기 제5 스위치의 타측과 상기 연산증폭기의 출력단자 사이에 연결된 제2 피드백 커패시터;
일측이 상기 연산증폭기의 출력단자와 연결되고, 타측이 상기 제어부의 입력단자와 연결되는 제6 스위치; 및
일측이 상기 DAC 출력단자와 연결되고, 타측이 상기 제어부의 입력단자와 연결되는 제7 스위치를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터.
The method according to claim 1,
The signal processing unit,
An operational amplifier having a first input terminal connected to the ground voltage terminal and outputting the operational amplification output voltage;
A first switch connected between a terminal to which the input voltage is applied and a DAC output terminal to which the DAC output voltage is applied;
A sampling capacitor having one side connected to the DAC output terminal;
A second switch connected between the other end of the sampling capacitor and the ground voltage terminal;
A third switch connected between the DAC output terminal and the output terminal of the operational amplifier;
A fourth switch connected between the other end of the sampling capacitor and the second input terminal of the operational amplifier;
A first feedback capacitor connected between a second input terminal of the operational amplifier and an output terminal of the operational amplifier;
A fifth switch having one side connected to a second input terminal of the operational amplifier;
A second feedback capacitor connected between the other side of the fifth switch and the output terminal of the operational amplifier;
A sixth switch having one side connected to an output terminal of the operational amplifier and the other side connected to an input terminal of the control unit; And
And a seventh switch having one side connected to the DAC output terminal and the other side connected to an input terminal of the control unit.
상기 제2 스위치는 주기적으로 온오프되고,
상기 제5 스위치는 상기 시그마-델타 동작구간에서는 온되고 상기 싸이클릭 동작구간에서는 오프되고,
상기 제4 스위치는 주기적으로 온오프하되 상기 제2 스위치와 반대로 온오프되며,
상기 제1 스위치는 상기 시그마-델타 동작구간에서 상기 제4 스위치와 동일한 타이밍에 온오프되고 상기 싸이클릭 동작구간에서는 오프되며,
상기 제3 스위치는 상기 싸이클릭 동작구간에서 상기 제4 스위치와 동일한 타이밍에 온오프되고 상기 시그마-델타 동작구간에서는 오프되며,
상기 제6 스위치는 상기 빛의 세기 검출 동작구간에서 오프되고 상기 시그마-델타 동작 구간 및 상기 싸이클릭 동작 구간에서는 온되며,
상기 제7 스위치는 상기 빛의 세기 검출 동작구간에서 온되고 상기 시그마-델타 동작 구간 및 상기 싸이클릭 동작 구간에서는 오프되며,
는 것을 특징으로 하는 아날로그 디지털 컨버터.
6. The method of claim 5,
The second switch is periodically turned on and off,
The fifth switch is on in the sigma-delta operation period and off in the cyclic operation period,
The fourth switch is periodically turned on and off, and is turned on and off as opposed to the second switch,
Wherein the first switch is turned on and off at the same timing as the fourth switch in the sigma-delta operation period and off in the cyclic operation period,
The third switch is turned on and off at the same timing as the fourth switch in the cyclic operation period and off in the sigma-delta operation period,
The sixth switch is off in the light intensity detection operation period and is turned on in the sigma-delta operation period and the cyclic operation period,
The seventh switch is turned on in the light intensity detecting operation section and is turned off in the sigma-delta operation section and the cyclic operation section,
Wherein the analog-to-
상기 신호처리부는
상기 연산증폭기의 제2 입력단자와 상기 연산증폭기의 출력단자 사이에 연결되고, 상기 시그마-델타 동작이 수행되기 전에 온되는 리셋 스위치를 더 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터.
6. The method of claim 5,
The signal processing unit
Further comprising a reset switch connected between a second input terminal of the operational amplifier and an output terminal of the operational amplifier and turned on before the sigma-delta operation is performed.
상기 스위치들은, 제1 내지 제6 스위치를 포함하고,
상기 제어부는, 제1 및 제2 비교기를 더 구비하며,
상기 제1 비교기는, 상기 입력전압 또는 상기 연산증폭 출력전압이 인가되는 입력단자가 제1 입력단자에 연결되고,
상기 제1 스위치는, 상기 제1 기준전압이 인가되는 단자와 상기 제1 비교기의 제2 입력단자 사이에 연결되며,
상기 제2 스위치는, 상기 제2 기준전압이 인가되는 단자와 상기 제1 비교기의 제2 입력단자 사이에 연결되고,
상기 제3 스위치는, 상기 제1 빛 기준전압이 인가되는 단자와 상기 제1 비교기의 제2 입력단자 사이에 연결되며,
상기 제4 스위치는, 상기 입력전압 또는 상기 연산증폭 출력전압이 인가되는 입력단자와 일측이 연결되고,
제2 비교기는, 상기 제4 스위치의 타측이 제1 입력단자에 연결되며,
상기 제5 스위치는, 상기 제3 기준전압이 인가되는 단자와 상기 제2 비교기의 제2 입력단자 사이에 연결되고,
상기 제6 스위치는, 상기 제2 빛 기준전압이 인가되는 단자와 상기 제2 비교기의 제2 입력단자 사이에 연결되는 것을 특징으로 하는 아날로그 디지털 컨버터.
The method according to claim 1,
Wherein the switches include first to sixth switches,
The control unit may further include first and second comparators,
Wherein the first comparator has an input terminal to which the input voltage or the operational amplification output voltage is applied is connected to a first input terminal,
Wherein the first switch is connected between a terminal to which the first reference voltage is applied and a second input terminal of the first comparator,
The second switch is connected between a terminal to which the second reference voltage is applied and a second input terminal of the first comparator,
The third switch is connected between a terminal to which the first light reference voltage is applied and a second input terminal of the first comparator,
Wherein the fourth switch is connected to an input terminal to which the input voltage or the operational amplification output voltage is applied,
The second comparator has the other end connected to the first input terminal,
The fifth switch is connected between a terminal to which the third reference voltage is applied and a second input terminal of the second comparator,
And the sixth switch is connected between a terminal to which the second light reference voltage is applied and a second input terminal of the second comparator.
상기 제1 스위치는 상기 시그마-델타 동작구간에서 온되고 상기 싸이클릭 동작 구간에서는 오프되며,
상기 제2 스위치와 상기 제4 스위치 및 상기 제5 스위치는 상기 시그마-델타 동작 구간에서는 오프되고 상기 싸이클릭 동작 구간에서는 온되며,
상기 제3 스위치 및 상기 제6 스위치는 상기 빛의 세기 검출 동작구간에서는 온되고 상기 시그마-델타 동작 구간 및 상기 싸이클릭 동작 구간에서는 오프되는 것을 특징으로 하는 아날로그 디지털 컨버터.
9. The method of claim 8,
Wherein the first switch is on in the sigma-delta operating period and off in the cyclic operation period,
The second switch, the fourth switch, and the fifth switch are off in the sigma-delta operation period and on in the cyclic operation period,
Wherein the third switch and the sixth switch are turned on during the light intensity detecting operation period and turned off during the sigma-delta operation period and the cyclic operation period.
상기 시그마-델타 제어기는, 상기 제1 및 제2 비교기의 출력신호에 응답하여 상기 상위 M비트의 개수를 결정하고, 상기 제1 비교기의 출력 신호에 응답하여 제1 디지털 값 및 상기 상위 M비트의 데이터를 출력하고,
상기 싸이클릭 제어기는, 상기 제1 및 제2 비교기의 출력신호에 응답하여 제2 디지털 값 및 상기 하위 N비트의 데이터를 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터.
10. The method of claim 9,
Wherein the sigma-delta controller is responsive to the output signals of the first and second comparators to determine the number of high-order M bits, and responsive to the output signal of the first comparator, Outputting the data,
Wherein the cyclic controller outputs the second digital value and the lower N bits of data in response to the output signals of the first and second comparators.
상기 상위 M비트의 데이터 및 상기 N비트의 데이터를 입력받고, 오차를 보정하여 M+N비트의 결과 데이터를 출력하는 디지털 연산부를 더 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터.
The method according to claim 1,
Further comprising a digital arithmetic unit for receiving the upper M bits of data and the N bits of data and correcting the error to output M + N bit result data.
상기 아날로그 신호를 디지털 신호로 변환하는 적어도 하나 이상의 아날로그 디지털 컨버터를 구비하는 아날로그 디지털 컨버팅부를 구비하고,
상기 적어도 하나 이상의 아날로그 디지털 컨버터는,
시그마-델타 동작구간에서는 입력전압 및 DAC 출력전압에 응답하여 연산증폭 출력전압을 발생시키고, 싸이클릭 동작구간에서는 피드백된 상기 연산증폭 출력전압 및 상기 DAC 출력전압에 응답하여 상기 연산증폭 출력전압을 발생시키는 신호처리부;
빛의 세기 검출 동작구간에서는 상기 입력전압을 제1 및 제2 빛 기준전압과 비교하여 상위 M비트의 개수를 결정하고, 상기 시그마-델타 동작구간에서는 상기 연산증폭 출력전압을 제1 기준전압과 비교하여 DAC 제어신호를 발생하고 상기 상위 M비트의 데이터를 획득하며, 상기 싸이클릭 동작구간에서는 상기 연산증폭 출력전압을 제2 및 제3 기준전압과 비교하여 상기 DAC 제어신호를 발생하고 하위 N비트의 데이터를 획득하는 제어부; 및
상기 DAC 제어신호에 응답하여 상기 DAC 출력전압을 발생하는 디지털 아날로그 컨버터를 구비하며,
상기 제어부는,
상기 빛의 세기 검출동작과 상기 시그마-델타 동작구간 및 상기 싸이클릭 동작구간 각각의 진입에 따라 온/오프되는 스위치들;
상기 스위치들 각각의 온/오프에 따라, 상기 입력전압을 상기 제1 및 제2 빛 기준전압과 비교하여 상위 M비트의 개수를 결정하고, 상기 연산증폭 출력전압을 상기 제1 기준전압과 비교하여 제1 디지털 값 및 상기 상위 M비트의 데이터를 출력하는 시그마-델타 제어기;
상기 스위치들 각각의 온/오프에 따라 상기 연산증폭 출력전압을 제2 및 제3 기준전압과 비교하여 제2 디지털 값 및 상기 하위 N비트의 데이터를 출력하는 싸이클릭 제어기; 및
상기 제1 및 제2 디지털 값을 입력하여 상기 DAC 제어신호를 출력하는 제어신호 발생기를 구비하는 이미지 센서.
A pixel unit having at least one pixel for outputting an analog signal according to light input from the outside; And
And an analog-to-digital converter having at least one or more analog-to-digital converters for converting the analog signals into digital signals,
Wherein the at least one analog-to-
In the sigma-delta operation period, the operational amplification output voltage is generated in response to the input voltage and the DAC output voltage. In the cyclic operation period, the operational amplification output voltage is generated in response to the operational amplification output voltage and the DAC output voltage ;
And a comparator for comparing the input voltage with the first and second light reference voltages to determine the number of high-order M bits in the light intensity detecting operation period, and comparing the operational amplification output voltage with the first reference voltage in the sigma- And the DAC control signal is generated and the data of the upper M bits is obtained. In the cyclic operation period, the DAC control signal is generated by comparing the operational amplification output voltage with the second and third reference voltages, A control unit for acquiring data; And
And a digital to analog converter for generating the DAC output voltage in response to the DAC control signal,
Wherein,
Switches for turning on / off the light intensity detection operation, the sigma-delta operation section, and the cyclic operation section, respectively;
Comparing the input voltage with the first and second light reference voltages to determine the number of high M bits according to on / off of each of the switches, comparing the operational amplification output voltage with the first reference voltage A sigma-delta controller for outputting a first digital value and data of the upper M bits;
A cyclic controller for comparing the operational amplification output voltage with the second and third reference voltages according to on / off of each of the switches, and outputting a second digital value and the lower N bits of data; And
And a control signal generator for receiving the first and second digital values and outputting the DAC control signal.
상기 화소부는,
매트릭스 형태로 배치된 복수개의 상기 화소들을 구비하는 것을 특징으로 하는 이미지 센서.
13. The method of claim 12,
The pixel unit includes:
And a plurality of pixels arranged in a matrix form.
상기 복수개의 화소들 중 선택된 행에 배치된 화소들을 구동하기 위한 구동 신호를 출력하는 로우 드라이버를 더 구비하는 것을 특징으로 하는 이미지 센서.
14. The method of claim 13,
Further comprising a row driver for outputting a driving signal for driving pixels arranged in a selected row among the plurality of pixels.
상기 아날로그 디지털 컨버팅부는,
상기 복수개의 화소들이 배치된 행마다 상기 아날로그 디지털 컨버터를 구비하는 것을 특징으로 하는 이미지 센서.
14. The method of claim 13,
The analog-to-
And the analogue digital converter is provided for each row in which the plurality of pixels are arranged.
상기 외부로부터 입력되는 빛을 수집하여 수집된 빛을 상기 화소부로 전달하는 광학부; 및
상기 디지털 신호를 입력하여 처리하거나 저장하는 데이터 처리부를 구비하는 것을 특징으로 하는 장치.
An image sensor according to claim 12;
An optical unit for collecting light input from the outside and transmitting the collected light to the pixel unit; And
And a data processing unit for inputting and processing or storing the digital signal.
상기 장치는 디지털 카메라인 것을 특징으로 하는 장치.
17. The method of claim 16,
Characterized in that the device is a digital camera.
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