KR101970801B1 - Liquid crystal display array substrate - Google Patents

Liquid crystal display array substrate Download PDF

Info

Publication number
KR101970801B1
KR101970801B1 KR1020130008933A KR20130008933A KR101970801B1 KR 101970801 B1 KR101970801 B1 KR 101970801B1 KR 1020130008933 A KR1020130008933 A KR 1020130008933A KR 20130008933 A KR20130008933 A KR 20130008933A KR 101970801 B1 KR101970801 B1 KR 101970801B1
Authority
KR
South Korea
Prior art keywords
slits
liquid crystal
conductive patterns
electrode
crystal display
Prior art date
Application number
KR1020130008933A
Other languages
Korean (ko)
Other versions
KR20140095928A (en
Inventor
유재용
임동훈
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020130008933A priority Critical patent/KR101970801B1/en
Publication of KR20140095928A publication Critical patent/KR20140095928A/en
Application granted granted Critical
Publication of KR101970801B1 publication Critical patent/KR101970801B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)

Abstract

본 발명의 일 실시예에 따른 액정표시장치 어레이 기판은 기판 상에 일 방향으로 배열된 게이트 라인들, 상기 게이트 라인들과 교차하여 다수의 서브픽셀을 정의하는 데이터 라인들, 상기 게이트 라인들과 상기 데이터 라인들의 교차부에 형성된 박막트랜지스터들, 상기 박막트랜지스터들에 각각 연결된 화소 전극들, 상기 화소 전극들과 대향하여 전계를 형성하며, 복수의 슬릿들이 형성된 공통 전극들, 및 상기 공통 전극들 상에 형성되며, 상기 복수의 슬릿들의 끝단의 일부를 덮는 도전 패턴들을 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a liquid crystal display array substrate including gate lines arranged in one direction on a substrate, data lines defining a plurality of sub-pixels intersecting the gate lines, A plurality of thin film transistors formed at intersections of data lines, pixel electrodes connected to the thin film transistors, common electrodes forming an electric field opposite to the pixel electrodes, the common electrodes having a plurality of slits formed therein, And conductive patterns covering a part of the ends of the plurality of slits.

Description

액정표시장치 어레이 기판{LIQUID CRYSTAL DISPLAY ARRAY SUBSTRATE}[0001] LIQUID CRYSTAL DISPLAY ARRAY SUBSTRATE [0002]

본 발명은 액정표시장치에 관한 것으로, 보다 자세하게는 전경선을 조절하여 투과율을 향상시킬 수 있는 액정표시장치 어레이 기판에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device array substrate capable of adjusting a foreground line to improve transmittance.

일반적으로, 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 구동된다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다. In general, a liquid crystal display device is driven by using optical anisotropy and polarization properties of a liquid crystal. Since the structure of the liquid crystal is narrow and long, it has a directionality in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal. The molecular arrangement is changed, and light is refracted in the direction of molecular arrangement of the liquid crystal due to optical anisotropy, so that image information can be expressed.

현재는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. 상기 액정표시장치는 공통 전극이 형성된 컬러필터 기판과 화소 전극이 형성된 어레이 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통 전극과 화소 전극이 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다. Currently, an active matrix liquid crystal display (AM-LCD: hereinafter referred to as a liquid crystal display) in which a thin film transistor and a pixel electrode connected to the thin film transistor are arranged in a matrix manner has excellent resolution and video realization capability It is attracting attention. The liquid crystal display device includes a color filter substrate on which a common electrode is formed, an array substrate on which pixel electrodes are formed, and a liquid crystal interposed between the two substrates. In such a liquid crystal display device, The liquid crystal is driven to have excellent properties such as transmittance and aperture ratio.

그러나, 상하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 우수하지 못한 단점을 가지고 있다. 따라서, 상기의 단점을 극복하기 위해 시야각 특성이 우수한 횡전계형 액정표시장치가 제안되었다. 횡전계형 액정표시장치는 화소 전극과 공통 전극 간의 수평 전계를 이용해 액정을 구동함으로써, 시야각이 향상되는 이점이 있다. However, liquid crystal driving by an electric field that is applied up and down has a drawback that the viewing angle characteristic is not excellent. Therefore, a transverse electric field type liquid crystal display device having excellent viewing angle characteristics has been proposed to overcome the above disadvantages. The transverse electric field type liquid crystal display device has an advantage that the viewing angle is improved by driving the liquid crystal using the horizontal electric field between the pixel electrode and the common electrode.

도 1은 종래 액정표시장치 어레이 기판의 일부를 나타낸 도면이다. 1 is a view showing a part of a conventional liquid crystal display device array substrate.

도 1을 참조하면, 액정표시장치 어레이 기판은 매트릭스 형태로 배열된 복수의 서브픽셀들을 포함하며, 각 서브픽셀들에는 서로 대향하는 화소 전극(10) 및 복수의 슬릿(30)들이 형성된 공통 전극(20)이 위치한다. 화소 전극(10)과 공통 전극(20) 사이에는 수직 전계와 수평 전계가 발생되고 그에 따라 액정이 구동된다. 1, a liquid crystal display array substrate includes a plurality of subpixels arranged in a matrix, and a plurality of subpixels are formed on a common electrode (pixel electrode) 10 and a plurality of slits 30 20) is located. A vertical electric field and a horizontal electric field are generated between the pixel electrode 10 and the common electrode 20, and the liquid crystal is driven accordingly.

반면, 화소 전극(10)의 끝단이 위치하는 영역과 공통 전극(20)의 슬릿(30)들의 끝단에서는 서로 다른 방향의 전계들이 더해져 액정이 구동되지 않아 전경선(disclination)이 생기고, 이러한 전경선으로 인해 투과율이 감소하게 되는 문제점이 있다.
On the other hand, electric fields of different directions are added to the region where the end of the pixel electrode 10 is located and the end of the slits 30 of the common electrode 20, so that the liquid crystal is not driven and a disclination is generated. There is a problem that the transmittance is decreased.

본 발명은 전경선을 조절하여 투과율을 향상시킬 수 있는 액정표시장치 어레이 기판을 제공한다.
The present invention provides a liquid crystal display array substrate capable of adjusting transmittance by adjusting a foreground line.

상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 액정표시장치 어레이 기판은 기판 상에 일 방향으로 배열된 게이트 라인들, 상기 게이트 라인들과 교차하여 다수의 서브픽셀을 정의하는 데이터 라인들, 상기 게이트 라인들과 상기 데이터 라인들의 교차부에 형성된 박막트랜지스터들, 상기 박막트랜지스터들에 각각 연결된 화소 전극들, 상기 화소 전극들과 대향하여 전계를 형성하며, 복수의 슬릿들이 형성된 공통 전극들, 및 상기 공통 전극들 상에 형성되며, 상기 복수의 슬릿들의 끝단의 일부를 덮는 도전 패턴들을 포함하는 것을 특징으로 한다.In order to achieve the above object, a liquid crystal display device array substrate according to an embodiment of the present invention includes gate lines arranged in one direction on a substrate, data lines crossing the gate lines and defining a plurality of sub- Thin film transistors formed at intersections of the gate lines and the data lines, pixel electrodes connected to the thin film transistors, common electrodes forming an electric field opposite to the pixel electrodes, And conductive patterns formed on the common electrodes and covering a part of the ends of the plurality of slits.

상기 도전 패턴들은 상기 공통 전극들에 전기적으로 연결된 것을 특징으로 한다.And the conductive patterns are electrically connected to the common electrodes.

상기 공통 전극들 상에 위치하는 패시베이션막을 더 포함하며, 상기 패시베이션막 상에 상기 도전 패턴들이 위치하는 것을 특징으로 한다.And a passivation film located on the common electrodes, wherein the conductive patterns are located on the passivation film.

상기 도전 패턴들은 상기 공통 전극과 컨택하는 것을 특징으로 한다.And the conductive patterns contact the common electrode.

상기 도전 패턴들은 상기 패시베이션막에 형성된 비어홀을 통해 상기 공통 전극과 컨택하는 것을 특징으로 한다.And the conductive patterns contact the common electrode through a via hole formed in the passivation film.

상기 도전 패턴들은 일변이 상기 슬릿들의 끝단을 사선으로 덮는 것을 특징으로 한다.The conductive patterns are characterized in that one side covers the ends of the slits with an oblique line.

상기 도전 패턴들은 ITO, IZO 또는 ITZO로 이루어지는 것을 특징으로 한다.The conductive patterns are characterized by being made of ITO, IZO or ITZO.

상기 다수의 서브픽셀들 중 상하로 인접하는 두 개의 서브픽셀들은 서로 인접하는 슬릿들을 포함하되, 서로 인접하는 상기 슬릿들을 적어도 하나의 상기 도전 패턴으로 덮는 것을 특징으로 한다.Wherein two vertically adjacent subpixels among the plurality of subpixels include slits adjacent to each other, and the slits adjacent to each other are covered with at least one of the conductive patterns.

상기 복수의 슬릿들의 끝단의 형상은 상기 기판 위에서 볼 때 끝이 뾰족한 형상인 것을 특징으로 한다.
And a shape of an end of each of the plurality of slits is a pointed shape when viewed from above the substrate.

본 발명의 실시예들에 따른 액정표시장치 어레이 기판은 화소 전극과 공통 전극 사이에 걸리는 전압차에 의해 액정이 역방향으로 회전하는 영역을 조절할 수 있다. 따라서, 서브픽셀에서 발생하는 전경선을 감소시켜 투과율을 향상시킬 수 있는 이점이 있다.
The liquid crystal display array substrate according to embodiments of the present invention can adjust a region in which the liquid crystal is rotated in a reverse direction by a voltage difference between the pixel electrode and the common electrode. Therefore, there is an advantage that the transmittance can be improved by reducing the foreground line generated in the subpixel.

도 1은 종래 액정표시장치 어레이 기판의 일부를 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 평면도.
도 3은 본 발명의 도전 패턴의 형상을 나타낸 도면.
도 4는 도 2의 I-I'에 따라 절취한 단면도.
도 5는 본 발명의 다른 실시예에 따른 액정표시장치 어레이 기판을 나타낸 평면도.
도 6은 도 5의 Ⅱ-Ⅱ'에 따라 절취한 단면도.
도 7은 본 발명의 또 다른 실시예에 따른 액정표시장치 어레이 기판을 나타낸 평면도.
도 8은 본 발명의 또 다른 실시예에 따른 액정표시장치 어레이 기판을 나타낸 평면도.
도 9a 내지 도 9d는 종래 기술에 따른 액정표시장치 어레이 기판의 전압차에 따른 전경선 발생 여부를 나타낸 도면.
도 10a 내지 도 10d는 본 발명에 따라 도전 패턴을 구비한 액정표시장치 어레이 기판의 전압차에 따른 전경선 발생 여부를 나타낸 도면. BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view showing a part of a conventional liquid crystal display device array substrate. Fig.
2 is a plan view of a liquid crystal display device according to an embodiment of the present invention.
3 is a view showing the shape of a conductive pattern of the present invention.
4 is a cross-sectional view taken along line I-I 'of FIG. 2;
5 is a plan view of a liquid crystal display array substrate according to another embodiment of the present invention.
6 is a cross-sectional view taken along line II-II 'of FIG. 5;
7 is a plan view of a liquid crystal display array substrate according to another embodiment of the present invention.
8 is a plan view of a liquid crystal display array substrate according to another embodiment of the present invention.
FIGS. 9A to 9D illustrate whether or not a front line is generated according to a voltage difference of a liquid crystal display array substrate according to a related art. FIG.
FIGS. 10A to 10D illustrate whether or not a front line is generated according to a voltage difference of a liquid crystal display array substrate having a conductive pattern according to the present invention. FIG.

이하, 첨부한 도면을 참조하여 본 발명의 일 실시 예들을 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 평면도이고, 도 3은 본 발명의 도전 패턴의 형상을 나타낸 도면이며, 도 4는 도 2의 I-I'에 따라 절취한 단면도이다. 하기에서는 설명의 편의를 위해 액정표시장치의 어레이 기판과 서브픽셀들을 나타내고 설명하기로 한다.FIG. 2 is a plan view of a liquid crystal display device according to an embodiment of the present invention, FIG. 3 is a view showing the shape of a conductive pattern according to the present invention, and FIG. 4 is a cross-sectional view taken along line I-I ' . Hereinafter, an array substrate and sub-pixels of a liquid crystal display device will be described for convenience of explanation.

도 2를 참조하면, 복수의 서브픽셀(P)들을 포함하는 기판(미도시) 상에 일 방향으로 연장되며 배열된 게이트 라인(103)이 위치하고, 상기 게이트 라인(103)과 교차하여 서브픽셀(P)을 정의하는 데이터 라인(107)이 위치한다. 따라서, 게이트 라인(103)과 데이터 라인(107)의 교차에 의해 복수의 서브픽셀(P)이 정의된다.Referring to FIG. 2, a gate line 103 extending in one direction is arranged on a substrate (not shown) including a plurality of subpixels P, and the gate line 103 intersects the subpixel P) is located. Therefore, a plurality of sub-pixels P are defined by the intersection of the gate line 103 and the data line 107. [

각 서브픽셀(P)에는 상기 게이트 라인(103)에 연결된 게이트 전극(113), 게이트 절연막(미도시), 반도체층(미도시), 상기 데이터 라인(107)에 전기적으로 연결된 소스 전극(117), 상기 소스 전극(117)과 이격된 드레인 전극(119)으로 구성된 박막 트랜지스터(Tr)가 위치한다. A gate electrode 113 connected to the gate line 103, a gate insulating film (not shown), a semiconductor layer (not shown), a source electrode 117 electrically connected to the data line 107, And a drain electrode 119 spaced apart from the source electrode 117 are disposed on the substrate 110. [

본 도면에서 상기 박막 트랜지스터(Tr)는 채널을 이루는 영역이 'I'형태를 이루는 것을 예로 도시하였지만, 이에 한정되지 않으며, 'U'형태로도 이루어질 수 있다. 또한, 상기 박막 트랜지스터(Tr)는 게이트 전극(113)이 게이트 라인(103)으로부터 돌출된 것을 예로 도시하였지만, 게이트 라인(103) 그 자체로써 이루어질 수도 있다.In the figure, the channel region of the thin film transistor Tr has an 'I' shape, but the present invention is not limited thereto. Although the thin film transistor Tr has been illustrated in which the gate electrode 113 protrudes from the gate line 103, the thin film transistor Tr may be formed by the gate line 103 itself.

상기 각 서브픽셀(P) 내부에서 판 형태의 화소 전극(123)이 상기 박막 트랜지스터(Tr)의 드레인 전극(119)과 연결된다. 상기 복수의 화소영역(P)으로 이루어진 표시영역 전면에는 상기 화소 전극(123)에 대응하여, 바(bar) 형태를 갖는 복수의 슬릿(131)을 갖는 공통 전극(135)이 위치한다. 여기서, 상기 공통 전극(135)은 표시영역 전면에 형성된다.In the subpixels P, a plate-shaped pixel electrode 123 is connected to the drain electrode 119 of the thin film transistor Tr. A common electrode 135 having a plurality of slits 131 having a bar shape corresponding to the pixel electrode 123 is disposed on the entire surface of the display region including the plurality of pixel regions P. [ Here, the common electrode 135 is formed on the entire surface of the display region.

한편, 본 발명의 공통 전극(135) 상에 도전 패턴(137)들이 위치한다. 도전 패턴(137)들은 공통 전극(135)에 형성된 복수의 슬릿(131)들의 양 끝단에 각각 위치한다. 여기서, 도전 패턴(137)들은 슬릿(131)의 양 끝단을 덮되, 기판 위에서 볼 때 슬릿(131)의 끝단들이 뽀족한 형상을 이루도록 위치한다. 이를 위해, 도전 패턴(137)들은 일변이 사선으로 이루어져 슬릿(131)들의 양 끝단들을 덮게 된다.On the other hand, the conductive patterns 137 are located on the common electrode 135 of the present invention. The conductive patterns 137 are located at both ends of the plurality of slits 131 formed in the common electrode 135. Here, the conductive patterns 137 are formed so as to cover both ends of the slit 131, and the ends of the slit 131 form a point shape when viewed from above the substrate. To this end, the conductive patterns 137 are formed by oblique lines and cover both ends of the slits 131.

또한, 도전 패턴(137)들의 형상은 하나의 슬릿(131)에서 볼 때, 서로 점 대칭의 형상으로 이루어져 슬릿(131)의 끝단을 덮게 된다. 도전 패턴(137)의 형상은 도 3의 (a)에 도시된 것처럼 삼각형으로 이루어지거나, (b)에 도시된 바와 같이 사변형 혹은 평행사변형으로 이루어질 수 있다. 또한, (c)에 도시된 바와 같이 평행사변형에서 한쪽 모서리가 깍인 것 같은 형상인 오각형으로 이루어질 수도 있다. 그러나, 본 발명은 이에 한정되지 않으며, 도전 패턴(137)이 슬릿(131)의 끝단을 뽀족한 형상으로 덮을 수 있는 형상이면 어느 형상으로 이루어져도 무방하다.The shape of the conductive patterns 137 is symmetrical to each other when viewed from one slit 131 to cover the ends of the slits 131. The shape of the conductive pattern 137 may be a triangle as shown in FIG. 3A or may be a quadrangle or a parallelogram as shown in FIG. 3B. In addition, as shown in FIG. 5C, it may be a pentagon having a shape in which one corner is shaved in the parallelogram. However, the present invention is not limited to this, and the conductive pattern 137 may have any shape as long as the conductive pattern 137 can cover the end of the slit 131 in a pointed shape.

또한, 도전 패턴(137)은 하나의 슬릿(131)에 대응하지 않고 좌우로 인접한 복수의 슬릿(131)들을 일체로 덮을 수 있다. 즉, 하나의 도전 패턴(137)으로 두 개의 슬릿(131)들의 끝단을 덮거나, 세 개 혹은 그 이상의 슬릿(131)들의 끝단을 덮을 수 있다. 두 개의 슬릿(131)들의 끝단을 하나의 도전 패턴(137)이 덮는 것을 예로 들면, 도 3의 (d)에 도시된 바와 같이 삼각형이 서로 연결된 형상으로 도전 패턴(137)이 이루어질 수 있고, (e)에 도시된 바와 같이 사각형이 서로 연결된 형상으로 도전 패턴(137)이 이루어질 수 있다. In addition, the conductive pattern 137 may cover the plurality of slits 131 that are adjacent to the left and right without integrally covering one slit 131. That is, one end of the two slits 131 may be covered with one conductive pattern 137, or the end of three or more slits 131 may be covered. For example, in the case where one conductive pattern 137 covers the ends of the two slits 131, the conductive pattern 137 may be formed in a shape in which the triangles are connected to each other as shown in FIG. 3 (d) the conductive pattern 137 may be formed in a shape in which the squares are connected to each other as shown in FIG.

상기의 도전 패턴(137)들은 슬릿(131)의 양끝단을 뽀족하게 함으로써, 화소 전극(123)과 공통 전극(135) 사이에 걸리는 전압차에 의해 액정이 역방향으로 회전하는 영역을 제거할 수 있다. 따라서, 서브픽셀에서 발생하는 전경선을 감소시켜 투과율을 향상시킬 수 있는 이점이 있다.The conductive patterns 137 can eliminate the region where the liquid crystal is rotated in the opposite direction due to the voltage difference between the pixel electrode 123 and the common electrode 135 by making both ends of the slit 131 obtrusive . Therefore, there is an advantage that the transmittance can be improved by reducing the foreground line generated in the subpixel.

이하, 도 4를 참조하여, 본 발명의 일 실시예에 따른 액정표시장치 어레이 기판을 살펴보면, 기판(101) 상에 일 방향으로 배열된 게이트 라인(미도시)과 일체형의 게이트 전극(113)이 위치한다. 기판(101)은 유리, 플라스틱 또는 금속 기판으로 이루어지고, 게이트 전극(113)은 저저항의 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 중 선택되는 하나 또는 이들의 합금으로 이루어질 수 있다.Referring to FIG. 4, a liquid crystal display array substrate according to an embodiment of the present invention includes gate lines (not shown) arranged in one direction on a substrate 101 and a gate electrode 113 integrated with the substrate Located. The gate electrode 113 is made of a low resistance aluminum (Al), an aluminum alloy (AlNd), copper (Cu), a copper alloy, chromium (Cr), molybdenum Mo), or an alloy thereof.

상기 게이트 전극(113) 상에 게이트 전극(113)을 절연시키는 게이트 절연막(114)이 위치한다. 게이트 절연막(114)은 무기절연물질 예를 들면 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx)로 이루어질 수 있다. 게이트 절연막(114) 상에 상기 게이트 전극(113)과 대응되는 영역에 반도체층(115)이 위치한다. 반도체층(115)은 비정질 실리콘 또는 비정질 실리콘을 결정화한 다결정 실리콘으로 이루어진다. 이와는 달리, 반도체층(115)은 금속 산화물계 물질들로 이루어질 수 있으며, 예를 들어, 인듐갈륨아연산화물(IGZO), 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 또는 아연산화물(ZnO)로 이루어질 수 있다.A gate insulating film 114 for insulating the gate electrode 113 is disposed on the gate electrode 113. The gate insulating film 114 may be made of an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx). A semiconductor layer 115 is formed on the gate insulating layer 114 in a region corresponding to the gate electrode 113. The semiconductor layer 115 is made of amorphous silicon or polycrystalline silicon crystallized from amorphous silicon. Alternatively, the semiconductor layer 115 may be made of metal oxide based materials, for example, indium gallium zinc oxide (IGZO), gallium oxide (Ga 2 O 3 ), indium oxide (In 2 O 3 ) Oxide (ZnO).

상기 반도체층(115)의 양측 단부에는 소스 전극(117)과 드레인 전극(119)이 각각 위치한다. 따라서, 게이트 전극(113), 반도체층(115), 소스 전극(117) 및 드레인 전극(119)을 포함하는 박막 트랜지스터(Tr)를 구성한다. 소스 전극(117)과 드레인 전극(119)은 저저항 특성을 갖는 금속물질 예를 들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 등으로 이루어질 수 있다.A source electrode 117 and a drain electrode 119 are located at both side ends of the semiconductor layer 115, respectively. Thus, the thin film transistor Tr including the gate electrode 113, the semiconductor layer 115, the source electrode 117, and the drain electrode 119 is formed. The source electrode 117 and the drain electrode 119 are formed of a metal material having low resistance characteristics such as aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, chromium (Cr), molybdenum (Mo) And the like.

상기 박막 트랜지스터(Tr) 상에 박막 트랜지스터(Tr)을 보호하는 제1 패시베이션막(121)이 위치한다. 제1 패시베이션막(121)은 무기절연물질 예를 들면 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx)로 이루어질 수 있다. 제1 패시베이션막(121) 상에 상기 드레인 전극(119)과 전기적으로 연결되는 화소 전극(123)이 위치한다. 화소 전극(123)은 투명 도전성 물질 예를 들면 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ITZO(indium tin zinc oxide)로 이루어질 수 있다.A first passivation film 121 for protecting the thin film transistor Tr is located on the thin film transistor Tr. The first passivation film 121 may be made of an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx). A pixel electrode 123 electrically connected to the drain electrode 119 is located on the first passivation film 121. The pixel electrode 123 may be formed of a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO).

상기 화소 전극(123)을 포함하는 기판(101) 상에 제2 패시베이션막(125)이 위치한다. 제2 패시베이션막(125)은 전술한 제1 패시베이션막(121)과 동일한 물질로 이루어질 수 있다. 그리고, 화소 전극(123)과 대응하는 제2 패시베이션막(125) 상에 복수의 슬릿(131)들이 형성된 공통 전극(135)이 위치한다. 공통 전극(135)은 복수의 서브픽셀(P)들이 형성된 기판(101) 전면에 형성되고, 이를 패터닝하여 각 화소 전극(123)과 대응하는 영역에 복수의 슬릿(131)들이 형성된다. 공통 전극(135)은 상기 화소 전극(123)과 동일하게 투명 도전성 물질 예를 들면 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ITZO(indium tin zinc oxide)로 이루어질 수 있다.A second passivation film 125 is disposed on the substrate 101 including the pixel electrode 123. The second passivation film 125 may be made of the same material as the first passivation film 121 described above. A common electrode 135 having a plurality of slits 131 formed on the second passivation film 125 corresponding to the pixel electrode 123 is positioned. The common electrode 135 is formed on the entire surface of the substrate 101 on which a plurality of subpixels P are formed and is patterned to form a plurality of slits 131 in a region corresponding to each pixel electrode 123. The common electrode 135 may be made of a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO), in the same manner as the pixel electrode 123.

그리고, 상기 슬릿(131)들에 의해 노출된 제2 패시베이션막(125)과 상기 공통 전극(135)에 걸쳐 복수의 도전 패턴(137)들이 위치한다. 도전 패턴(137)들은 상기 화소 전극(123) 및 공통 전극(135)과 동일하게 투명 도전성 물질 예를 들면 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ITZO(indium tin zinc oxide)로 이루어질 수 있다. 이와는 달리, 도전 패턴(137)들은 도전성의 금속 예를 들어 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 등으로 이루어질 수 있으나, 투과율 측면에서 전술한 투명 도전성 물질로 이루어짐이 바람직하다. 상기 도전 패턴(137)들은 공통 전극(135)과 컨택하고 있어 공통 전극(135)에 인가되는 전압이 그대로 전달되어 공통 전극(135)으로 작용할 수 있다.A plurality of conductive patterns 137 are disposed over the second passivation film 125 exposed by the slits 131 and the common electrode 135. The conductive patterns 137 are made of a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO) in the same manner as the pixel electrodes 123 and the common electrodes 135. [ . Alternatively, the conductive patterns 137 may be formed of a conductive metal such as aluminum (Al), an aluminum alloy (AlNd), copper (Cu), a copper alloy, chromium (Cr), molybdenum (Mo) It is preferable that the transparent conductive material is made of the above-mentioned transparent conductive material. The conductive patterns 137 are in contact with the common electrode 135, so that the voltage applied to the common electrode 135 is transmitted as it is and can act as the common electrode 135.

상기와 같이, 본 발명의 일 실시예에 따른 액정표시장치 어레이 기판은 화소 전극(123)과 공통 전극(135) 사이에 걸리는 전압차에 의해 액정이 역방향으로 회전하는 영역을 제거할 수 있다. 따라서, 서브픽셀에서 발생하는 전경선을 감소시켜 투과율을 향상시킬 수 있는 이점이 있다.As described above, in the liquid crystal display array substrate according to an embodiment of the present invention, the region where the liquid crystal is rotated in the opposite direction can be removed by the voltage difference between the pixel electrode 123 and the common electrode 135. Therefore, there is an advantage that the transmittance can be improved by reducing the foreground line generated in the subpixel.

전술한 실시예에서는 도전 패턴(137)이 공통 전극(135)과 동일층 즉 제2 패시베이션막(125) 상에 위치하는 것을 설명하였다. 그러나, 본 발명의 다른 실시예로 전술한 도전 패턴(137)은 공통 전극(135)과 다른 층에 위치할 수 있다. The conductive pattern 137 is located on the same layer as the common electrode 135, that is, on the second passivation film 125 in the above-described embodiment. However, in another embodiment of the present invention, the conductive pattern 137 described above may be located on a different layer from the common electrode 135. [

도 5는 본 발명의 다른 실시예에 따른 액정표시장치 어레이 기판을 나타낸 평면도이고, 도 6은 도 5의 Ⅱ-Ⅱ'에 따른 단면도이며, 도 7은 본 발명의 또 다른 실시예에 따른 액정표시장치 어레이 기판을 나타낸 평면도이다. 하기에서는 전술한 도 4와 동일한 구성요소에 대해 동일한 도면부호를 붙여 발명의 이해를 용이하게 하며, 중복되는 설명을 생략하기로 한다. FIG. 5 is a plan view of a liquid crystal display array substrate according to another embodiment of the present invention, FIG. 6 is a cross-sectional view taken along line II-II 'of FIG. 5, 1 is a plan view of a device array substrate. In the following description, the same components as those in FIG. 4 described above are denoted by the same reference numerals, thereby facilitating the understanding of the invention, and redundant description will be omitted.

도 5 및 도 6을 참조하면, 기판(101) 상에 일 방향으로 배열된 게이트 라인(미도시)과 일체형의 게이트 전극(113)이 위치한다. 상기 게이트 전극(113) 상에 게이트 전극(113)을 절연시키는 게이트 절연막(114)이 위치한다. 게이트 절연막(114) 상에 상기 게이트 전극(113)과 대응되는 영역에 반도체층(115)이 위치한다. 상기 반도체층(115)의 양측 단부에는 소스 전극(117)과 드레인 전극(119)이 각각 위치한다. 따라서, 게이트 전극(113), 반도체층(115), 소스 전극(117) 및 드레인 전극(119)을 포함하는 박막 트랜지스터(Tr)를 구성한다. Referring to FIGS. 5 and 6, a gate electrode 113, which is integrated with a gate line (not shown) arranged in one direction, is disposed on a substrate 101. A gate insulating film 114 for insulating the gate electrode 113 is disposed on the gate electrode 113. A semiconductor layer 115 is formed on the gate insulating layer 114 in a region corresponding to the gate electrode 113. A source electrode 117 and a drain electrode 119 are located at both side ends of the semiconductor layer 115, respectively. Thus, the thin film transistor Tr including the gate electrode 113, the semiconductor layer 115, the source electrode 117, and the drain electrode 119 is formed.

상기 박막 트랜지스터(Tr) 상에 박막 트랜지스터(Tr)을 보호하는 제1 패시베이션막(121)이 위치하고, 제1 패시베이션막(121) 상에 상기 드레인 전극(119)과 전기적으로 연결되는 화소 전극(123)이 위치한다. 상기 화소 전극(123)을 포함하는 기판(101) 상에 제2 패시베이션막(125)이 위치한다. 그리고, 화소 전극(123)과 대응하는 제2 패시베이션막(125) 상에 복수의 슬릿(131)들이 형성된 공통 전극(135)이 위치한다. 공통 전극(135)은 복수의 서브픽셀(P)들이 형성된 기판(101) 전면에 형성되고, 이를 패터닝하여 각 화소 전극(123)과 대응하는 영역에 복수의 슬릿(131)들이 형성된다. A first passivation film 121 for protecting the thin film transistor Tr is disposed on the thin film transistor Tr and a pixel electrode 123 electrically connected to the drain electrode 119 on the first passivation film 121. [ ). A second passivation film 125 is disposed on the substrate 101 including the pixel electrode 123. A common electrode 135 having a plurality of slits 131 formed on the second passivation film 125 corresponding to the pixel electrode 123 is positioned. The common electrode 135 is formed on the entire surface of the substrate 101 on which a plurality of subpixels P are formed and is patterned to form a plurality of slits 131 in a region corresponding to each pixel electrode 123.

상기 공통 전극(135)이 형성된 기판(101) 전면에 제3 패시베이션막(140)이 위치하고, 제3 패시베이션막(140) 상에 도전 패턴(137)들이 위치한다.도전 패턴(137)들은 제3 패시베이션막(140)에 형성된 비어홀(139)들을 통해 공통 전극(135)에 각각 컨택한다. 도전 패턴(137)들은 슬릿(131)과 공통 전극(135)에 대응되게 형성되되, 슬릿(131)의 양끝단을 덮도록 형성된다. The third passivation film 140 is located on the entire surface of the substrate 101 on which the common electrode 135 is formed and the conductive patterns 137 are located on the third passivation film 140. The conductive patterns 137 are formed on the third And contacts the common electrode 135 through the via holes 139 formed in the passivation film 140, respectively. The conductive patterns 137 are formed to correspond to the slits 131 and the common electrode 135 and are formed so as to cover both ends of the slits 131.

도 5 및 도 6에서는 하나의 도전 패턴(137)이 하나의 슬릿(131)에 대응하도록 위치하는 것을 예로 도시하여, 하나의 슬릿(131)마다 비어홀(139)들이 형성되어 도전 패턴(137)이 공통 전극(135)에 컨택하는 것으로 도시하고 설명하였다. 그러나, 하나의 도전 패턴(137)이 인접한 두 개의 슬릿(131)을 일체로 덮는 경우, 두 개의 슬릿(131)마다 하나의 비어홀(139)이 형성될 수도 있다.5 and 6 illustrate that one conductive pattern 137 is positioned so as to correspond to one slit 131. Via holes 139 are formed for each slit 131 so that the conductive pattern 137 Contact with the common electrode 135 has been shown and described. However, when one conductive pattern 137 covers two neighboring slits 131 integrally, one via hole 139 may be formed for each of the two slits 131.

또한, 도 7을 참조하면, 본 발명의 도전 패턴(131)들은 하나의 도전 패턴(137)이 서브픽셀(P)의 일측에 위치한 슬릿(131)들의 끝단에 대응하도록 위치할 수 있다. 즉, 서브픽셀(P)의 슬릿(131)들의 상측 끝단에 하나의 도전 패턴(137)이 위치하여 끝단을 덮고, 슬릿(131)들의 하측 끝단에 또 하나의 도전 패턴(137)이 위치하여 끝단을 덮도록 형성될 수 있다. 이 경우, 서브픽셀(P)의 일측에서 도전 패턴(137)이 비어홀(139)을 통해 공통 전극(135)에 컨택된다.7, the conductive patterns 131 of the present invention may be positioned such that one conductive pattern 137 corresponds to the ends of the slits 131 located on one side of the subpixel P. [ That is, one conductive pattern 137 is positioned at the upper end of the slits 131 of the subpixel P and the end is covered with another conductive pattern 137 at the lower end of the slits 131, As shown in Fig. In this case, the conductive pattern 137 on one side of the subpixel P is contacted to the common electrode 135 via the via hole 139.

본 발명은 하나의 서브픽셀 단위에서 비어홀(139)을 통해 도전 패턴(137)과 공통 전극(135)이 컨택하는 것으로 도시하고 설명하였지만, 이에 한정되지 않으며, 하나의 행에 위치한 서브픽셀들에 하나의 도전 패턴(137)이 형성되고 기판 최외곽에서 비어홀(139)을 통해 공통 전극(135)과 컨택할 수도 있다.Although the present invention has been shown and described in connection with the conductive pattern 137 and the common electrode 135 through a via hole 139 in one subpixel unit, it is not limited thereto, and one The conductive pattern 137 may be formed and contact the common electrode 135 through the via hole 139 at the outermost portion of the substrate.

한편, 본 발명은 상하로 인접한 서브픽셀(P)들의 서로 인접하는 슬릿들을 포함하되, 서로 인접하는 슬릿들을 적어도 하나의 상기 도전 패턴으로 덮을 수 있다.Meanwhile, the present invention can include slits adjacent to each other of vertically adjacent subpixels (P), and can cover slits adjacent to each other with at least one of the conductive patterns.

도 8은 본 발명의 또 다른 실시예에 따른 액정표시장치 어레이 기판을 나타낸 평면도이다. 하기에서는 전술한 도 2와 동일한 구성요소에 대해 동일한 도면부호를 붙여 발명의 이해를 용이하게 하며, 중복되는 설명을 생략하기로 한다. 8 is a plan view of a liquid crystal display array substrate according to another embodiment of the present invention. In the following description, the same constituent elements as those of FIG. 2 described above are denoted by the same reference numerals, thereby facilitating the understanding of the invention, and redundant description thereof will be omitted.

도 8을 참조하면, 복수의 서브픽셀(P)들을 포함하는 기판(미도시) 상에 일 방향으로 연장되며 배열된 게이트 라인(103)들이 위치하고, 상기 게이트 라인(103)들과 교차하여 서브픽셀(P)들을 정의하는 데이터 라인(107)들이 위치한다. 따라서, 게이트 라인(103)과 데이터 라인(107)의 교차에 의해 복수의 서브픽셀(P)들이 정의된다. 본 실시예에서는 두 개의 서브픽셀(P)을 예로 설명한다.Referring to FIG. 8, gate lines 103 extending in one direction are arranged on a substrate (not shown) including a plurality of subpixels P, and the gate lines 103 intersecting the gate lines 103, The data lines 107 defining the data lines P are located. Accordingly, a plurality of subpixels P are defined by the intersection of the gate line 103 and the data line 107. [ In the present embodiment, two subpixels P will be described as an example.

각 서브픽셀(P)들에는 상기 게이트 라인(103)에 연결된 게이트 전극(113), 게이트 절연막(미도시), 반도체층(미도시), 상기 데이터 라인(107)에 전기적으로 연결된 소스 전극(117), 상기 소스 전극(117)과 이격된 드레인 전극(119)으로 구성된 박막 트랜지스터(Tr)가 위치한다. 상기 각 서브픽셀(P) 내부에서 판 형태의 화소 전극(123)이 상기 박막 트랜지스터(Tr)의 드레인 전극(119)과 연결된다. 상기 복수의 화소영역(P)으로 이루어진 표시영역 전면에는 상기 화소 전극(123)에 대응하여, 바(bar) 형태를 갖는 복수의 슬릿(131)을 갖는 공통 전극(135)이 위치한다. A gate electrode 113 connected to the gate line 103, a gate insulating film (not shown), a semiconductor layer (not shown), a source electrode 117 electrically connected to the data line 107 And a drain electrode 119 spaced apart from the source electrode 117. The source electrode 117 is connected to the source electrode 117 and the drain electrode 119, In the subpixels P, a plate-shaped pixel electrode 123 is connected to the drain electrode 119 of the thin film transistor Tr. A common electrode 135 having a plurality of slits 131 having a bar shape corresponding to the pixel electrode 123 is disposed on the entire surface of the display region including the plurality of pixel regions P. [

한편, 본 발명의 공통 전극(135) 상에 도전 패턴(137)들이 위치한다. 도전 패턴(137)들은 두 개의 서브픽셀(P)들에서 서로 인접한 복수의 슬릿(131)들의 끝단을 덮는다. 보다 자세하게는, 두 개의 서브픽셀(P)에서 서로 인접하는 각각 하나의 슬릿(131)들의 끝단에 대응하는 하나의 도전 패턴(131)이 위치한다. 따라서, 상부의 서브픽셀(P)과 하부의 서브픽셀(P)의 총 두 개의 슬릿의 인접하는 끝단에는 하나의 도전 패턴(131)이 위치하게 된다. 이러한 도전 패턴(131)들은 게이트 라인(103)과 교차하도록 위치하게 된다.On the other hand, the conductive patterns 137 are located on the common electrode 135 of the present invention. The conductive patterns 137 cover the ends of the plurality of slits 131 adjacent to each other in the two subpixels P. [ More specifically, one conductive pattern 131 corresponding to an end of one slit 131 adjacent to each other in two subpixels P is located. Therefore, one conductive pattern 131 is positioned at the adjacent ends of the two slits, ie, the upper subpixel P and the lower subpixel P. These conductive patterns 131 are positioned so as to intersect with the gate line 103.

이와 같이, 도전 패턴(131)의 개수를 줄일 수 있어 도전 패턴(131)을 패터닝하기 위한 마스크의 패턴 마진을 확보하여 신뢰성을 향상시킬 수 있는 이점이 있다.In this manner, the number of the conductive patterns 131 can be reduced, and the pattern margin of the mask for patterning the conductive patterns 131 can be ensured, thereby improving the reliability.

도 9a 내지 도 9d는 종래 기술에 따른 액정표시장치 어레이 기판의 전압차에 따른 전경선 발생 여부를 나타낸 도면이고, 도 10a 내지 도 10d는 본 발명에 따라 도전 패턴을 구비한 액정표시장치 어레이 기판의 전압차에 따른 전경선 발생 여부를 나타낸 도면이다. FIGS. 9A to 9D illustrate whether or not a front line is generated according to a voltage difference of a liquid crystal display array substrate according to a related art. FIGS. 10A to 10D are diagrams illustrating a method of driving a liquid crystal display FIG. 5 is a view showing the occurrence of a front line along a car. FIG.

도 9a 내지 도 9d를 참조하면, 화소 전극과 공통 전극 사이의 전압차가 3V, 4V, 5V 및 6V로 나타나면 슬릿의 끝단부에서 둥그렇게 전경선이 나타나는 것을 확인할 수 있었다. 반면, 도 10a 내지 도 10d를 참조하면, 도전 패턴을 구비함에 따라 전경선이 슬릿의 뽀족한 에지부로 이동되어 투과율이 향상됨을 확인할 수 있었다.9A to 9D, when the voltage difference between the pixel electrode and the common electrode is 3V, 4V, 5V, and 6V, it is confirmed that the foreground lines appear at the end of the slit. On the other hand, referring to FIGS. 10A to 10D, it can be seen that as the conductive pattern is provided, the front line is moved to the pointed edge of the slit, thereby improving the transmittance.

상기와 같이, 본 발명의 실시예들에 따른 액정표시장치 어레이 기판은 화소 전극과 공통 전극 사이에 걸리는 전압차에 의해 액정이 역방향으로 회전하는 영역을 조절할 수 있다. 따라서, 서브픽셀에서 발생하는 전경선을 감소시켜 투과율을 향상시킬 수 있는 이점이 있다.As described above, in the liquid crystal display array substrate according to the embodiments of the present invention, the region where the liquid crystal is rotated in the reverse direction can be adjusted by the voltage difference between the pixel electrode and the common electrode. Therefore, there is an advantage that the transmittance can be improved by reducing the foreground line generated in the subpixel.

이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.

101 : 기판 103 : 게이트 라인
113 : 게이트 전극 107 : 데이터 라인
117 : 소스 전극 119 : 데이터 전극
123 : 화소 전극 135 : 공통 전극
137 : 도전 패턴101: substrate 103: gate line
113: gate electrode 107: data line
117: source electrode 119: data electrode
123: pixel electrode 135: common electrode
137: conductive pattern

Claims (9)

기판 상에 일 방향으로 배열된 게이트 라인들;
상기 게이트 라인들과 교차하여 다수의 서브픽셀을 정의하는 데이터 라인들;
상기 게이트 라인들과 상기 데이터 라인들의 교차부에 형성된 박막트랜지스터들;
상기 박막트랜지스터들에 각각 연결된 화소 전극들;
상기 화소 전극들과 대향하여 전계를 형성하며 복수의 슬릿들이 형성된 공통 전극들; 및
상기 공통 전극들 상에 형성되며 상기 복수의 슬릿들의 끝단의 일부를 덮는 도전 패턴들을 포함하고,
상기 다수의 서브픽셀들 중 인접하는 두 개의 서브픽셀은 끝단이 서로 인접하는 슬릿들을 포함하되, 적어도 하나의 도전 패턴은 상기 끝단이 서로 인접하는 슬릿들을 덮는 것을 특징으로 하는 액정표시장치 어레이 기판.
Gate lines arranged in one direction on a substrate;
Data lines intersecting the gate lines to define a plurality of subpixels;
Thin film transistors formed at intersections of the gate lines and the data lines;
Pixel electrodes connected to the thin film transistors, respectively;
Common electrodes forming an electric field opposite to the pixel electrodes and having a plurality of slits; And
And conductive patterns formed on the common electrodes and covering a part of the ends of the plurality of slits,
Wherein two adjacent sub-pixels of the plurality of sub-pixels include slits whose ends are adjacent to each other, and at least one conductive pattern covers the slits whose ends are adjacent to each other.
제1 항에 있어서,
상기 도전 패턴들은 상기 공통 전극들에 전기적으로 연결된 것을 특징으로 하는 액정표시장치 어레이 기판.
The method according to claim 1,
And the conductive patterns are electrically connected to the common electrodes.
제2 항에 있어서,
상기 공통 전극들 상에 위치하는 패시베이션막을 더 포함하며,
상기 패시베이션막 상에 상기 도전 패턴들이 위치하는 것을 특징으로 하는 액정표시장치 어레이 기판.
3. The method of claim 2,
And a passivation film located on the common electrodes,
And the conductive patterns are located on the passivation film.
제2 항에 있어서,
상기 도전 패턴들은 상기 공통 전극과 컨택하는 것을 특징으로 하는 액정표시장치 어레이 기판.
3. The method of claim 2,
And the conductive patterns are in contact with the common electrode.
제3 항에 있어서,
상기 도전 패턴들은 상기 패시베이션막에 형성된 비어홀을 통해 상기 공통 전극과 컨택하는 것을 특징으로 하는 액정표시장치 어레이 기판.
The method of claim 3,
Wherein the conductive patterns contact the common electrode through a via hole formed in the passivation film.
제1 항에 있어서,
상기 도전 패턴들은 일변이 상기 슬릿들의 끝단을 사선으로 덮는 것을 특징으로 하는 액정표시장치 어레이 기판.
The method according to claim 1,
Wherein the conductive patterns cover the ends of the slits with oblique lines at one side.
제1 항에 있어서,
상기 도전 패턴들은 ITO, IZO 또는 ITZO로 이루어지는 것을 특징으로 하는 액정표시장치 어레이 기판.
The method according to claim 1,
Wherein the conductive patterns are made of ITO, IZO, or ITZO.
삭제delete 제1 항에 있어서,
상기 복수의 슬릿들의 끝단의 형상은 상기 기판 위에서 볼 때 끝이 뾰족한 형상인 것을 특징으로 하는 액정표시장치 어레이 기판.The method according to claim 1,
Wherein a shape of an end of each of the plurality of slits is a pointed shape when viewed from above the substrate.
KR1020130008933A 2013-01-25 2013-01-25 Liquid crystal display array substrate KR101970801B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130008933A KR101970801B1 (en) 2013-01-25 2013-01-25 Liquid crystal display array substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130008933A KR101970801B1 (en) 2013-01-25 2013-01-25 Liquid crystal display array substrate

Publications (2)

Publication Number Publication Date
KR20140095928A KR20140095928A (en) 2014-08-04
KR101970801B1 true KR101970801B1 (en) 2019-04-22

Family

ID=51744145

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130008933A KR101970801B1 (en) 2013-01-25 2013-01-25 Liquid crystal display array substrate

Country Status (1)

Country Link
KR (1) KR101970801B1 (en)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008096840A (en) * 2006-10-13 2008-04-24 Epson Imaging Devices Corp Liquid crystal display
KR101170950B1 (en) * 2008-08-25 2012-08-03 엘지디스플레이 주식회사 Fringe field switching mode liquid crystal display device
KR101820713B1 (en) * 2010-04-07 2018-01-23 엘지디스플레이 주식회사 Liquid crystal display device and Method for manufacturing the same
KR101770319B1 (en) * 2010-11-25 2017-08-22 엘지디스플레이 주식회사 Liquid crystal display device
KR20120107721A (en) * 2011-03-22 2012-10-04 삼성디스플레이 주식회사 A fringe field switching mode liquid crystal display apparatus and an the manufacturing method thereof

Also Published As

Publication number Publication date
KR20140095928A (en) 2014-08-04

Similar Documents

Publication Publication Date Title
US8852975B2 (en) Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same
US9018038B2 (en) Array substrate for liquid crystal display and method for manufacturing the same
KR101325068B1 (en) Array substrate for fringe field switching mode liquid crystal display device
KR101237791B1 (en) Array substrate for In-Plane switching mode LCD
US11372299B2 (en) Display panels
US20150062521A1 (en) Liquid crystal display
KR102174136B1 (en) Array substrate and liquid crystal display panel having the same
KR102300885B1 (en) Liquid crystal display
KR101955992B1 (en) Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same
KR20120130582A (en) An array substrate for In-Plane switching mode LCD
CN111458938B (en) Display device and active matrix substrate
KR20130018057A (en) Array substrate for in-plane switching mode liquid crystal display device
KR101007206B1 (en) Fringe Field Switching Mode Liquid Crystal Display Device and Method for Manufacturing the same
KR102100263B1 (en) Array substrate for In-Plane switching mode liquid crystal display device
KR20150021323A (en) In-plane switching mode liquid crystal display array substrate
KR101609826B1 (en) Array substrate for fringe field switching mode liquid crystal display device
KR101971144B1 (en) Array substrate for Fringe field switching mode liquid crystal display device
KR101970801B1 (en) Liquid crystal display array substrate
KR20120116715A (en) Array substrate for in-plane switching mode liquid crystal display device
KR20110066724A (en) Array substrate for in-plane switching mode lcd and the method of fabricating the same
KR101179057B1 (en) In-Plane Switching Mode Liquid Crystal Display Device and the method of fabricating thereof
KR20060062908A (en) Liquid crystal display panel
KR20120075034A (en) Liquid crystal display and method for manufacturing of the same
KR20120058231A (en) Array substrate for fringe field switching mode liquid crystal display device
KR102056687B1 (en) Liquid Crystal Display Device and Method for Fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant