KR101950350B1 - Semiconductor device and fabricating for manufacturing the same - Google Patents

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KR101950350B1
KR101950350B1 KR1020120112479A KR20120112479A KR101950350B1 KR 101950350 B1 KR101950350 B1 KR 101950350B1 KR 1020120112479 A KR1020120112479 A KR 1020120112479A KR 20120112479 A KR20120112479 A KR 20120112479A KR 101950350 B1 KR101950350 B1 KR 101950350B1
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이효석
염승진
임성원
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에스케이하이닉스 주식회사
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Abstract

본 실시예는 활성영역의 리닝 현상을 방지 할 수 있는 반도체 장치 및 그의 제조 방법을 제공하기 위한 것으로, 본 실시예는 반도체 기판에 복수의 트렌치를 형성하여 굴곡진 활성영역을 정의하는 단계; This embodiment is defining a cleaning semiconductor devices to prevent the development and intended to provide a method of manufacturing the same, this embodiment is curved by forming a plurality of trenches in the semiconductor substrate active region of the active region; 상기 복수의 트렌치를 갭필하는 절연막을 형성하는 단계; Forming an insulating film for gaeppil the plurality of trenches; 및 상기 굴곡진 활성영역을 가로지르는 한 쌍의 게이트라인을 형성하는 단계를 포함하여, 굴곡을 갖는 활성영역을 형성하여 활성영역의 리닝 현상을 방지하는 효과가 있다. And there is an effect, including the step of forming a pair of gate lines crossing the curved active area, forming an active region having a curved development to prevent the cleaning of the active area.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING FOR MANUFACTURING THE SAME} A semiconductor device and a method of manufacturing the same {SEMICONDUCTOR DEVICE AND FABRICATING FOR MANUFACTURING THE SAME}

본 실시예는 반도체 장치 제조 방법에 관한 것으로, 보다 구체적으로는 활성영역과 이를 기반으로 하는 메모리 셀 및 그의 제조 방법에 관한 것이다. The present examples are, more specifically relates to a method for manufacturing a semiconductor device, to a memory cell and a method of manufacturing the active region and based on it.

반도체 소자와 인접 소자를 분리하는 방법으로 STI(Shallow Trench Isolation) 공정이 적용되고 있다. Is a method of separating the semiconductor element and the adjacent element is STI (Shallow Trench Isolation) process is applied. STI 공정은 반도체 소자가 형성되는 부분을 제외하고 나머지 영역을 식각한 후 절연막으로 채워 소자와 소자 사이를 전기적으로 분리시키는 공정이다. STI is a process of excluding the portion where the semiconductor element is formed, and electrical separation between the device and the device filled with the insulating film and then etching the remaining areas. STI 공정에서 반도체 소자가 형성되는 활성영역(Active)은 'ㅡ'자 형태를 갖는다. Activity is a semiconductor element formed in the STI process area (Active) has a shaped 'Ao'.

그러나, 반도체 소자의 디자인 룰이 지속적으로 축소됨에 따라 단채널효과(Short Channel Effect)에 의한 여러 문제점이 발생하고 있으며, 또한 활성영역의 선폭이 좁아짐에 따라 활성영역의 쓰러짐(Leanining) 현상에 따라 인접한 활성영역이 서로 붙는 문제점이 있다. However, the design rule of semiconductor devices are continuously and the number of problems is caused by the short channel effect in accordance with the scaled down (Short Channel Effect), also adjacent according to sseureojim of the active region (Leanining) developing according to the line width of the active region is narrowed there is an active region attached to each other problems.

본 발명의 실시예는 활성영역의 리닝 현상을 방지 할 수 있는 반도체 장치 및 그의 제조 방법을 제공한다. Embodiment of the present invention provides a semiconductor device and a method of manufacturing which can prevent the cleaning phenomenon of the active region.

본 실시예에 따른 반도체 장치 제조 방법은 반도체 기판에 복수의 트렌치를 형성하여 굴곡진 활성영역을 정의하는 단계; The semiconductor device manufacturing method according to the present embodiment includes the steps of defining a curved active area to form a plurality of trenches in a semiconductor substrate; 상기 복수의 트렌치를 갭필하는 절연막을 형성하는 단계; Forming an insulating film for gaeppil the plurality of trenches; 및 상기 굴곡진 활성영역을 가로지르는 한 쌍의 게이트라인을 형성하는 단계를 포함하는 것을 특징으로 한다. And it characterized by including the step of forming a pair of gate lines crossing the curved active area.

특히, 상기 굴곡진 활성영역을 정의하는 단계는, 상기 반도체 기판을 식각하여 장축과 단축을 갖는 제1트렌치를 형성하는 단계; In particular, the step of defining the curved active area, forming a first trench having a major axis with a speed by etching the semiconductor substrate; 및 단축방향으로 인접한 상기 제1트렌치가 연결되도록 상기 반도체 기판을 식각하여 제2트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다. And minor directions so that the first trench is connected adjacent to and comprising the step of forming a second trench by etching the semiconductor substrate.

또한, 상기 한 쌍의 게이트라인은 일정간격 이격되고 평행하고, 상기 게이트라인을 형성하는 단계 후, 상기 활성영역에 접하고 상기 한 쌍의 게이트라인에 교차하는 방향으로 연장된 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다. In addition, after forming a gate line of the pair is a predetermined distance apart and parallel, and the gate line, forming a bit line extending in a direction in contact crossing the gate line of the pair in the active region It characterized in that it further comprises. 또한, 상기 게이트라인은 매립 게이트라인을 포함하는 것을 특징으로 한다. Further, the gate line is characterized in that it comprises a buried gate line.

또한, 상기 활성영역은 1°∼179°의 내각을 갖고, 상기 활성영역은 적어도 하나의 굴곡진 부분을 포함하는 것을 특징으로 한다. Further, the active region is characterized in that it has a cabinet of 1 ° ~179 °, the active region comprises at least one curved portion.

본 실시예에 따른 반도체 장치 제조 방법은 반도체 기판에 장축과 단축을 갖는 제1트렌치를 형성하는 단계; The semiconductor device manufacturing method according to this embodiment includes forming a first trench having a long and short axes in the semiconductor substrate; 상기 제1트렌치를 매립하는 제1절연막을 형성하는 단계; Forming a first insulating layer for embedding the first trench; 상기 반도체 기판을 식각하여 단축방향으로 인접한 상기 제1트렌치를 연결하는 제2트렌치를 형성하는 단계; Forming a second trench for connecting the first trench adjacent to the minor axis direction by etching the semiconductor substrate; 상기 제2트렌치에 제2절연막을 매립하여 상기 제1 및 제2트렌치에 의해 정의된 굴곡진 활성영역을 정의하는 단계; Defining a curved active area defined by the first and second trench to bury the second insulating film in the second trench; 및 상기 굴곡진 활성영역을 가로지르는 한 쌍의 게이트라인을 형성하는 단계를 포함하는 것을 특징으로 한다. And it characterized by including the step of forming a pair of gate lines crossing the curved active area.

본 실시예예 따른 반도체 장치는 반도체 기판에 형성된 복수의 트렌치에 의해 정의된 굴곡진 활성영역; The embodiment according ExamplesExamples semiconductor device is a curved active area defined by a plurality of trenches formed in a semiconductor substrate; 상기 복수의 트렌치를 갭필하는 절연막; An insulating film gaeppil the plurality of trenches; 및 상기 굴곡진 활성영역을 가로지르는 한 쌍의 게이트라인을 포함하는 것을 특징으로 한다. And it characterized in that it comprises a pair of gate lines crossing the curved active area.

특히, 상기 한 쌍의 게이트라인은 평행하고, 상기 한 쌍의 게이트라인은 매립 게이트라인을 포함하며, 상기 활성영역에 접하면서 상기 한 쌍의 게이트라인을 교차하는 방향으로 연장된 비트라인을 더 포함하는 것을 특징으로 한다. In particular, the gate lines of the pair are parallel, and the gate line of the pair further comprises a bit line extending in a direction crossing the gate line of the pair, while in contact with the active region comprises a buried gate line and it characterized in that.

본 기술은 굴곡을 갖는 활성영역을 형성하여 활성영역의 리닝 현상을 방지하는 효과가 있다. This technique is effective to form the active region having a curved development to prevent cleaning of the active area.

도 1은 본 실시예에 따른 반도체 장치를 나타내는 평면도이다. 1 is a plan view of the semiconductor device of the embodiment.
도 2는 도 1에 도시된 반도체 장치를 간략히 표현한 사시도이다. Figure 2 is a perspective view showing an overview image of the semiconductor device shown in Fig.
도 3은 본 실시예에 따른 활성영역의 일 예를 나타내는 평면도이다. 3 is a plan view showing an example of the active region according to this embodiment.
도 4는 본 실시예에 따른 활성영역들의 배치도이다. Figure 4 is a layout of the active region according to this embodiment.
도 5는 본 실시예에 따른 게이트라인의 배치도이다. 5 is a layout view of a gate line according to the present embodiment.
도 6은 본 실시예에 따른 게이트라인 및 비트라인의 배치도이다. 6 is a layout view of a gate line and a bit line according to the present embodiment.
도 7a 내지 도 7d는 제1실시예에 따른 활성영역 제조방법을 설명하기 위한 공정 평면도이다. Figures 7a to 7d is a process plan view for explaining the active region produced according to the first embodiment.
도 8a 내지 도 8e는 제2실시예에 따른 활성영역 제조방법을 설명하기 위한 공정 평면도이다. Figure 8a-Figure 8e is a process plan view for explaining the active region manufacturing method according to the second embodiment.

이하, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 실시예의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 첨부 도면을 참조하여 설명하기로 한다. To be described in detail below, enough to self having ordinary skill in the art An example of this embodiment easily carry out the present embodiment of the technical idea with reference to the accompanying drawings will be described.

도 1은 본 실시예에 따른 반도체 장치를 나타내는 평면도이다. 1 is a plan view of the semiconductor device of the embodiment.

도 1에 도시된 바와 같이, 제1게이트라인(G1)이 지나가는 제1영역(101)과 제2게이트라인(G2)이 지나가는 제2영역(102)이 서로 교차하는 각도를 갖고 굴곡진 하나의 활성영역(100)이 형성된다. 1, the first gate line (G1) passing the first region 101 and the second gate line (G2) passing a second region 102, a binary is bent at an angle to intersect with each other active region 100 is formed. 즉, 제1트랜지스터가 형성되는 제1영역(101)과 제2트랜지스터가 형성되는 제2영역(102)은 공통 영역에 비트라인콘택(BLC)이 형성되는 소스영역(Source)과, 제1 및 제2영역(101, 102)에 각각 스토리지노드콘택(SNC1, SNC2)이 형성되는 드레인영역(Drain)을 포함하는 하나의 활성영역(100)이 형성된다. That is, that the first transistor is formed in the first region 101 and a second region in which the transistor is formed (102) source to bit line contact (BLC) is formed in the common area region (Source) and the first and a second region (101, 102) is one of the active region 100 including a drain region (drain) in which each storage node contacts (SNC1, SNC2) is formed is formed on.

제1영역(101)과 제2영역(102)이 교차하여 이루는 내각(θ)은 1°∼179°일 수 있으며, 제1영역(101)과 제2영역(102)이 교차되는 공통 영역에는 비트라인(BL)과 연결되는 비트라인콘택(BLC, Bit Line Contact)이 형성될 수 있다. The first area 101 and second area 102 intersects the forming cabinet (θ) is 1 ° ~179 ° may be, the first area 101 and second area 102 intersects the common area that has the bit line contact which is connected to the bit line (BL) (BLC, bit line contact) can be formed.

또한, 제1영역(101)과 제2영역(102)의 양 끝단에는 각각 캐패시터와 연결하기 위한 제1스토리지 노드 콘택(SNC1, Storage Node Contact)과 제2스토리지 노드 콘택(SNC2, Storage Node Contact)이 형성된다. In addition, the first area 101 and second area 102, at both ends, the first storage node contact (SNC1, Storage Node Contact) and a second storage node contacts (SNC2, Storage Node Contact) for connecting with a respective capacitor of It is formed.

결론적으로, 하나의 굴곡진 활성영역(100)에는 서로 평행한 2개의 게이트라인(G1, G2)이 지나고, 제1 및 제2게이트라인(G1, G2)에 교차하도록 배치된 비트라인(BL)이 지나간다. In conclusion, one of the curved active region 100 has two gate lines parallel to each other a bit line arranged to (G1, G2) is passed, crossing the first and second gate lines (G1, G2), (BL) this pass. 각각의 활성영역(100)은 소자분리막에 의해 정의된다. Each active region 100 is defined by the device isolation film.

위와 같이, 제1영역과 제2영역이 교차하여 이루는 내각을 갖는 굴곡진 활성영역(100)을 형성하면, 제1영역과 제2영역이 서로 지탱하므로 활성영역의 기울어짐 또는 쓰러짐 현상을 방지할 수 있다. As above, if the first region and the second region forms a curved active area 100 having a cabinet forming the intersecting, the so first region and the second region are supporting each other to prevent the tilt of the active region of luggage or sseureojim phenomenon can.

도 2는 도 1에 도시된 반도체 장치를 간략히 표현한 사시도이다. Figure 2 is a perspective view showing an overview image of the semiconductor device shown in Fig.

도 2를 참조하면, 하나의 굴곡진 활성영역(100)이 형성되고, 활성영역(100)에는 서로 평행한 2개의 게이트라인(G1, G2)이 지나간다. Referring to Figure 2, a curved active area 100 Gin is formed, the active region (100) passes the two gate lines (G1, G2) parallel to each other. 각각의 게이트라인(G1, G2)은 도시된 바와 같이 매립 게이트 일 수 있으며, 매립 게이트 외에 평판형(Planar Type), 핀형(Fin Type), 리세스형(Recess Type) 등의 모든 게이트 구조에서 적용이 가능하다. Each of the gate lines (G1, G2) is applied in all of the gate structure, such as may be a buried gate As shown, the buried gate in addition to plate type (Planar Type), pin (Fin Type), recessed (Recess Type) this is possible.

또한, 설명의 편의를 위해 도 1에 도시된 반도체 장치를 간략히 표현하고 있으나, 게이트라인(G1, G2) 사이의 활성영역에는 비트라인에 연결되는 비트라인 콘택이 형성될 수 있고, 활성영역(100) 양 끝단은 각각 캐패시터에 연결되는 스토리지 노드 콘택이 형성될 수 있다. Further, Fig for convenience of description. However briefly expressed the semiconductor device shown in Figure 1, gate lines (G1, G2) has a bit line contact which is connected to the bit line can be formed in the active region between the active region (100 ), both ends may be a storage node contacts that are connected to form each capacitor.

위와 같이, 제1영역과 제2영역이 교차하여 이루는 내각을 갖는 굴곡진 활성영역(100)을 형성하면, 제1영역과 제2영역이 서로 지탱하므로 활성영역의 기울어짐 또는 쓰러짐 현상을 방지할 수 있다. As above, if the first region and the second region forms a curved active area 100 having a cabinet forming the intersecting, the so first region and the second region are supporting each other to prevent the tilt of the active region of luggage or sseureojim phenomenon can.

도 3은 본 실시예에 따른 활성영역의 일 예를 나타내는 평면도이다. 3 is a plan view showing an example of the active region according to this embodiment.

도 3에 도시된 바와 같이, 굴곡진 활성영역의 내각(θ)은 활성영역의 쓰러짐 또는 기울어짐 현상의 방지가 가능한 각도를 갖고 형성되며, (a)와 같이 90°의 내각을 갖도록 형성될 수 있고, (b)와 같이 90°보다 작은 내각을 갖고 형성되거나, (c)와 같이 90°보다 큰 내각을 갖고 형성될 수 있다. , The cabinet (θ) of a curved active area, as shown in Figure 3 can be formed to have interior angles of 90 °, such as is formed with the possible angle prevent sseureojim or tilting phenomenon of the active area, (a) and, it may be formed having a small cabinet than 90 ° as shown in (b), may be formed to have a larger cabinet than 90 ° as shown in (c). 이때, 활성영역의 내각(θ)은 하나의 활성영역에 2개의 게이트라인이 지나갈 수 있는 범위내에서 조절할 수 있다. At this time, the cabinet (θ) of the active region can be controlled to the extent that the two gate lines pass through the active region of one.

본 실시예에서는 설명의 편의를 위해 활성영역의 내각이 90°인 경우를 가정하여 설명하기로 한다. In this embodiment, for convenience of explanation will be described on the assumption that if the cabinet of the active region of 90 °.

도 4는 본 실시예에 따른 활성영역들의 배치도이다. Figure 4 is a layout of the active region according to this embodiment.

도 4에 도시된 바와 같이, 반도체 기판(200)에 굴곡을 갖는 활성영역(202)이 형성된다. The active region (202) having a bending in the semiconductor substrate 200 as shown in Figure 4 is formed. 이때, 각각의 활성영역(202)은 소자분리막(201)에 의해 정의된다. At this time, each active area 202 is defined by the device isolation film 201. 소자분리막(201)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. The device isolation film 201 may be formed of a STI (Shallow Trench Isolation) process.

활성영역(202)은 도 3에 도시된 바와 같이 1°∼179°의 내각을 갖고 형성될 수 있으며, 활성영역(202)의 굽은 모서리 방향은 0°∼359.9°의 방향을 향할 수 있다. Active area 202 is 3, and the 1 ° can be formed with the cabinet of ~179 °, as shown in, the curved edge direction of the active region 202 may be directed to the direction of 0 ° ~359.9 °. 또한, 각각의 활성영역(202)들은 동일한 모서리 방향으로 반복되게 형성되거나, 인접한 활성영역(202)들과 다른 다양한 방향으로 배치되어 형성될 수 있다. Further, each of the active region 202 may be formed or to be repeated in the same edge direction, formed are arranged in a variety of different directions with adjacent active regions 202. The

설명의 편의를 위해, 본 실시예에서는 동일한 모서리 방향으로 반복되게 형성된 활성영역들을 가정하기로 한다. For convenience of explanation, in the present embodiment, it is assumed to be active regions are formed repeatedly in the same edge direction.

도 5는 본 실시예에 따른 게이트라인의 배치도이다. 5 is a layout view of a gate line according to the present embodiment.

도 5에 도시된 바와 같이, 반도체 기판(300)에 굴곡을 갖는 활성영역(302)이 형성된다. 5, the active region 302 having a bend to the semiconductor substrate 300 is formed. 이때, 각각의 활성영역(302)은 소자분리막(301)에 의해 정의된다. At this time, each of the active region 302 is defined by the device isolation film 301. 소자분리막(301)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. The device isolation film 301 may be formed of a STI (Shallow Trench Isolation) process.

그리고, 각각의 활성영역(302)은 2개의 게이트라인(303)이 지나간다. And, each of the active region (302) passes the two gate lines 303. 하나의 활성영역(302)을 동시에 지나는 2개의 게이트라인(303)은 서로 평행하게 연장되도록 배치된다. Two gate line 303 that passes through the one of the active region 302 at the same time are arranged to be parallel to each other.

도 6은 본 실시예에 따른 게이트라인 및 비트라인의 배치도이다. 6 is a layout view of a gate line and a bit line according to the present embodiment.

도 6에 도시된 바와 같이, 반도체 기판(400)에 굴곡을 갖는 활성영역(402)이 형성된다. 6, the active region 402 having a bending in the semiconductor substrate 400 is formed. 이때, 각각의 활성영역(402)은 소자분리막(401)에 의해 정의된다. At this time, each active area 402 is defined by the device isolation film 401. 소자분리막(401)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. The device isolation film 401 may be formed of a STI (Shallow Trench Isolation) process.

그리고, 각각의 활성영역(402)은 2개의 게이트라인(403)이 지나간다. And, each of the active region 402 pass the two gate lines 403. 하나의 활성영역(402)을 동시에 지나는 2개의 게이트라인(403)은 서로 평행하게 연장되도록 배치된다. Two gate line 403 that passes through the one of the active region 402 at the same time are arranged to be parallel to each other.

그리고, 활성영역(402)의 굴곡진 부분 즉, 활성영역(402)을 동시에 지나는 한쌍의 게이트라인(403) 사이의 공통 영역을 지나는 비트라인(404)이 배치된다. And, that the curved portion of the active region 402, the bit line 404 that passes through the common area between a pair of the gate line that passes through the active region 402 at the same time (403) is disposed. 하나의 비트라인(404)은 하나의 활성영역(402)을 지나도록 배치되며, 게이트라인(403)에 교차되는 방향으로 배치된다. One bit line 404 is arranged to pass one of the active region 402, it is arranged in a direction crossing the gate line 403.

도 7a 내지 도 7d는 제1실시예에 따른 활성영역 제조방법을 설명하기 위한 공정 평면도이다. Figures 7a to 7d is a process plan view for explaining the active region produced according to the first embodiment.

도 7a에 도시된 바와 같이, 반도체 기판(11)을 식각하여 장축과 단축을 갖는 제1트렌치(12)를 형성한다. As shown in Figure 7a, by etching the semiconductor substrate 11 to form a first trench (12) having long and short axes. 반도체기판(11)은 실리콘함유 재료를 포함할 수 있다. Semiconductor substrate 11 may comprise a silicon-containing material. 반도체기판(11)은 단결정실리콘기판을 포함할 수 있다. Semiconductor substrate 11 may include a single crystal silicon substrate.

제1트렌치(12)를 형성하기 위해, 반도체 기판(11) 상에 마스크 패턴(도시생략)을 형성한 후, 마스크 패턴을 식각배리어로 반도체 기판(11)을 식각하는 공정을 진행한다. To form the first trenches 12, and then on the semiconductor substrate 11 to form a mask pattern (not shown), and the process proceeds to the step of etching the semiconductor substrate 11, a mask pattern as an etching barrier. 마스크 패턴(도시생략)은 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)으로 패터닝하여 형성할 수 있다. A mask pattern (not shown) may be formed by patterning the photosensitive film with a coating (Coating), and the exposure (Exposure) and a developer (Development). 특히, 마스크 패턴(도시생략)을 형성하기 전에 반도체 기판(11) 상에 버퍼층(Buffer Layer), 하드마스크층(Hard Mask) 및 반사방지막(ARC, Anti Reflection Coating)로 이루어진 그룹 중에서 선택된 어느 하나의 단층막 또는 이들의 적층막을 추가로 형성할 수 있다. In particular, a mask pattern which before the formation of the (not shown) is selected from the group consisting of a buffer (Buffer Layer), the hard mask layer (Hard Mask), and anti-reflective coating (ARC, Anti Reflection Coating) on ​​a semiconductor substrate 11, a It can be formed by adding a single layer film or a laminated film.

도면부호 11A는 제1트렌치(12)에 의해 패터닝된 반도체 기판이다. Reference numeral 11A is the semiconductor substrate, patterned by a first trench (12).

도 7b에 도시된 바와 같이, 패터닝된 반도체 기판(11A)을 식각하여 단축방향으로 인접한 제1트렌치(12)를 연결하는 제2트렌치(13)를 형성한다. As shown in Figure 7b, by etching the patterned semiconductor substrate (11A) forms a second trench 13 to connect the first trench (12) adjacent in the short axis direction. 제2트렌치(13)를 통해 단축방향으로 인접한 제1트렌치(13)들이 연결되어 굴곡을 갖는 활성영역(11B)이 정의된다. A first trench (13) adjacent in the short axis direction through a second trench 13 are connected to the active region (11B) is defined with a curvature.

제2트렌치(13)는 제1트렌치(12)를 포함하는 반도체 기판(11) 상에 제2트렌치영역을 오픈시키는 마스크패턴(도시생략)을 형성하고, 마스크패턴(도시생략)을 식각배리어으로 반도체 기판(11)을 식각하여 형성할 수 있다. The second trench 13 has a first trench (12) etch the barrier to the semiconductor substrate 11 to form a second mask pattern (not shown) for opening the trench region, and a mask pattern image (not shown) containing the It can be formed by etching the semiconductor substrate 11.

제2트렌치(13)를 형성하기 전에 제1트렌치(12)의 어택(Attack) 등을 방지할 목적으로 보호막을 매립할 수 있으며, 제2트렌치(13)의 형성이 완료된 후 마스크패턴(도시생략)과 함께 제거되거나, 마스크패턴 제거 후 보호막 제거공정을 통해 제거할 수 있다. The can filling the protective film for the purpose of preventing the attack (Attack) of a first trench (12), such as prior to forming the second trench 13, and, after the completion of formation of the second trench 13, a mask pattern (not shown ) and can be removed or removed from the protective film removing step after removing the mask pattern together.

도 7c에 도시된 바와 같이, 제1트렌치(12) 및 제2트렌치(13)에 절연막(14)을 매립한다. The embedded, the insulating film 14, the first trenches 12 and second trenches 13, as shown in Figure 7c. 절연막(14)은 산화막을 포함할 수 있다. Insulating film 14 may include an oxide film. 절연막(14)은 활성영역을 정의하기 위한 소자분리막을 형성하기 위한 것으로, 이하 제1 및 제2트렌치(12, 13)에 매립된 절연막(14)을 '소자분리막(14)'이라고 한다. Insulating film 14 is an insulating film 14 is embedded in that for forming the device isolation film, below the first and second trenches (12, 13) for defining an active region is referred to as "the device isolation film 14 '.

결론적으로, 도 7d에 도시된 바와 같이, 복수의 트렌치를 통해 형성된 소자분리막(14)을 통해 굴곡진 활성영역(11B)이 정의된다. Consequently, the active region (11B) curved over the device isolation film 14 formed over the plurality of trenches, as shown in Figure 7d is defined.

도 8a 내지 도 8e는 제2실시예에 따른 활성영역 제조방법을 설명하기 위한 공정 평면도이다. Figure 8a-Figure 8e is a process plan view for explaining the active region manufacturing method according to the second embodiment.

도 8a에 도시된 바와 같이, 반도체 기판(21)을 식각하여 장축과 단축을 갖는 제1트렌치(22)를 형성한다. As shown in Figure 8a, by etching the semiconductor substrate 21 to form a first trench (22) having long and short axes. 반도체기판(21)은 실리콘함유 재료를 포함할 수 있다. Semiconductor substrate 21 may comprise a silicon-containing material. 반도체기판(21)은 단결정실리콘기판을 포함할 수 있다. Semiconductor substrate 21 may include a single crystal silicon substrate.

제1트렌치(22)를 형성하기 위해, 반도체 기판(21) 상에 마스크 패턴(도시생략)을 형성한 후, 마스크 패턴을 식각배리어로 반도체 기판(21)을 식각하는 공정을 진행한다. To form the first trenches 22, and then on the semiconductor substrate 21 to form a mask pattern (not shown), and the process proceeds to the step of etching the semiconductor substrate 21, a mask pattern as an etching barrier. 마스크 패턴(도시생략)은 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)으로 패터닝하여 형성할 수 있다. A mask pattern (not shown) may be formed by patterning the photosensitive film with a coating (Coating), and the exposure (Exposure) and a developer (Development). 특히, 마스크 패턴(도시생략)을 형성하기 전에 반도체 기판(21) 상에 버퍼층(Buffer Layer), 하드마스크층(Hard Mask) 및 반사방지막(ARC, Anti Reflection Coating)로 이루어진 그룹 중에서 선택된 어느 하나의 단층막 또는 이들의 적층막을 추가로 형성할 수 있다. In particular, a mask pattern which before the formation of the (not shown) is selected from the group consisting of a buffer (Buffer Layer), the hard mask layer (Hard Mask), and anti-reflective coating (ARC, Anti Reflection Coating) on ​​a semiconductor substrate 21, a It can be formed by adding a single layer film or a laminated film.

도면부호 21A는 제1트렌치(22)에 의해 패터닝된 반도체 기판이다. Reference numeral 21A is the semiconductor substrate, patterned by a first trench (22).

도 8b에 도시된 바와 같이, 제1트렌치(22)에 절연막을 매립한다. As it is shown in Figure 8b, and the buried insulating film in the first trench (22). 절연막은 산화막을 포함할 수 있다. The insulating film may include an oxide film. 절연막이 매립된 제1트렌치(22)를 이하 '제1소자분리막(22)'이라고 한다. An insulating film embedded in the below the first trenches 22 is called "a first element isolation film 22 '.

도 8c에 도시된 바와 같이, 패터닝된 반도체 기판(21A)을 식각하여 단축방향으로 인접한 제1소자분리막(22)을 연결하는 제2트렌치(23)를 형성한다. As shown in Figure 8c, by etching the patterned semiconductor substrate (21A) to form a second trench (23) for connecting a first element isolation film (22) adjacent in the short axis direction. 제2트렌치(23)를 통해 단축방향으로 인접한 제1소자분리막(22)들이 연결되어 굴곡을 갖는 활성영역(21B)이 정의된다. A first isolation film (22) adjacent in the short axis direction through a second trench 23 are connected to the active region (21B) is defined with a curvature.

제2트렌치(23)는 제1소자분리막(22)을 포함하는 반도체 기판(21) 상에 제2트렌치영역을 오픈시키는 마스크패턴(도시생략)을 형성하고, 마스크패턴(도시생략)을 식각배리어으로 반도체 기판(21)을 식각하여 형성할 수 있다. The second trench 23 is etched barrier a first element isolation film 22 the semiconductor substrate 21 to form a second mask pattern (not shown) for opening the trench region, and a mask pattern image (not shown) containing the as it can be formed by etching the semiconductor substrate 21.

도 8d에 도시된 바와 같이, 제2트렌치(23)에 절연막을 매립한다. As it is shown in Figure 8d, and the buried insulating film in the second trench (23). 절연막은 산화막을 포함할 수 있다. The insulating film may include an oxide film. 절연막이 매립된 제2트렌치(23)를 이하 '제2소자분리막(23)'이라고 한다. An insulating film embedded in the below the second trench 23 is referred to as "the second element isolation film 23 '. 제1 및 제2소자분리막(22, 23)은 모두 굴곡진 활성영역(21B)을 정의하기 위한 것으로, 소자분리막(24)이라고 하기로 한다. Claim that for the first and second element isolation film (22, 23) all defining a curved active region (21B), it will be called the device isolation film 24.

결론적으로, 도 8e에 도시된 바와 같이, 복수의 트렌치를 통해 형성된 소자분리막(24)을 통해 굴곡진 활성영역(21B)이 정의된다. Consequently, the active region (21B) curved over the device isolation film 24 formed over the plurality of trenches, as shown in Figure 8e is defined.

본 실시예에서는 설명의 편의를 위해 내각이 90°인 경우를 가정하였으나, 활성영역(21B)의 굴곡은 1°∼179°의 내각을 갖을 수 있으며, 활성영역의 굽은 모서리 방향은 0°∼359.9°의 방향을 향할 수 있다. In the present embodiment, but assumed that the cabinet is 90 ° for ease of explanation, the curvature of the active region (21B) is possible to have a cabinet of 1 ° ~179 °, a curved edge direction of the active region is 0 ° ~359.9 It may be directed to the direction °. 활성영역(21B)들은 동일한 모서리 방향으로 반복되게 형성될 수 있으며, 또는 인접한 활성영역(21B)들과 다른 다양한 방향으로 배치되어 형성될 수 있다. An active region (21B) can be formed is disposed in a variety may be formed to be repeated with the same edge direction, with or adjacent active region (21B) different directions.

본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. While the present embodiment is specifically described as the technical idea according to the embodiment, the above-described embodiment is for a description thereof should be noted that not for the limitation. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. In addition, one of ordinary experts in the art examples of this embodiment will be understood by example various embodiments are possible within the scope of the technical concept of this embodiment example.

100 : 활성영역 100: an active region
101 : 제1영역 102 : 제2영역 101: first area 102: second area
G1, G2 : 게이트라인 BL : 비트라인 G1, G2: gate lines BL: bitline
BLC : 비트라인 콘택 SNC1, SNC2 : 스토리지 노드 콘택 BLC: bit line contact SNC1, SNC2: storage node contact

Claims (15)

  1. 반도체 기판에 서로 교차하는 제1영역과 제2영역을 포함하여 굴곡진 형상을 갖는 활성영역을 정의하기 위해 복수의 트렌치를 형성하는 단계; A step of forming a plurality of trenches to define the active region having a curved shape including first and second regions crossing each other on a semiconductor substrate;
    상기 복수의 트렌치를 갭필하는 절연막을 형성하는 단계; Forming an insulating film for gaeppil the plurality of trenches;
    상기 활성영역의 제1영역을 가로지르는 제1게이트라인을 형성하는 단계; Forming a first gate line crossing the first region of the active region; And
    상기 활성영역의 제2영역을 가로지르되, 상기 제1게이트라인과 평행하는 제2게이트라인을 형성하는 단계 It is cross the second region of the active region, forming a second gate line that is parallel to the first gate line
    를 포함하는 반도체 장치 제조 방법. Method of manufacturing a semiconductor device comprising a.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈ ◈ claim 2 is readable medium was abandoned upon payment .◈
    제1항에 있어서, According to claim 1,
    상기 굴곡진 형상을 갖는 활성영역을 정의하기 위해 복수의 트렌치를 형성하는 단계는, Forming a plurality of trenches for defining active regions having the contoured shape,
    상기 반도체 기판을 식각하여 장축과 단축을 갖는 제1트렌치를 형성하는 단계; Forming a first trench having a major axis with a speed by etching the semiconductor substrate; And
    단축방향으로 인접한 상기 제1트렌치가 연결되도록 상기 반도체 기판을 식각하여 제2트렌치를 형성하는 단계 The adjacent shorter axis comprising the steps of: etching the semiconductor substrate to form a second trench so that the trench 1 is connected
    를 포함하는 반도체 장치 제조 방법. Method of manufacturing a semiconductor device comprising a.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈ ◈ claim 3 has been abandoned during the registration fee paid set .◈
    제1항에 있어서, According to claim 1,
    상기 제1게이트라인 및 제2게이트라인은 일정간격 이격되고 평행하는 반도체 장치 제조 방법. The first gate line and the second gate line production method for a semiconductor device spaced a predetermined interval in parallel.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈ ◈ claim 4 is set when the registration fee has been paid to give up .◈
    제1항에 있어서, According to claim 1,
    상기 제1 및 제2게이트라인을 형성하는 단계 후, After forming the first and second gate lines,
    상기 활성영역의 제1영역과 제2영역이 교차하는 공통영역에 접하면서 상기 제1 및 제2게이트라인에 교차하는 방향으로 연장되는 비트라인을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법. The first region and the second semiconductor device manufacturing method of this region and in contact with the common region of crossing comprising the step of forming a bit line extending in a direction intersecting the first and second gate lines more of the active region.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈ ◈ claim 5 is set when the registration fee has been paid to give up .◈
    제1항에 있어서, According to claim 1,
    상기 활성영역의 제1영역과 제2영역은 1°∼179°의 내각을 갖고 교차되는 반도체 장치 제조 방법. The first region and the second region is a method of manufacturing a semiconductor device which has a cross Ministry of 1 ° ~179 ° in the active region.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈ ◈ 6. The registration fee has been paid to give up when .◈
    제1항에 있어서, According to claim 1,
    상기 굴곡진 형상을 갖는 활성영역은 상기 반도체 기판에 서로 이격되어 복수개 형성되는 반도체 장치 제조 방법. Said active region having a shape bent Truesilver method of manufacturing a semiconductor device which is formed a plurality of spaced apart from each other on the semiconductor substrate.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈ ◈ claim 7 is set when the registration fee has been paid to give up .◈
    제1항에 있어서, According to claim 1,
    상기 제1 및 제2게이트라인은 매립 게이트라인을 포함하는 반도체 장치 제조 방법. The first and second gate line method of manufacturing a semiconductor device including a buried gate line.
  8. 반도체 기판에 장축과 단축을 갖는 제1트렌치를 형성하는 단계; Forming a first trench having a long and short axes in the semiconductor substrate;
    상기 제1트렌치를 매립하는 제1절연막을 형성하는 단계; Forming a first insulating layer for embedding the first trench;
    상기 반도체 기판을 식각하여 단축방향으로 인접한 상기 제1트렌치를 연결하는 제2트렌치를 형성하는 단계; Forming a second trench for connecting the first trench adjacent to the minor axis direction by etching the semiconductor substrate;
    상기 제2트렌치에 제2절연막을 매립하여 상기 제1 및 제2트렌치에 의해 정의된 굴곡진 활성영역을 정의하는 단계; Defining a curved active area defined by the first and second trench to bury the second insulating film in the second trench; And
    상기 굴곡진 활성영역을 가로지르는 한 쌍의 게이트라인을 형성하는 단계 Forming a pair of gate lines crossing the contoured active region
    를 포함하는 반도체 장치 제조 방법. Method of manufacturing a semiconductor device comprising a.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈ ◈ 9. The registration fee has been paid to give up when .◈
    제8항에 있어서, The method of claim 8,
    상기 한 쌍의 게이트라인은 일정간격 이격되고 평행한 반도체 장치 제조 방법. A gate line of the pair is a method of manufacturing a semiconductor device a predetermined distance apart and parallel.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈ 10. ◈ has set the registration fee has been paid to give up when .◈
    제8항에 있어서, The method of claim 8,
    상기 게이트라인을 형성하는 단계 후, After the step of forming the gate line,
    상기 활성영역에 접하고 상기 한 쌍의 게이트라인에 교차하는 방향으로 연장된 비트라인을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법. The method for manufacturing a semiconductor in contact with the active region further comprises the step of forming a bit line extending in a direction crossing the gate lines and the pair of apparatus.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈ 11. ◈ has set the registration fee has been paid to give up when .◈
    제8항에 있어서, The method of claim 8,
    상기 활성영역은 1°∼179°의 내각을 갖는 반도체 장치 제조 방법. The active region A method of manufacturing a semiconductor device having a cabinet of 1 ° ~179 °.
  12. 반도체 기판에 형성된 복수의 트렌치에 의해 정의된 굴곡진 활성영역; A curved active area defined by a plurality of trenches formed in a semiconductor substrate;
    상기 복수의 트렌치를 갭필하는 절연막; An insulating film gaeppil the plurality of trenches; And
    상기 굴곡진 활성영역을 가로지르는 한 쌍의 제1게이트라인 및 제2게이트라인을 포함하되, Comprising: a first gate line and a second gate line of crossing the curved active area pair,
    상기 굴곡진 활성영역은 서로 교차하는 제1영역과 제2영역을 포함하며, Wherein the contoured active region comprises a first and second regions cross each other,
    상기 제1게이트라인은 상기 제1영역을 가로지르며, 상기 제2게이트라인은 상기 제1게이트라인에 평행하여 상기 제2영역을 가로지르는 형상을 갖는 The first gate line across the said first region, the second gate line, having a shape transverse to the second area in parallel to the first gate line
    반도체 장치. The semiconductor device.
  13. 삭제 delete
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈ 14. ◈ has set the registration fee has been paid to give up when .◈
    제12항에 있어서, 13. The method of claim 12,
    상기 한 쌍의 제1 및 제2게이트라인은 매립 게이트라인을 포함하는 반도체 장치. First and second gate line of the pair is a semiconductor device including a buried gate line.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈ ◈ 15. The registration fee has been paid to give up when setting .◈
    제12항에 있어서, 13. The method of claim 12,
    상기 활성영역의 제1영역과 제2영역이 교차하는 공통영역에 접하면서 상기 제1 및 제2게이트라인에 교차하는 방향으로 연장된 비트라인을 더 포함하는 반도체 장치. While in contact with the common region in which the first region and the second region of the active region intersecting the semiconductor device further comprising a bit line extending in a direction crossing the first and second gate lines.
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