KR101873022B1 - SoC Dual Processor Architecture for Internet of Things - Google Patents

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KR101873022B1
KR101873022B1 KR20170009424A KR20170009424A KR101873022B1 KR 101873022 B1 KR101873022 B1 KR 101873022B1 KR 20170009424 A KR20170009424 A KR 20170009424A KR 20170009424 A KR20170009424 A KR 20170009424A KR 101873022 B1 KR101873022 B1 KR 101873022B1
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장성호
박수은
유영욱
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셀로코주식회사
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    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00General purpose image data processing
    • G06T1/20Processor architectures; Processor configuration, e.g. pipelining

Abstract

본 발명의 사물 인터넷용 시스템 온 칩 이중 프로세서 구조에 따르면, 2개의 CPU와 다중 버스를 구비하여 다양한 비트의 데이터를 처리하는 반도체 칩 프로세서 구조에 관한 것이며, 더욱 상세하게는 8비트 처리속도를 가지는 마이크로 컨트롤러를 통한 5메가 픽셀 이상의 영상을 초당 5프레임 이상으로 전송하기 위해서 고속의 8비트 버스를 추가 설계하고, 32비트 처리속도를 가지는 마이크로 프로세서를 통해 복잡한 센싱 알고리즘을 처리하여, 영상 복합 센서에 대한 사물 인터넷 시스템 온 칩에 특화된 다양한 기능을 제공하고 효율적으로 영상 처리와 센서 데이터의 처리 속도를 높일 수 있는 효과가 있다. According to the Internet of Things system-on-chip dual-processor architecture of the present invention, relates to a semiconductor chip processor architecture for processing data from a variety of bits includes two CPU and the multiple bus, and more particularly, to micro having an 8-bit processing rate 5, a megapixel or more image processing complex sensing algorithm additional design a high-speed 8-bit bus, and through the microprocessor having a 32-bit processing rate in order to transmit at least five frames per second, the objects of the video composite sensor via controller a system-on-a-chip to the Internet provides a wide range of specialized functions and efficiently to increase the processing speed of image processing and the sensor data effect.

Description

사물 인터넷용 시스템 온 칩 이중 프로세서 구조{SoC Dual Processor Architecture for Internet of Things} Internet of Things system-on-chip dual-processor architecture for {SoC Dual Processor Architecture for Internet of Things}

본 발명은 사물 인터넷용 시스템 온 칩 이중 프로세서 구조에 관한 것으로, 더욱 상세하게는 8비트 처리속도를 가지는 마이크로 컨트롤러를 통한 5메가 픽셀 이상의 영상을 초당 5프레임 이상으로 전송하기 위해서 고속의 8비트 버스를 추가 설계하고, 32비트 처리속도를 가지는 마이크로 프로세서를 통해 복잡한 센싱알고리즘을 처리하여, 영상 복합 센서가 포함된 사물인터넷용 단말기 노드에 특화된 다양한 기능을 제공하고 효율적으로 영상 처리와 센서 데이터의 처리 속도를 높이는 사물 인터넷용 시스템 온 칩 이중 프로세서 구조에 관한 것이다. The present invention relates to a system-on-chip dual-processor architecture for Internet of Things, and more particularly, to a high-speed 8-bit bus in order to transmit more than a 5 mega-pixel through a microcontroller having an 8-bit processing speed imaging at least 5 frames per second Add to design and process the complex sensing algorithm by the microprocessor has a 32-bit processing speed, an image composite sensor is provided with the included objects various functions specific to the internet terminal node for the effective processing speed of image processing and the sensor data, increase relates to a system-on-chip dual-processor architecture for the Internet of things.

일반적으로 시스템 온 칩 프로세서는 마이크로 프로세서, 내장메모리, 기능 블럭(영상처리, 음성처리, 고속연산 등), 복수의 주변기기 및 외부 버스 인터페이스 등을 하나의 칩 안에 적재한 IC를 의미한다. And generally system-on-a-chip processor means a microprocessor, internal memory, the functional block which IC (image processing, speech processing, high speed operation and so on), and a plurality of peripheral devices and external bus interface loaded in a single chip.

이러한 시스템 온 칩 프로세서의 개발로 시스템 사이즈를 축소할 수 있을 뿐만 아니라, 시스템 검증 시간이 단축되고, 시스템의 신뢰성을 향상시키며, 상품을 시장에 출시하는 시간 및 제품가격을 줄일 수 있게 되었다. Not only can reduce the size of the system to the development of such a system-on-chip processor, system verification time is shortened, improve the reliability of the system was able to reduce the time to market and price products to market.

시스템 온 칩 프로세서 중에서, 멀티미디어용 시스템 온 칩 프로세서는 하나의 칩 안에 멀티미디어용 기기에서 필요한 여러 가지 기능의 수행을 위한 회로가 포함된다. In a system-on-chip processor, a system-on-chip multimedia processor is included a circuit for performing the various functions required by the multimedia equipment in a single chip.

멀티미디어용 시스템 온 칩 프로세서의 발전과정에서, 초기에는 DCT (Discrrete Cosine Transform)나, ME(Motion Estimator) 같은 단일 기능의 회로가 내장되어 있는 구조에서, SRAM 이나 부팅 롬(Boot ROM)이 첨가되거나, 나아가서 대용량의 SDRAM 까지 내장된 칩까지 발전하고 있으며, 기술에 발전에 의해 더 많은 부가 기능이 내장되고 있다. In the development process of a multimedia system-on-chip processor, initially DCT (Discrrete Cosine Transform) or, in the structure with a built-in circuit of a single function, such as ME (Motion Estimator), a SRAM and the boot ROM (Boot ROM) is added, or further has been developed up to the chip to a large SDRAM, there are more add-on is built by the development in technology.

그런데, 멀티미디어용 시스템 온 칩 프로세서의 설계과정에서 사용되는 마이크로 프로세서는 멀티미디어 처리 기능들을 수행하기 위한 계산이나 전송 속도를 고려하여, 대체로 16비트 또는 32비트의 처리속도를 가지며, MPEG, H.264 등의 동영상 압축 방법을 써서 동영상 전송에 초점을 맞추었다. However, the microprocessors used in the design process of a multimedia system-on-a-chip processor by considering the calculation and transmission speed for performing the multimedia processing capabilities, typically have a processing speed of the 16-bit or 32-bit, MPEG, H.264, etc. using a video compression method focused on the video transmission.

따라서, 처리속도의 비트 수가 늘어나면, 그만큼 전력도 증가하고, 실리콘 면적이 커져서 제작 가격이 올라가는 문제점이 있었다. Therefore, after increasing the number of bits of the processing speed, there is a problem in that much power is also increased, and the silicon area is large, making rising prices.

대한민국 공개특허공보 공개번호 제10-2008-0020018호 Republic of Korea Patent Application Laid-Open Publication No. 10-2008-0020018 No.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 2개의 CPU와 다중 버스를 구비하여 다양한 비트의 데이터를 처리하는 반도체 칩 프로세서 구조에 관한 것이며, 더욱 상세하게는 8비트 처리속도를 가지는 마이크로 컨트롤러를 통한 5메가 픽셀 이상의 영상을 초당 5프레임 이상으로 전송하기 위해서 고속의 8비트 버스를 추가 설계하고, 32비트 처리속도를 가지는 마이크로 프로세서를 통해 복잡한 센싱 알고리즘을 처리하여, 영상 복합 센서가 포함된 사물인터넷용 단말기 노드에 특화된 다양한 기능을 제공하고 효율적으로 영상 처리와 센서 데이터의 처리 속도를 높일 수 있는 사물 인터넷용 시스템 온 칩 이중 프로세서 구조를 제공하는 것이다. The present invention is conceived to solve the above problems, two directed towards a CPU and the semiconductor chip processor architecture for processing data from a variety of bit and with a multiple-bus, and more particularly to a microcontroller having an 8-bit processing rate 5M to the pixels or image processing complex sensing algorithm additional design a high-speed 8-bit bus, and through the microprocessor having a 32-bit processing rate in order to transmit at least five frames per second, the object that contains the image composite sensor via provide a variety of functions specific to the internet terminal node for providing efficient image processing and a system-on-chip dual-processor architecture for Internet of things which may increase the processing speed of the sensor data to.

상술한 목적을 달성하기 위한 본 발명의 사물 인터넷용 시스템 온 칩 이중 프로세서 구조는 일반 센싱 및 구동 기능을 처리하고 제어하는 8비트 처리용량의 마이크로 컨트롤러와, 사물인터넷에 특화된 알고리즘을 고속으로 연산하는 기능을 수행하는 32비트 처리용량의 마이크로 프로세서를 포함하여 구성되고; Objects Internet system according to the present invention for achieving the above object-chip dual-processor architecture has a function of a microcontroller with 8-bit processing capability to process and control the general sense and the drive function, calculating the specific algorithm to the Internet of Things at a high speed comprising: a microprocessor for a 32-bit processing capability to perform; 상기 8비트 처리용량의 마이크로 컨트롤러와 내부 기능 블럭들을 연결하는 것으로 8비트 처리용량의 마이크로 컨트롤러가 반도체 칩 프로세서의 내부 기능 블럭들을 제어하여 일반 센싱 및 구동 신호를 전달하고 제어 명령을 전달하도록 하는 8비트 처리 용량의 저속 데이터 버스와, 8비트 처리 용량의 저속 데이터 버스에 비해 상대적으로 클럭 주파수가 높아 고속의 데이터 처리속도로 외부 주변장치들이 제어되도록 하는 8비트 처리용량의 고속 데이터 버스를 포함하여 구성되고; 8 bits to the microcontroller and microcontroller 8-bit capacity by connecting internal functional block diagram of the 8-bit processing capability to control the internal functional blocks of the semiconductor chip processor passes the normal sensing and a drive signal and to transmit a control command comprising: a high speed data bus of 8-bit processing capability such that an external peripheral device are controlled by the processing capacity low-speed data bus, and a low speed data buses relative the clock frequency, high-speed data processing speed higher than that of the 8-bit capacity of the .; 상기 32비트 처리용량의 마이크로 프로세서와 내부 기능 블럭들을 연결하는 것으로 32비트 처리용량의 마이크로 프로세서가 반도체 칩 프로세서의 내부 기능 블럭들을 제어하여 영상 데이터를 고속으로 처리하는 32비트 처리용량의 고속 데이터 버스를 포함하여 구성된 것을 특징으로 한다. A high speed data bus for 32-bit capacity of a microprocessor of the 32-bit processing capability 32-bit processing capability by connecting the microprocessor to the internal functional block diagram of a high-speed processing with the image data to control the internal functional blocks of the semiconductor chip processor and it characterized in that configured included.

8비트 처리용량의 마이크로 컨트롤러와 8비트 처리 용량의 고속 데이터버스와 32비트 처리용량의 마이크로 프로세서 사이에는 서로 다른 동작 주파수를 가진 신호를 처리하기 위한 동기화 작업을 수행하는 브릿지부가 각각 구비되고, 8비트 처리용량의 마이크로 컨트롤러와 32비트 처리용량의 마이크로 프로세서 사이에는 CPU의 명령을 송/수신해주는 역할을 수행하는 Mail Box부가 구비될 수 있다. Between 8-bit capacity of the microcontroller with 8-bit capacity high speed data bus and 32-bit processing capability of the microprocessor, the additional bridge to perform a synchronization operation for processing a signal having a different frequency of operation is provided, respectively, 8-bit between the microprocessor of the processing capacity of the microcontroller and 32-bit processing capability of it may be provided with additional Mail Box that acts that transmit / receive a command of the CPU.

8비트 처리용량의 고속 데이터 버스에 연결되어 사물인터넷에서 데이터 & 영상 보안 기능으로 소스 수준에서 센서 데이터와 영상 데이터를 암호화/복호화 처리를 하여 사물인터넷에 특화된 보안 기능을 지원하는 경량 암호 알고리즘부가 더 포함되어 구성될 수 있다. Is connected to the high speed data bus of 8-bit capacity portion further comprises a lightweight encryption algorithm to the data and video security sensor data and image data, the encryption / decryption processing at the source level in the Internet of Things supports specific security to Internet of Things It is may be made.

8비트 처리용량의 고속 데이터 버스에 연결되어 영상처리 효율을 향상시키고자 QVGA 해상도부터 VGA, SXGA, UXGA, QSXGA를 포함하여 최대 5백만 화소의 해상도까지 영상압축을 지원하고 외부 영상 센서로부터 입력된 영상 데이터의 해상도를 조절하는 스케일러부, 영상 데이터의 노이즈 성분을 최적화하는 노이즈감소부, 영상 데이터 내 변화되는 데이터를 감지하여 움직임을 검출하는 움직임 감지부, 외부 영상 센서로부터 입력된 영상 데이터를 압축하는 영상 인코더부 및 영상 잡음신호를 제거하는 기능을 더 포함하여 구성될 수 있다. A is connected to the high speed data bus of 8-bit capacity improves image processing efficiency and characters from QVGA resolution include VGA, SXGA, UXGA, QSXGA to support the image compression to resolutions up to 5 million pixels, and input from an external image sensor of the image scaler to control the data resolution, noise rejection for optimizing the noise component of the video data unit, it detects the presence of the data within the changed image data by the motion detecting a motion sensing unit, an image to compress the image data input from an external image sensor a function to remove the noise signal and a video encoder unit may be configured by further comprising.

이상에서 설명한 바와 같은 본 발명의 사물 인터넷용 시스템 온 칩 이중 프로세서 구조에 따르면, 2개의 CPU와 다중 버스를 구비하여 다양한 비트의 데이터를 처리하는 반도체 칩 프로세서 구조에 관한 것이며, 더욱 상세하게는 8비트 처리속도를 가지는 마이크로 컨트롤러를 통한 5메가 픽셀 이상의 영상을 초당 5프레임 이상으로 전송하기 위해서 고속의 8비트 버스를 추가 설계하고, 32비트 처리속도를 가지는 마이크로 프로세서를 통해 복잡한 센싱 알고리즘을 처리하여, 영상 복합 센서가 포함된 사물인터넷용 단말기 노드에 특화된 다양한 기능을 제공하고 효율적으로 영상 처리와 센서 데이터의 처리 속도를 높일 수 있는 효과가 있다. According to the Internet of Things system-on-chip dual-processor architecture of the present invention as described above, it relates to a semiconductor chip processor architecture for processing data from a variety of bits includes two CPU and the multiple bus, and more particularly, an 8-bit over a 5 megapixel image through the micro-controller having a processing speed to handle complex sensing algorithm additional design a high-speed 8-bit bus, and through the microprocessor having a 32-bit processing rate in order to transmit at least five frames per second, the image there are provided various functions specific to the Internet of things terminal node for containing composite sensor and effects efficiently to increase the processing speed of image processing and the sensor data.

도 1은 본 발명의 일실시예에 따른 사물 인터넷용 시스템 온 칩 이중 프로세서 구조를 나타낸 블럭도이며, 1 is a diagram of a system-on-chip dual-processor architecture for Internet objects, according to one embodiment of the invention,
도 2는 본 발명의 일실시예에 따른 사물 인터넷용 시스템 온 칩 이중 프로세서 구조에 포함된 8비트 마이크로 컨트롤러부를 나타낸 블럭도이며, 2 is a block diagram showing parts of an 8-bit microcontroller with on-chip dual-processor system objects Internet structure according to an embodiment of the present invention,
도 3은 본 발명의 일실시예에 따른 사물 인터넷용 시스템 온 칩 이중 프로세서 구조에 포함된 8비트 고속 데이터 버스부를 나타낸 블럭도이며, 3 is a diagram showing parts of 8-bit high-speed data bus included in the system-on-chip dual-processor architecture for Internet objects, according to one embodiment of the invention,
도 4는 본 발명의 일실시예에 따른 사물 인터넷용 시스템 온 칩 이중 프로세서 구조에 포함된 32비트 마이크로 컨트롤러부를 나타낸 블럭도이며, 4 is a block diagram showing parts of a 32-bit microcontroller including the Internet of Things system-on-chip dual-processor architecture according to an embodiment of the present invention,
도 5는 본 발명의 일실시예에 따른 사물 인터넷용 시스템 온 칩 이중 프로세서 구조의 하드웨어적 구조 설명을 위한 블럭도이다. Figure 5 is a block diagram for the hardware structure described in a system-on-a-chip dual-processor architecture for Internet objects, according to one embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다. Hereinafter, to explain in detail to the present invention is to facilitate the self invention having ordinary skill in the art that belong embodiment, with reference to the accompanying drawings a preferred embodiment of the present invention will be described in detail.

본 발명의 일실시예에 따른 사물 인터넷용 시스템 온 칩 이중 프로세서 구조는 도 1에 나타낸 바와 같이, 8비트 마이크로 컨트롤러부(100), 8비트 고속 데이터 버스부(300) 및 32비트 마이크로 프로세서부(500)를 포함하여 크게 3부분으로 나눌 수 있는데, 우선 8비트 마이크로 컨트롤러부(100)는 8비트 마이크로 컨트롤러 유닛(110; 8-bit MCU)과 8비트 저속 데이터 버스(130; MCU Bus), 그리고 여러 다양한 내부 기능 블럭(150)들로 구성되어 있으며 낮은 데이터 처리 및 사물 인터넷용 시스템 온 칩의 전체 동작을 제어한다. System for object the Internet according to one embodiment of the invention an on-chip dual-processor structure 1, the 8-bit microcontroller 100, an 8-bit high-speed data bus portion 300 and the 32-bit microprocessor unit ( There 500) can be divided into three portions including, first, 8-bit microcontroller unit 100 is 8-bit microcontroller unit (110; 8-bit MCU) and 8-bit low-speed data bus (130; MCU bus), and is composed of many different internal functional block 150, and controls the entire operation of the lower data processing and Internet of things system-on-chip.

8비트 고속 데이터 버스부(300)는 8비트 고속 데이터 버스(310; SenBus)와 영상 인코더부를 포함한 다양한 내부 기능 블럭(350)들로 구성되어 있으며 8비트의 고속 데이터 처리 및 영상 데이터 압축, 외부 통신 모듈과의 고속 인터페이스를 수행한다. 8-bit high-speed data bus section 300 is an 8-bit high-speed data bus (310; SenBus) and including parts of the video encoder and consists of the various internal functional block 350, high-speed data processing and image data compression of 8 bits, the external communication and it performs a high-speed interface with the module.

8비트 고속 데이터 버스(310)는 영상 데이터와 음성 데이터를 외부 통신모듈과 고속으로 송/수신하는 것에 적합하고, 8비트 저속 데이터 버스(130)는 센서 데이터와 8비트 마이크로 컨트롤러(110)에서 출력되는 명령을 외부 통신모듈이나 센서에 저속으로 송/수신하는 것에 적합하다. 8-bit high-speed data bus 310 is suitable as the transmit / receive the video data and audio data at high speed and external communication module, and 8-bit low-speed data bus 130 is output from the sensor data and the 8-bit microcontroller 110 the commands that are well suited to the transmission / reception at a low speed to the external communication module or a sensor.

32비트 마이크로 프로세서부(500)는 32비트 마이크로 프로세서(510; Core-A)와 대용량 외부 메모리 인터페이스(530; DDR2 controller), 32비트 고속 데이터 버스(550; AHB Bus)와 32비트 저속 데이터 버스(570; APB Bus)로 구성되어 있으며 복잡한 알고리즘 동작을 수행하고 고속 데이터 송/수신을 수행한다. 32-bit microprocessor unit 500 is a 32-bit microprocessor (510; Core-A) and high-capacity external memory interface (530; DDR2 controller), 32-bit high-speed data bus (550; AHB Bus) and a 32-bit low-speed data bus ( 570; it consists of APB Bus), and performs a complex algorithm operation and to perform high-speed data transmission / reception.

8비트 마이크로 컨트롤러부(100)와 8비트 고속 데이터 버스부(300) 사이에는 서로 다른 동작 주파수를 가진 신호를 처리하기 위한 동기화 작업을 수행하는 제1브릿지부(710; PRO2SEN Bridge)가 구비되고, 8비트 고속 데이터 버스부(300)와 32비트 마이크로 프로세서부(500) 사이에는 서로 다른 동작 주파수를 가진 신호를 처리하기 위한 동기화 작업을 수행하는 제2브릿지부(720; SEN2CORE Bridge)가 구비된다. Between 8-bit micro-controller unit 100, and an 8-bit high-speed data bus (300) has a first bridge portion that performs the synchronization operation for processing a signal having a different operating frequency; is provided with a (710 PRO2SEN Bridge), between 8-bit high-speed data bus portion 300 and the 32-bit microprocessor unit 500, the second bridge section for performing a synchronization operation for processing a signal having a different operating frequency; it is provided with a (720 SEN2CORE Bridge).

32비트 마이크로 프로세서부(500)의 32비트 마이크로 프로세서(510)와 8비트 마이크로 컨트롤러부(100)의 8비트 마이크로 컨트롤러 유닛(110) 사이에는 간단한 명령을 저장하여 각각의 CPU의 명령을 송/수신해주는 역할을 수행하는 Mail Box(730)부가 구비된다. 32-bit microprocessor 510 with an 8-bit micro between the 8-bit micro-controller unit 100, the controller unit 110 stores a simple command transmit / receive commands for each CPU to a 32-bit microprocessor unit 500 Mail Box (730) that acts, which is provided with added.

8비트 고속 데이터 버스부(300)와 32비트 마이크로 프로세서부(500) 사이에는 프로그래밍 부팅을 위한 부트로더부(740; Bootloader)가 구비되고, 8비트 마이크로 컨트롤러부(100)와 8비트 고속 데이터 버스부(300) 사이에는 8비트 마이크로 컨트롤러용 데이터 메모리부(750; XDATA RAM)가 구비된다. 8-bit high-speed data bus portion 300 and the 32-bit microprocessor unit 500, between, the boot loader portion (740; Bootloader) for programming the boot is provided with a, 8-bit microcontroller unit 100, and an 8-bit high-speed data bus between portions 300, for an 8-bit microcontroller, the data memory unit; it is provided with a (750 XDATA RAM).

상기 데이터 메모리부(750)는 8비트 마이크로 컨트롤러용 32KByte 저장 용량의 데이터 메모리로써, 듀얼 포트(Dual port)이므로 8비트 마이크로 컨트롤러(110)뿐만 아니라 메모리 접근부(DMA)에서도 접근(access)할 수 있다. The data memory unit 750 is able to access (access) also as a data memory in the 8-bit microcontroller 32KByte quota for dual-port (Dual port), so an 8-bit microcontroller 110, as well as the memory access unit (DMA) have.

8비트 마이크로 컨트롤러부(100)는 도 2에 나타낸 바와 같이, 사물 인터넷용 시스템 온 칩에 적합한 듀얼 CPU의 전체 동작을 제어하는 역할을 수행하며 8비트 처리용량의 8비트 마이크로 컨트롤러 유닛(110)과 8비트 저속 데이터 버스(130; MCU Bus)와 내부 기능 블럭(150)들로 구성되어 있다. 8-bit microcontroller unit 100, the Internet of Things system serves to control the overall operation of the dual-CPU suitable for the on-chip, 8-bit capacity of the 8-bit microcontroller unit 110 as shown in FIG. 2 and It is composed of; (MCU bus 130) and the inner block 150, an 8-bit low-speed data bus.

상기 8비트 마이크로 컨트롤러 유닛(110)은 8비트 마이크로 컨트롤러부(100)와 8비트 고속 데이터 버스부(300)의 모든 기능 블럭(150, 350)들을 직접 제어할 수 있다. The 8-bit microcontroller unit 110 can directly control all of the functional blocks (150, 350) 8-bit micro-controller unit 100, and an 8-bit high-speed data bus (300).

8비트 마이크로 컨트롤러부(100)의 8비트 마이크로 컨트롤러 유닛(110)은 8비트 처리용량의 마이크로 컨트롤러 유닛(MCU)으로써, Intel Standard 8051에 호환된다. 8-bit microcontroller unit 110 of the 8-bit microcontroller unit (100) is compatible to, Intel Standard 8051 as a microcontroller unit (MCU) of an 8-bit capacity.

8비트 마이크로 컨트롤러 유닛(110)부의 클럭 주파수는 7.384MHz이다. Clock frequency parts of 8-bit microcontroller unit 110 is 7.384MHz.

8비트 마이크로 컨트롤러부(100)의 8비트 저속 데이터 버스(130; MCU Bus)에 연결된 내부 기능 블럭(150)으로는 임의의 타이밍을 만들어 이벤트를 만들어주거나 발생된 이벤트를 계수하는 기능을 수행하는 2개의 타이머부(Timer), 입력 신호의 Level 변화에 따라 Pulse의 Width에 변화를 주는 2개의 펄스폭 변조부(PWM), 8비트 마이크로 컨트롤러 유닛(110)이 오작동을 하여 무한 루틴에 빠지는 것을 방지하는 것으로 정해진 시간에 스위치 reset을 하게 해주는 와치독 타이머부(WDT), RS-232 통신을 위한 것으로 최고 230400bps의 baud rate를 지원하는 2개의 UART부(UART), I2C 통신을 위한 I2C부(I2C), 최대 16개의 interrupt 중 하나를 muxing 처리하여 8비트 마이크로 컨트롤러 유닛(110)이 갖고 있는 2개의 외부 인터럽트 중 어느 하나의 인터럽트를 사용할 수 있게 하는 기능을 수행하는 외부 인 88-bit low-speed data bus of bit microcontroller unit (100); an internal function block 150 associated with the (130 MCU Bus) 2 for performing a function for counting the generated event jugeona create an event creates a desired timing timers unit (timer), 2 of a pulse width modulator (PWM) to the change in the width of pulse according to the Level changes in the input signal, an 8-bit microcontroller unit 110 by a malfunction to prevent falling in endless routine the watchdog timer unit (WDT), 2 of UART unit (UART) that supports up to 230400bps baud rate as for the RS-232 communication, I2C unit (I2C) for I2C communication that allows the switch reset at a specified time to, external to the process one of up to 16 interrupt muxing functions to be able to use any of the 8-bit microcontroller unit 110, the two external interrupts that have one of the interrupt 럽트부(INTC), UART부 또는 직렬연결버스(SPI)와 같이 serial 통신을 위한 직렬 컴퓨터 버스 및 추가로 32비트를 사용할 수 있도록 지원하는 일반 입/출력부를 포함하여 구성될 수 있다. European teubu (INTC), may be configured to include a general input / output, which supports the use of 32-bit computer buses in series and further for serial communication such as UART or serial connection bus unit (SPI).

8비트 고속 데이터 버스부(300)는 도 3에 나타낸 바와 같이, 8비트 마이크로 컨트롤부(100)의 8비트 저속 데이터 버스(130; MCU bus)에 비해 클럭 주파수가 높은 고속의 데이터 처리속도로 외부 주변장치들을 제어하고 영상 데이터를 처리되도록 하는 8비트 고속 데이터 버스(310; SenBus)와 내부 기능 블럭(350)들로 구성되어 있다. External to the; (MCU bus 130) the high data processing speed of a clock frequency higher than the 8-bit high-speed data bus section 300, an 8-bit low-speed data bus of 8-bit micro-control unit 100, as shown in Fig. 3 It is composed of; (SenBus 310) and an internal functional block 350 controls the peripheral device, and the video data high-speed 8-bit data bus to be processed.

8비트 고속 데이터 버스(310)에 연결된 내부 기능 블럭(350)으로는, 상대적으로 클럭 주파수가 낮아 저속인 8비트 마이크로 컨트롤러 유닛(110)의 제어 없이 직접 메모리 접근 동작을 수행하여 8비트 마이크로 컨트롤러 유닛(110)의 데이터 메모리부에 접근하고 8비트 고속 데이터 버스(310)에 연결된 외부 주변장치들을 제어하는 메모리접근부(DMA), 8비트 고속 데이터 버스(310)에서 데이터 충돌이 생기는 것을 방지하는 우선중재부(Senbus Arbiter), 메모리접근부(DMA)를 통해 제어되는 메모리중재부(SMC), 8비트 고속 데이터 버스(310)에 연결된 내부 기능 블럭(350)들의 제어를 위한 레지스터 블럭(Sen_reg), 고속 대용량의 영상 데이터를 고속으로 전송할 수 있는 시큐어 디지털 입/출력부(SDIO), 대용량의 데이터를 고속으로 전송할 수 있는 직렬 연결 버스부(SPI), 8비트 고속 An internal functional block 350 is connected to the 8-bit high-speed data bus 310, to relatively perform direct memory access operation without the control of the clock frequency lower low-speed 8-bit micro-controller unit 110, 8-bit microcontroller unit first, access to the data memory unit (110) and prevent the memory access unit (DMA), 8-bit high-speed data bus 310 to control the external peripheral devices connected to the 8-bit high-speed data bus 310 that caused the data collision arbitration unit (Senbus Arbiter), the memory arbitration is controlled by the memory access unit (DMA) unit (SMC), the register block (Sen_reg) for control of the internal function block 350 associated with the 8-bit high-speed data bus 310, for transferring image data from the high-speed, high-capacity high-speed secure digital input / output (SDIO), in series that can transfer large amounts of data at a high speed bus connection unit (SPI), 8-bit high-speed 이터 버스(310; Senbus)에 연결되어 사물 인터넷에서 데이터 및 영상 보안 기능으로 소스 수준에서 센서 데이터와 영상데이터를 암호화/복호화 처리를 하여 사물인터넷에 특화된 보안 기능을 지원하는 경량암호알고리즘부(LEA), 움직임 감지부(Motion Detection)에 의해 외부 영상센서(CIS)로부터 입력되는 영상 데이터의 영상처리 효율을 향상시키고자 QVGA 해상도부터 VGA(0.3P), SXGA(1MP), UXGA(2MP), QSXGA(5MP)로 최대 5백만 화소의 해상도까지 영상압축을 지원하고 외부 영상센서(CIS)로부터 입력된 영상데이터의 해상도를 조절하여 효과적으로 움직임 감지가 수행되도록 하는 스케일러부(Scaler), 외부 영상센서(CIS)로부터 입력되는 영상 데이터의 노이즈 성분을 최적화여 영상 인코더부(JPENC)에서 출력되는 영상 데이터의 크기가 줄어지도록 하는 노이즈감소부(Noise Reduction), Data bus (310; Senbus) lightweight encryption algorithm unit which is connected to support specific security features on objects Internet, data and video security sensor data and the encryption / decryption processing of image data at the source level in the Internet of Things (LEA) a motion detecting unit improves image processing efficiency of the video data inputted from outside the image sensor (CIS) by the (motion detection) and characters from QVGA resolution VGA (0.3P), SXGA (1MP), UXGA (2MP), QSXGA ( 5MP) supports the image compressed to a resolution of up to 25 million pixels and outside the image sensor (scaler (scaler) to ensure effective movement detection is performed by adjusting the resolution of the image data input from the CIS), outside the image sensor to the (CIS) the noise reduction unit (noise reduction) so as to reduce the size of the image data output from the video encoder unit (JPENC) W optimize the noise component of the image data input from, 외부 영상센터(CIS)로부터 입력된 영상 데이터에 대해 이전 프레임과 현재 프레임과의 차이를 8비트 데이터 값으로 출력하여 영상 데이터 내 변화되는 데이터를 감지함으로써 움직임을 검출하는 움직임 감지부(Motion Detection), 외부 영상 센서로부터 입력된 영상 데이터를 압축하는 영상 인코더부(JPENC), 외부 오디오 코덱부로부터 입력된 오디오 데이터가 상기 메모리접근부(DMA)의 제어에 의해 외부 주변장치들에 전달되도록 하거나, 또는 외부 주변장치들로부터 전달된 오디오 데이터가 상기 메모리접근부(DMA)의 제어에 의해 외부 오디오코덱부로 전달되도록 하는 오디오처리부(ADPCM)를 포함하여 구성된다. External image center motion sensing unit (Motion Detection) for detecting the movement by detecting the data within the changed image data to output the difference between the previous frame and the current frame to an 8-bit data value for the image data received from the (CIS), video encoder unit (JPENC) for compressing the image data input from an external image sensor, the audio data input from an external audio codec is to be transmitted to the external peripheral device under the control of the memory access unit (DMA), or external the audio data transmitted from the peripheral device is configured to include the audio processor (ADPCM) to that delivered to the external audio codec under the control of the memory access unit (DMA).

8비트 고속 데이터 버스(310)의 클럭 주파수는 96MHz인데, 영상 인코더부에서 외부의 영상센서(CIS)로부터 입력된 영상 데이터를 압축하는데 필요한 인코딩 클럭 주파수는 48MHz ~ 96Mhz로 별도로 구분하여 사용함으로써, 여러 영상 센서(CIS)의 종류에 따른 클럭 주파수의 변경에 대응할 수 있도록 한다. The clock frequency of the 8-bit high-speed data bus 310 is 96MHz inde, in the video encoder unit encoding clock frequency necessary to compress the image data input from an external image sensor (CIS) is the use separately separated by 48MHz ~ 96Mhz, several and to respond to changes in the clock frequency according to the type of image sensor (CIS).

8비트 마이크로 컨트롤러 유닛(110)이 8비트 고속 데이터 버스(SENbus)를 이용하려면 제1브릿지부(710; PRO2SEN Bridge)와 우선중재부(Senbus Arbiter)를 통해 interface를 해야 하며 2개의 메모리접근부(DMA)를 통해 대용량의 8비트 데이터를 고속으로 송/수신할 수 있다. Have to interface with; (PRO2SEN Bridge 710), the first arbitration unit (Senbus Arbiter) and two memory access unit (8-bit micro-controller unit 110, a first bridge part to use the 8-bit high-speed data bus (SENbus) via DMA) may transmit / receive the 8-bit data of large capacity at high speed.

상기 2개의 메모리접근부(DMA) 중 하나는 영상 인코딩되고 암호화된 영상 데이터의 고속 데이터 전송을 담당한다. One of the two memory access unit (DMA) is the video encoding is responsible for the high-speed data transmission of encrypted video data.

8비트 고속 데이터 버스부(300)의 우선중재부(Senbus Arbiter)는 고속 데이터 버스(310; SENbus) 내에서 우선 순위에 따라 명령을 처리하여 데이터 충돌을 방지하는 것으로, 8비트 마이크로 컨트롤러 유닛(110)과 메모리접근부(DMA) 중 8비트 마이크로 컨트롤러 유닛(110)으로부터 입력된 명령을 더 높은 우선 순위로 처리할 수 있다. First arbitration unit of 8-bit high-speed data bus section (300) (Senbus Arbiter) is a high speed data bus (310; SENbus) in order of priority within that processes the command avoid data collisions, 8-bit microcontroller unit (110 ) and it can process an instruction input from the 8-bit microcontroller unit 110 of the memory access unit (DMA) with a higher priority.

8비트 고속 데이터 버스부(300)의 영상 인코더부(JPENC)는 외부 영상센서(CIS)로부터 입력되는 데이터를 JPG type의 영상 데이터로 인코딩하며, JPEG 표준에 호환된다. Video encoder unit (JPENC) of 8-bit high-speed data bus section 300 encodes the data input from the external video sensor (CIS) as image data of the JPG type, and is compatible with the JPEG standard.

경량암호알고리즘부(LEA)는 수신 측에서 해당하는 암호키를 가지고 복호화 해서 원래 값을 재현시킨다. Lightweight encryption algorithm unit (LEA) to the decryption with the encryption key corresponding to the receiving side thereby reproduce the original value.

8비트 고속 데이터 버스부에서의 영상처리는 외부의 영상 센서로부터 입력된 영상 데이터를 압축한 후, 메모리접근부의 제어에 의해 압축된 영상 데이터가 외부 주변장치들에 전달되도록 하는 것으로, 외부의 영상 센서로부터 입력된 영상 데이터는 영상 인코더부에서 압축되어 영상메모리(256Byte buffer)에 저장된 후, 메모리중재부를 거쳐서 고속 데이터 버스(SENbus)를 통해 외부메모리에 저장될 수 있다. Image processing in the 8-bit high-speed data bus section is that after compression of the image data input from an external image sensor, the compressed video data under the control of memory access unit is to be delivered to the external peripheral device, of the outer image sensor the image data input from the image is then compressed in the encoder unit is stored in the image memory (256Byte buffer), through the memory arbitration unit via a high-speed data bus (SENbus) may be stored in the external memory.

32비트 마이크로 프로세서부(500)는 도 4에 나타낸 바와 같이, 32비트 처리 용량의 32비트 마이크로 프로세서(510; Core-A)와 2개의 데이터 버스(550, 570), 내부 기능 블럭과 32비트 대용량 메모리 인터페이스부(530; DDR2 controller)로 구성되어 있는데, 32비트 고속 데이터 송/수신을 수행하고, 32비트 마이크로 프로세서(510)를 이용하여 영상 인식 알고리즘 동작과 같은 복잡한 연산처리를 수행하며, 압축되지 않은 영상 데이터를 외부 대용량 메모리(DDR2)에 저장하는 동작을 수행한다. 32-bit microprocessor unit 500 as shown in FIG. 4, a 32-bit capacity of the 32-bit microprocessor (510; Core-A) with two data buses (550, 570), an internal functional block diagram and the 32-bit large the memory interface unit; consists in (530 DDR2 controller), it performs a 32-bit high-speed data transmission / reception, and by using a 32-bit microprocessor 510 performs the complex arithmetic processing such as image recognition algorithm operation, uncompressed the image data that performs the operation of storing in the external mass memory (DDR2).

32비트 마이크로 프로세서부(500)는 32비트 고속 데이터 버스(550; AHB bus)를 backbone 버스로 사용하여 32비트 마이크로 프로세서(510)와 DMA 등이 연결되어 있고, 주변 장치 데이터 전송을 위해 32비트 저속 데이터 버스(570; APB bus)에는 내부 기능 블럭이 연결되어 있다. 32-bit microprocessor unit 500 is a 32-bit high-speed data bus (550; AHB bus) the backbone to bus use in, and are such as a 32-bit microprocessor 510 and the DMA connection, 32 bits for the peripheral data transfer slow a data bus (570; APB bus), there is connected to the internal functional block.

32비트 마이크로 프로세서(510)의 클럭 주파수는 33Mhz이다. The clock frequency of the 32-bit microprocessor 510 is a 33Mhz.

32비트 고속 데이터 버스(550)는 32비트 대용량 메모리 인터페이스부(530)가 한 번에 많은 양의 데이터를 전송하는 버스트 모드의 데이터 전송을 지원하도록 하고, 외부 영상센서(CIS)로부터 입력된 압축되지 않은 영상 데이터를 32비트 대용량 메모리 인터페이스부(530)로 전송하는 AHB 용 메모리접근부(AHB_DMA)로 구성될 수 있다. 32-bit high-speed data bus 550 is 32-bit large memory interface unit 530 is not much to transfer an amount of data to support the transfer of data of the burst mode, the compressed input from outside the image sensor (CIS) at a time the non-image data may be composed of AHB memory access unit (AHB_DMA) for sending a 32-bit large memory interface unit 530.

즉, 32비트 고속 데이터 버스(550; AHB bus)는 32비트 고속 데이터 송수신을 수행하고, 32비트 마이크로 프로세서(510)를 이용하여 영상 인식 알고리즘 동작과 같은 복잡하고 빠른 연산처리 가능하게 하며, 고속 DRAM DDR2를 제어하여서 쓰기/읽기 작업에 의한 빠른 영상처리를 가능하게 한다. That is, 32-bit high-speed data bus (550; AHB bus) performs a 32-bit high-speed data transmission and reception, and by using a 32-bit microprocessor 510 enables complex and fast calculation processing, such as image recognition algorithm operation, high-speed DRAM hayeoseo control DDR2 enables faster image processing by the read / write operations.

32비트 저속 데이터 버스(570; APB bus)는 low bandwidth인 주변 장치와 인터페이스를 위한 내부 기능 블럭을 제어하는데 적합하게 사용될 수 있다. 32-bit low-speed data bus (570; APB bus) can be suitably used to control the internal functional block diagram for the low bandwidth peripherals and interfaces.

32비트 저속 데이터 버스(570)는 pipelined 버스 인터페이스의 고성능이 필요하지 않고 low bandwidth인 주변 장치와 인터페이스를 위한 내부 기능 블럭들을 위해 사용되며, 임의의 타이밍을 만들어 이벤트를 만들어주거나 발생된 이벤트를 계수하는 기능을 수행하는 타이머부(TIMER), RS-232 통신을 위한 UART부(UART), 영상 인코더부를 제어하는 영상 제어부를 포함하여 구성될 수 있다. 32-bit low-speed data bus 570 is used for the inner block for the low bandwidth of peripheral devices and the interface, without the need for a high-performance pipelined bus interface, and for counting the generated event jugeona made by creating an event for any timing UART unit (UART) for the timer section (tIMER), RS-232 communications that perform a function, the video encoder may be configured to include a control unit to control image.

32비트 마이크로 프로세서부(500)는 32비트 고속 데이터 버스(550; AHB bus)와 32비트 저속 데이터 버스(570; APB bus)로 버스를 분리하여, 소비 전력과 전송 속도에서 경제적이다. 32-bit microprocessor unit 500 is a 32-bit high-speed data bus (550; AHB bus) and a 32-bit low-speed data bus; to remove the bus (APB bus 570), it is economical in power consumption and transmission rate.

32비트 마이크로 프로세서부(500)에서 IMG2DMA는 움직임 감지부(Motion Detection)로부터 오는 영상 데이터를 AHB용 메모리접근부(AHB_DMA)에 전달하기 위한 FIFO 블럭이다. In the 32-bit microprocessor unit (500) IMG2DMA is a FIFO block for transmitting the image data from the motion sensing unit (Motion Detection) in a memory access unit (AHB_DMA) for AHB.

sys_reg는 32비트 마이크로 프로세서(510)로부터 명령어를 받아 전체 동작을 위한 시스템 레지스터를 저장한다. sys_reg receives the instruction from the 32-bit microprocessor 510 stores the system register for the entire operation.

video_con은 영상인식 알고리즘을 처리하는 동작을 위한 제어 레지스터를 저장하고 있다. video_con holds the control register for the operation of processing the image recognition algorithm.

SYS_DMA는 32비트 저속 데이터 버스(570)용 메모리접근부이며, 32비트 저속 데이터 버스(570)에 연결된 기능 블럭들을 제어하고 데이터 송/수신동작을 수행한다. SYS_DMA is a memory access unit for a 32-bit low-speed data bus 570, and controls the functional blocks are connected to a 32-bit low-speed data bus 570, and performs data transmission / reception operation.

Figure 112017006908319-pat00001

참고로, 표 1은 사물 인터넷용 시스템 온 칩 이중 프로세서 구조의 스펙 테이블로써, 32비트 마이크로 프로세서를 위한 AMBA(Advanced Microcontroller Bus Architecture) 버스가 구비되고, 33Mhz 클럭 동작의 AHB bus는 DDR2 인터페이스, 영상 인지 알고리즘 처리를 위한 대용량 데이터를 송/수신하며, 33Mhz 클럭 동작의 APB bus는 외부 타이머, UART, GPIO 등을 연결한다. For reference, Table 1, as the specification table of the Internet of Things system-on-chip dual-processor architecture for, is provided with a (Advanced Microcontroller Bus Architecture) AMBA bus for 32-bit microprocessor, that the AHB bus of the 33Mhz clock operation DDR2 interface, image and transmit / receive a large volume of data for the processing algorithm, the APB bus 33Mhz clock operation connects the external timers, UART, GPIO like.

AMBA 버스와 유사한 2개의 분리된 8비트 버스 구조를 가지며, 78MHz 클럭 동작의 고속 데이터 버스(SenBus)는 DMA controller, SPI 등을 연결한다. Has two separate 8-bit bus structure similar to the AMBA bus, a high speed data bus (SenBus) of the 78MHz operating clock is connected to the DMA controller, etc., SPI.

7.384MHz 클럭 동작의 MCU Bus는 외부 타이머, UART, GPIO 등을 연결한다. MCU Bus operation clock of 7.384MHz is connected to an external timer, UART, GPIO like.

6개의 개별 PLL을 이용하여 6개의 클럭을 독립적으로 사용하며, 영상 데이터의 크기(resolution)가 향상되는데, 영상 데이터는 최대(Max) 2592 x 1944 resolution의 QSXGA(Quad Super Extended Graphics Array)부터 5M pixels까지의 영상을 처리한다. Using six separate PLL uses the six clock independently, and is improved, the size of image data (resolution), image data is 5M pixels from the maximum (Max) 2592 x 1944 resolution of QSXGA (Quad Super Extended Graphics Array) process the image to.

영상신호 처리속도(frame rate)가 향상되는데, 최대(Max) 5fps @ QSXGA의 영상을 처리한다. It is improved the image signal processing speed (frame rate), and processes the maximum (Max) picture of 5fps @ QSXGA.

32kB 용량의 데이터 메모리 내장으로 동작 속도 및 소비전력 저감한 Dual-port RAM으로 8비트 마이크로 컨트롤러와 메모리접근부에서 모두 access 가능하다. The operating speed and reduce power consumption by Dual-port RAM with a built-in data memory capacity 32kB can access both the 8-bit microcontroller and the memory access unit.

최대 8Mb 용량의 외부 데이터 메모리를 확장하여 access 가능하고, 주변회로(peripheral)를 지원하는데, 내부 GPIO 16개, 외부 32비트 GPIO, 내부 INT 5개 (10개), 외부 16개 확장 INT, I2C, SPI 4개, I2S, SDIO, UART 3개, PWM 2개, WDT이 구비되고, 외부 SRAM 접속을 하는데, 4개(SMC, SRAM Memory Controller 이용)까지 가능하다. To support the peripheral circuit can be, and access (peripheral) to expand the external data memory of up to 8Mb capacity, internal GPIO 16, internal INT 5 external 32-bit GPIO, dog (10), outside the 16 extended INT, I2C, 4 SPI, I2S, SDIO, UART gae 3, PWM 2 gae, WDT is provided, in the external SRAM access, it is possible to four (SMC, SRAM Memory Controller used).

상술한 바와 같이 구성된 사물 인터넷용 시스템 온 칩 이중 프로세서 구조에서, 사물 인터넷용 시스템 온 칩 이중 프로세서 구조에 적합한 듀얼 CPU 구조는 6개의 개별 PLL을 이용하여 5개의 클럭이 독립적으로 동작하게 함으로써 전력 소모를 줄일 수 있고, 4개의 개별 데이터 버스를 이용할 수 있으며 다양한 상황에 맞게 효율적으로 동작할 수 있다. In the Internet of Things system-on-chip dual-processor structure for constructed as described above, the dual-CPU structure suitable for Internet of Things system-on-chip dual-processor architecture for the 6 using a dedicated PLL 5 of the clock by the independently operated power consumption can be reduced, you can use the four separate data bus and can operate efficiently for a variety of situations.

그리고 상기 사물 인터넷용 시스템 온 칩 이중 프로세서 구조에 적합한 듀얼 CPU구조에서 32비트 마이크로 프로세서부(500)는 32비트 마이크로 프로세서(510; core-A)를 기반으로 하여 AMBA 버스(AHB bus, APB bus) 및 다양한 IP를 추가할 수 있다. And a system-on-a-chip dual-processor architecture suitable for dual-in CPU architecture 32-bit microprocessor unit 500 is a 32-bit microprocessor (510; core-A) to for the Internet the object AMBA bus based on the (AHB bus, APB bus) and you can add a variety of IP.

32비트 마이크로 프로세서(510; core-A)는 32비트 기반의 RISC타입 프로세서가 될 수 있으며, AMBA 버스 사용을 통해 고속 및 저전력으로 동작이 가능하고 디버깅을 위해 OCD(On Chip Debugger)를 함께 내장하여 프로세서 동작 시 내부 레스터에 대한 정보를 얻을 수 있다. 32-bit microprocessor (510; core-A) may be a 32-bit-based RISC-type processor, and a built-in (On Chip Debugger) OCD for the possible and debugging operations at a high speed and low power via the AMBA bus used with when the processor operates to obtain information about the internal Leicester.

또한, cache를 함께 내장하도록 설계하여, 빠른 처리 속도를 구현할 수 있으며, 다양한 인터페이스를 통해 다양한 저장 장치 사용과 여러 가지 형태의 입/출력 장치를 사용 가능하다. In addition, designed with a built-in cache, it is possible to implement a fast processing speed, it is possible to use a variety of storage device used with various types of input / output devices through various interfaces.

그리고 PIC 모듈을 통해 효율적인 멀티태스킹 인터럽트 관리를 지원한다. And through the PIC modules support efficient multitasking, interrupt management.

인터럽트 지원은 멀티태스킹 구현을 위해 필수적인 것이다. Interrupt support is essential for the implementation of multitasking.

아울러, 사물 인터넷용 시스템 온 칩 이중 프로세서 구조에서 영상 감지 및 영상 인지 기능을 수행하는 과정으로써, 도 5에 나타낸 바와 같이, 먼저, 외부 센서로부터 감지 신호 혹은 이벤트 신호가 발생하면, power down mode로 있던 8비트 마이크로 컨트롤러가 활성화된다. In addition, as a process of performing image detection and image recognition functions in the Internet of Things system-on-chip dual-processor architecture for, as shown in Fig. 5, first, when a detection signal or event signal is generated from an external sensor, that a power down mode the 8-bit microcontroller is activated.

이어서, 외부 영상 센서를 동작시키기 위한 셋팅 값을 I2C 모듈을 통해 보내어 이미지센서를 활성화하고, 영상 데이터를 입력받아 영상 인코더부를 통해 영상 데이터 압축, SMC 블럭을 통해 외부 SRAM에 저장한다. Then, by sending a set value for operating the external image sensor through the I2C modules enable the image sensor, and receives the image data via the compressed image data, SMC block through the video encoder stored in external SRAM.

스마트폰으로 전송할 때는 마이크로 컨트롤러가 SDOI를 제어하여 SENBus를 통해 외부 WiFi 모듈로 전송된다. When sending the smart phone is a microcontroller controls the SDOI is transmitted to the outside through the SENBus WiFi module.

영상 인지 기능을 수행한다면, 우선 8비트 마이크로 컨트롤러(110)가 mail box(730)를 통해 32비트 마이크로 프로세서(510)에게 영상인지 기능을 수행하라는 명령어를 전송하고, 32비트 마이크로 프로세서(510)는 영상인지 알고리즘을 수행하기 위한 영상 데이터를 외부 영상센서(CIS)에서 IMG2DMA블럭을 통해 받아서 AHB_DMA를 사용하여 DDR2 controller를 거쳐서 DDR2에 저장시킨다. Image recognition if performing functions, first, 8-bit microcontroller 110 sends a command to perform an image recognition function for a 32-bit microprocessor 510, via the mail box (730), and a 32-bit microprocessor 510 image if the image data for performing the algorithm in the external image sensor (CIS) takes over the IMG2DMA block using AHB_DMA DDR2 via the controller and stores the DDR2.

영상 인지 기능의 수행이 완료되면 32비트 마이크로 프로세서(510)는 완료되었다는 신호를 mail box(730)를 통해 명령어를 전달하고, mail box(730)로부터 영상인지 기능이 완료되었음을 확인받은 8비트 마이크로 컨트롤러(110)는 동작중인 기능을 종료하고 power down mode로 돌입한다. Image recognition when the execution of the function is completed, the 32-bit microprocessor 510 has received the command signal has been completed through the mail box (730), and confirms that the image that the function is completed, from the mail box (730) 8-bit micro-controller 110 ends the operation being functional and enters a power down mode.

상술한 바와 같이, 본 발명에 따른 사물 인터넷용 시스템 온 칩 이중 프로세서 구조에 의하여, 국산 CPU인 32비트 Core-A 프로세서를 적용하여 사물 인터넷용 시스템 온 칩에 적합한 듀얼 CPU를 개발함으로 사물인터넷 시스템 온 칩을 일반 8비트 프로세서와 컨트롤러에 비해서 성능 향상을 할 수 있고, Smart 기능, 저전력 기능, 보안 기능을 구현할 수 있다. The system for Internet of Things of the present invention an on-chip dual by the processor architecture, domestic CPU 32-bit Core-A things Internet system by applying the processor to develop a dual-CPU suitable for the system-on-a-chip for Internet of Things as described above on it is possible to improve the performance compared with the chip to the common 8-bit processors and controllers, it is possible to implement a Smart function, low-power function, security function.

32비트 Core-A 프로세서와 3M~5M 픽셀 영상처리기능을 집적하여 생체특징 인식, 영상·얼굴 인식 등 고화질 수요에 대응할 수 있고, 32비트 마이크로 프로세서와 지그비 네트워크 기능을 하나의 시스템 온 칩으로 구현하여 고기능 저가형 사물인터넷용 시스템 온 칩을 구현할 수 있다. An integrated 32-bit Core-A processor and 3M ~ 5M pixel image processing function to implement a biometric characteristic recognition, image, face recognition, etc. may correspond to the high quality demands, the 32-bit microprocessor and a ZigBee network functions into a single system-on-chip you can implement a high-performance system-on-chip, low-cost Internet of things.

즉, 사물 인터넷 알고리즘 처리 전용으로 고속 버스와 고속 메모리를 이용하여, 현재 화자인식을 위한 음성처리, 영상처리, 센서값(예: 온도, 조도, 거리, 움직임, 가스, 분진 등)들과, 영상처리, 음성처리를 고려하여 복합적인 상황에 대한 판단을 하게 해서 특히 영상 처리에 유용하게 처리 속도를 빠르게 하는 기능을 수행하도록 할 수 있다. That is, by using the Internet of Things algorithm dedicated to handling the high-speed bus and a high-speed memory, the current sound processing, image processing for speaker identification, the sensor values ​​(e.g., temperature, light intensity, distance, motion, gas, and dust) and, the image in consideration of the processing, speech processing to make the judgment on the multiple circumstances that can be especially useful for performing the function of image processing speed up the process.

그리고 영상 데이터의 화질 개선을 위하여 영상 잡음 제거 필터를 구현하며, 영상 데이터를 암호화하는 기능 즉 Key로 잠그고 푸는 하드웨어 기능을 부여할 수 있도록, 보안 기능의 경량 블록 암호 프로세서를 하드웨어로 구현하여 필수적인 사물인터넷 보안 기능을 포함하였다. And implement a video noise reduction filter for image quality enhancement of the video data, and the ability to encrypt the image data that is to be given the hardware features solve lock as Key, the essential thing Internet by implementing the light block cipher processor of the security functions in hardware security features were included.

이상의 설명에서는 본 발명의 바람직한 실시예를 제시하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있음을 쉽게 알 수 있을 것이다. In the above description has been described in present preferred embodiments of the invention, not necessarily the invention is not necessarily limited thereto, those skilled in art to which the invention pertains may be made without departing from the scope of the invention many will readily appreciate that substitutions, modifications and can be changed.

Claims (4)

  1. 8비트 마이크로 컨트롤러 유닛, 8비트 저속 데이터 버스 및 내부 기능 블럭을 포함하여 구성된 8비트 마이크로 컨트롤러부; 8-bit microcontroller unit configured to include 8-bit microcontroller unit, an 8-bit low-speed data bus and an internal functional block; 8비트 고속 데이터 버스 및 내부 기능 블럭을 포함하여 구성된 8비트 고속 데이터 버스부; 8-bit high-speed data bus portion configured to contain an 8-bit high-speed data bus and an internal functional block; 32비트 마이크로 프로세서와 대용량 외부 메모리 인터페이스, 32비트 고속 데이터 버스와 32비트 저속 데이터 버스가 포함되어 구성된 32비트 마이크로 프로세서부를 포함하여 구성되며; 32-bit microprocessors and large-capacity external memory interface, a high speed 32-bit data bus and contains a 32-bit low-speed data bus is configured to include a 32-bit microprocessor is configured;
    8비트 처리 용량의 저속 데이터 버스는 상기 8비트 마이크로 컨트롤러부를 구성하는 8비트 처리용량의 마이크로 컨트롤러와 내부 기능 블럭들을 연결하는 것으로, 8비트 처리용량의 마이크로 컨트롤러가 내부 기능 블럭들을 제어하여 일반 센싱 및 구동 신호를 전달하고 제어 명령을 전달하도록 하고; Low speed data bus of 8-bit capacity is the 8-bit microcontroller and by connecting the microcontroller to the internal functional block diagram of an 8-bit capacity constituting parts of the microcontroller of an 8-bit capacity control of internal functional blocks common sensing and transferring the drive signal and to transmit a control command; 8비트 처리용량의 고속 데이터 버스는 8비트 처리 용량의 저속 데이터 버스에 비해 상대적으로 클럭 주파수가 높아 고속의 데이터 처리 용량을 가지며, 8비트 처리용량의 고속 데이터 버스부를 구성하는 내부 기능 블럭들을 연결하고, 8비트 처리용량의 고속 데이터 버스부 외부의 주변장치들이 제어되도록 하며; High speed data bus of 8-bit processing capacity and connecting the internal functional blocks that make up a relatively high clock frequency has a data capacity of the high-speed, high-speed data bus portion of the 8-bit capacity than the low speed data bus of 8-bit capacity , the outer peripheral portion of the high speed data bus of 8-bit capacity, and are to be controlled; 32비트 처리용량의 고속 데이터 버스는 상기 32비트 처리용량의 마이크로 프로세서부를 구성하는 32비트 처리용량의 마이크로 프로세서와 내부 기능 블럭들을 연결하는 것으로 32비트 처리용량의 마이크로 프로세서가 반도체 칩 프로세서의 내부 기능 블럭들을 제어하여 영상 데이터를 고속으로 처리하도록 하는 것을 특징으로 한 사물 인터넷용 시스템 온 칩 이중 프로세서 구조. High speed data bus for 32-bit processing capability internal functional block diagram of the 32-bit processing capability of the microprocessor 32-bit processing capability of the microprocessor and the microprocessors of 32-bit capacity by connecting internal functional blocks constituting the semiconductor chip processor the Internet of things system characterized in that to control to process the image data at a high speed on-chip dual-processor architecture.
  2. 청구항 1에 있어서, 8비트 처리용량의 마이크로 컨트롤러와 8비트 처리 용량의 고속 데이터버스와 32비트 처리용량의 마이크로 프로세서 사이에는 서로 다른 동작 주파수를 가진 신호를 처리하기 위한 동기화 작업을 수행하는 브릿지부가 각각 구비되고, 8비트 처리용량의 마이크로 컨트롤러와 32비트 처리용량의 마이크로 프로세서 사이에는 CPU의 명령을 송/수신해주는 역할을 수행하는 Mail Box부가 구비된 것을 특징으로 한 사물 인터넷용 시스템 온 칩 이중 프로세서 구조. The method according to claim 1, between 8-bit capacity of the microcontroller with 8-bit capacity high speed data bus and 32-bit processing capability of the microprocessor of the additional bridge to perform a synchronization operation for processing a signal having a different operating frequency, respectively having been 8-bit capacity of the microcontroller and to act, which has transmit / receive commands of the CPU between the microprocessors of 32-bit capacity the Internet of things system characterized in that the provided Mail Box addition to on-chip dual-processor architecture .
  3. 삭제 delete
  4. 청구항 1에 있어서, 8비트 처리용량의 고속 데이터 버스에 연결되어 영상처리 효율을 향상시키고자 QVGA 해상도부터 VGA, SXGA, UXGA, QSXGA를 포함하여 최대 5백만 화소의 해상도까지 영상압축을 지원하고 외부 영상 센서로부터 입력된 영상 데이터의 해상도를 조절하는 스케일러부, 외부 영상센서로부터 입력되는 영상 데이터의 노이즈 성분을 감소시켜 영상 인코더부에서 출력되는 영상 데이터의 크기가 줄어지도록 하는 노이즈감소부, 영상 데이터 내 변화되는 데이터를 감지하여 움직임을 검출하는 움직임 감지부, 외부 영상 센서로부터 입력된 영상 데이터를 압축하는 영상 인코더부 및 영상 잡음신호를 제거하는 기능을 더 포함하여 구성된 것을 특징으로 한 사물 인터넷용 시스템 온 칩 이중 프로세서 구조. According to claim 1, connected to a high-speed data bus of 8-bit capacity improves image processing efficiency and characters from QVGA resolution, including VGA, SXGA, UXGA, QSXGA support for image compression to resolutions up to 25 million pixels and external image scaler to control the resolution of the image data input from the sensor, to reduce a noise component of the video data inputted from an external image sensor noise so that the size of the image data output from the video encoder unit less reduction unit, the image data within the change motion sensing unit, the Internet of things system characterized in that is configured to further include a function to remove a video encoder and a video noise signal for compressing the image data input from an external image sensor of on-chip by detecting data for detecting the motion to be dual processor architecture.
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* Cited by examiner, † Cited by third party
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