KR101848501B1 - Double Gate Structure Transistor Substrate For Flat Panel Display Device and Method For Manufacturing The Same - Google Patents

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Abstract

본 발명은 이중 게이트 구조를 갖는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판; 상기 기판 위에 형성된 보조 용량 전극 및 제2 게이트 전극; 상기 제2 게이트 전극 위에 형성된 반도체 층; 상기 반도체 층을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 반도체 층의 중앙부와 중첩하는 제1 게이트 전극; 상기 게이트 절연막 위에서 상기 제1 게이트 전극을 연결하며 상기 보조 용량 전극과 중첩하는 게이트 배선; 상기 제1 게이트 배선 및 상기 게이트 배선을 덮는 절연층; 상기 절연층 위에 형성된 소스-드레인 요소; 상기 절연층 위에서 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 연결하는 게이트 전극 연결 단자; 상기 기판 위에서 상기 보조 용량 전극 및 상기 소스-드레인 요소와 연결된 애노드 전극; 그리고 상기 소스-드레인 요소를 덮는 보호막을 포함한다. 본 발명은 이중 게이트 구조로 인해, 기판의 상부 및 하부에서 반도체 채널층으로 유입되는 빛을 차단하여 광 누설 전류를 방지하며, 출력 전류 특성 및 출력 전류 포화 특성이 향상되는 효과를 얻을 수 있다.The present invention relates to a thin film transistor substrate for a flat panel display having a double gate structure and a manufacturing method thereof. A thin film transistor substrate for a flat panel display according to the present invention includes: a substrate; An auxiliary capacitance electrode and a second gate electrode formed on the substrate; A semiconductor layer formed on the second gate electrode; A gate insulating film covering the semiconductor layer; A first gate electrode overlying the central portion of the semiconductor layer above the gate insulating film; A gate wiring which connects the first gate electrode on the gate insulating film and overlaps the auxiliary capacitance electrode; An insulating layer covering the first gate wiring and the gate wiring; A source-drain element formed over the insulating layer; A gate electrode connection terminal connecting the first gate electrode and the second gate electrode on the insulating layer; An anode electrode connected to the storage capacitor electrode and the source-drain element on the substrate; And a protective film covering the source-drain element. According to the present invention, due to the double gate structure, the light flowing into the semiconductor channel layer at the top and bottom of the substrate is blocked to prevent the light leakage current, and the output current characteristic and the output current saturation characteristic are improved.

Description

이중 게이트 구조를 갖는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 {Double Gate Structure Transistor Substrate For Flat Panel Display Device and Method For Manufacturing The Same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor substrate for a flat panel display having a double gate structure,

본 발명은 이중 게이트 구조를 갖는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 광 누설전류를 방지하기 위한 광 차단막을 구비하면서도 마스크 공정 수를 줄인 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor substrate for a flat panel display having a double gate structure and a manufacturing method thereof. More particularly, the present invention relates to a thin film transistor substrate for a flat panel display having a light shielding film for preventing a light leakage current and reducing the number of mask processes, and a manufacturing method thereof.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 전계발광장치(Electroluminescence Device, EL) 등이 있다.2. Description of the Related Art Recently, various flat panel display devices capable of reducing weight and volume, which are disadvantages of cathode ray tubes (CRTs), have been developed. Such flat panel display devices include a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), and an electroluminescence device (EL) have.

평판 표시장치들은 능동 구동을 구현하기 위해 스위칭 소자가 매트릭스 배열을 갖는 박막 트랜지스터 기판을 포함한다. 도 1은 종래 기술에 의한 유기발광 표시장치(Organic Light Emitting Diode Display: OLED)에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 2는 도 1에서 절취선 II-II'로 자른 단면으로 종래 기술에 의한 유기발광 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.Flat panel display devices include a thin film transistor substrate having switching elements arranged in a matrix array to realize active driving. FIG. 1 is a plan view showing a structure of a thin film transistor substrate used in an organic light emitting diode (OLED) according to a related art. FIG. 2 is a cross-sectional view cut along the cutting line II-II 'in FIG. 1, illustrating a structure of a conventional thin film transistor substrate for an OLED display.

도 1 및 2를 참조하면, 유기발광 표시장치용 박막 트랜지스터 기판은 스위칭 TFT(ST), 스위칭 TFT와 연결된 구동 TFT(DT), 구동 TFT(DT)에 접속된 유기발광 다이오드의 애노드 전극(ANO)을 포함한다. 도면으로 도시하지 않았지만, 애노드 전극(ANO) 위에는 유기발광 다이오드 증착 공정에서 형성되는 유기물질들과 캐소드 전극이 적층된다.1 and 2, a thin film transistor substrate for an organic light emitting display includes a switching TFT ST, a driving TFT DT connected to the switching TFT, an anode electrode ANO of the organic light emitting diode connected to the driving TFT DT, . Although not shown in the drawings, the organic materials and the cathode electrodes formed in the organic light emitting diode deposition process are stacked on the anode electrode ANO.

유리 기판(SUB) 위에 스위칭 TFT(ST)는 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 채널층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고, 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 채널층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 유기발광 다이오드의 애노드 전극(ANO)과 연결되어 있다.On the glass substrate SUB, the switching TFT ST is formed at a position where the gate line GL and the data line DL cross each other. The switching TFT ST functions to select a pixel. The switching TFT ST includes a gate electrode SG branched from the gate line GL, a semiconductor channel layer SA, a source electrode SS and a drain electrode SD. The driving TFT DT serves to drive the anode electrode ANO of the pixel selected by the switching TFT ST. The driving TFT DT includes a gate electrode DG connected to the drain electrode SD of the switching TFT ST, a source electrode DS connected to the semiconductor channel layer DA, the driving current transfer wiring VDD, Electrode DD. The drain electrode DD of the driving TFT DT is connected to the anode electrode ANO of the organic light emitting diode.

도 2에서 도시한 박막 트랜지스터는 탑 게이트(Top Gate) 구조를 갖는다. 따라서, 스위칭 TFT(ST)의 반도체 채널층(SA) 및 구동 TFT(DT)의 반도체 채널층(DA)들이 기판(SUB) 위에 먼저 형성되고, 그 위를 덮는 게이트 절연막(GI) 위에 게이트 전극들(SG, DG)이 반도체 채널층들(SA, DA)의 중심부에 중첩되어 형성된다. 한편, 반도체 채널층들(SA, DA)의 양 측면에는 콘택홀을 통해 소스 전극들(SS, DS) 및 드레인 전극들(SD, DD)이 연결된다. 소스 전극(SS, DS) 및 드레인 전극(SD, DD)는 게이트 전극들(SG, DG)을 덮는 절연층(INS) 위에 형성된다.The thin film transistor shown in FIG. 2 has a top gate structure. The semiconductor channel layer SA of the switching TFT ST and the semiconductor channel layer DA of the driving TFT DT are formed on the substrate SUB first and the gate electrodes G1, (SG, DG) are formed overlapping with the center of the semiconductor channel layers (SA, DA). On both sides of the semiconductor channel layers SA and DA, source electrodes SS and DS and drain electrodes SD and DD are connected through a contact hole. The source electrodes SS and DS and the drain electrodes SD and DD are formed on the insulating layer INS covering the gate electrodes SG and DG.

또한, 화소 영역이 배치되는 표시 영역의 외주부에는, 각 게이트 라인(GL)의 일측 단부에 형성된 게이트 패드(GP), 각 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 그리고 각 구동 전류 전송 배선(VDD)의 일측 단부에 형성된 구동 전류 패드(VDP)가 배치된다. 스위칭 TFT(ST)와 구동 TFT(DT)가 형성된 기판(SUB) 위에 보호막(PAS)이 전면 도포된다. 그리고, 게이트 패드(GP), 데이터 패드(DP), 구동 전류 패드(VDP), 그리고, 구동 TFT(DT)의 드레인 전극(DD)을 노출하는 콘택홀이 형성된다. 그리고, 기판(SUB) 중에서 표시 영역 위에는 평탄화 막(PL)이 도포된다. 평탄화 막(PL)은 유기발광 다이오드를 구성하는 유기물질을 매끈한 평면 상태에서 도포하기 위해 기판 표면의 거칠기를 균일하게 하는 기능을 한다.A gate pad GP formed at one end of each gate line GL and a data pad DP formed at one end of each data line DL are formed in the outer periphery of the display region where the pixel region is disposed, A driving current pad VDP formed at one end of the current transfer wiring VDD is disposed. The protective film PAS is entirely coated on the substrate SUB on which the switching TFT ST and the driving TFT DT are formed. A contact hole exposing the gate pad GP, the data pad DP, the driving current pad VDP, and the drain electrode DD of the driving TFT DT is formed. Then, a flattening film PL is applied onto the display area of the substrate SUB. The planarization layer PL serves to uniformize the roughness of the substrate surface in order to apply the organic material constituting the organic light emitting diode in a smooth planar state.

평탄화 막(PL) 위에는 콘택홀을 통해 구동 TFT(DT)의 드레인 전극(DD)과 접촉하는 애노드 전극(ANO)이 형성된다. 또한, 평탄화 막(PL)이 형성되지 않은 표시 영역의 외주부에서도, 보호막(PAS)에 형성된 콘택홀을 통해 노출된 게이트 패드(GP), 데이터 패드(DP) 그리고 구동 전류 패드(VDP) 위에 형성된 게이트 패드 단자(GPT), 데이터 패드 단자(DPT) 그리고 구동 전류 패드 단자(VDPT)가 각각 형성된다. 표시 영역 내에서 특히 화소 영역을 제외한 기판(SUB) 위에 뱅크(BA)가 형성된다. 그리고, 뱅크(BA)의 일부 상부에 스페이서(SP)를 더 형성한다.An anode electrode ANO is formed on the planarizing film PL in contact with the drain electrode DD of the driving TFT DT through the contact hole. The gate pad GP, the data pad DP, and the gate formed on the driving current pad VDP, which are exposed through the contact hole formed in the passivation film PAS, are formed on the outer periphery of the display region where the planarization film PL is not formed. A pad terminal GPT, a data pad terminal DPT, and a driving current pad terminal VDPT, respectively. The bank BA is formed on the substrate SUB except for the pixel region in the display region. Then, a spacer SP is further formed on a part of the bank BA.

이와 같은 구성을 갖는 평판 표시장치용 박막 트랜지스터 기판의 구조는 게이트 전극이 반도체 채널층 위에 형성된 탑 게이트 (Top Gate) 구조를 갖는다. 게이트 전극이 반도체 채널층의 상부에 위치하면서 반도체 채널층을 외부의 빛으로부터 보호하는 역할을 수행하지만, 그 반대면인 기판의 하부 쪽에서 들어오는 빛은 반도체 채널층에 직접 유입되어 광 전류를 형성할 수 있다. 이럴 경우, 박막 트랜지스터의 ON/OFF 성능에 문제가 발생하고, 이는 화질 저하의 원인이 된다.The structure of the thin film transistor substrate for a flat panel display having such a structure has a top gate structure in which the gate electrode is formed on the semiconductor channel layer. The gate electrode is located above the semiconductor channel layer and protects the semiconductor channel layer from external light. However, light coming from the lower side of the substrate, which is the opposite side, directly flows into the semiconductor channel layer, have. In this case, there arises a problem in ON / OFF performance of the thin film transistor, which causes deterioration of image quality.

따라서, 기판(SUB) 위에 반도체 채널층이 형성될 위치에 광 차단층을 먼저 형성하기도 한다. 이럴 경우, 광 차단층을 형성하기 위한 마스크 공정이 추가되어 제조 공정이 복잡해진다. 예를 들어, 도 1 및 2에서 개시하는 종래 기술에 의한 평판 표시장치용 박막 트랜지스터 기판을 제조하기 위해서는 9개 이상의 마스크 공정이 필요하다. 그런데, 여기에서 광 차단층을 더 형성하게 되면 최소 10개 이상의 마스크 공정이 필요하게 된다. 마스크 공정이 많으면, 그만큼 제조 공정이 길어지고, 제조 비용이 높아지고, 마스크 정렬에 따른 오차로 인해 생산 수율이 저하된다. 하여, 마스크 공정을 간소화하여 우수한 성능을 갖는 박막 트랜지스터 기판을 제조하는 방법 및 그 방법에 의한 박막 트랜지스터 기판이 요구되고 있다.Therefore, the light blocking layer may be formed first at the position where the semiconductor channel layer is to be formed on the substrate SUB. In this case, a mask process for forming a light blocking layer is added, complicating the manufacturing process. For example, in order to manufacture a thin film transistor substrate for a flat panel display according to the prior art disclosed in Figs. 1 and 2, more than 9 mask processes are required. However, if the light blocking layer is further formed, at least 10 mask processes are required. If the number of mask processes is large, the manufacturing process is lengthened, the manufacturing cost is increased, and the production yield is lowered due to errors due to mask alignment. There is a need for a method of manufacturing a thin film transistor substrate having excellent performance by simplifying the mask process and a thin film transistor substrate by the method.

본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써 반도체 채널층의 하단에 광 차단층을 더 구비하여 광 누설 전류를 방지한 평판 표시장치용 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 반도체 채널층의 하단에 광 차단층을 더 구비하되, 이를 제2 게이트 전극으로 형성하여 광 누설 전류를 방지할 뿐만 아니라 박막 트랜지스터의 전류 특성을 향상시킨 평판 표시장치용 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다. 본 발명의 또 다른 목적은, 반도체 채널층의 하단에 제2 게이트 전극으로 사용하는 광 차단층을 보조 용량 전극과 동시에 형성한 평판 표시장치용 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다.It is an object of the present invention to provide a thin film transistor for a flat panel display device and a method of manufacturing the same, which further includes a light blocking layer at the lower end of the semiconductor channel layer to prevent light leakage current have. It is another object of the present invention to provide a thin film for a flat panel display in which a light shielding layer is further provided at the lower end of a semiconductor channel layer and is formed as a second gate electrode to prevent light leakage current, And a method of manufacturing the same. It is another object of the present invention to provide a thin film transistor for a flat panel display in which a light blocking layer used as a second gate electrode at the lower end of a semiconductor channel layer is formed simultaneously with a storage capacitor electrode and a manufacturing method thereof.

상기 본 발명의 목적들을 달성하기 위하여, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판; 상기 기판 위에 형성된 보조 용량 전극 및 제2 게이트 전극; 상기 제2 게이트 전극 위에 형성된 반도체 층; 상기 반도체 층을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 반도체 층의 중앙부와 중첩하는 제1 게이트 전극; 상기 게이트 절연막 위에서 상기 제1 게이트 전극을 연결하며 상기 보조 용량 전극과 중첩하는 게이트 배선; 상기 제1 게이트 배선 및 상기 게이트 배선을 덮는 절연층; 상기 절연층 위에 형성된 소스-드레인 요소; 상기 절연층 위에서 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 연결하는 게이트 전극 연결 단자; 상기 기판 위에서 상기 보조 용량 전극 및 상기 소스-드레인 요소와 연결된 애노드 전극; 그리고 상기 소스-드레인 요소를 덮는 보호막을 포함한다.According to another aspect of the present invention, there is provided a thin film transistor substrate for a flat panel display comprising: a substrate; An auxiliary capacitance electrode and a second gate electrode formed on the substrate; A semiconductor layer formed on the second gate electrode; A gate insulating film covering the semiconductor layer; A first gate electrode overlying the central portion of the semiconductor layer above the gate insulating film; A gate wiring which connects the first gate electrode on the gate insulating film and overlaps the auxiliary capacitance electrode; An insulating layer covering the first gate wiring and the gate wiring; A source-drain element formed over the insulating layer; A gate electrode connection terminal connecting the first gate electrode and the second gate electrode on the insulating layer; An anode electrode connected to the storage capacitor electrode and the source-drain element on the substrate; And a protective film covering the source-drain element.

상기 보호막을 관통하여 상기 소스-드레인 요소의 일부를 노출하는 드레인 콘택홀과; 상기 보호막, 상기 절연층 그리고 상기 게이트 절연막을 관통하여 상기 보조 용량 전극의 일부를 노출하는 보조 용량 콘택홀을 더 포함하고, 상기 애노드 전극은 상기 보호막 위에 형성되어, 상기 드레인 콘택홀을 통해 상기 소스-드레인 요소의 일부와 접촉하며, 상기 보조 용량 콘택홀을 통해 상기 보조 용량 전극과 접촉하는 것을 특징으로 한다.A drain contact hole penetrating the passivation layer to expose a part of the source-drain element; And an auxiliary capacitance contact hole penetrating the protective layer, the insulating layer, and the gate insulating layer to expose a part of the auxiliary capacitance electrode, wherein the anode electrode is formed on the protective layer, Drain element, and is in contact with the auxiliary capacitance electrode through the auxiliary capacitance contact hole.

상기 보호막 및 상기 절연층을 관통하여 상기 제1 게이트 전극의 일부를 노출하는 제1 게이트 콘택홀과; 상기 보호막, 상기 절연층 그리고 상기 게이트 절연막을 관통하여 상기 제2 게이트 전극의 일부를 노출하는 제2 게이트 콘택홀을 더 포함하고, 상기 게이트 전극 연결 단자는 상기 보호막 위에 형성되어, 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극과 접촉하고, 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극과 접촉하는 것을 특징으로 한다.A first gate contact hole penetrating the protective film and the insulating layer to expose a part of the first gate electrode; And a second gate contact hole penetrating the protective film, the insulating layer, and the gate insulating film to expose a part of the second gate electrode, wherein the gate electrode connecting terminal is formed on the protective film, Contact with the first gate electrode through the hole and into contact with the second gate electrode through the second gate contact hole.

상기 애노드 전극은 상기 기판의 표면 위에 직접 접촉하여 형성되고, 상기 보조 용량 전극은 상기 기판 표면 위에서 상기 애노드 전극에서 연장되어 형성되며, 상기 절연층 및 상기 게이트 절연막을 관통하여 상기 애노드 전극의 일부를 노출하는 드레인 콘택홀을 더 포함하고, 상기 소스-드레인 요소는 상기 절연층 위에 형성되어, 상기 드레인 콘택홀을 통해 상기 애노드 전극과 접촉하는 것을 특징으로 한다.Wherein the anode electrode is formed in direct contact with the surface of the substrate, the auxiliary capacitance electrode is formed to extend from the anode electrode on the surface of the substrate, and a portion of the anode electrode is exposed through the insulating layer and the gate insulating film Wherein the source-drain element is formed on the insulating layer, and is in contact with the anode electrode through the drain contact hole.

상기 절연층을 관통하여 상기 제1 게이트 전극의 일부를 노출하는 제1 게이트 콘택홀과; 상기 절연층 및 상기 게이트 절연막을 관통하여 상기 제2 게이트 전극의 일부를 노출하는 제2 게이트 콘택홀을 더 포함하고, 상기 게이트 전극 연결 단자는 상기 절연층 위에 형성되어, 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극과 접촉하고, 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극과 접촉하는 것을 특징으로 한다.A first gate contact hole penetrating the insulating layer to expose a part of the first gate electrode; And a second gate contact hole penetrating the insulating layer and the gate insulating film to expose a part of the second gate electrode, wherein the gate electrode connecting terminal is formed on the insulating layer, and the first gate contact hole Contact with the first gate electrode through the second gate contact hole and into contact with the second gate electrode through the second gate contact hole.

상기 반도체 층은, 상기 제1 게이트 전극과 중첩하는 상기 중앙부에 형성된 반도체 채널층과; 상기 반도체 채널층의 양 측부에 형성된 오믹 접촉층을 포함하고, 상기 소스-드레인 요소는, 상기 일측 오믹 접촉층과 접촉하는 소스 전극과; 상기 소스 전극을 연결하고 상기 기판의 세로 방향으로 진행하는 데이터 배선과; 상기 타측 오믹 접촉층과 접촉하며 상기 소스 전극과 일정 거리 이격하여 대향하는 드레인 전극을 포함하는 것을 특징으로 한다.Wherein the semiconductor layer includes: a semiconductor channel layer formed in the central portion overlapping with the first gate electrode; And an ohmic contact layer formed on both sides of the semiconductor channel layer, wherein the source-drain element comprises: a source electrode in contact with the one-side ohmic contact layer; A data line connected to the source electrode and extending in the longitudinal direction of the substrate; And a drain electrode which is in contact with the other ohmic contact layer and faces the source electrode at a certain distance.

또한, 평판 표시장치용 박막 트랜지스터 기판의 제조 방법은, 본 발명에 의한 기판 위에 금속 물질, 버퍼 물질 그리고 반도체 물질을 연속으로 도포하고 패턴하여 보조 용량 전극, 제2 게이트 전극, 그리고 상기 제2 게이트 전극 일부와 중첩하는 버퍼층 및 반도체 층을 형성하는 제1 마스크 공정; 상기 기판 전면에 게이트 절연막과 게이트 금속 물질을 연속을 증착하고 상기 게이트 금속 물질을 패턴하여 상기 반도체 층의 중심부 및 상기 제2 게이트 전극과 중첩하는 제1 게이트 전극, 그리고 상기 보조 용량 전극과 중첩하며 상기 제1 게이트 전극에 연결된 게이트 배선을 형성하고, 상기 제1 게이트 전극을 마스크로 하여 상기 반도체 층에 불순물을 주입하여 상기 제1 게이트 전극과 중첩하는 반도체 채널층과 상기 반도체 채널층 양 측면에 연결되는 오믹 접촉층을 형성하는 제2 마스크 공정; 상기 제1 게이트 전극 및 상기 게이트 배선을 덮는 절연층을 도포하고 패턴하여 상기 양측 오믹 접촉층을 각각 노출하는 오믹 콘택홀들을 형성하는 제3 마스크 공정; 상기 오믹 콘택홀들이 형성된 기판 전면에 소스-드레인 금속 물질을 도포하고 패턴하여 상기 일측 오믹 접촉층과 접촉하는 소스 전극, 상기 소스 전극을 연결하는 데이터 배선, 그리고 상기 타측 오믹 접촉층과 접촉하며 상기 소스 전극과 일정거리 이격하여 대향하는 드레인 전극을 형성하는 제4 마스크 공정; 상기 소스전극 및 드레인 전극이 형성된 기판 전면에 보호막을 도포하고, 상기 보호막, 상기 절연층 및 상기 게이트 절연막을 선택적으로 패턴하여 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀, 상기 보조 용량 전극의 일부를 노출하는 보조 용량 콘택홀, 상기 제1 게이트 전극의 일부를 노출하는 제1 게이트 콘택홀, 그리고 상기 제2 게이트 전극의 일부를 노출하는 제2 게이트 콘택홀을 형성하는 제5 마스크 공정; 그리고 상기 보호막 위에 투명 도전 물질을 도포하고 패턴하여 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되고 상기 보조 용량 콘택홀을 통해 상기 보조 용량 전극에 연결되는 애노드 전극, 그리고 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극에 연결되고 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극에 연결되는 게이트 전극 연결 단자를 형성하는 제6 마스크 공정을 포함한다.In addition, a method of manufacturing a thin film transistor substrate for a flat panel display includes sequentially applying and patterning a metal material, a buffer material, and a semiconductor material on a substrate according to the present invention to form a storage capacitor electrode, a second gate electrode, A first mask process for forming a buffer layer and a semiconductor layer overlapping with a part; A first gate electrode that continuously deposits a gate insulating film and a gate metal material on the entire surface of the substrate and patterns the gate metal material to overlap the central portion of the semiconductor layer and the second gate electrode, Forming a gate wiring connected to the first gate electrode, implanting impurities into the semiconductor layer using the first gate electrode as a mask to form a semiconductor channel layer overlapping the first gate electrode, A second mask process for forming an ohmic contact layer; A third masking step of forming ohmic contact holes for exposing the both side ohmic contact layers by applying and patterning an insulating layer covering the first gate electrode and the gate wiring; A source electrode which is in contact with the one ohmic contact layer, a data line which connects the source electrode and the source electrode, and a source electrode which is in contact with the other ohmic contact layer, A fourth masking step of forming a drain electrode facing the electrode with a certain distance from the electrode; A drain contact hole exposing a part of the drain electrode by selectively patterning the protective film, the insulating layer, and the gate insulating film, a part of the storage capacitor electrode, A fifth masking step of forming a second gate contact hole exposing a part of the second gate electrode, a second gate contact hole exposing a part of the first gate electrode, and a second gate contact hole exposing a part of the second gate electrode; And an anode electrode connected to the drain electrode through the drain contact hole by patterning and patterning a transparent conductive material on the passivation layer and connected to the storage capacitor electrode through the storage capacitor contact hole and through the first gate contact hole And forming a gate electrode connection terminal connected to the first gate electrode and connected to the second gate electrode through the second gate contact hole.

또 다른 평판 표시장치용 박막 트랜지스터 기판의 제조 방법은, 기판 위에 금속 물질, 버퍼 물질 그리고 반도체 물질을 연속으로 도포하고 패턴하여 애노드 전극, 상기 애노드 전극에서 연장되는 보조 용량 전극, 제2 게이트 전극, 그리고 상기 제2 게이트 전극 일부와 중첩하는 버퍼층 및 반도체 층을 형성하는 제1 마스크 공정; 상기 기판 전면에 게이트 절연막과 게이트 금속 물질을 연속을 증착하고 상기 게이트 금속 물질을 패턴하여 상기 반도체 층의 중심부 및 상기 제2 게이트 전극과 중첩하는 제1 게이트 전극, 상기 보조 용량 전극과 중첩하며 상기 제1 게이트 전극에 연결된 게이트 배선, 그리고 상기 게이트 배선의 일측 단부에 배치되는 게이트 패드를 형성하고, 상기 제1 게이트 전극을 마스크로 하여 상기 반도체 층에 불순물을 주입하여 상기 제1 게이트 전극과 중첩하는 반도체 채널층, 그리고 상기 반도체 채널층 양 측면에 연결되는 오믹 접촉층들을 형성하는 제2 마스크 공정; 상기 제1 게이트 전극 및 상기 게이트 배선 위에 절연층을 도포하고, 상기 절연층 및 상기 게이트 절연막을 선택적으로 패턴하여 상기 각 오믹 접촉층들을 노출하는 오믹 콘택홀들, 상기 제1 게이트 전극을 노출하는 제1 게이트 콘택홀, 상기 제2 게이트 전극을 노출하는 제2 게이트 콘택홀, 그리고 상기 애노드 전극을 노출하는 드레인 콘택홀을 형성하는 제3 마스크 공정; 상기 콘택홀들 위에 소스-드레인 금속 물질을 도포하고 패턴하여 상기 일측 오믹 접촉층과 접촉하는 소스 전극, 상기 타측 오믹 접촉층과 접촉하고 상기 드레인 콘택홀을 통해 상기 애노드 전극과 접촉하는 드레인 전극, 상기 소스 전극을 연결하는 데이터 배선, 상기 데이터 배선의 일측 단부에 연결되는 데이터 패드, 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극에 연결되고 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극에 연결되는 게이트 전극 연결 단자를 형성하는 제4 마스크 공정; 상기 기판 전면을 덮는 보호막을 도포하고 상기 보호막 및 상기 절연층을 선택적으로 패턴하여, 상기 게이트 패드 및 상기 데이터 패드를 노출시키는 제5 마스크 공정을 포함한다.A method of fabricating a thin film transistor substrate for a flat panel display device includes sequentially applying and patterning a metal material, a buffer material, and a semiconductor material on a substrate to form an anode electrode, a storage capacitor electrode extending from the anode electrode, A first masking step of forming a buffer layer and a semiconductor layer overlapping a part of the second gate electrode; A first gate electrode which continuously deposits a gate insulating film and a gate metal material on the entire surface of the substrate and patterns the gate metal material to overlap the central portion of the semiconductor layer and the second gate electrode; And a gate electrode disposed on one side of the gate wiring, wherein the first gate electrode is used as a mask to implant impurities into the semiconductor layer to form a semiconductor layer overlapping the first gate electrode, A channel layer, and ohmic contact layers connected to both side surfaces of the semiconductor channel layer; Forming an ohmic contact hole for exposing each of the ohmic contact layers by selectively patterning the insulating layer and the gate insulating layer; forming an ohmic contact hole for exposing the first gate electrode; Forming a first gate contact hole, a second gate contact hole exposing the second gate electrode, and a drain contact hole exposing the anode electrode; A drain electrode which is in contact with the one ohmic contact layer and in contact with the other ohmic contact layer and contacts the anode electrode through the drain contact hole; A data pad connected to one end of the data line, a data pad connected to the first gate electrode through the first gate contact hole and connected to the second gate electrode through the second gate contact hole, A fourth mask process for forming a gate electrode connection terminal to be connected; And a fifth masking step of applying a protective film covering the entire surface of the substrate and selectively patterning the protective film and the insulating layer to expose the gate pad and the data pad.

상기 보호막 위에 뱅크층과 스페이서를 형성하는 제7 마스크 공정을 더 포함하는 것을 특징으로 한다.And a seventh mask process for forming a bank layer and a spacer on the protective film.

본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은 반도체 채널층의 상부에 제1 게이트 전극을, 하부에는 제2 게이트 전극을 구비한 이중 게이트 구조를 갖는다. 따라서, 기판의 상부 및 하부에서 반도체 채널층으로 유입되는 빛을 차단하여 광 누설 전류를 효과적으로 방지하는 효과를 갖는다. 또한, 이중 게이트 구조로 인해, 박막 트랜지스터의 출력 전류 특성 및 출력 전류 포화 특성이 향상되는 효과를 얻을 수 있다. 그리고, 본 발명에서는 제2 게이트 전극으로 사용하는 광 차단층을 보조 용량 전극과 동일한 물질로 동일한 층에 형성함으로써, 추가 제조 공정을 요구하지 않는다. 따라서, 뱅크와 스페이서를 모두 제조하는 전체 공정을 고려하더라도 제조 공정이 8 내지 7 마스크 공정으로만 구성할 수 있어, 비용이 저렴하며, 마스크 오차에 의한 제조 수율 저하를 줄일 수 있다.The thin film transistor substrate for a flat panel display according to the present invention has a double gate structure having a first gate electrode on a semiconductor channel layer and a second gate electrode on a bottom. Therefore, it has an effect of effectively preventing light leakage current by intercepting light that flows into the semiconductor channel layer at the top and bottom of the substrate. In addition, an effect of improving output current characteristics and output current saturation characteristics of the thin film transistor can be obtained due to the double gate structure. In the present invention, the light-shielding layer used as the second gate electrode is formed on the same layer with the same material as the storage capacitor electrode, so that no additional manufacturing process is required. Therefore, even if the entire process of manufacturing both the bank and the spacer is taken into consideration, the manufacturing process can be composed only of the 8 to 7 mask process, which is inexpensive and can reduce the manufacturing yield deterioration due to the mask error.

도 1은 종래 기술에 의한 유기발광 표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 2는 도 1에서 절취선 II-II'로 자른 단면으로 종래 기술에 의한 유기발광 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 3은 본 발명의 제1 실시 예에 의한 유기발광 표시장치에서 사용하는 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 4a 내지 4f는 도 3에서 절취선 IV-IV'로 자른 단면으로 제1 실시 예에 의한, 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 제조 과정을 나타내는 단면도들.
도 5는 본 발명의 제2 실시 예에 의한 유기발광 표시장치에서 사용하는 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 6a 내지 6e는 도 5에서 절취선 VI-VI'로 자른 단면으로 제2 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 제고 과정을 나타내는 단면도들.
1 is a plan view showing a structure of a thin film transistor substrate used in an organic light emitting display according to a related art.
FIG. 2 is a cross-sectional view cut along a cutting line II-II 'in FIG. 1, showing a structure of a conventional thin film transistor substrate for an OLED display.
3 is a plan view showing a structure of a thin film transistor substrate having a double gate structure used in an organic light emitting diode display according to a first embodiment of the present invention.
4A to 4F are cross-sectional views showing a manufacturing process of a thin film transistor substrate having a double gate structure according to the first embodiment in cross section taken along the cutting line IV-IV 'in FIG.
5 is a plan view showing a structure of a thin film transistor substrate having a double gate structure used in an organic light emitting diode display according to a second embodiment of the present invention.
FIGS. 6A to 6E are cross-sectional views taken on line VI-VI 'in FIG. 5, illustrating cross-sectional views illustrating a process for fabricating a thin film transistor substrate having a double gate structure according to a second embodiment.

이하, 첨부한 도면 도 3 내지 6e들을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기는 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings 3 to 6E. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known units relating to the present invention will be omitted when it is determined that a detailed description of the configuration may unnecessarily obscure the gist of the present invention.

도 3은 본 발명의 제1 실시 예에 의한 유기발광 표시장치에서 사용하는 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 4a 내지 4e는 도 3에서 절취선 IV-IV'로 자른 단면으로 제1 실시 예에 의한, 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 제조 과정을 나타내는 단면도들이다.3 is a plan view showing a structure of a thin film transistor substrate having a double gate structure used in an organic light emitting diode display according to a first embodiment of the present invention. FIGS. 4A to 4E are cross-sectional views illustrating a process for fabricating a thin film transistor substrate having a double gate structure according to the first embodiment, which is a cross section taken along the cutting line IV-IV 'in FIG.

본 발명의 제1 실시 예에 의한 유기발광 표시장치용 이중 게이트 구조를 갖는 박막 트랜지스터 기판은, 스위칭 TFT(ST), 스위칭 TFT와 연결된 구동 TFT(DT), 구동 TFT(DT)에 접속된 유기발광 다이오드의 애노드 전극(ANO)을 포함한다. 도면으로 도시하지 않았지만, 애노드 전극(ANO) 위에는 유기발광 다이오드를 구성하는 유기물질들이 적층되고, 유기발광 다이오드 위에는 캐소드 전극이 적층된다.A thin film transistor substrate having a double gate structure for an organic light emitting display according to the first embodiment of the present invention includes a switching TFT ST, a driving TFT DT connected to the switching TFT, And an anode electrode (ANO) of the diode. Although not shown in the drawings, the organic materials constituting the organic light emitting diode are stacked on the anode electrode ANO, and the cathode electrode is stacked on the organic light emitting diode.

유리 기판(SUB) 위에서 스위칭 TFT(ST)는 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 채널층(도시하지 않음)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고, 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 제1 게이트 전극(DG)과, 반도체 채널층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 유기발광 다이오드의 애노드 전극(ANO)과 연결되어 있다.On the glass substrate SUB, the switching TFT ST is formed in a region where the gate line GL and the data line DL intersect each other. The switching TFT ST functions to select a pixel. The switching TFT ST includes a gate electrode SG branched from the gate line GL, a semiconductor channel layer (not shown), a source electrode SS, and a drain electrode SD. The driving TFT DT serves to drive the anode electrode ANO of the pixel selected by the switching TFT ST. The driving TFT DT includes a first gate electrode DG connected to the drain electrode SD of the switching TFT ST, a source electrode DS connected to the semiconductor channel layer DA, the driving current transfer wiring VDD, , And a drain electrode (DD). The drain electrode DD of the driving TFT DT is connected to the anode electrode ANO of the organic light emitting diode.

도 4e에서 도시한 박막 트랜지스터는 탑 게이트(Top Gate) 구조를 갖는다. 따라서, 제1 게이트 전극(DG) 위쪽에서 기판을 향해 들어오는 빛을 차단하여, 반도체 채널층(DA)으로 유입되는 것을 방지할 수 있다. 또한, 반도체 채널층(DA)의 하부에도 광 차단 기능을 하는 제2 게이트 전극(DUG)이 형성되어 있어, 하부쪽에서 기판(SUB)을 향해 들어오는 빛도 채널 층(DA)으로 유입하지 못하도록 차단한다. 또한, 제2 게이트 전극(DUG)는 제1 게이트 전극(DG)와 게이트 연결 전극(GCT)을 통해 전기적으로 연결되어 있어, 이중 게이트 구조를 완성한다. 따라서, 구동 TFT(DT)의 출력 전류 특성과 출력 전류 포화 특성이 개선된 결과를 얻을 수 있다.The thin film transistor shown in FIG. 4E has a top gate structure. Therefore, light coming from the upper side of the first gate electrode (DG) toward the substrate can be cut off and prevented from flowing into the semiconductor channel layer (DA). A second gate electrode DUG having a light shielding function is also formed under the semiconductor channel layer DA so that light coming from the lower side toward the substrate SUB is prevented from flowing into the channel layer DA . Also, the second gate electrode DUG is electrically connected to the first gate electrode DG through the gate connection electrode GCT, completing the double gate structure. Therefore, the output current characteristics and the output current saturation characteristics of the driving TFT DT can be improved.

또한, 화소 전극인 애노드 전극(ANO)은 해당 게이트 배선(GL)이 활성화 되지 않은 상태에서도 적어도 한 프레임 기간 중에 인가된 데이터 전압을 유지하여야 한다. 이를 효과적으로 유지하기 위해 보조 용량을 더 포함한다. 보조 용량을 위해 앞단에 이웃하는 게이트 배선(DL)과 게이트 절연막(GI)를 사이에 두고 중첩하는 보조 용량 전극(STG)를 더 포함하는 것이 바람직하다. 보조 용량 전극(STG)은 제2 게이트 전극(DUG)을 형성하는 단계에서 게이트 배선(DL)과 중첩하도록 형성한다.In addition, the anode electrode ANO, which is a pixel electrode, must maintain a data voltage applied during at least one frame period even when the corresponding gate line GL is not activated. And further includes auxiliary capacity to effectively maintain this. And a storage capacitor electrode (STG) overlapping the gate line (DL) adjacent to the front end for the storage capacitor and the gate insulating film (GI) sandwiched therebetween. The auxiliary capacitance electrode STG is formed so as to overlap the gate line DL in the step of forming the second gate electrode DUG.

편의상, 본 발명에 대한 설명 및 도면에서는 이중 게이트 구조를 갖는 구동 TFT(DT)를 중심으로 설명한다. 하지만, 스위칭 TFT(ST)에도 동일한 방식으로 이중 게이트 구조를 적용할 수 있다. 이하, 도 4a 내지 4e를 참조하여, 본 발명의 제1 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 제조 과정을 좀 더 상세히 설명한다.For convenience, the description and the drawings of the present invention will mainly focus on a driving TFT DT having a double gate structure. However, the double gate structure can also be applied to the switching TFT (ST) in the same manner. Hereinafter, a manufacturing process of a TFT having a double gate structure according to a first embodiment of the present invention will be described in detail with reference to FIGS. 4A to 4E.

유리 기판(SUB) 위에 금속 물질, 버퍼 물질 그리고 비정질 실리콘 물질을 연속으로 도포한다. 금속 물질은 몰리브덴(Molibdenium), 크롬(Chromium), 탄탈(Tantalium)과 같이 전도성이 좋고 불투명한 금속을 포함하는 것이 바람직하다. 버퍼 물질은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiO2)와 같은 무기 절연물질을 1000~5000Å 정도 도포하는 것이 바람직하다. 그리고, 비정질 실리콘은 반도체 채널 층으로 활용할 것이므로 100~1000Å 정도 도포하는 것이 바람직하다. 제1 마스크 공정으로 적층된 금속 물질, 버퍼 물질 및 비정질 실리콘 물질을 패턴하여, 보조 용량 전극(STG), 제2 게이트 전극(DUG) 그리고 반도체 층(SEM)을 형성한다. 보조 용량 전극(STG)은 금속 물질만 포함하는 반면, 반도체 층(SEM)이 형성되는 위치에는 금속 물질로 형성된 제2 게이트 전극(DUG), 버퍼 물질로 형성된 버퍼층(BUF) 및 비정질 실리콘 물질로 형성된 반도체 층(SEM)이 그대로 적층된 구조를 갖도록 형성하는 것이 바람직하다. 이를 위해, 제1 마스크 공정에서는 하프-톤(Half-tone) 마스크를 사용하는 것이 바람직하다. 제2 게이트 전극(DUG)는 나중에 제1 게이트 전극(DG)과 연결되어야 하므로, 제2 게이트 전극(DUG)의 일부는 금속 물질만 포함하도록 형성하는 것이 바람직하다. (도 4a)A metal material, a buffer material and an amorphous silicon material are successively applied on a glass substrate (SUB). Preferably, the metal material includes a conductive and opaque metal such as molybdenum, chromium, and tantalum. Preferably, the buffer material is coated with an inorganic insulating material such as silicon nitride (SiN x) or silicon oxide (SiO 2) to a thickness of 1000 to 5000 Å. Since amorphous silicon is used as a semiconductor channel layer, it is preferable to apply about 100 to 1000 ANGSTROM. A buffer material and an amorphous silicon material are patterned to form a storage capacitor electrode (STG), a second gate electrode (DUG) and a semiconductor layer (SEM) by a first mask process. The auxiliary capacitance electrode STG includes only the metal material, whereas the second gate electrode DUG formed of the metal material, the buffer layer BUF formed of the buffer material, and the amorphous silicon material are formed at the position where the semiconductor layer SEM is formed, It is preferable to form the semiconductor layer (SEM) so as to have a stacked structure. For this purpose, it is preferable to use a half-tone mask in the first mask process. Since the second gate electrode DUG should later be connected to the first gate electrode DG, it is preferable that a part of the second gate electrode DUG is formed to include only a metal material. (Fig. 4A)

보조 용량 전극(STG), 제2 게이트 전극(DUG) 그리고 반도체 층(SEM)이 형성된 기판(SUB) 위에 산화 실리콘 혹은 질화 실리콘을 포함하는 게이트 절연막(GI)을 전면 도포한다. 이어서, 게이트 절연막(GI) 위에 게이트 금속 물질을 연속으로 증착한다. 제2 마스크 공정으로 게이트 금속 물질을 패턴하여, 게이트 배선(GL)과 게이트 배선(GL)에서 분기하여 반도체 층(SEM)의 중앙부와 중첩하는 제1 게이트 전극(DG)을 형성한다. 게이트 배선(GL)의 일부는 게이트 절연막(GI)을 사이에 두고 보조 용량 전극(STG)와 중첩하여 보조 용량을 형성한다. 또한, 제1 게이트 전극(DG)의 일부는 게이트 절연막(GI)만을 사이에 두고 제2 게이트 전극(DUG)과 중첩하는 구조를 갖는 것이 바람직하다. 이는, 나중에 설명하겠지만, 추후에 제1 게이트 전극(DG)과 제2 게이트 전극(DUG)을 연결하기 위함이다. 그리고나서, 제1 게이트 전극(DG)을 마스크로 하여 P+ 불순물을 주입한다. 그러면 제1 게이트 전극(DG)과 중첩하지 않는 반도체 층(SEM)의 양 측부가 오믹 첩촉층(OM)으로 형성된다. 이와 동시에, P+ 불순물이 주입되지 않은 반도체 층(SEM) 중에서 제1 게이트 전극(DG)과 중첩되는 부분은 반도체 채널층(A)으로 완성된다. (도 4b)The gate insulating film GI including silicon oxide or silicon nitride is entirely coated on the substrate SUB on which the auxiliary capacitance electrode STG, the second gate electrode DUG and the semiconductor layer SEM are formed. Subsequently, a gate metal material is continuously deposited on the gate insulating film (GI). A gate metal material is patterned by a second mask process to form a first gate electrode DG that overlaps the central portion of the semiconductor layer SEM by branching from the gate wiring GL and the gate wiring GL. A part of the gate wiring GL overlaps the auxiliary capacitance electrode STG with the gate insulating film GI therebetween to form an auxiliary capacitance. It is also preferable that a part of the first gate electrode DG has a structure in which it overlaps the second gate electrode DUG with only the gate insulating film GI therebetween. This is for connecting the first gate electrode DG and the second gate electrode DUG later, as will be described later. Then, the P + impurity is implanted using the first gate electrode DG as a mask. Both sides of the semiconductor layer (SEM) not overlapping with the first gate electrode (DG) are formed of the ohmic contact layer (OM). At the same time, a portion of the semiconductor layer (SEM) not doped with the P + impurity is overlapped with the first gate electrode (DG) is completed with the semiconductor channel layer (A). (Figure 4b)

반도체 채널층(A)과 오믹 접촉층(OM)을 완성한 후, 기판(SUB) 위에 무기 절연물질 혹은 유기 절연물질을 단층 혹은 복층으로 도포하여 절연층(INS)을 형성한다. 제3 마스크 공정으로 반도체 채널층(A)의 양 옆에 형성된 두 개의 오믹 접촉층(OM)을 노출하는 오믹 콘택홀(OMC)을 형성한다. (도 4c)After the semiconductor channel layer (A) and the ohmic contact layer (OM) are completed, an insulating layer (INS) is formed by coating an inorganic insulating material or an organic insulating material in a single layer or a multilayer on the substrate (SUB). An ohmic contact hole (OMC) exposing two ohmic contact layers (OM) formed on both sides of the semiconductor channel layer (A) is formed by a third mask process. (Figure 4c)

오믹 콘택홀(OMC)이 형성된 절연층(INS) 위에 소스-드레인 금속 물질을 전면 증착한다. 제4 마스크 공정으로 소스-드레인 금속 물질을 패턴하여 게이트 배선(DL)과 수직으로 배열되는 구동 전류 배선(VDD)(데이터 배선(DL) 포함), 구동 전류 배선(VDD)에서 분기하여 오믹 콘택홀(OMC)를 통해 일측의 오믹 접촉층(OM)과 접촉하는 소스 전극(DS), 소스 전극(DS)와 대향하며 오믹 콘택홀(OMC)를 통해 타측의 오믹 접촉층(OM)과 접촉하는 드레인 전극(DD)을 형성한다. 이로써, 구동 TFT(DT)가 완성된다. (도 4d)A source-drain metal material is deposited over the insulating layer (INS) on which the ohmic contact hole (OMC) is formed. The source-drain metal material is patterned in the fourth mask process and is branched from the drive current wiring VDD (including the data wiring DL) and the drive current wiring VDD arranged perpendicularly to the gate wiring DL, A source electrode DS which is in contact with the ohmic contact layer OM on one side through the ohmic contact layer OMC and a drain electrode OM which is in contact with the source electrode DS and in contact with the ohmic contact layer OM on the other side through the ohmic contact hole OMC, Thereby forming an electrode DD. Thus, the driving TFT DT is completed. (Figure 4d)

구동 전류 배선(VDD)(데이터 배선(DL) 포함), 소스 전극(DS) 및 드레인 전극(DD)이 형성된 기판(SUB) 위에 산화 실리콘 혹은 질화 실리콘을 포함하는 보호막(PAS)을 전면 도포한다. 제 5 마스크 공정으로 보호막(PAS), 절연층(INS) 그리고 게이트 절연막(GI)을 선택적으로 패턴하여 보조 용량 콘택홀(CST), 제1 게이트 전극 콘택홀(C1) 및 제2 게이트 전극 콘택홀(C2) 그리고 드레인 콘택홀(CDD)을 형성한다. 보조 용량 콘택홀(CST)는 보조 용량 전극(STG)의 일측부를 노출하도록 보호막(PAS), 절연층(INS) 그리고 게이트 절연막(GI)을 패턴하여 형성한다. 제1 게이트 전극 콘택홀(C1)은 제1 게이트 전극(DG)의 일부를 노출하도록 보호막(PAS) 및 절연층(INS)을 패턴하여 형성한다. 제2 게이트 전극 콘택홀(C2)은 제2 게이트 전극(DUG)의 일부를 노출하도록 보호막(PAS), 절연층(INS) 그리고 게이트 절연막(GI)을 패턴하여 형성한다. 한편, 드레인 콘택홀(CDD)은 드레인 전극(DD)의 일부를 노출하도록 보호막(PAS)을 패턴하여 형성한다. 도면으로 나타내지 않았지만, 게이트 배선(GL), 데이터 배선(DL) 및 구동 전류 배선(VDD)의 단부에 형성된 패드부를 노출하는 패드 콘택홀을 더 형성할 수도 있다. (도 4e)The protective film PAS containing silicon oxide or silicon nitride is entirely coated on the substrate SUB on which the driving current wiring VDD (including the data line DL), the source electrode DS and the drain electrode DD are formed. In the fifth mask process, the protective film PAS, the insulating layer INS and the gate insulating film GI are selectively patterned to form the auxiliary capacitance contact hole CST, the first gate electrode contact hole C1, (C2) and a drain contact hole (CDD). The auxiliary capacitance contact hole CST is formed by patterning the protective film PAS, the insulating layer INS and the gate insulating film GI so as to expose one side of the auxiliary capacitance electrode STG. The first gate electrode contact hole C1 is formed by patterning the passivation layer PAS and the insulating layer INS so as to expose a part of the first gate electrode DG. The second gate electrode contact hole C2 is formed by patterning the protective film PAS, the insulating layer INS and the gate insulating film GI so as to expose a part of the second gate electrode DUG. On the other hand, the drain contact hole CDD is formed by patterning the protective film PAS so as to expose a part of the drain electrode DD. A pad contact hole may be formed to expose a pad portion formed at an end of the gate wiring GL, the data wiring DL, and the driving current wiring VDD. (Fig. 4E)

콘택홀들(CST, C1, C2, CDD)이 형성된 기판(SUB) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제6 마스크 공정으로 투명 도전물질을 패턴하여 애노드 전극(ANO)과 게이트 전극 연결 단자(GCT)을 형성한다. 애노드 전극(ANO)은 드레인 콘택홀(CDD)을 통해서 드레인 전극(DD)과 접촉하며, 동시에 보조 용량 콘택홀(CST)을 통해서 보조 용량 전극(STG)과 접촉한다. 게이트 전극 연결 단자(GCT)은 제1 게이트 전극 콘택홀(C1)을 통해 제1 게이트 전극(DG)과 접촉하고, 제2 게이트 전극 콘택홀(C2)을 통해 제2 게이트 전극(DUG)과 접촉함으로써, 제1 게이트 전극(DG)와 제2 게이트 전극(DUG)을 연결한다. 도면으로 나타내지 않았지만, 게이트 배선(GL), 데이터 배선(DL) 및 구동 전류 배선(VDD)의 단부에 형성된 패드부를 노출하는 패드 콘택홀을 통해 패드부와 연결되는 패드 단자를 더 형성할 수도 있다. (도 4f)A transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) is coated on the substrate SUB on which the contact holes CST, C1, C2, and CDD are formed. A transparent conductive material is patterned by a sixth mask process to form an anode electrode ANO and a gate electrode connection terminal GCT. The anode electrode ANO is in contact with the drain electrode DD through the drain contact hole CDD and simultaneously contacts the auxiliary capacitance electrode STG through the auxiliary capacitance contact hole CST. The gate electrode connection terminal GCT contacts the first gate electrode DG through the first gate electrode contact hole C1 and contacts the second gate electrode DUG through the second gate electrode contact hole C2. Thereby connecting the first gate electrode DG and the second gate electrode DUG. A pad terminal connected to the pad portion through a pad contact hole exposing a pad portion formed at an end of the gate wiring GL, the data wiring DL and the driving current wiring VDD may be further formed. (Figure 4f)

이후에, 뱅크와 스페이서를 형성하는 마스크 공정까지 고려하면, 이상 본 발명의 제1 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법은 7 마스크 공정으로 구성된다. 종래 기술과 비교했을 때, 마스크 공정수가 절감되면서도, 광 차단 기능을 하는 제2 게이트 전극을 더 포함하고 있다. 따라서, 본 발명은 적은 공정으로 더 성능이 우수한 박막 트랜지스터 기판 및 그 제조 공정을 제공한다.
Hereinafter, considering the mask process for forming the bank and the spacer, the method for manufacturing the thin film transistor substrate having the double gate structure according to the first embodiment of the present invention comprises seven mask processes. Compared with the prior art, it further includes a second gate electrode that performs a light shielding function while reducing the number of mask processes. Therefore, the present invention provides a thin film transistor substrate and a manufacturing process thereof that are superior in performance by a small number of steps.

이하, 도 5 내지 도 6e를 참조하여, 본 발명의 제2 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판 및 그 제조 방법을 상세히 설명한다. 도 5는 본 발명의 제2 실시 예에 의한 유기발광 표시장치에서 사용하는 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 6a 내지 6e는 도 5에서 절취선 VI-VI'로 자른 단면으로 제2 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 제고 과정을 나타내는 단면도들이다.Hereinafter, referring to FIGS. 5 to 6E, a thin film transistor substrate having a double gate structure according to a second embodiment of the present invention and a method of manufacturing the same will be described in detail. 5 is a plan view showing the structure of a thin film transistor substrate having a double gate structure used in an organic light emitting diode display according to a second embodiment of the present invention. FIGS. 6A to 6E are cross-sectional views of a thin film transistor substrate having a double gate structure according to a second embodiment, taken along line VI-VI 'in FIG.

본 발명의 제2 실시 예에 의한 유기발광 표시장치에 사용하는 이중 게이트 구조를 갖는 박막 트랜지스터 기판은, 구성 요소와 구조가 기본적으로 제1 실시 예와 동일하다. 완전히 동일한 부분에 대해서는 중복을 피하기 위해 상세한 설명은 생략하고, 차이가 있는 부분을 중심으로 설명한다.The thin film transistor substrate having a double gate structure used in the organic light emitting diode display according to the second embodiment of the present invention is basically the same as the first embodiment in constituent elements and structure. In order to avoid duplication, the detailed description will be omitted and the difference will be mainly described.

유리 기판(SUB) 위에서 스위칭 TFT(ST)는 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 채널층(도시하지 않음)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고, 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 제1 게이트 전극(DG)과, 반도체 채널층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 유기발광 다이오드의 애노드 전극(ANO)과 연결되어 있다.On the glass substrate SUB, the switching TFT ST is formed in a region where the gate line GL and the data line DL intersect each other. The switching TFT ST functions to select a pixel. The switching TFT ST includes a gate electrode SG branched from the gate line GL, a semiconductor channel layer (not shown), a source electrode SS, and a drain electrode SD. The driving TFT DT serves to drive the anode electrode ANO of the pixel selected by the switching TFT ST. The driving TFT DT includes a first gate electrode DG connected to the drain electrode SD of the switching TFT ST, a source electrode DS connected to the semiconductor channel layer DA, the driving current transfer wiring VDD, , And a drain electrode (DD). The drain electrode DD of the driving TFT DT is connected to the anode electrode ANO of the organic light emitting diode.

도 5 및 도 6e을 참조하면, 제2 실시 예에 의한, 박막 트랜지스터는 제1 실시 예와 동일하게 이중 탑 게이트(Top Gate) 구조를 갖는다. 따라서, 기판의 상부 및 하부 쪽에서 반도체 채널층(DA)으로 유입되는 빛을 모두 방지할 수 있다. 또한, 제2 게이트 전극(DUG)은 제1 게이트 전극(DG)과 게이트 연결 전극(GCT)에 의해 전기적으로 연결되어 있어, 이중 게이트 구조를 완성한다. 따라서, 구동 TFT(DT)의 출력 전류 특성과 출력 전류 포화 특성이 개선된 결과를 얻을 수 있다.Referring to FIG. 5 and FIG. 6E, the thin film transistor according to the second embodiment has a top gate structure like the first embodiment. Therefore, all the light entering the semiconductor channel layer DA from the upper and lower sides of the substrate can be prevented. In addition, the second gate electrode DUG is electrically connected by the first gate electrode DG and the gate connection electrode GCT, completing the double gate structure. Therefore, the output current characteristics and the output current saturation characteristics of the driving TFT DT can be improved.

또한, 화소 전극인 애노드 전극(ANO)은 해당 게이트 배선(GL)이 활성화 되지 않은 상태에서도 적어도 한 프레임 기간 중에 인가된 데이터 전압을 유지하여야 한다. 이를 효과적으로 유지하기 위해 보조 용량을 더 포함한다. 보조 용량을 위해 앞단에 이웃하는 게이트 배선(DL)과 게이트 절연막(GI)를 사이에 두고 중첩하는 보조 용량 전극(STG)를 더 포함하는 것이 바람직하다. 보조 용량 전극(STG)은 제2 게이트 전극(DUG)을 형성하는 단계에서 게이트 배선(DL)과 중첩하도록 형성한다.In addition, the anode electrode ANO, which is a pixel electrode, must maintain a data voltage applied during at least one frame period even when the corresponding gate line GL is not activated. And further includes auxiliary capacity to effectively maintain this. And a storage capacitor electrode (STG) overlapping the gate line (DL) adjacent to the front end for the storage capacitor and the gate insulating film (GI) sandwiched therebetween. The auxiliary capacitance electrode STG is formed so as to overlap the gate line DL in the step of forming the second gate electrode DUG.

제2 실시 예에서는, 특히 탑 에미션(Top Emission) 방식의 유기전계 발광표시장치의 경우에서, 불투명 도전물질로 애노드 전극을 먼저 형성하고, 이와 동시에 제2 게이트 전극을 더 형성하는 것을 특징으로 한다. 따라서, 제2 실시 예의 경우에는 유기전계 발광 다이오드의 발광 방향이 상부로 향하는 탑 에미션 구조에 국한적이기는 하지만, 제1 실시 예보다 제조 공정이 더 절감되는 장점을 갖는다.In the second embodiment, particularly in the case of a top emission type organic electroluminescence display device, the anode electrode is first formed of an opaque conductive material, and at the same time, a second gate electrode is further formed . Therefore, although the second embodiment is limited to the top emission structure in which the light emitting direction of the organic light emitting diode faces upward, the manufacturing process is further reduced as compared with the first embodiment.

편의상, 본 발명에 대한 설명 및 도면에서는 이중 게이트 구조를 갖는 구동 TFT(DT)를 중심으로 설명한다. 하지만, 스위칭 TFT(ST)에도 동일한 방식으로 이중 게이트 구조를 적용할 수 있다. 이하, 도 6a 내지 6e를 참조하여, 본 발명의 제2 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 제조 과정을 좀 더 상세히 설명한다.For convenience, the description and the drawings of the present invention will mainly focus on a driving TFT DT having a double gate structure. However, the double gate structure can also be applied to the switching TFT (ST) in the same manner. Hereinafter, a manufacturing process of a TFT having a double gate structure according to a second embodiment of the present invention will be described in detail with reference to FIGS. 6A to 6E.

유리 기판(SUB) 위에 금속 물질, 버퍼 물질 그리고 비정질 실리콘 물질을 연속으로 도포한다. 금속 물질은 몰리브덴(Molibdenium), 크롬(Chromium), 탄탈(Tantalium)과 같이 전도성이 좋고 불투명한 금속을 포함하며 유기전계 발광 다이오드의 애노드 전극용으로 적합한 물질인 것이 바람직하다. 버퍼 물질은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiO2)와 같은 무기 절연물질을 1000~5000Å 정도 도포하는 것이 바람직하다. 그리고, 비정질 실리콘은 반도체 채널 층으로 활용할 것이므로 100~1000Å 정도 도포하는 것이 바람직하다. 제1 마스크 공정으로 적층된 금속 물질, 버퍼 물질 및 비정질 실리콘 물질을 패턴하여, 애노드 전극(ANO), 보조 용량 전극(STG), 제2 게이트 전극(DUG) 그리고 반도체 층(SEM)을 형성한다. 애노드 전극(ANO)은 보조 용량 전극(STG)와 연속으로 연결된 구조를 갖는다. 애노드 전극(ANO) 및 보조 용량 전극(STG)은 금속 물질만 포함하는 반면, 반도체 층(SEM)이 형성되는 위치에는 금속 물질로 형성된 제2 게이트 전극(DUG), 버퍼 물질로 형성된 버퍼층(BUF) 및 비정질 실리콘 물질로 형성된 반도체 층(SEM)이 그대로 적층된 구조를 갖도록 형성하는 것이 바람직하다. 이를 위해, 제1 마스크 공정에서는 하프-톤(Half-tone) 마스크를 사용하는 것이 바람직하다. 제2 게이트 전극(DUG)는 나중에 제1 게이트 전극(DG)과 연결되어야 하므로, 제2 게이트 전극(DUG)의 일부는 금속 물질만 포함하도록 형성하는 것이 바람직하다. (도 6a)A metal material, a buffer material and an amorphous silicon material are successively applied on a glass substrate (SUB). Preferably, the metal material includes a metal that is conductive and opaque, such as molybdenum, chromium, and tantalum, and is a material suitable for an anode electrode of an organic light emitting diode. Preferably, the buffer material is coated with an inorganic insulating material such as silicon nitride (SiN x) or silicon oxide (SiO 2) to a thickness of 1000 to 5000 Å. Since amorphous silicon is used as a semiconductor channel layer, it is preferable to apply about 100 to 1000 ANGSTROM. A buffer material and an amorphous silicon material are patterned to form an anode electrode ANO, a storage capacitor electrode STG, a second gate electrode DUG and a semiconductor layer SEM by a first mask process. The anode electrode ANO has a structure continuously connected with the auxiliary capacitance electrode STG. The anode electrode ANO and the storage capacitor electrode STG include only a metal material, whereas a second gate electrode DUG formed of a metal material, a buffer layer BUF formed of a buffer material, And a semiconductor layer (SEM) formed of an amorphous silicon material are stacked as they are. For this purpose, it is preferable to use a half-tone mask in the first mask process. Since the second gate electrode DUG should later be connected to the first gate electrode DG, it is preferable that a part of the second gate electrode DUG is formed to include only a metal material. (Fig. 6A)

애노드 전극(ANO), 보조 용량 전극(STG), 제2 게이트 전극(DUG) 그리고 반도체 층(SEM)이 형성된 기판(SUB) 위에 산화 실리콘 혹은 질화 실리콘을 포함하는 게이트 절연막(GI)을 전면 도포한다. 이어서, 게이트 절연막(GI) 위에 게이트 금속 물질을 연속으로 증착한다. 제2 마스크 공정으로 게이트 금속 물질을 패턴하여, 게이트 배선(GL)과 게이트 배선(GL)에서 분기하여 반도체 층(SEM)의 중앙부와 중첩하는 제1 게이트 전극(DG)을 형성한다. 게이트 배선(GL)의 일부는 게이트 절연막(GI)을 사이에 두고 보조 용량 전극(STG)와 중첩하여 보조 용량을 형성한다. 또한, 제1 게이트 전극(DG)의 일부는 게이트 절연막(GI)만을 사이에 두고 제2 게이트 전극(DUG)과 중첩하는 구조를 갖는 것이 바람직하다. 이는, 나중에 설명하겠지만, 추후에 제1 게이트 전극(DG)과 제2 게이트 전극(DUG)을 연결하기 위함이다. 그리고나서, 제1 게이트 전극(DG)을 마스크로 하여 P+ 불순물을 주입한다. 그러면 제1 게이트 전극(DG)과 중첩하지 않는 반도체 층(SEM)의 양 측부가 오믹 첩촉층(OM)으로 형성된다. 이와 동시에, P+ 불순물이 주입되지 않은 반도체 층(SEM) 중에서 제1 게이트 전극(DG)과 중첩되는 부분은 반도체 채널층(A)으로 완성된다. (도 6b)The gate insulating film GI including silicon oxide or silicon nitride is entirely coated on the substrate SUB on which the anode electrode ANO, the storage capacitor electrode STG, the second gate electrode DUG and the semiconductor layer SEM are formed . Subsequently, a gate metal material is continuously deposited on the gate insulating film (GI). A gate metal material is patterned by a second mask process to form a first gate electrode DG that overlaps the central portion of the semiconductor layer SEM by branching from the gate wiring GL and the gate wiring GL. A part of the gate wiring GL overlaps the auxiliary capacitance electrode STG with the gate insulating film GI therebetween to form an auxiliary capacitance. It is also preferable that a part of the first gate electrode DG has a structure in which it overlaps the second gate electrode DUG with only the gate insulating film GI therebetween. This is for connecting the first gate electrode DG and the second gate electrode DUG later, as will be described later. Then, the P + impurity is implanted using the first gate electrode DG as a mask. Both sides of the semiconductor layer (SEM) not overlapping with the first gate electrode (DG) are formed of the ohmic contact layer (OM). At the same time, a portion of the semiconductor layer (SEM) not doped with the P + impurity is overlapped with the first gate electrode (DG) is completed with the semiconductor channel layer (A). (Fig. 6B)

반도체 채널층(A)과 오믹 접촉층(OM)을 완성한 후, 기판(SUB) 위에 무기 절연물질 혹은 유기 절연물질을 단층 혹은 복층으로 도포하여 절연층(INS)을 형성한다. 제3 마스크 공정으로 절연층(INS) 및 게이트 절연막(GI)을 선택적으로 패턴하여, 제1 게이트 전극 콘택홀(C1), 제2 게이트 전극 콘택홀(C2), 오믹 콘택홀(OMC) 및 드레인 콘택홀(CDD)을 형성한다. 제1 게이트 전극 콘택홀(C1)은 제1 게이트 전극(DG)의 일부를 노출하도록 절연층(INS)을 패턴하여 형성한다. 제2 게이트 전극 콘택홀(C2)은 제2 게이트 전극(DUG)의 일부를 노출하도록 절연층(INS) 및 게이트 절연막(GI)을 패턴하여 형성한다. 오믹 콘택홀(OMC)은 반도체 채널층(A)의 양 옆에 형성된 두 개의 오믹 접촉층(OM)을 노출하도록 오믹 접촉층(OM)을 덮는 절연층(INS) 및 게이트 절연막(GI)를 패턴하여 형성한다. 한편, 드레인 콘택홀(CDD)은 애노드 전극(ANO) 전부 혹은 일부를 노출하도록 절연층(INS) 및 게이트 절연막(GI)을 패턴하여 형성한다. 도면에서는 애노드 전극(ANO)이 모두 노출되는 경우를 설명하고 있지만, 애노드 전극(ANO)의 일부만 노출하도록 형성할 수도 있다. 도면으로 도시하지 않았으나, 게이트 배선(GL)의 단부에 형성되는 게이트 패드를 노출하는 패드 콘택홀을 더 형성할 수도 있다. (도 6c)After the semiconductor channel layer (A) and the ohmic contact layer (OM) are completed, an insulating layer (INS) is formed by coating an inorganic insulating material or an organic insulating material in a single layer or a multilayer on the substrate (SUB). The insulating layer INS and the gate insulating film GI are selectively patterned by the third mask process to form the first gate electrode contact hole C1, the second gate electrode contact hole C2, the ohmic contact hole OMC, Thereby forming a contact hole (CDD). The first gate electrode contact hole C1 is formed by patterning the insulating layer INS to expose a part of the first gate electrode DG. The second gate electrode contact hole C2 is formed by patterning the insulating layer INS and the gate insulating film GI so as to expose a part of the second gate electrode DUG. The ohmic contact hole OMC is formed by patterning the insulating layer INS and the gate insulating film GI covering the ohmic contact layer OM so as to expose the two ohmic contact layers OM formed on both sides of the semiconductor channel layer A, . On the other hand, the drain contact hole CDD is formed by patterning the insulating layer INS and the gate insulating film GI so as to expose all or a part of the anode electrode ANO. Although all of the anode electrodes ANO are illustrated in the drawing, the anode electrodes ANO may be partially exposed. Although not shown in the drawing, a pad contact hole may be further formed to expose a gate pad formed at an end of the gate line GL. (Fig. 6C)

콘택홀들(CST, C1, C2, CDD)이 형성된 기판(SUB)의 절연층(INS) 위에 소스-드레인 금속 물질을 전면 증착한다. 제4 마스크 공정으로 소스-드레인 금속 물질을 패턴하여 게이트 배선(DL)과 수직으로 배열되는 구동 전류 배선(VDD)(데이터 배선(DL) 포함), 구동 전류 배선(VDD)에서 분기하여 오믹 콘택홀(OMC)를 통해 일측의 오믹 접촉층(OM)과 접촉하는 소스 전극(DS), 소스 전극(DS)와 대향하며 오믹 콘택홀(OMC)를 통해 타측의 오믹 접촉층(OM)과 접촉하는 드레인 전극(DD)을 형성한다. 이로써, 구동 TFT(DT)가 완성된다. 이와 동시에, 게이트 전극 연결 단자(GCT)을 더 형성한다. 게이트 전극 연결 단자(GCT)은, 제1 게이트 전극 콘택홀(C1)을 통해 제1 게이트 전극(DG)과 접촉하고, 제2 게이트 전극 콘택홀(C2)을 통해 제2 게이트 전극(DUG)과 접촉함으로써, 제1 게이트 전극(DG)와 제2 게이트 전극(DUG)을 연결한다. 도면으로 도시하지 않았지만, 게이트 배선(GL)의 단부에 형성되는 게이트 패드를 노출하는 패드 콘택홀을 통해 게이트 패드와 접촉하는 게이트 패드 단자를 더 형성할 수도 있다. 또한, 데이터 패드 단자 및 구동 전류 패드는 별도로 형성하지 않고 데이터 배선(DL) 및 구동 전류 배선(VDD)의 단부에 패드만 형성한다. (도 6d)Drain metal material over the insulating layer INS of the substrate SUB on which the contact holes CST, C1, C2, and CDD are formed. The source-drain metal material is patterned in the fourth mask process and is branched from the drive current wiring VDD (including the data wiring DL) and the drive current wiring VDD arranged perpendicularly to the gate wiring DL, A source electrode DS which is in contact with the ohmic contact layer OM on one side through the ohmic contact layer OMC and a drain electrode OM which is in contact with the source electrode DS and in contact with the ohmic contact layer OM on the other side through the ohmic contact hole OMC, Thereby forming an electrode DD. Thus, the driving TFT DT is completed. At the same time, a gate electrode connection terminal (GCT) is further formed. The gate electrode connection terminal GCT is in contact with the first gate electrode DG through the first gate electrode contact hole C1 and the second gate electrode DUG through the second gate electrode contact hole C2. Thereby connecting the first gate electrode DG and the second gate electrode DUG. Although not shown in the figure, a gate pad terminal may be further formed in contact with the gate pad through a pad contact hole exposing a gate pad formed at an end of the gate line GL. In addition, the data pad terminal and the driving current pad are not formed separately but only the pad is formed at the end of the data line DL and the driving current line VDD. (Fig. 6D)

구동 전류 배선(VDD)(데이터 배선(DL) 포함), 소스 전극(DS) 및 드레인 전극(DD)이 형성된 기판(SUB) 위에 산화 실리콘 혹은 질화 실리콘을 포함하는 보호막(PAS)을 전면 도포한다. 이후, 도면으로 나타내지는 않았지만, 제5 마스크 공정으로 패드부를 노출하도록 패턴하는 것이 바람직하다. 이 경우, 패드 단자는 소스-드레인 금속 물질로 형성하였으므로, 보호막(PAS)을 패턴하여 패드부를 모두 노출하는 것이 바람직하다. (도 6e)The protective film PAS containing silicon oxide or silicon nitride is entirely coated on the substrate SUB on which the driving current wiring VDD (including the data line DL), the source electrode DS and the drain electrode DD are formed. Then, although not shown in the drawing, it is preferable to pattern the pad portion so as to expose the pad portion by the fifth mask process. In this case, since the pad terminal is formed of the source-drain metal material, it is preferable that the pad portion is exposed by patterning the protective film PAS. (Fig. 6E)

이후에, 뱅크와 스페이서를 형성하는 마스크 공정까지 고려하면, 이상 본 발명의 제2 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법은 6 마스크 공정으로 구성된다. 종래 기술과 비교했을 때, 마스크 공정수가 절감되면서도, 광 차단 기능을 하는 제2 게이트 전극을 더 포함하고 있다. 따라서, 본 발명은 적은 공정으로 더 성능이 우수한 박막 트랜지스터 기판 및 그 제조 공정을 제공한다.
Hereinafter, considering the mask process for forming the banks and the spacers, the method for fabricating the thin film transistor substrate having the double gate structure according to the second embodiment of the present invention comprises six mask processes. Compared with the prior art, it further includes a second gate electrode that performs a light shielding function while reducing the number of mask processes. Therefore, the present invention provides a thin film transistor substrate and a manufacturing process thereof that are superior in performance by a small number of steps.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.

ST: 스위칭 TFT DT: 구동 TFT
SG: 스위칭 TFT 게이트 전극 DG: 구동 TFT 제1 게이트 전극
SS: 스위칭 TFT 소스 전극 DS: 구동 TFT 소스 전극
SD: 스위칭 TFT 드레인 전극 DD: 구동 TFT 드레인 전극
SA: 스위칭 TFT 반도체 채널층 DA: 구동 TFT 반도체 채널층
GL: 게이트 배선 DL: 데이터 배선
VDD: 구동 전류 배선 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 VDP: 구동 전류 패드
VDPT: 구동 전류 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 VPH: 구동 전류 패드 콘택홀
GI: 게이트 절연막 INS: 절연층
PAS: 보호막 PL: 평탄화 막
BA: 뱅크 SP: 스페이서
STG: 보조 용량 전극 DUG: 구동 TFT 제2 게이트 전극
SEM: 반도체 층 OM: 오믹 접촉층
ANO: 애노드 전극 OMC: 오믹 콘택홀
CST: 보조 용량 전극 콘택홀 C1: 제1 게이트 전극 콘택홀
C2: 제2 게이트 전극 콘택홀 GCT: 게이트 전극 연결 단자
CDD: 드레인 콘택홀
ST: switching TFT DT: driving TFT
SG: switching TFT gate electrode DG: driving TFT first gate electrode
SS: switching TFT source electrode DS: driving TFT source electrode
SD: switching TFT drain electrode DD: driving TFT drain electrode
SA: switching TFT semiconductor channel layer DA: driving TFT semiconductor channel layer
GL: gate wiring DL: data wiring
VDD: Drive current wiring GP: Gate pad
DP: Data pad GPT: Gate pad terminal
DPT: Data pad terminal VDP: Drive current pad
VDPT: driving current pad terminal GPH: gate pad contact hole
DPH: Data pad contact hole VPH: Drive current pad contact hole
GI: Gate insulating film INS: Insulating layer
PAS: protective film PL: planarization film
BA: bank SP: spacer
STG: auxiliary capacity electrode DUG: driving TFT second gate electrode
SEM: semiconductor layer OM: ohmic contact layer
ANO: anode electrode OMC: ohmic contact hole
CST: auxiliary capacitance electrode contact hole C1: first gate electrode contact hole
C2: second gate electrode contact hole GCT: gate electrode connection terminal
CDD: drain contact hole

Claims (10)

기판;
상기 기판 위에 형성된 보조 용량 전극 및 제2 게이트 전극;
상기 제2 게이트 전극 위에 형성된 반도체 층;
상기 반도체 층을 덮는 게이트 절연막;
상기 게이트 절연막 위에서 상기 반도체 층의 중앙부와 중첩하는 제1 게이트 전극;
상기 게이트 절연막 위에서 상기 제1 게이트 전극을 연결하며 상기 보조 용량 전극과 중첩하는 게이트 배선;
상기 제1 게이트 전극 및 상기 게이트 배선을 덮는 절연층;
상기 절연층 위에 형성된 소스-드레인 요소;
상기 절연층 위에서 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 연결하는 게이트 전극 연결 단자;
상기 기판 위에서 상기 보조 용량 전극 및 상기 소스-드레인 요소와 연결된 애노드 전극;
상기 소스-드레인 요소를 덮는 보호막;
상기 보호막을 관통하여 상기 소스-드레인 요소의 일부를 노출하는 드레인 콘택홀; 그리고
상기 보호막, 상기 절연층 그리고 상기 게이트 절연막을 관통하여 상기 보조 용량 전극의 일부를 노출하는 보조 용량 콘택홀을 포함하고,
상기 애노드 전극은 상기 보호막 위에 형성되어, 상기 드레인 콘택홀을 통해 상기 소스-드레인 요소의 일부와 접촉하며, 상기 보조 용량 콘택홀을 통해 상기 보조 용량 전극과 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
Board;
An auxiliary capacitance electrode and a second gate electrode formed on the substrate;
A semiconductor layer formed on the second gate electrode;
A gate insulating film covering the semiconductor layer;
A first gate electrode overlying the central portion of the semiconductor layer above the gate insulating film;
A gate wiring which connects the first gate electrode on the gate insulating film and overlaps the auxiliary capacitance electrode;
An insulating layer covering the first gate electrode and the gate wiring;
A source-drain element formed over the insulating layer;
A gate electrode connection terminal connecting the first gate electrode and the second gate electrode on the insulating layer;
An anode electrode connected to the storage capacitor electrode and the source-drain element on the substrate;
A protective film covering the source-drain element;
A drain contact hole penetrating the protective film to expose a part of the source-drain element; And
And an auxiliary capacitance contact hole exposing a part of the auxiliary capacitance electrode through the protective film, the insulating layer, and the gate insulating film,
Wherein the anode electrode is formed on the passivation layer and is in contact with a portion of the source-drain element through the drain contact hole and is in contact with the storage capacitor electrode through the storage capacitor contact hole.
삭제delete 제 1 항에 있어서,
상기 보호막 및 상기 절연층을 관통하여 상기 제1 게이트 전극의 일부를 노출하는 제1 게이트 콘택홀과;
상기 보호막, 상기 절연층 그리고 상기 게이트 절연막을 관통하여 상기 제2 게이트 전극의 일부를 노출하는 제2 게이트 콘택홀을 더 포함하고,
상기 게이트 전극 연결 단자는 상기 보호막 위에 형성되어, 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극과 접촉하고, 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극과 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
A first gate contact hole penetrating the protective film and the insulating layer to expose a part of the first gate electrode;
And a second gate contact hole penetrating the protective film, the insulating layer, and the gate insulating film to expose a part of the second gate electrode,
Wherein the gate electrode connection terminal is formed on the protective film and is in contact with the first gate electrode through the first gate contact hole and in contact with the second gate electrode through the second gate contact hole. Transistor substrate.
삭제delete 삭제delete 제 1 항에 있어서,
상기 반도체 층은,
상기 제1 게이트 전극과 중첩하는 상기 중앙부에 형성된 반도체 채널층과;
상기 반도체 채널층의 양 측부에 형성된 오믹 접촉층을 포함하고,
상기 소스-드레인 요소는,
일측 오믹 접촉층과 접촉하는 소스 전극과;
상기 소스 전극을 연결하고 상기 기판의 세로 방향으로 진행하는 데이터 배선과;
타측 오믹 접촉층과 접촉하며 상기 소스 전극과 일정 거리 이격하여 대향하는 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein:
A semiconductor channel layer formed on the central portion overlapping the first gate electrode;
And an ohmic contact layer formed on both sides of the semiconductor channel layer,
The source-
A source electrode in contact with the one ohmic contact layer;
A data line connected to the source electrode and extending in the longitudinal direction of the substrate;
And a drain electrode which is in contact with the other ohmic contact layer and faces the source electrode at a distance from the source electrode.
기판 위에 금속 물질, 버퍼 물질 그리고 반도체 물질을 연속으로 도포하고 패턴하여 보조 용량 전극, 제2 게이트 전극, 그리고 상기 제2 게이트 전극 일부와 중첩하는 버퍼층 및 반도체 층을 형성하는 제1 마스크 공정;
상기 기판 전면에 게이트 절연막과 게이트 금속 물질을 연속으로 증착하고 상기 게이트 금속 물질을 패턴하여 상기 반도체 층의 중심부 및 상기 제2 게이트 전극과 중첩하는 제1 게이트 전극, 그리고 상기 보조 용량 전극과 중첩하며 상기 제1 게이트 전극에 연결된 게이트 배선을 형성하고, 상기 제1 게이트 전극을 마스크로 하여 상기 반도체 층에 불순물을 주입하여 상기 제1 게이트 전극과 중첩하는 반도체 채널층과 상기 반도체 채널층 양 측면에 연결되는 오믹 접촉층을 형성하는 제2 마스크 공정;
상기 제1 게이트 전극 및 상기 게이트 배선을 덮는 절연층을 도포하고 패턴하여 상기 양측 오믹 접촉층을 각각 노출하는 오믹 콘택홀들을 형성하는 제3 마스크 공정;
상기 오믹 콘택홀들이 형성된 기판 전면에 소스-드레인 금속 물질을 도포하고 패턴하여 일측 오믹 접촉층과 접촉하는 소스 전극, 상기 소스 전극을 연결하는 데이터 배선, 그리고 타측 오믹 접촉층과 접촉하며 상기 소스 전극과 일정거리 이격하여 대향하는 드레인 전극을 형성하는 제4 마스크 공정;
상기 소스전극 및 드레인 전극이 형성된 기판 전면에 보호막을 도포하고, 상기 보호막, 상기 절연층 및 상기 게이트 절연막을 선택적으로 패턴하여 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀, 상기 보조 용량 전극의 일부를 노출하는 보조 용량 콘택홀, 상기 제1 게이트 전극의 일부를 노출하는 제1 게이트 콘택홀, 그리고 상기 제2 게이트 전극의 일부를 노출하는 제2 게이트 콘택홀을 형성하는 제5 마스크 공정; 그리고
상기 보호막 위에 투명 도전 물질을 도포하고 패턴하여 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되고 상기 보조 용량 콘택홀을 통해 상기 보조 용량 전극에 연결되는 애노드 전극, 그리고 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극에 연결되고 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극에 연결되는 게이트 전극 연결 단자를 형성하는 제6 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
A first mask process for forming a buffer layer and a semiconductor layer overlapping a portion of the auxiliary capacitance electrode, the second gate electrode, and the second gate electrode by sequentially applying and patterning a metal material, a buffer material and a semiconductor material on the substrate;
A first gate electrode which continuously deposits a gate insulating film and a gate metal material on the entire surface of the substrate and patterns the gate metal material to overlap the central portion of the semiconductor layer and the second gate electrode, Forming a gate wiring connected to the first gate electrode, implanting impurities into the semiconductor layer using the first gate electrode as a mask to form a semiconductor channel layer overlapping the first gate electrode, A second mask process for forming an ohmic contact layer;
A third masking step of forming ohmic contact holes for exposing the both side ohmic contact layers by applying and patterning an insulating layer covering the first gate electrode and the gate wiring;
Drain metal material is applied to the entire surface of the substrate on which the ohmic contact holes are formed and patterned to form a source electrode in contact with one ohmic contact layer, a data wire connecting the source electrode, and a source electrode in contact with the other ohmic contact layer, A fourth masking step of forming drain electrodes facing each other with a predetermined distance therebetween;
A drain contact hole exposing a part of the drain electrode by selectively patterning the protective film, the insulating layer, and the gate insulating film, a part of the storage capacitor electrode, A fifth masking step of forming a second gate contact hole exposing a part of the second gate electrode, a second gate contact hole exposing a part of the first gate electrode, and a second gate contact hole exposing a part of the second gate electrode; And
An anode electrode connected to the drain electrode through the drain contact hole by coating and patterning a transparent conductive material on the protective film and connected to the storage capacitor electrode through the storage capacitor contact hole, And a sixth masking step of forming a gate electrode connection terminal connected to the first gate electrode and connected to the second gate electrode through the second gate contact hole.
제 7 항에 있어서,
상기 기판 위에 뱅크층과 스페이서를 형성하는 제7 마스크 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
8. The method of claim 7,
And a seventh masking step of forming a bank layer and a spacer on the substrate.
기판 위에 금속 물질, 버퍼 물질 그리고 반도체 물질을 연속으로 도포하고 패턴하여 애노드 전극, 상기 애노드 전극에서 연장되는 보조 용량 전극, 제2 게이트 전극, 그리고 상기 제2 게이트 전극 일부와 중첩하는 버퍼층 및 반도체 층을 형성하는 제1 마스크 공정;
상기 기판 전면에 게이트 절연막과 게이트 금속 물질을 연속으로 증착하고 상기 게이트 금속 물질을 패턴하여 상기 반도체 층의 중심부 및 상기 제2 게이트 전극과 중첩하는 제1 게이트 전극, 상기 보조 용량 전극과 중첩하며 상기 제1 게이트 전극에 연결된 게이트 배선, 그리고 상기 게이트 배선의 일측 단부에 배치되는 게이트 패드를 형성하고, 상기 제1 게이트 전극을 마스크로 하여 상기 반도체 층에 불순물을 주입하여 상기 제1 게이트 전극과 중첩하는 반도체 채널층, 그리고 상기 반도체 채널층 양 측면에 연결되는 오믹 접촉층들을 형성하는 제2 마스크 공정;
상기 제1 게이트 전극 및 상기 게이트 배선 위에 절연층을 도포하고, 상기 절연층 및 상기 게이트 절연막을 선택적으로 패턴하여 각 오믹 접촉층들을 노출하는 오믹 콘택홀들, 상기 제1 게이트 전극을 노출하는 제1 게이트 콘택홀, 상기 제2 게이트 전극을 노출하는 제2 게이트 콘택홀, 그리고 상기 애노드 전극을 노출하는 드레인 콘택홀을 형성하는 제3 마스크 공정;
상기 콘택홀들 위에 소스-드레인 금속 물질을 도포하고 패턴하여 일측 오믹 접촉층과 접촉하는 소스 전극, 타측 오믹 접촉층과 접촉하고 상기 드레인 콘택홀을 통해 상기 애노드 전극과 접촉하는 드레인 전극, 상기 소스 전극을 연결하는 데이터 배선, 상기 데이터 배선의 일측 단부에 연결되는 데이터 패드, 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극에 연결되고 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극에 연결되는 게이트 전극 연결 단자를 형성하는 제4 마스크 공정;
상기 기판 전면을 덮는 보호막을 도포하고 상기 보호막 및 상기 절연층을 선택적으로 패턴하여, 상기 게이트 패드 및 상기 데이터 패드를 노출시키는 제5 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
A buffer layer and a semiconductor layer overlapping the anode electrode, the auxiliary capacitance electrode extending from the anode electrode, the second gate electrode, and a portion of the second gate electrode are formed by sequentially applying and patterning a metal material, a buffer material, A first masking process for forming a mask;
A first gate electrode which continuously deposits a gate insulating film and a gate metal material on the entire surface of the substrate and patterns the gate metal material to overlap the central portion of the semiconductor layer and the second gate electrode; And a gate electrode disposed on one side of the gate wiring, wherein the first gate electrode is used as a mask to implant impurities into the semiconductor layer to form a semiconductor layer overlapping the first gate electrode, A channel layer, and ohmic contact layers connected to both side surfaces of the semiconductor channel layer;
Forming an ohmic contact layer on the first gate electrode and the gate wiring by patterning the insulating layer and the gate insulating layer to expose the ohmic contact layers; A third masking step of forming a gate contact hole, a second gate contact hole exposing the second gate electrode, and a drain contact hole exposing the anode electrode;
A drain electrode which is in contact with the one ohmic contact layer and contacts the other ohmic contact layer and contacts the anode electrode through the drain contact hole; A data pad coupled to one end of the data line, a data pad coupled to the first gate electrode through the first gate contact hole and coupled to the second gate electrode through the second gate contact hole, A fourth mask process for forming a gate electrode connection terminal;
And a fifth masking step of applying a protective film covering the whole surface of the substrate and selectively patterning the protective film and the insulating layer to expose the gate pad and the data pad.
제 9 항에 있어서,
상기 보호막 위에 뱅크층과 스페이서를 형성하는 제7 마스크 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
10. The method of claim 9,
And a seventh masking step of forming a bank layer and a spacer on the protective film.
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KR102167131B1 (en) * 2013-01-30 2020-10-16 엘지디스플레이 주식회사 Thin film transistor array substrate and method for manufacturing the same
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KR102329267B1 (en) 2014-09-29 2021-11-22 삼성디스플레이 주식회사 Thin film transistor substrate, display apparatus comprising the same, method for manufacturing thin film transistor substrate, and method for manufacturing display apparatus
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CN111965908B (en) * 2020-08-27 2023-10-24 京东方科技集团股份有限公司 Array substrate and display device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243657A (en) 2002-02-12 2003-08-29 Seiko Epson Corp Semiconductor device, electrooptic device, electronic equipment, method for manufacturing semiconductor device, and method for manufacturing electrooptic device
JP2008010882A (en) 2007-08-09 2008-01-17 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2009043748A (en) * 2007-08-06 2009-02-26 Seiko Epson Corp Semiconductor device, and electrooptical device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243657A (en) 2002-02-12 2003-08-29 Seiko Epson Corp Semiconductor device, electrooptic device, electronic equipment, method for manufacturing semiconductor device, and method for manufacturing electrooptic device
JP2009043748A (en) * 2007-08-06 2009-02-26 Seiko Epson Corp Semiconductor device, and electrooptical device
JP2008010882A (en) 2007-08-09 2008-01-17 Semiconductor Energy Lab Co Ltd Semiconductor device

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