KR101794652B1 - 표시 장치 및 표시 패널의 제조 방법 - Google Patents

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Abstract

본 발명은 네로우 베젤 영역(Narrow Bezel)을 구현할 수 있는 표시 장치 및 표시 패널의 제조 방법에 관한 것으로, 본 발명에 따른 표시 장치는 메인 영상을 표시하며, 다수의 메인 데이터 라인과, 상기 메인 데이터 라인과 교차하도록 형성된 다수의 메인 게이트 라인과, 상기 교차부와 접속하도록 형성된 메인 박막 트랜지스터가 형성된 메인 표시 영역과, 상기 메인 표시 영역보다 면적이 작으며, 부 영상을 표시하며, 다수의 서브 데이터 라인과, 상기 서브 데이터 라인과 교차하도록 형성된 다수의 서브 게이트 라인과, 상기 교차부에 접속하도록 형성된 서브 박막 트랜지스터가 형성된 서브 표시 영역과, 상기 메인 표시 영역과 상기 서브 표시 영역 사이에 형성되어 상기 메인 게이트 라인들과 상기 서브 게이트 라인들을 동시에 구동하는 게이트 드라이버가 형성된 GIP 영역과, 상기 메인 표시 영역과 상기 서브 표시 영역의 외곽을 둘러싸도록 형성되어 박막 트랜지스터 기판과 컬러 필터 기판을 합착하는 실런트가 형성된 베젤 영역을 포함하는 적어도 하나의 표시 패널과, 상기 메인 데이터 라인과 상기 서브 데이터 라인을 구동하기 위한 데이터 드라이버를 포함하는 것을 특징으로 한다.

Description

표시 장치 및 표시 패널의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD OF DISPLAY PANEL}
본 발명은 표시 장치 및 표시 패널의 제조 방법에 관한 것으로, 특히 네로우 베젤 영역(Narrow Bezel)을 구현할 수 있는 표시 장치 및 표시 패널의 제조 방법에 관한 것이다.
화상을 표시하는 표시 장치(Display)는 음극선관, 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 표시 장치(Plasma Display Panel Device; PDP), 전기 발광 표시 장치(Electro Luminescence Display Device; ELD), 유기 발광 전계 표시 장치 등과 같이 종류가 다양하다.
여기서, 액정 표시 장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정 셀을 가지는 액정 패널과, 액정 패널에 광을 조사하는 백라이트 유닛과, 백라이트 유닛과 액정 셀을 구동하기 위한 구동 회로부를 포함한다.
이러한, 액정 표시 패널 상에 포인터(사용자의 손가락)를 통해 표면을 가압하면 그 위치에 대응하는 정보를 입력시키는 터치 패널을 탑재하여 입력 장치로 이용하는 표시 장치 및 이를 이용한 스마트 폰에 대한 수요가 급증하고 있다. 터치 패널은 터치 감지 방식에 따라 저항 방식, 정전 용량 방식, 적외선 감지 방식 등으로 나누며, 터치감도를 감안하여 최근 정전 용량 방식이 주목을 받고 있다.
터치 패널을 이용한 표시 장치 및 이를 이용한 스마트 폰의 경우에 슬림화 및 경량화, 재료비 절감, 공정수의 감소 및 공정 시간 단축 등을 위해 패널 상에 게이트 드라이버가 내장된다. 게이트 드라이버는 일반적으로 비표시 영역인 베젤 영역에 실런트와 인접하게 형성하게 된다. 이와 같이, 게이트 드라이버를 베젤 영역에 형성함으로써 실제적인 표시 영역이 줄어드는 문제가 발생된다. 이러한, 베젤 영역의 문제는 듀얼(Dual) 패널 구현시 베젤 영역이 두배가 됨으로써 더욱 문제가 된다. 따라서, 네로우 베젤 영역을 구현할 수 있는 표시 장치가 필요하다.
본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 네로우 베젤 영역(Narrow Bezel)을 구현할 수 있는 표시 장치 및 표시 패널의 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명에 따른 표시 장치는 메인 영상을 표시하며, 다수의 메인 데이터 라인과, 상기 메인 데이터 라인과 교차하도록 형성된 다수의 메인 게이트 라인과, 상기 교차부와 접속하도록 형성된 메인 박막 트랜지스터가 형성된 메인 표시 영역과, 상기 메인 표시 영역보다 면적이 작으며, 부 영상을 표시하며, 다수의 서브 데이터 라인과, 상기 서브 데이터 라인과 교차하도록 형성된 다수의 서브 게이트 라인과, 상기 교차부에 접속하도록 형성된 서브 박막 트랜지스터가 형성된 서브 표시 영역과, 상기 메인 표시 영역과 상기 서브 표시 영역 사이에 형성되어 상기 메인 게이트 라인들과 상기 서브 게이트 라인들을 동시에 구동하는 게이트 드라이버가 형성된 GIP 영역과, 상기 메인 표시 영역과 상기 서브 표시 영역의 외곽을 둘러싸도록 형성되어 박막 트랜지스터 기판과 컬러 필터 기판을 합착하는 실런트가 형성된 베젤 영역을 포함하는 적어도 하나의 표시 패널과, 상기 메인 데이터 라인과 상기 서브 데이터 라인을 구동하기 위한 데이터 드라이버를 포함하는 것을 특징으로 한다.
이때, 상기 베젤 영역은 액정 주입 또는 액정 적하 공정시 상기 메인 표시 영역 및 상기 서브 표시 영역의 액정들이 실런트 방향으로 흐르는 것을 방지하는 액정 흐름 방지턱과, 상기 실런트와 대응되는 위치의 상기 박막 트랜지스터 기판 상에 다수의 요철부와, 상기 메인 표시 영역과 상기 액정 흐름 방지턱 사이와, 상기 서브 표시 영역과 상기 액정 흐름 방지턱 사이에 액정 공정이나 액정 주입시 액정이 실런트 방향으로 이동하는 것을 방지하도록 홀 형태로 형성된 병목홀을 포함하는 것을 특징으로 한다.
그리고, 상기 액정 흐름 방지턱은 상기 박막 트랜지스터 기판으로부터 돌출되어 형성된 제1 액정 흐름 방지턱과, 상기 컬러 필터 기판으로부터 돌출되어 형성된 제2 액정 흐름 방지턱을 포함하는 것을 특징으로 한다.
또한, 상기 제1 액정 흐름 방지턱은 상기 메인 박막 트랜지스터 또는 서브 박막 트랜지스터의 게이트 전극과 동일 재질로 형성된 제1 방지층과, 상기 메인 박막 트랜지스터 또는 서브 박막 트랜지스터의 게이트 절연막과 동일 재질로 형성된 제2 방지층과, 상기 메인 박막 트랜지스터 또는 서브 박막 트랜지스터 상에 형성된 보호막과 동일 재질로 형성된 제3 방지층을 포함하는 것을 특징으로 한다.
그리고, 상기 제2 액정 흐름 방지턱은 상기 제1 액정 흐름 방지턱과 대응되는 위치의 컬러 필터 기판 상에 칼럼 스페이서와 동일 재질로 형성되는 것을 특징으로 한다.
또한, 상기 다수의 요철부는 상기 메인 박막 트랜지스터 또는 서브 박막 트랜지스터의 게이트 절연막으로 형성된 제1 보호층과, 상기 메인 박막 트랜지스터 또는 서브 박막 트랜지스터 상에 형성된 보호막으로 형성된 제2 보호층을 포함하는 것을 특징으로 한다.
그리고, 상기 표시 패널이 소형 표시 패널일 경우에 상기 베젤 영역의 폭은 0.1~1.5mm인 것을 특징으로 한다.
이때, 상기 실런트의 폭은 0.1mm~0.7mm인 것을 특징으로 한다.
또한, 상기 표시 패널이 대형 표시 패널일 경우에 상기 베젤 영역의 폭은 1mm~5mm인 것을 특징으로 한다.
이때, 상기 실런트의 폭은 0.1~1mm인 것을 특징으로 한다.
또한, 상기 서브 표시 영역은 상기 메인 표시 영역의 우측 또는 좌측에 위치하는 것을 특징으로 한다.
그리고, 상기 서브 표시 영역은 상기 메인 표시 영역의 상측 또는 하측에 위치하는 것을 특징으로 한다.
또한, 상기 적어도 하나의 표시 패널은 제1 및 제2 표시 패널을 포함하며, 상기 제1 표시 패널은 메인 영상을 표시하는 제1 메인 표시 영역과, 상기 제1 메인 표시 영역의 좌측에 위치하여 보조 영상을 표시하는 제1 서브 표시 영역과, 상기 제1 메인 표시 영역과 상기 제1 서브 표시 영역 사이에 게이트 드라이버가 내장되며, 상기 제2 표시 패널은 메인 영상을 표시하는 제2 메인 표시 영역과, 상기 제2 메인 표시 영역의 우측에 위치하여 보조 영상을 표시하는 제2 서브 표시 영역과, 상기 제2 메인 표시 영역과 상기 제2 서브 표시 영역 사이에 게이트 드라이버가 내장되는 것을 특징으로 한다.
여기서, 상기 제1 및 제2 표시 패널은 슬라이드 타입이나 폴더 타입인 것을 특징으로 한다.
본 발명은 메인 영상을 표시하며, 메인 박막 트랜지스터가 형성된 메인 표시 영역과, 상기 메인 표시 영역보다 면적이 작으며, 부 영상을 표시하며, 서브 박막 트랜지스터가 형성된 서브 표시 영역과, 상기 메인 표시 영역과 상기 서브 표시 영역 사이에 형성되어 상기 메인 게이트 라인들과 상기 서브 게이트 라인들을 동시에 구동하도록 다수의 구동 박막 트랜지스터가 형성된 게이트 드라이버가 형성된 GIP 영역과, 상기 메인 표시 영역과 상기 서브 표시 영역의 외곽을 둘러싸도록 실런트와, 제1 및 제2 액정 흐름 방지턱을 포함하는 액정 흐름 방지턱, 병목홀을 포함하는 베젤 영역을 포함하는 표시 패널의 제조 방법에 있어서, 하부 기판 상에 상기 메인 박막 트랜지스터, 서브 박막 트랜지스터 및 구동 박막 트랜지스터 각각의 게이트 전극과, 상기 제1 액정 흐름 방지턱의 제1 방지층을 포함하는 제1 도전 패턴군을 형성하는 단계와, 상기 제1 도전 패턴군이 형성된 상기 하부 기판 상에 게이트 절연막이 형성되고, 그 위에 메인 박막 트랜지스터, 서브 박막 트랜지스터, 구동 박막 트랜지스터 각각의 반도체 패턴을 형성하는 단계와, 상기 반도체 패턴이 형성된 하부 기판 상에 메인 박막 트랜지스터의 메인 데이터 라인, 서브 박막 트랜지스터의 서브 데이터 라인, 메인 및 서브 박막 트랜지스터의 소스 및 드레인 전극, 구동 박막 트랜지스터의 소스 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와, 상기 제2 도전 패턴군이 형성된 하부 기판 상에 컨택홀이 포함된 보호막과, 제1 내지 제3 방지층으로 이루어진 제1 흐름 방지턱과, 상기 제1 흐름 방지턱과 상기 메인 표시 영역 사이와, 상기 제1 흐름 방지턱과 상기 서브 표시 영역 사이에 상기 병목홀을 형성하는 단계와, 상기 컨택홀 상에 상기 메인 박막 트랜지스터 및 상기 서브 박막 트랜지스터의 화소 전극을 형성하는 단계와, 컬러 필터, 블랙 매트릭스, 평탄화층, 칼럼 스페이서, 상기 제1 액정 흐름 방지턱과 대응되는 위치에 상기 칼럼 스페이서와 동일 재질로 형성된 제2 액정 흐름 방지턱을 포함하는 상부 기판을 상기 하부 기판과 마주보도록 형성하는 단계와, 상기 상부 기판과 상기 하부 기판을 합착하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 실런트와 대응되는 상기 박막 트랜지스터 기판 상에 다수의 요철부를 더 포함하는 것을 특징으로 한다.
여기서, 상기 다수의 요철부는 상기 메인 박막 트랜지스터 및 서브 박막 트랜지스터의 게이트 절연막과 동일 재질로 형성하는 제1 보호층과, 상기 메인 박막 트랜지스터 및 서브 박막 트랜지스터 상에 형성된 보호막과 동일 재질로 형성하는 제2 보호층을 포함하는 것을 특징으로 한다.
또한, 상기 표시 패널이 소형 표시 패널일 경우에 상기 베젤 영역의 폭은 0.1~1.5mm으로 형성하는 것을 특징으로 한다.
이때, 상기 실런트의 폭은 0.1mm~0.7mm으로 형성하는 것을 특징으로 한다.
그리고, 상기 표시 패널이 대형 표시 패널일 경우에 상기 베젤 영역의 폭은 1mm~5mm으로 형성하는 것을 특징으로 한다.
이때, 상기 실런트의 폭은 0.1~1mm으로 형성하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 표시 장치는 메인 영상을 표시하는 메인 표시 영역과, 메인 표시 영역보다 면적이 작으며, 아이콘과 같은 부 영상을 표시하는 서브 표시 영역과, 메인 표시 영역과 서브 표시 영역 사이에 게이트 드라이버가 형성된 GIP 영역을 포함하는 표시 패널을 구비한다.
이와 같이, 메인 표시 영역과 서브 표시 영역 사이에 게이트 드라이버를 형성함으로써 베젤 영역에 게이트 드라이버를 형성하지 않아도 되므로 네로우 베젤 영역을 구현할 수 있다.
또한, 본 발명에 따른 표시 장치는 베젤 영역과 메인 표시 영역 또는 서브 표시 영역 사이에 액정 흐름 방지턱 및 병목홀을 구비함으로써 액정 적하 또는 액정 주입 공정시 메인 표시 영역이나 서브 표시 영역으로부터 액정이 실런트 방향으로 흐르지 않도록 방지할 수 있어 액정이 오염되는 문제를 줄일 수 있다.
그리고, 실런트가 형성된 영역에 다수의 요철부를 형성함으로서 실런트의 폭을 좁게 형성하여도 다수의 요철부를 통해 접촉면적을 넓힐 수 있게 된다. 이에 따라, 실런트의 폭을 좁게 형성할 수 있으므로 네로우 베젤 구현이 가능하게 된다.
도 1 및 도 2는 본 발명의 제1 실시 예에 따른 표시 장치를 나타내는 도면이다.
도 3은 도 2에 도시된 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ'으로 절단한 표시 패널의 단면도를 나타내고 있다.
도 4a 내지 도 4c는 본 발명의 제1 실시 예에 따른 다수의 요철부의 다양한 실시 예들을 도시한 단면도들 및 평면도들이다.
도 6는 본 발명의 제1 실시 예에 따른 게이트 드라이버를 이용한 메인 표시 영역과 서브 표시 영역에 대한 평면도이다.
도 7은 도 6에 도시된 게이트 드라이버에 포함된 각각의 스테이지의 회로도이다.
도 8a 내지 도 8g는 본 발명의 제1 실시 예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 제2 실시 예에 따른 표시 장치를 나타내는 도면이다.
도 10은 본 발명의 제3 실시 예에 따른 표시 장치를 나타내는 도면이다.
도 11 및 도 12은 본 발명의 제3 실시 예에 따른 표시 패널을 이용한 표시 장치를 나타낸 사시도들이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성 요소에 대해서는 다른 도면 상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.
이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 12를 참조하여 상세히 설명하기로 한다.
도 1 및 도 2는 본 발명의 제1 실시 예에 따른 표시 장치를 나타내는 도면이다. 도 3은 도 2에 도시된 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ'으로 절단한 표시 패널의 단면도를 나타내고 있다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시 예에 따른 표시 장치는 메인 표시 영역(232), 서브 표시 영역(234), 베젤 영역(238)과, 메인 표시 영역(232)과 서브 표시 영역(234) 사이에 게이트 드라이버(236)가 내장된 표시 패널과, 메인 표시 영역(232)과 서브 표시 영역(234)의 데이터 라인을 구동하기 위한 데이터 드라이버(230)를 포함한다.
표시 패널은 액정층을 사이에 두고 서로 대향하여 합착된 박막 트랜지스터 기판(101) 및 칼라 필터 기판(170)을 구비한다.
컬러 필터 기판(170)은 상부기판(111) 상에 순차적으로 형성된 블랙매트릭스(170), 컬러 필터(172), 공통 전극(176), 컬럼 스페이서(125,225,325), 제2 흐름 방지턱(135)을 구비한다. 제2 흐름 방지턱(135)에 대한 설명은 후술하기로 한다.
컬러 필터(172)는 색을 구현하기 위해 적색, 녹색, 청색 컬러 필터를 포함한다. 컬러 필터(172)는 블랙 매트릭스(171)에 의해 구분된 화소 영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다.
블랙 매트릭스(171)는 상부 기판(170)에 컬러 필터(172)가 형성될 화소 영역을 구분한다. 이러한 블랙 매트릭스(171)는 원하지 않는 액정 배열로 인해 생긴 투과광을 차단하여 표시 장치의 콘트라스트를 향상시키고 메인 박막 트랜지스터 및 서브 박막 트랜지스터로 직접적인 광조사를 차단하여 각각의 박막 트랜지스터의 광누설 전류를 막는다.
공통 전극(176)은 투명 도전층으로 액정 구동시 기준이 되는 공통 전압을 공급한다. 도 3에 도시된 바와 같이 표시 패널은 두 기판(101,170)에 각각 전극(120,322,176)을 설치하고 액정 방향자가 90°트위스트 되도록 배열한 다음, 전극에 전압을 가하여 액정 방향자를 구동하는 트위스트 네마틱(Twisted-Nemaitc; TN) 방식, 하나의 기판 상에 두 개의 전극을 형성하고 두 전극 사이에서 발생하는 수평 전계로 액정의 방향자를 조절하는 IPS(In-Plane Swiching) 모드, 두 개의 전극을 투명 전도체로 형성하면서 두 개의 전극 사이의 간격을 좁게 형성하여 두 전극 사이에 형성되는 프린지 필드에 의해 액정 분자를 동작시키는 FFS(Fringe Field Swiching) 모드 방식 등의 방식을 이용할 수 있으며, 이에 한정하지 않는다.
평탄화층(174)은 상부 기판(170)의 평탄화를 위하여 컬러 필터(172)와 블랙 매트릭스(171) 상에 형성된다.
컬럼 스페이서(125,225,325)는 박막 트랜지스터 기판(101)과 컬러 필터 기판(170)과의 셀 갭을 일정하게 유지시키는 역할을 한다.
메인 표시 영역(232)은 서브 표시 영역(234)보다 큰 면적을 가지며, 정지 영상 또는 동영상 중 적어도 어느 하나의 영상 등과 같은 주 영상을 구현한다. 메인 표시 영역(232)에는 도 4 및 도 6에 도시된 바와 같이 메인 게이트 라인(GLM1 내지 GLMN)과 이와 교차하도록 형성된 메인 데이터 라인(DLM1 내지 DLMN)과, 그 교차부에 접속된 메인 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)을 구비한다. 메인 박막 트랜지스터(TFT)는 메인 게이트 라인(GLM1 내지 GLMN)에 공급되는 메인 스캔 신호에 응답하여 메인 데이터 라인(DLM1 내지 DLMN)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위해, 메인 박막 트랜지스터는 메인 게이트 라인(GLM1 내지 GLMN)과 접속된 게이트 전극(106), 메인 데이터 라인(DLM1 내지 DLMN)과 접속된 소스 전극(108), 소스 전극(108)과 대향하게 위치하여 화소 전극(122)과 접속된 드레인 전극(110), 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되게 형성되어 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114), 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위하여 채널 영역을 제외한 활성층 위에 형성된 오믹 접촉층(116)을 구비한다.
화소 전극(122)은 메인 박막 트랜지스터의 드레인 전극(110)과 컨택홀(120)을 통해 접속되며, 보호막(118) 상에 형성된다. 이러한, 화소 전극(122)은 투명 도전층으로 형성된다. 여기서, 화소 전극(122)은 메인 박막 트랜지스터를 통해 비디오 신호가 공급되면 공통 전압이 공급된 공통 전극(176)과 함께 전기장을 생성함으로써 두 전극(122,176) 사이의 액정 분자들의 배열 방향이 변화하며 이에 따라 액정 분자들을 통과하는 광 투과율이 달라지게 됨으로써 계조가 구현된다.
메인 게이트 라인(GLM1 내지 GLMN)은 게이트 드라이버(236)로부터의 메인 스캔 신호를 메인 박막 트랜지스터의 게이트 전극(106)에 공급한다. 메인 데이터 라인(DLM1 내지 DLMN)은 데이터 드라이버(230)로부터의 메인 박막 트랜지스터의 소스 전극(108)에 비디오 신호를 공급한다. 메인 게이트 라인(GLM1 내지 GLMN) 및 메인 데이터 라인(DLM1 내지 DLMN)은 서로 교차되게 형성되어 화소 영역을 마련한다.
서브 표시 영역(234)은 아이콘, 현재 시각, 날짜, 요일, 안테나, 위젯 화면과 같은 보조 영상을 표시한다. 서브 표시 영역(234)은 메인 표시 영역(232)보다 작은 면적으로 메인 표시 영역(232)의 좌측 또는 우측에 배치될 수 있으며, 정지 영상 또는 동영상 중 어느 하나의 영상을 구현할 수 있거나, 정지 영상만을 표시할 수도 있다.
서브 표시 영역(234)에는 도 4 및 도 6에 도시된 바와 같이 서브 게이트 라인(GLA1 내지 GLAN)과 이와 교차하도록 형성된 서브 데이터 라인(DLA1 내지 DLAN)과, 그 교차부에 접속된 서브 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(322)을 구비한다. 서브 박막 트랜지스터(TFT)는 서브 게이트 라인(GLA1 내지 GLAN)에 공급되는 서브 스캔 신호에 응답하여 서브 데이터 라인(DLA1 내지 DLAN)에 공급되는 화소 신호가 화소 전극(322)에 충전되어 유지되게 한다. 이를 위해, 서브 박막 트랜지스터는 서브 게이트 라인(GLA1 내지 GLAN)과 접속된 게이트 전극(306), 서브 데이터 라인(DLA1 내지 DLAN)과 접속된 소스 전극(308), 소스 전극(308)과 대향하게 위치하여 화소 전극(322)과 접속된 드레인 전극(310), 게이트 절연막(112)을 사이에 두고 게이트 전극(306)과 중첩되게 형성되어 소스 전극(308)과 드레인 전극(310) 사이에 채널을 형성하는 활성층(314), 소스 전극(308) 및 드레인 전극(310)과의 오믹 접촉을 위하여 채널 영역을 제외한 활성층 위에 형성된 오믹 접촉층(316)을 구비한다.
화소 전극(322)은 서브 박막 트랜지스터의 드레인 전극(310)과 컨택홀(320)을 통해 접속되며, 보호막(118) 상에 형성된다.
서브 게이트 라인(GLA1 내지 GLAN)은 게이트 드라이버(236)로부터의 서브 스캔 신호를 서브 박막 트랜지스터의 게이트 전극(306)에 공급한다. 서브 데이터 라인(DLA1 내지 DLAN)은 데이터 드라이버(230)로부터의 서브 박막 트랜지스터의 소스 전극(308)에 비디오 신호를 공급한다. 서브 게이트 라인(GLA1 내지 GLAN) 및 메인 데이터 라인(DLA1 내지 DLAN)은 서로 교차되게 형성되어 화소 영역을 마련한다.
GIP 영역은 메인 표시 영역(232)의 메인 게이트 라인(GLM1 내지 GLMN)과 서브 표시 영역(234)의 서브 게이트 라인(GLA1 내지 GLAN)을 동시에 구동하기 위한 게이트 드라이버(236)가 형성된다.
게이트 드라이버에는 다수의 구동 박막 트랜지스터를 포함하며, 구동 박막 트랜지스터는 게이트 전극(206), 소스 전극(208), 소스 전극(208)과 대향하게 위치한 드레인 전극(210), 게이트 절연막(112)을 사이에 두고 게이트 전극(206)과 중첩되게 형성되어 소스 전극(208)과 드레인 전극(210) 사이에 채널을 형성하는 활성층(214), 소스 전극(208) 및 드레인 전극(210)과의 오믹 접촉을 위하여 채널 영역을 제외한 활성층 위에 형성된 오믹 접촉층(216)을 구비한다.
베젤 영역(238)은 비표시 영역으로 실런트(180), 액정 흐름 방지턱(135,130), 병목홀(138)을 포함한다.
실런트(180)는 메인 표시 영역(232)과 서브 표시 영역(234)의 외곽을 둘러싸도록 형성되어 박막 트랜지스터 기판(101)과 컬러 필터 기판(170)을 합착한다. 실런트(180)는 네로우 베젤 영역(Narrow Bezel)을 확보할 수 있도록 얇은 폭으로 형성될 수 있다. 이때, 실런트(180)의 폭(W1)은 얇게 형성하더라도 실제 각 기판의 접촉 면적을 넓히기 위해 다수의 요철부(140,150)를 형성한다. 다수의 요철부(150)는 제1 보호층(152)과 제2 보호층(154)으로 적어도 두 층으로 형성된다. 제1 보호층(152)은 메인 표시 영역(232)과 서브 표시 영역(234) 각각에 형성된 박막 트랜지스터의 게이트 절연막(112) 형성시 동일층에 동일 재질로 형성될 수 있으며, 제2 보호층(154)은 박막 트랜지스터 상에 형성된 보호막(118) 형성시 동일층에 동일 재질로 형성될 수 있다. 이러한, 다수의 요철부(150)는 도 4a에 도시된 바와 같이 사각형 형태 또는 타원, 원형 형태로 형성될 수 있으며, 제1 및 제2 방향으로 나란하게 배치될 수 있으며, 도 4b에 도시된 지그 재그 방향으로 형성될 수 있으며, 도 4c에 도시된 바와 같이 서로 다른 크기가 지그 재그 방향으로 형성될 수 있다. 또한, 도 5에 도시된 바와 같이, 컬러 필터 기판(170)에 형성된 평탄화층(174)에도 요철부를 형성하여 접촉 면적을 더욱 넓힐 수 있다.
액정 흐름 방지턱(130,135)은 박막 트랜지스터 기판(101)으로부터 돌출되어 형성된 제1 액정 흐름 방지턱(130)과, 컬러 필터 기판(170)으로부터 돌출되어 형성된 제2 액정 흐름 방지턱(135)을 포함한다. 제1 액정 흐름 방지턱(130)은 게이트 전극과 동일 재질로 형성된 제1 방지층(132)과, 게이트 절연막과 동일 재질로 형성된 제2 방지층(134)과, 보호막과 동일 재질로 형성된 제3 방지층(136)으로 적층된 구조로 형성된다. 제2 액정 흐름 방지턱(135)은 칼럼 스페이서(125,225,325) 형성시 동시에 형성될 수 있으며, 메인 표시 영역(232)과 서브 표시 영역(234)에 형성된 셀 갭을 유지하도록 형성된 칼럼 스페이서(125,225,325)의 폭보다 같거나 넓게 형성할 수 있다.
액정 흐름 방지턱(130,135)은 액정 적하 또는 액정 주입 공정시 메인 표시 영역(232)이나 서브 표시 영역(234)으로부터 액정이 실런트(180) 방향으로 흐르지 않도록 방지한다. 이는, 박막 트랜지스터 기판(101)에 실런트(180)를 형성한 뒤, 액정 적하 또는 액정 주입 공정을 실시하게 된다. 이때, 액정이 실런트(180)가 경화되기 전에 액정과 실런트(180)가 접촉하게 되어 실런트(180)의 광 경화제에 의해 화소 불량이 발생 될 수 있다. 이에 따라, 액정 흐름 방지턱(130,135)은 실런트(180)가 경화되기 전까지 메인 표시 영역(232)이나 서브 표시 영역(234)으로부터 액정이 실런트(180) 영역으로 흐르지 않도록 방지할 수 있다.
병목홀(138)은 메인 및 서브 표시 영역(232,234)과 액정 흐름 방지턱(130,135) 사이에 형성되어 액정 공정이나 액정 주입시 액정이 실런트(180) 방향으로 이동하지 않도록 방지한다. 다시 말하여, 병목홀(138)은 병목의 목 부분처럼 넓은 길이 갑자기 좁아짐으로써 물이나 액체를 갑자기 넘어가지 않도록 방지할 수 있다. 도 3을 살펴보면, 병목홀(138)은 큰 홀로 형성되어 있으며, 제1 흐름 방지턱(130)과 제2 흐름 방지턱(135) 사이에 마련된 폭은 좁게 형성되어 있다. 이와 같이, 병목홀(138)으로 인해 마련된 넓은 폭에서 제1 흐름 방지턱(130)과 제2 흐름 방지턱(135)의 마련된 폭이 좁아짐으로써 액정이 넘어가는데 어렵게 된다.
본 발명에 따른 표시 패널이 소형 표시 패널일 경우에 베젤 영역(238)의 폭(W)은 0.1~1.5mm로 형성될 수 있으며, 더욱 바람직하게는, 0.1m~0.8mm로 형성될 수 있다. 베젤 영역의 폭을 0.1~1.5mm로 형성할 경우에, 실런트(180)의 폭(W1)은 0.1~0.7mm로 형성될 수 있으며, 메인 표시 영역의 끝단과 실런트 사이의 폭(W2)은 0.01~0.8mm로 형성될 수 있으며, 서브 표시 영역의 끝단과 실런트 사이의 폭(W2)은 0.01~0.8mm로 형성될 수 있다.
또한, 본 발명에 따른 표시 패널이 대형 표시 패널일 경우에 베젤 영역(238)의 폭(W)은 1~5mm으로 형성될 수 있으며, 실런트(180)의 폭(W1)은 0.1~1mm으로 형성될 수 있으며, 메인 표시 영역의 끝단과 실런트 사이의 폭(W2)은 0.01~4mm으로 형성될 수 있으며, 서브 표시 영역의 끝단과 실런트 사이의 폭(W2)은 0.01~4mm으로 형성될 수 있다.
이와 같이, 게이트 드라이버(236)를 메인 표시 영역(232)과 서브 표시 영역(234) 사이에 내장함으로써 베젤 영역(238)의 폭(W)을 네로우하게 형성할 수 있다.
도 6는 본 발명의 제1 실시 예에 따른 게이트 드라이버를 이용한 메인 표시 영역과 서브 표시 영역에 대한 평면도이며, 도 7은 도 6에 도시된 게이트 드라이버에 포함된 각각의 스테이지의 회로도이다.
도 6 및 도 7을 참조하면, 게이트 드라이버(236)는 메인 표시 영역(232)과 서브 표시 영역(234) 사이에 형성되어 메인 스캔 펄스를 메인 게이트 라인들(GLM1 내지 GLMN)에 순차적으로 공급함과 동시에 서브 스캔 펄스를 서브 게이트 라인들(GLA1 내지 GLAN)에 순차적으로 공급한다. 이를 위해, 게이트 드라이버(236)는 메인 게이트 라인들(GLM1 내지 GLMN)과 서브 게이트 라인들(GLA1 내지 GLAN)과 접속된 제1 내지 제n 스테이지(240-1 내지 240-n)를 포함한다. 제1 내지 제n 스테이지(240-1 내지 240-n)에는 클럭 신호(CLK), 저전위 구동 전압(VSS), 홀수번째 구동 전압(VDD_E), 짝수번째 구동 전압(VDD_O), 구동전압(VDD), 스타트 펄스(Vst) 또는 전단 스테이지의 출력 신호를 공급한다. 제1 스테이지(230-1)는 제1 메인 게이트 라인(GLM1)과 제1 서브 게이트 라인(GLA1)과 접속되며, 제2 스테이지(230-2)는 제2 메인 게이트 라인(GLM2)과 제2 서브 게이트 라인(GLA2)과 접속되며, 제3 스테이지(230-3)는 제3 메인 게이트 라인(GLM3)과 제3 서브 게이트 라인(GLa3)과 접속되며, 제n 스테이지(230-n)는 제n 메인 게이트 라인(GLMN)과, 제n 서브 게이트 라인(GLAN)과 접속되어 순차적으로 메인 스캔 펄스 및 서브 스캔 펄스를 공급한다.
제1 내지 제n 스테이지 각각(230-1 내지 230-n)은 도 7에 도시된 바와 같이 제1 내지 제9 트랜지스터(T1 내지 T9)를 포함한다.
제1 트랜지스터(T1)의 게이트 전극은 스타트 펄스(Vst) 또는 전단 스테이지의 출력 신호를 공급하는 라인과 접속되며, 제1 트랜지스터(T1)의 소스 전극은 구동 전압 라인(VDD)과 접속되며, 제1 트랜지스터(T1)의 드레인 전극은 제1 노드(N1)와 접속된다.
제2 트랜지스터(T2)의 게이트 전극은 넥스트 신호 라인과 접속되며, 제2 트랜지스터(T2)의 소스 전극은 짝수번째 구동 전압 라인(VDD_O)과 접속되며, 제2 트랜지스터(T2)의 드레인 전극은 제1 노드(N1)와 접속된다.
제3 트랜지스터(T3)의 게이트 전극 및 소스 전극은 짝수번째 구동 전압 라인(VDD_O)과 접속되며, 제3 트랜지스터(T3)의 드레인 전극은 제9 트랜지스터(ㅆ9)의 소스 전극과 접속된다.
제4 트랜지스터(T4)의 게이트 전극은 제1 노드(N1)와 접속되며, 제4 트랜지스터(T4)의 소스 전극은 클럭 신호 공급 라인(CLK)과 접속되며, 제4 트랜지스터(T4)의 드레인 전극은 제2 노드(N2)와 접속된다.
제5 트랜지스터(T5)의 게이트 전극은 제3 노드(N3)와 접속되며, 제5 트랜지스터(T5)의 소스 전극은 제4 트랜지스터(T4)의 드레인 전극과 접속되며, 제5 트랜지스터(T5)의 드레인 전극은 저전압 구동 전압 라인(VSS)과 접속된다.
제6 트랜지스터(T6)의 게이트 전극은 넥스트 신호 라인과 접속되며, 제6 트랜지스터(T6)의 소스 전극은 제5 노드(N5)과 접속되며, 제6 트랜지스터(T6)의 드레인 전극은 저전압 구동 전압 라인(VSS)과 접속된다.
제7 트랜지스터(T7)의 게이트 전극은 홀수번째 구동 전압 라인(VDD_E)과 접속되며, 제7 트랜지스터(T7)의 소스 전극은 제4 노드(N4)과 접속되며, 제7 트랜지스터(T7)의 드레인 전극은 저전압 구동 전압 라인(VSS)과 접속된다.
제8 트랜지스터(T8)의 게이트 전극은 제6 노드(N6)와 접속되며, 제8 트랜지스터(T8)의 소스 전극은 제7 노드(N7)과 접속되며, 제8 트랜지스터(T8)의 드레인 전극은 저전압 구동 전압 라인(VSS)과 접속된다.
제9 트랜지스터(T9)의 게이트 전극은 넥스트 신호 라인과 접속되며, 제9 트랜지스터(T9)의 소스 전극은 제3 트랜지스터(T3)의 드레인 전극과 접속되며, 제9 트랜지스터(T9)의 드레인 전극은 저전압 구동 전압 라인(VSS)과 접속된다.
제10 트랜지스터(T10)의 게이트 전극은 제4 노드(N4)와 접속되며, 제10 트랜지스터(T10)의 소스 전극은 제5 노드(N5)와 접속되며, 제10 트랜지스터(T10)의 드레인 전극은 저전압 구동 전압 라인(VSS)과 접속된다.
스테이지(230-1 내지 230-n)의 구동 방법을 간단히 설명하자면, 제1 트랜지스터(T1)의 게이트 전극으로 스타트 펄스(Vst)가 공급되면, 제1 트랜지스터(T1)가 턴-온되며, 제1 트랜지스터(T1)의 드레인 전극과 접속된 제4 트랜지스터(T4)가 턴-온된다. 이에 따라, 제4 트랜지스터(T4)의 드레인 전극과 접속된 제2 노드(N2)를 통해 메인 게이트 라인과 서브 게이트 라인 각각으로 하이 논리의 메인 스캔 펄스 및 서브 스캔 펄스가 공급된다. 이 후, 홀수번째 구동 전압 라인(VDD_E)과 접속된 제7 트랜지스터(T7)가 턴-온되며, 제7 트랜지스터(T7)의 소스 전극과 접속된 제5 트랜지스터(T5)가 턴-온된다. 이에 따라, 제5 트랜지스터(T5)의 소스 전극과 접속된 제2 노드(N2)를 통해 메인 게이트 라인과 서브 게이트 라인 각각으로 로우 논리의 메인 스캔 펄스 및 서브 스캔 펄스가 공급된다.
데이터 드라이버(230)는 비디오 신호를 메인 표시 영역(232)의 메인 데이터 라인(DLM1 내지 DLMN)과 서브 표시 영역(234)의 서브 데이터 라인(DLA1 내지 DLAN)에 공급한다. 이를 위해, 데이터 드라이버(230)는 하나의 칩(Chip)으로 형성되어 메인 데이터 라인(DLM1 내지 DLMN)과 서브 데이터 라인(DLA1 내지 DLAN)을 구동할 수 있으며, 두 개로 분할되어 형성되어 메인 데이터 라인(DLM1 내지 DLMN)과 서브 데이터 라인(DLA1 내지 DLAN)을 개별 구동할 수도 있다. 이는, 사용자의 필요에 따라 변경가능하므로 한정하지 않는다. 또한, 데이터 드라이버는 도 2에 도시된 바와 같이, 도전성 필름에 실장된 칩 온 필름(Chip On Film) 형태나 기판 상에 실장된 칩 온 글래스(Chip On Glass) 형태로 형성될 수 있다.
도 8a 내지 도 8g는 본 발명의 제1 실시 예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 하부 기판(101) 상에 메인 박막 트랜지스터의 메인 게이트 라인과 게이트 전극(106), 서브 박막 트랜지스터의 서브 게이트 라인과 게이트 전극(306), 구동 박막 트랜지스터의 게이트 전극(206)과, 제1 액정 흐름 방지턱(130)의 제1 방지층(132)을 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 이용된다. 이어서, 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 메인 박막 트랜지스터의 메인 게이트 라인과 게이트 전극(106), 서브 박막 트랜지스터의 서브 게이트 라인과 게이트 전극(306), 구동 박막 트랜지스터의 게이트 전극(206)과, 제1 액정 흐름 방지턱(130)의 제1 방지층(132)을 포함하는 제1 도전 패턴군이 형성된다.
도 8b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 형성되고, 그 위에 메인 박막 트랜지스터, 서브 박막 트랜지스터, 구동 박막 트랜지스터 각각의 반도체 패턴(115,215,315)이 형성된다.
구체적으로, 제1 도전 패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112), 비정질 실리콘층, 불순물(n+ 또는 p+) 도핑된 비정질 실린콘층이 순차적으로 형성된다. 게이트 절연막(112) 및 비정질 실리콘층, 불순물 도핑된 비정질 실리콘층은 PECVD 또는 CVD 방법으로 형성되며, 게이트 절연막(112)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질으로 형성된다. 이어서, 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 불순물 도핑된 비정질 실리콘층이 패터닝됨으로써 메인 박막 트랜지스터, 서브 박막 트랜지스터, 구동 박막 트랜지스터 각각의 반도체 패턴(115,215,315)이 형성된다.
도 8c를 참조하면, 반도체 패턴이 형성된 하부 기판(101) 상에 메인 박막 트랜지스터의 메인 데이터 라인, 서브 박막 트랜지스터의 서브 데이터 라인, 메인 및 서브 박막 트랜지스터의 소스 및 드레인 전극(108,110,308,310), 구동 박막 트랜지스터의 소스 및 드레인 전극(208,210)을 포함하는 제2 도전 패턴군이 형성된다.
구체적으로, 반도체 패턴이 형성된 하부 기판(101) 상에 스퍼터링 방법으로 데이터 금속층이 형성된다. 데이터 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 이용된다. 이어서, 포토리소그래피 공정 및 식각 공정으로 데이터 금속층이 패터닝됨으로써 메인 박막 트랜지스터의 메인 데이터 라인, 서브 박막 트랜지스터의 서브 데이터 라인, 메인 및 서브 박막 트랜지스터의 소스 및 드레인 전극(108,110,308,310), 구동 박막 트랜지스터의 소스 및 드레인 전극(208,210)을 포함하는 제2 도전 패턴군이 형성된다.
도 8d를 참조하면, 제2 도전 패턴군이 형성된 하부 기판(101) 상에 컨택홀(120,320)이 포함된 보호막(118)과, 제1 내지 제3 방지층(132,134,136)으로 이루어진 제1 흐름 방지턱(130)과, 다수의 요철부(150), 병목홀(138)을 형성한다.
구체적으로, 제2 도전 패턴군이 형성된 하부 기판(101) 상에 PECVD 또는 CVD 방법으로 보호막(118)이 형성된다. 보호막(118)은 게이트 절연막과 같은 무기 절연 물질로 형성되거나 아크릴 수지 등과 같은 유기 절연 물질로 형성된다. 이 보호막(118)이 포토리소그래피 공정과 제1 식각 공정으로 패터닝됨으로써 보호막(118)을 관통하는 컨택홀(120,320)이 형성되며, 제2 식각 공정으로 게이트 절연막(112)이 패터닝됨으로써 병목홀(138)과 제1 내지 제3 방지층(132,134,136)으로 이루어진 제1 액정 흐름 방지턱(130)과, 실런트(180)가 형성될 영역에 다수의 요철부(150)가 형성된다. 컨택홀(120,320)은 보호막(118)을 관통하여 드레인 전극(110,310)을 노출시키도록 형성되며, 게이트 절연막(112)과 보호막(118)이 제거됨으로써 병목홀(138)과, 다수의 요철부(150), 제1 액정 흐름 방지턱(130)이 형성된다.
도 8e를 참조하면, 컨택홀(120,320)이 형성된 하부 기판(101) 상에 메인 박막 트랜지스터 및 서브 박막 트랜지스터 각각의 드레인 전극(110,310)과 접속된 화소 전극(122,322)을 형성한다.
구체적으로, 컨택홀(120,320)이 형성된 하부 기판(101) 상에 스퍼터링 방법으로 투명 전극층으로 형성한다. 투명 전극층으로는 ITO, ZTO 등으로 형성될 수 있다. 이어서, 포토리소그래피 공정 및 식각 공정으로 투명 도전층이 패터닝됨으로써 메인 박막 트랜지스터 및 서브 박막 트랜지스터 각각의 드레인 전극(110,310)과 접속된 화소 전극(122,322)이 형성된다.
도 8f를 참조하면, 상부 기판(101) 상에 R,G,B 컬러 필터(172)와, 블랙 매트릭스(171)가 형성되며, 컬러 필터(172)와 블랙 매트릭스(171) 상에 평탄화를 위해 평탄화층(174)과 셀 갭 유지를 위해 칼럼 스페이서(125,225,325)와, 칼럼 스페이서 형성시 제1 액정 흐름 방지턱(130)과 대응되는 위치에 제2 액정 흐름 방지턱(135)를 형성한다. 이때, 제2 액정 흐름 방지턱(135)은 칼럼 스페이서(125,225,325)와 동일 재질로 형성될 수 있으며, 칼럼 스페이서(125,225,325) 및 제2 액정 흐름 방지턱(135)은 평탄화층(174) 형성시 동시에 형성하여 공정 수를 감소시킬 수 있다.
도 8g를 참조하면, 메인 표시 영역(323)에 형성된 메인 박막 트랜지스터, 서브 표시 영역(234)에 형성된 서브 박막 트랜지스터, 메인 표시 영역과 서브 표시 영역 사이에 GIP 영역에 형성된 구동 박막 트랜지스터와, 베젤 영역(238)에 형성된 제1 액정 흐름 방지턱(130)과, 다수의 요철부(150)를 포함하는 박막 트랜지스터 기판(101)과 컬러 필터(172), 블랙 매트릭스(171), 평탄화층(174), 베젤 영역에 형성된 제2 액정 흐름 방지턱(135)을 포함하는 컬러 필터 기판(175)은 실런트(180)를 통해 합착되어 표시 패널이 형성된다. 또한, 도 8f에 도시된 바와 같이 박막 트랜지스터 기판(101)의 에지부, 컬러 필터 기판(170)의 에지부 및 박막 트랜지스터 기판(101)와 컬러 필터 기판(171) 사이에 형성된 실런트(180)의 에지부가 일치하도록 형성한다.
도 9는 본 발명의 제2 실시 예에 따른 표시 장치를 나타내는 도면이다.
도 9를 참조하면, 본 발명의 제2 실시 예에 따른 표시 장치는 주 영상을 표시하는 메인 표시 영역(232)과, 메인 표시 영역(232)보다 면적이 작으며 메인 표시 영역(232)의 상측 또는 하측에 위치하는 서브 표시 영역(234)과, 메인 표시 영역(232)과 서브 표시 영역(234) 사이에 게이트 드라이버(236)가 내장된 표시 패널을 포함한다. 본 발명의 제2 실시 예에 따른 표시 장치는 서브 표시 영역의 위치를 제외하고 본 발명의 제1 실시 예의 구성요소와 동일하므로 생략하기로 한다.
도 10은 본 발명의 제3 실시 예에 따른 표시 장치를 나타낸 평면도이다.
도 10을 참조하면, 본 발명의 제3 실시 예에 따른 표시 장치는 적어도 두 개의 표시 패널을 포함하며, 주 영상을 표시하는 제1 메인 표시 영역(232a)과, 제1 메인 표시 영역(232a)의 좌측에 위치하며, 보조 영상을 표시하는 제1 서브 표시 영역(234a)와, 제1 메인 표시 영역(232a)과 제1 서브 표시 영역(234a) 사이에 제1 게이트 드라이버(236a)가 포함하는 제1 표시 패널과, 제1 메인 표시 영역(232a)과 인접하게 형성되어 주 영상을 표시한 제2 메인 표시 영역(232b)와, 제2 메인 표시 영역의 우측에 위치하며, 보조 영상을 표시하는 제2 서브 표시 영역(234b)와, 제2 메인 표시 영역(232b)과 제2 서브 표시 영역(234b) 사이에 제2 게이트 드라이버(236b)가 포함된 제2 표시 패널을 포함한다.
도 11 및 도 12은 본 발명의 제3 실시 예에 따른 표시 패널을 이용한 표시 장치를 나타낸 사시도들이다. 도 11은 두 개의 표시 패널을 포함하는 표시 장치가 폴더형(Folder Type)일 경우를 나타내고 있으며, 도 12는 두 개의 표시 패널을 포함하는 표시 장치가 슬라이드 형(Silde Type)일 경우를 나타내고 있다.
101 : 하부 기판 106,206,306 : 게이트 전극
108,208,308 : 소스 전극 110,210,301 : 드레인 전극
112 : 게이트 절연막 118 : 보호막
120,320 : 컨택홀 122,322 : 화소 전극
125, 225,325 : 칼럼 스페이서 130 : 제1 액정 흐름 방지턱
135 : 제2 액정 흐름 방지턱 150 : 요철부
232 : 메인 표시 영역 234 : 서브 표시 영역
236 : 게이트 드라이버 238 : 베젤 영역

Claims (21)

  1. 메인 영상을 표시하며, 다수의 메인 데이터 라인과, 상기 메인 데이터 라인과 교차하는 다수의 메인 게이트 라인과, 상기 메인 데이터 라인 및 상기 메인 게이트 라인과 접속된 메인 박막 트랜지스터가 배치된 메인 표시 영역과;
    상기 메인 표시 영역보다 면적이 작으며, 부 영상을 표시하며, 다수의 서브 데이터 라인과, 상기 서브 데이터 라인과 교차하는 다수의 서브 게이트 라인과, 상기 서브 데이터 라인 및 상기 서브 게이트 라인과 접속된 서브 박막 트랜지스터가 배치된 서브 표시 영역과;
    상기 메인 표시 영역과 상기 서브 표시 영역 사이에 배치되며, 상기 메인 게이트 라인들과 상기 서브 게이트 라인들을 동시에 구동하는 게이트 드라이버가 배치된 GIP 영역과;
    상기 메인 표시 영역과 상기 서브 표시 영역의 외곽을 둘러싸도록 배치되어 박막 트랜지스터 기판과 컬러 필터 기판을 합착하는 실런트가 배치된 베젤 영역을 포함하는 적어도 하나의 표시 패널과;
    상기 메인 데이터 라인과 상기 서브 데이터 라인을 구동하기 위한 데이터 드라이버와;
    상기 GIP영역에 배치되는 칼럼 스페이서를 구비하는 표시 장치.
  2. 제1항에 있어서,
    상기 베젤 영역은
    액정 주입 또는 액정 적하 공정시 상기 메인 표시 영역 및 상기 서브 표시 영역의 액정들이 실런트 방향으로 흐르는 것을 방지하는 액정 흐름 방지턱과,
    상기 실런트와 대응되는 위치의 상기 박막 트랜지스터 기판 상에 다수의 요철부와,
    상기 메인 표시 영역과 상기 액정 흐름 방지턱 사이와, 상기 서브 표시 영역과 상기 액정 흐름 방지턱 사이에 액정 공정이나 액정 주입시 액정이 실런트 방향으로 이동하는 것을 방지하도록 홀 형태로 형성된 병목홀을 포함하는 표시 장치.
  3. 제2항에 있어서,
    상기 액정 흐름 방지턱은
    상기 박막 트랜지스터 기판으로부터 돌출되어 형성된 제1 액정 흐름 방지턱과;
    상기 컬러 필터 기판으로부터 돌출되어 형성된 제2 액정 흐름 방지턱을 포함하는 표시 장치.
  4. 제3항에 있어서,
    상기 제1 액정 흐름 방지턱은
    상기 메인 박막 트랜지스터 또는 서브 박막 트랜지스터의 게이트 전극과 동일 재질로 형성된 제1 방지층과,
    상기 메인 박막 트랜지스터 또는 서브 박막 트랜지스터의 게이트 절연막과 동일 재질로 형성된 제2 방지층과,
    상기 메인 박막 트랜지스터 또는 서브 박막 트랜지스터 상에 형성된 보호막과 동일 재질로 형성된 제3 방지층을 포함하는 표시 장치.
  5. 제3항에 있어서,
    상기 제2 액정 흐름 방지턱은
    상기 제1 액정 흐름 방지턱과 대응되는 위치의 컬러 필터 기판 상에 배치된 상기 칼럼 스페이서와 동일 재질로 형성되는 표시 장치.
  6. 제2항에 있어서,
    상기 다수의 요철부는
    상기 메인 박막 트랜지스터 또는 서브 박막 트랜지스터의 게이트 절연막으로 형성된 제1 보호층과;
    상기 메인 박막 트랜지스터 또는 서브 박막 트랜지스터 상에 형성된 보호막으로 형성된 제2 보호층을 포함하는 표시 장치.
  7. 제2항에 있어서,
    상기 표시 패널이 소형 표시 패널일 경우에 상기 베젤 영역의 폭은 0.1~1.5mm인 표시 장치.
  8. 제7항에 있어서,
    상기 실런트의 폭은 0.1mm~0.7mm인 표시 장치.
  9. 제2항에 있어서,
    상기 표시 패널이 대형 표시 패널일 경우에 상기 베젤 영역의 폭은 1mm~5mm인 표시 장치.
  10. 제9항에 있어서,
    상기 실런트의 폭은 0.1~1mm인 표시 장치.
  11. 제2항에 있어서,
    상기 서브 표시 영역은 상기 메인 표시 영역의 우측 또는 좌측에 위치하는 표시 장치.
  12. 제2항에 있어서,
    상기 서브 표시 영역은 상기 메인 표시 영역의 상측 또는 하측에 위치하는 표시 장치.
  13. 제2항에 있어서,
    상기 적어도 하나의 표시 패널은 제1 및 제2 표시 패널을 포함하며,
    상기 제1 표시 패널은 메인 영상을 표시하는 제1 메인 표시 영역과, 상기 제1 메인 표시 영역의 좌측에 위치하여 보조 영상을 표시하는 제1 서브 표시 영역과, 상기 제1 메인 표시 영역과 상기 제1 서브 표시 영역 사이에 게이트 드라이버가 내장되며,
    상기 제2 표시 패널은 메인 영상을 표시하는 제2 메인 표시 영역과, 상기 제2 메인 표시 영역의 우측에 위치하여 보조 영상을 표시하는 제2 서브 표시 영역과, 상기 제2 메인 표시 영역과 상기 제2 서브 표시 영역 사이에 게이트 드라이버가 내장되는 표시 장치.
  14. 제13항에 있어서,
    상기 제1 및 제2 표시 패널은 슬라이드 타입이나 폴더 타입인 표시 장치.
  15. 메인 영상을 표시하며, 메인 박막 트랜지스터가 형성된 메인 표시 영역과, 상기 메인 표시 영역보다 면적이 작으며, 부 영상을 표시하며, 서브 박막 트랜지스터가 형성된 서브 표시 영역과, 상기 메인 표시 영역과 상기 서브 표시 영역 사이에 형성되어 상기 메인 박막트랜지스터와 접속된 메인 게이트 라인들과 상기 서브 박막트랜지스터와 접속된 서브 게이트 라인들을 동시에 구동하도록 다수의 구동 박막 트랜지스터를 포함하는 게이트 드라이버가 형성된 GIP 영역과, 상기 메인 표시 영역과 상기 서브 표시 영역의 외곽을 둘러싸도록 실런트와, 제1 및 제2 액정 흐름 방지턱을 포함하는 액정 흐름 방지턱, 병목홀을 포함하는 베젤 영역을 포함하는 표시 패널의 제조 방법에 있어서,
    하부 기판 상에 상기 메인 박막 트랜지스터, 서브 박막 트랜지스터 및 구동 박막 트랜지스터 각각의 게이트 전극과, 상기 제1 액정 흐름 방지턱의 제1 방지층을 포함하는 제1 도전 패턴군을 형성하는 단계와;
    상기 제1 도전 패턴군이 형성된 상기 하부 기판 상에 게이트 절연막이 형성되고, 그 위에 상기 메인 박막 트랜지스터, 서브 박막 트랜지스터, 구동 박막 트랜지스터 각각의 반도체 패턴을 형성하는 단계와;
    상기 반도체 패턴이 형성된 하부 기판 상에 상기 메인 박막 트랜지스터의 메인 데이터 라인, 상기 서브 박막 트랜지스터의 서브 데이터 라인, 상기 메인 및 서브 박막 트랜지스터의 소스 및 드레인 전극, 상기 구동 박막 트랜지스터의 소스 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와;
    상기 제2 도전 패턴군이 형성된 하부 기판 상에 컨택홀이 포함된 보호막과, 제1 내지 제3 방지층으로 이루어진 제1 흐름 방지턱과, 상기 제1 흐름 방지턱과 상기 메인 표시 영역 사이와, 상기 제1 흐름 방지턱과 상기 서브 표시 영역 사이에 상기 병목홀을 형성하는 단계와;
    상기 컨택홀 상에 상기 메인 박막 트랜지스터 및 상기 서브 박막 트랜지스터의 화소 전극을 형성하는 단계와;
    컬러 필터, 블랙 매트릭스, 평탄화층, 상기 GIP영역에 배치되는 칼럼 스페이서, 상기 제1 액정 흐름 방지턱과 대응되는 위치에 상기 칼럼 스페이서와 동일 재질로 형성된 제2 액정 흐름 방지턱을 포함하는 상부 기판을 상기 하부 기판과 마주보도록 형성하는 단계와;
    상기 상부 기판과 상기 하부 기판을 합착하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 제조 방법.
  16. 제15항에 있어서,
    상기 실런트와 대응되는 상기 하부 기판 상에 다수의 요철부를 더 포함하는 표시 패널의 제조 방법.
  17. 제16항에 있어서,
    상기 다수의 요철부는
    상기 메인 박막 트랜지스터 및 서브 박막 트랜지스터의 게이트 절연막과 동일 재질로 형성하는 제1 보호층과;
    상기 메인 박막 트랜지스터 및 서브 박막 트랜지스터 상에 형성된 보호막과 동일 재질로 형성하는 제2 보호층을 포함하는 표시 패널의 제조 방법.


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