KR101793160B1 - Method of manufacturing a semiconductor device - Google Patents

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KR101793160B1
KR101793160B1 KR20100126029A KR20100126029A KR101793160B1 KR 101793160 B1 KR101793160 B1 KR 101793160B1 KR 20100126029 A KR20100126029 A KR 20100126029A KR 20100126029 A KR20100126029 A KR 20100126029A KR 101793160 B1 KR101793160 B1 KR 101793160B1
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barrier layer
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김효정
임종흔
표명중
김경현
윤병문
문창섭
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삼성전자주식회사
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Abstract

제1 및 제2 영역이 구분된 기판에서, 제1 영역의 기판 상에 적층 구조물 및 제1 저지막 패턴을 형성한다. The first and the second regions on the substrate two minutes, the first to form a stack and the first barrier layer pattern on the substrate of the mask. 상기 제1 및 제2 영역의 기판에, 상기 제1 저지막 패턴을 덮고 상기 제2 영역에서의 막의 상부면이 적어도 상기 제1 저지막 패턴의 저면과 동일하거나 높게 되도록 제1 층간 절연막을 형성한다. To form the first and the first interlayer insulating film to the second region on the substrate, covering the pattern of the first barrier layer and the second region the film upper surface is higher at least the first barrier layer identical to the bottom surface of the pattern, or in a . 상기 제1 층간 절연막 상에 제2 저지막을 형성한다. To form a second blocking film on the first interlayer insulating film. 상기 제1 영역에 형성된 제2 저지막 및 제1 층간 절연막의 일부를 식각하여 제2 예비 층간 절연막을 형성한다. To form a second barrier layer and the second preliminary interlayer insulating film by etching a portion of the first interlayer insulating film formed on the first region. 상기 제2 예비 층간 절연막에서 상기 제1 및 제2 영역 경계의 돌출된 부위가 제거되도록 상기 제2 예비 층간 절연막 및 제2 저지막의 일부를 1차 연마한다. The second interlayer insulating film in the pre-polished first to the second spare inter-layer insulating film and the second blocking film to remove part of the protrusions in the perimeter of the first and second regions. 또한, 상기 제1 저지막 패턴 및 제2 저지막이 노출되도록 상기 제2 예비 절연막을 2차 연마하여 상기 제2 영역의 기판에 제2 저지막 패턴 및 제2 층간 절연막을 형성한다. Further, forming the first barrier layer pattern and the second blocking film is a second barrier layer pattern and the second interlayer insulation film by polishing the second insulating film pre-exposed to the second substrate of the second area.

Description

반도체 소자 제조 방법 {Method of manufacturing a semiconductor device} Semiconductor device manufacturing method {Method of manufacturing a semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device. 보다 상세하게는, 기판의 각 영역별로 층간 절연막의 평탄도가 우수하여 공정 불량이 감소되는 수직형 반도체 소자의 제조 방법에 관한 것이다. More specifically, by the flatness of the interlayer insulating film superior in each area of ​​the substrate a method of manufacturing a vertical type semiconductor device that is reduced the process poor.

최근에는 반도체 소자의 고집적화를 위하여 기판에 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. Recently, a technique of stacking the cell in a direction normal to the substrate to the high integration of semiconductor devices have been developed. 상기 셀들이 수직 적층된 반도체 소자를 제조하기 위하여, 셀 영역에는 박막들이 다층으로 적층되며 이로인해 셀 영역에 형성되는 구조물들의 높이가 매우 높아진다. To the cells produce a vertical stack of the semiconductor element, the cell area has a thin film that are stacked in multiple layers which have very high height of the structures formed in the cell region due. 그러나, 페리 영역에는 회로들을 이루는 박막의 높이가 상대적으로 낮다. However, Perry area, the height of the thin film constituting the circuit is relatively low. 때문에, 상기 셀 영역 및 페리 영역에 형성되는 박막들 간의 단차가 매우 커진다. Therefore, a very large level difference between the thin film formed in the cell region and Perry area. 상기 셀 영역 및 페리 영역에 형성되는 박막들의 단차로 인해, 상기 셀 영역 및 페리 영역에 형성된 박막들을 덮는 층간 절연막에도 높은 단차가 발생하게 된다. The cell region and due to the step difference of the thin film formed on a ferry area, in the interlayer insulating film covering the thin film formed on the cell region and Perry region is a high level difference occurs. 상기 셀 영역 및 페리 영역에서 층간 절연막들 간의 단차로 인해 연마 공정을 수행하더라도 낮은 단차 부위에서 막이 완전하게 제거되지 않는 레지듀 불량이 발생할 수 있다. Even in the cell area due to the level difference between the areas and ferry interlayer insulating perform the grinding process can result in a residue that is not defective film is completely removed from the lower step portion. 또한, 낮은 단차 부위를 덮는 층간 절연막에서 디싱이 발생될 수 있다. In addition, dishing may be caused in the interlayer insulating film covering the lower step portion.

본 발명의 목적은 기판의 각 영역별로 상부 층간 절연막이 우수한 평탄도를 갖는 반도체 소자의 제조 방법을 제공하는데 있다. An object of the present invention to provide a method of manufacturing a semiconductor device having a top interlayer insulating film excellent in flatness for each area of ​​the substrate.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 제1 및 제2 영역이 구분된 기판에서, 제1 영역의 기판 상에 적층 구조물 및 제1 저지막 패턴을 형성한다. A method for manufacturing a semiconductor device according to an embodiment of the present invention for achieving the above object, the first and in the separated substrate second regions, the first of the stacked structure and the first barrier layer pattern on the substrate in the region forms. 상기 제1 및 제2 영역의 기판에, 상기 제1 저지막 패턴을 덮고 상기 제2 영역에서의 막의 상부면이 적어도 상기 제1 저지막 패턴의 저면과 동일하거나 높게 되도록 제1 층간 절연막을 형성한다. To form the first and the first interlayer insulating film to the second region on the substrate, covering the pattern of the first barrier layer and the second region the film upper surface is higher at least the first barrier layer identical to the bottom surface of the pattern, or in a . 상기 제1 층간 절연막 상에 제2 저지막을 형성한다. To form a second blocking film on the first interlayer insulating film. 상기 제1 영역에 형성된 제2 저지막 및 제1 층간 절연막의 일부를 식각하여 제2 예비 층간 절연막을 형성한다. To form a second barrier layer and the second preliminary interlayer insulating film by etching a portion of the first interlayer insulating film formed on the first region. 상기 제2 예비 층간 절연막에서 상기 제1 및 제2 영역 경계의 돌출된 부위가 제거되도록 상기 제2 예비 층간 절연막 및 제2 저지막의 일부를 1차 연마한다. The second interlayer insulating film in the pre-polished first to the second spare inter-layer insulating film and the second blocking film to remove part of the protrusions in the perimeter of the first and second regions. 또한, 상기 제1 저지막 패턴 및 제2 저지막이 노출되도록 상기 제2 예비 층간 절연막을 2차 연마하여 상기 제2 영역의 기판에 제2 저지막 패턴 및 제2 층간 절연막을 형성한다. Further, forming the first barrier layer pattern and the second blocking film is a second barrier layer pattern and the second interlayer insulating film to the second pre-polishing the interlayer insulating second substrate of the second region so as to be exposed.

본 발명의 일 실시예로, 상기 제2 영역에서의 제1 층간 절연막의 상부면은 상기 제1 저지막 패턴의 저면과 2000Å이내의 높이 차이를 가질 수 있다. In one embodiment of the invention, the upper surface of the first interlayer insulating film in the second region may have a height difference of less than 2000Å and a lower surface of the first barrier layer pattern.

본 발명의 일 실시예로, 상기 적층 구조물의 측벽은 하부로부터 상부로 갈수록 폭이 좁아지는 계단 형상을 갖도록 형성될 수 있다. In one embodiment of the invention, the sidewalls of the stacked structure may be increasing from the lower to the upper part formed to have a stepped shape which is narrower in width.

본 발명의 일 실시예로, 상기 적층 구조물 및 제1 저지막 패턴을 형성하기 위하여, 기판 상에 실리콘 산화물 및 실리콘 질화물이 반복하여 적층시켜 몰드막을 형성한다. In order to form in one embodiment of the invention, the stack and the first barrier layer pattern by the silicon oxide and silicon nitride repeatedly deposited on a substrate to form a mold layer. 상기 몰드막 상에 제1 저지막을 형성한다. To form a first blocking film on the mold layer. 상기 제1 영역의 기판에 적층 구조물 및 제1 저지막 패턴이 형성되도록 상기 제1 저지막 및 몰드막을 패터닝한다. Wherein the patterned first barrier layer and the mold such that the film stack and the first barrier layer pattern on the substrate of the first region is formed.

본 발명의 일 실시예로, 상기 제1 저지막 패턴 및 제2 저지막은 각각 실리콘 산화물과의 연마 선택비를 갖는 물질로 형성할 수 있다. In one embodiment of the present invention, it can be formed of a material having the first barrier layer pattern and the second blocking film, each of the selected abrasive and the silicon oxide ratio.

본 발명의 일 실시예로, 상기 제1 저지막 패턴은 폴리실리콘으로 형성하고, 상기 제2 저지막은 실리콘 질화물로 형성할 수 있다. In one embodiment of the present invention, the first barrier layer pattern may be formed of polysilicon, and formed to the second blocking film is silicon nitride.

본 발명의 일 실시예로, 상기 제1 저지막 패턴 및 제2 저지막은 서로 다른 물질로 형성할 수 있다. In one embodiment of the present invention, the first barrier layer can be formed by first patterns and second blocking films of different materials.

본 발명의 일 실시예로, 상기 제1 저지막 패턴 및 제2 저지막은 동일한 물질로 형성할 수 있다. In one embodiment of the present invention, it can be formed as the first barrier layer pattern and the same material film 2 Jersey.

본 발명의 일 실시예로, 상기 1차 연마 및 2차 연마는 동일한 연마 설비에서 수행할 수 있다. In one embodiment of the invention, the primary polishing and the secondary polishing it may be carried out on the same polishing equipment. 상기 1차 연마 및 2차 연마는 서로 다른 연마 조건으로 수행할 수 있다. The primary polishing and the secondary polishing may be performed together with other polishing conditions.

본 발명의 일 실시예로, 상기 제1 저지막 패턴 및 제2 저지막 패턴을 제거하는 단계를 더 포함할 수 있다. In one embodiment of the present invention, it may further comprise the step of removing the first barrier layer pattern and the second barrier layer pattern.

본 발명의 일 실시예로, 상기 적층 구조물은 상기 셀 영역의 전체에 걸쳐 형성될 수 있다. In one embodiment of the invention, the stack may be formed over the whole of the cell area.

본 발명의 일 실시예로, 상기 제1 저지막 패턴 및 제2 저지막은 2000Å이내의 두께 차이를 가질 수 있다. In one embodiment of the present invention, the first can have a thickness difference of less than 2000Å barrier layer pattern and the second blocking film.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법으로, 제1 및 제2 영역이 구분된 기판 상에, 희생막 패턴 및 절연막 패턴이 적층된 몰드 구조물과 제1 저지막 패턴을 형성한다. A method of manufacturing a vertical semiconductor device according to an embodiment of the present invention for achieving the above object, the first and second regions are the in-phase-separated substrate, a sacrificial layer pattern and the insulating pattern are laminated mold structures and the 1 to form the barrier layer pattern. 상기 제1 및 제2 영역의 기판에, 상기 제1 저지막 패턴을 덮고 상기 제2 영역에서의 막의 상부면이 적어도 상기 제1 저지막 패턴의 저면과 동일하거나 높게 되도록 제1 층간 절연막을 형성한다. To form the first and the first interlayer insulating film to the second region on the substrate, covering the pattern of the first barrier layer and the second region the film upper surface is higher at least the first barrier layer identical to the bottom surface of the pattern, or in a . 상기 제1 층간 절연막 상에 제2 저지막을 형성한다. To form a second blocking film on the first interlayer insulating film. 상기 제1 영역에 형성된 제2 저지막 및 제1 층간 절연막의 일부를 식각하여 제2 예비 층간 절연막을 형성한다. To form a second barrier layer and the second preliminary interlayer insulating film by etching a portion of the first interlayer insulating film formed on the first region. 상기 제2 예비 층간 절연막에서 상기 제1 및 제2 영역 경계의 돌출된 부위가 제거되도록 상기 제2 예비 층간 절연막 및 제2 저지막의 일부를 1차 연마한다. The second interlayer insulating film in the pre-polished first to the second spare inter-layer insulating film and the second blocking film to remove part of the protrusions in the perimeter of the first and second regions. 상기 제1 저지막 패턴 및 제2 저지막이 노출되도록 상기 제2 예비 층간 절연막을 2차 연마하여 상기 제2 영역의 기판에 제2 저지막 패턴 및 제2 층간 절연막을 형성한다. To form the first barrier layer pattern and the second blocking film is a second barrier layer pattern and the second interlayer insulating film to the second pre-polishing the interlayer insulating second substrate of the second region so as to be exposed. 상기 몰드 구조물을 관통하는 채널막 패턴과, 상기 채널막 패턴 측벽에 블록킹 유전막, 전하 저장막 및 터널 절연막이 적층된 박막 구조물을 형성한다. To form the mold structure channel layer pattern and penetrating, the blocking dielectric layer, a charge storage film, and a multilayer thin-film structure tunnel insulating film on the channel layer pattern side wall. 상기 몰드 구조물에 포함된 희생막 패턴들을 제거한다. And removing the sacrificial layer pattern included in the mold structure. 또한, 상기 희생막 패턴이 제거된 부위에 게이트 전극을 형성한다. In addition, a gate electrode on said sacrificial layer pattern removed region.

본 발명의 일 실시예로, 상기 제2 영역에서의 제1 층간 절연막의 상부면은 상기 제1 저지막 패턴의 저면과 2000Å이내의 높이 차이를 가질 수 있다. In one embodiment of the invention, the upper surface of the first interlayer insulating film in the second region may have a height difference of less than 2000Å and a lower surface of the first barrier layer pattern.

본 발명의 일 실시예로, 상기 몰드 구조물의 측벽은 하부로부터 상부로 갈수록 폭이 좁아지는 계단 형상을 가질 수 있다. In one embodiment of the present invention, the side walls of the mold structure can be gradually from the lower to the upper part have a stepped shape which is narrower in width.

본 발명의 일 실시예로, 상기 제1 저지막 패턴 및 제2 저지막은 각각 실리콘 산화물과의 연마 선택비를 갖는 물질로 형성할 수 있다. In one embodiment of the present invention, it can be formed of a material having the first barrier layer pattern and the second blocking film, each of the selected abrasive and the silicon oxide ratio.

본 발명의 일 실시예로, 상기 1차 연마 및 2차 연마는 동일한 연마 설비에서 수행할 수 있다. In one embodiment of the invention, the primary polishing and the secondary polishing it may be carried out on the same polishing equipment.

본 발명의 일 실시예로, 상기 제2 저지막 패턴을 형성한 다음, 상기 제1 및 제2 저지막 패턴을 제거하는 단계를 수행할 수 있다. In one embodiment of the present invention, the formation of the second barrier layer pattern may be performed, and then, removing the first pattern and the second barrier layer.

본 발명의 일 실시예로, 상기 채널막 패턴 상부면과 전기적으로 접촉하는 비트 라인을 형성할 수 있다. In one embodiment of the present invention, it is possible to form a bit line contacting the channel layer as a pattern in the upper surface and electrically.

설명한 것과 같이, 본 발명의 방법에 따르면 기판의 각 영역별로 몰드 구조물들의 단차가 높더라도 평탄한 상부면을 갖는 층간 절연막을 형성할 수 있다. As it described, according to the method of the present invention, even if the step is high of the mold structure for each region of the substrate to form an interlayer insulating film having a planar top surface. 따라서, 층간 절연막 상부면 단차에 의해 발생되는 디싱 불량 또는 레지듀 불량 등이 감소된다. Accordingly, if the interlayer insulating film above the like dishing poor or bad residue generated by the level difference is reduced.

도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 시의 평탄화 방법을 설명하기 위한 단면도들이다. Figures 1 to 7 are sectional views illustrating a method of planarization in the production of semiconductor devices according to one embodiment of the present invention.
도 8 내지 도 15는 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 8 to 15 are sectional views for explaining a method of manufacturing a vertical semiconductor device according to an embodiment of the present invention.
도 16 내지 도 22는 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 16 to 22 are sectional views illustrating a method of manufacturing a vertical semiconductor device according to an embodiment of the present invention.
도 23은 본 발명의 다른 실시예를 도시한 것이다. Figure 23 shows a further embodiment of the present invention.
도 24는 또 다른 실시예를 도시한 것이다. Figure 24 a shows another embodiment.
도 25는 또 다른 실시예를 도시한 것이다. Figure 25 a shows another embodiment.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다. With reference to the accompanying drawings will be described a preferred embodiment of the present invention;

본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. In each drawing of the present invention, the dimensions of the structure shows an enlarged scale than actual for clarity of the invention.

본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. In the present invention, the first, the term of the second, etc., can be used in describing various elements, but the above elements shall not be restricted to the above terms. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. These terms are only used to distinguish one element from the other.

본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. The terms used herein are merely used to describe particular embodiments, and are not intended to limit the present invention. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. Expression in the singular number include a plural forms unless the context clearly indicates otherwise. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. In this application, the terms "inclusive" or "gajida" terms, such as is that which you want to specify that the features, numbers, steps, actions, components, parts, or one that exists combinations thereof described in the specification, the one or more other features , numbers, steps, actions, components, parts, or the presence or possibility of combinations thereof and are not intended to preclude.

본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다. In the present invention, the formation of each layer (film), a region, the electrode pattern, or a structure is "on" an object, substrate, of the respective layers (films), regions, electrodes and patterns, "on top" or "bottom." when referred to as being, the means to position the bottom of each layer (film), a region, the electrode pattern, or a structure is directly the substrate, each layer (film), formed on the region, or pattern, or, or other layer (film) , another region, another electrode, and the other pattern or other structures may be formed additionally on the object or substrate.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다. With respect to the embodiments of the invention disclosed in detail, specific structural to a functional description will be illustrated for the purpose of illustrating the only embodiment of the invention, embodiments of the present invention can be embodied in various forms and the body the embodiment described should not be construed as limited to the example.

즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. That is, the present invention will be described in an example in bars, reference to specific embodiments which may have a variety of forms can be applied to various changes and detailed in the text. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. This, however, is by no means to restrict the invention to the particular form disclosed, it is to be understood as embracing all included in the spirit and scope of the present invention changes, equivalents and substitutes.

도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 시의 평탄화 방법을 설명하기 위한 단면도들이다. Figures 1 to 7 are sectional views illustrating a method of planarization in the production of semiconductor devices according to one embodiment of the present invention.

도 1을 참조하면, 제1 영역 및 제2 영역이 구분된 반도체 기판(10)을 마련한다. 1, to provide a claim of the first region and the second region dividing the semiconductor substrate 10. 일 예로, 제1 영역은 메모리 셀들이 형성되는 셀 영역이고, 제2 영역은 주변 회로들이 형성되는 페리 영역일 수 있다. In one embodiment, the first area is a cell area in which memory cells are formed, the second region may be a region in which the ferry peripheral circuit are formed. 상기 반도체 기판(10)은 단결정 실리콘 기판일 수 있다. The semiconductor substrate 10 may be a single crystal silicon substrate.

상기 기판(10) 상에 적층 구조물(12)을 이루는 박막들을 형성한다. To form a thin film constituting the stack (12) on said substrate (10). 상기 박막들은 서로 다른 종류의 물질막들을 적층시켜 형성할 수 있다. The thin film may be formed by laminating different kinds of film materials. 또는 2가지 이상의 박막을 교번하여 적층시켜 형성할 수 있다. Or it can be formed by laminating alternately a thin film of two or more. 상기 박막들 상에 상부 절연막 및 제1 저지막을 형성한다. To form the thin film in the upper insulating film and the first film stop on. 이 후, 상기 박막들, 상부 절연막 및 제1 저지막을 패터닝하여, 상기 제2 영역의 기판에 형성된 막들을 제거함으로써, 상기 제1 영역의 기판(10)에 적층 구조물(12), 상부 절연막 패턴(14) 및 제1 저지막 패턴(16)을 형성한다. Thereafter, the thin film in the upper insulating film and the first stop is then patterned film, the second region by removing the film formed on the substrate, a stack 12 to the substrate 10 of the first region, the upper insulating layer pattern of the ( 14) and the first barrier layer to form a pattern 16.

상기 상부 절연막 패턴(14)은 실리콘 산화물로 형성될 수 있다. The upper insulating layer pattern 14 may be formed of silicon oxide. 상기 제1 저지막 패턴(16)은 후속 공정에서 하부의 적층 구조물(12)이 연마되어 제거되는 것을 억제하기 위한 연마 저지막의 기능을 한다. The first barrier layer pattern 16 is the polishing stop film functions to suppress the removed laminate structure 12 of the lower portion is polished in a subsequent process. 그러므로, 상기 제1 저지막 패턴(16)은 실리콘 산화물과의 연마 선택비를 갖는 물질로 형성되는 것이 바람직하다. Thus, the first barrier layer pattern 16 is preferably formed of a material having a polishing selectivity of the silicon oxide. 본 실시예에서, 상기 제1 저지막 패턴(16)은 폴리실리콘으로 형성한다. In this embodiment, the first barrier layer pattern 16 is formed of polysilicon. 이와는 다른 실시예로, 상기 제1 저지막 패턴(16)은 실리콘 질화물로 형성할 수도 있다. In contrast to other embodiments, the first barrier layer pattern 16 may be formed of silicon nitride.

상기 기판(10) 상에 상기 제1 저지막 패턴(16)을 덮는 제1 층간 절연막(18)을 형성한다. To form a first interlayer insulating film 18 covering the first barrier layer pattern 16 on the substrate 10. 상기 제1 층간 절연막(18)은 실리콘 산화물로 형성할 수 있다. The first interlayer insulating film 18 may be formed of silicon oxide. 이 때, 상기 제1 영역의 기판(10) 상에는 적층 구조물(12)이 구비되어 있으므로, 상기 제1 영역의 기판(10) 상에 형성된 제1 층간 절연막(18)의 상부면(B)이 상기 제2 영역의 기판(10) 상에 형성된 제1 층간 절연막(18)의 상부면(A)보다 높게 위치하게 된다. At this time, the upper surface (B) of the first region of the substrate 10 is formed on the stack of the first interlayer insulating film 18, 12 formed on the substrate 10, the first region it is provided with the claim is positioned above the upper surface (a) of the first interlayer insulating film 18 formed on the substrate 10 of the second region.

상기 제2 영역에 형성된 제1 층간 절연막(18)은 그 상부면(A)이 상기 제1 저지막 패턴(16) 저면과 동일하거나 높게 형성된다. The first interlayer insulating film 18 formed in the second region is formed that the upper surface (A) is higher or equal to the bottom surface of the first barrier layer pattern 16. 상기 제1 층간 절연막의 상부면이 상기 제1 저지막 패턴의 저면보다 낮으면, 상기 제2 영역의 제1 층간 절연막의 상부면 높이가 상기 상부 절연막보다 낮아져 디싱이 발생된다. The top surface of the first interlayer insulating film is lower than a lower surface of the first barrier layer pattern, the second first dishing the upper surface height becomes lower than the upper insulating film of the interlayer insulating film of the region is generated.

상기 제2 영역에 형성된 제1 층간 절연막(18)과 상기 제1 저지막 패턴의 저면과의 높이 차이는 2000Å 이내인 것이 바람직하다. Wherein the first interlayer insulating film 18 formed in the second region and the first stop height difference between the bottom and the pattern film is preferably less than 2000Å. 보다 바람직하게는 상기 제2 영역에 형성된 제1 층간 절연막(18)의 상부면(A)이 상기 제1 저지막 패턴(16) 저면과 동일한 평면에 위치한다. And more preferably where the upper surface (A) of the first interlayer insulating film 18 formed on the second region to the first barrier layer pattern 16 is flush with the bottom surface.

상기 제2 영역에 형성된 제1 층간 절연막(18) 상에는 후속 공정을 통해 제2 저지막 패턴(도시안함)이 형성된다. The inhibitor of claim 2 through a subsequent step formed on the first interlayer insulating film 18, the film pattern (not shown) formed in the second region is formed. 상기 제2 저지막 패턴은 상기 제1 층간 절연막(18)을 평탄화시킬 때 제2 영역에 형성된 제1 층간 절연막(18)의 연마를 저지하기 위한 막이다. The second barrier layer pattern is a film for preventing the removal of the first interlayer insulating film 18 formed in the second region when the planarization of the first interlayer dielectric film 18. 때문에, 상기 제2 저지막 패턴은 상기 제1 저지막 패턴(16)과 실질적으로 동일한 평면에 그 상부면이 위치하도록 하여 상기 제1 및 제2 저지막 패턴에 의해 각 영역에서의 제1 층간 절연막(18)의 연마가 저지되도록 할 수 있다. Therefore, the second barrier layer pattern is the first barrier layer pattern 16 and substantially to the upper surface thereof in the same plane position as the first and second first interlayer insulating film in each region by the barrier layer pattern the removal of 18 can be so blocked. 이를 위하여, 상기 제1 층간 절연막(18)의 상부면 위치가 제1 저지막 패턴(16) 저면과의 높이와 동일한 것이 바람직하다. For this purpose, the upper surface position of the first interlayer insulating film 18 is preferably the same as the height of the bottom surface of the first barrier layer pattern 16. 반면에, 상기 제1 층간 절연막(18)의 상부면이 상기 제1 저지막 패턴(16) 저면과 2000Å 이상의 높이 차이가 나는 경우, 연마 공정을 수행하더라도 제1 및 제2 영역에서의 제1 층간 절연막(18)의 상부면이 평탄해지기가 어려우며, 디싱 불량이 발생될 수 있다. On the other hand, the first case the upper surface of the interlayer insulating film 18, the first barrier layer pattern 16, a bottom surface and a height difference of at least 2000Å I, even if performing the polishing process comprising: a first inter-layer in the first and second regions are difficult to become the upper surface of the insulating film 18 is flat and can be the dishing defects.

도 2를 참조하면, 상기 제1 층간 절연막(18) 상에 제2 저지막(20)을 형성한다. Referring to Figure 2, a second barrier layer 20 on the first interlayer insulating film 18. 상기 제2 저지막(20)은 상기 제1 층간 절연막(18)과의 식각 선택비가 높은 물질로 형성할 수 있다. The second barrier layer 20 can be formed as an etching selection ratio of the material high and the first interlayer insulating film 18. 상기 제2 저지막(20)은 상기 제1 저지막 패턴(16)과 다른 물질로 형성할 수도 있고, 동일한 물질로 형성할 수 있다. The second barrier layer 20 may be formed as the first barrier layer pattern 16 and the other material can be formed of the same material. 본 실시예에서는, 상기 제1 저지막 패턴(16) 및 제2 저지막(20)에 대해 각각 공정 콘트롤을 할 수 있도록 상기 제2 저지막(20)은 상기 제1 저지막 패턴(16)과 다른 물질로 형성한다. In this embodiment, the first barrier layer pattern 16 and the second barrier layer to a respective process control for 20, the second barrier layer 20 is the first barrier layer pattern 16 and the to form a different material. 구체적으로, 상기 제1 저지막 패턴(16)은 폴리실리콘으로 형성하고, 상기 제2 저지막(20)은 실리콘 질화물로 형성한다. More specifically, the first barrier layer pattern 16 is formed of polysilicon, and the second barrier layer 20 is formed of silicon nitride.

상기 제2 저지막(20)은 상기 제1 저지막 패턴(16)과의 두께 차이가 2000Å이하이며, 바람직하게는 상기 제2 저지막(20)은 제1 저지막 패턴(16)과 동일한 두께로 형성한다. The second barrier layer 20 are the first thickness difference between the barrier layer pattern 16 is less than 2000Å, preferably, the second barrier layer 20 has a first barrier layer thickness equal to the pattern (16) to form a.

도 3을 참조하면, 상기 제1 층간 절연막(18) 상에 포토레지스트막을 형성하고 이를 노광 및 현상하여 상기 제1 영역의 제1 층간 절연막(18)을 노출하는 포토레지스트 패턴(도시안함)을 형성한다. Referring to Figure 3, the first interlayer insulating film forming a photoresist film on a 18, and this is exposed and developed by a photoresist pattern to expose the first interlayer insulating film 18 of the first region (not shown) formed do. 상기 포토레지스트 패턴을 마스크로 이용하여 상기 셀 영역에 위치하는 제2 저지막(20)을 식각하고, 계속하여 상기 제1 층간 절연막(18)을 부분적으로 식각한다. Using the photoresist pattern as an etching mask, the second barrier layer 20, which is located in the cell area, and continue to be partially etching the first interlayer insulating film 18. 이로써, 제2 예비 저지막 패턴(20a) 및 제2 예비 층간 절연막(18a)을 각각 형성한다. Thus, a second barrier layer formed at a preliminary pattern (20a) and second spare inter-layer insulating film (18a).

상기 식각 공정에서, 상기 제1 저지막 패턴(16)의 상부면이 노출되지 않을 정도로 상기 제1 층간 절연막(18)을 식각한다. In the etch process, to etch the first interlayer insulating film 18 so as not the top surface is not exposed in the first barrier layer pattern 16. 상기 식각 공정을 통해 형성된 제2 예비 층간 절연막(18a)은 제1 및 제2 영역의 상부면 단차가 상기 제1 층간 절연막(18)보다 낮다. The second preliminary interlayer insulating film (18a) formed through an etching process is lower than the first and the top surface of the first interlayer insulating film 18, the step of the second region. 또한, 도시된 것과 같이, 상기 제2 예비 층간 절연막(18a)은 상기 제1 및 제2 영역의 경계 부위에서 돌출되는 형상(C)을 갖는다. Further, as illustrated, the second spare inter-layer insulating film (18a) has a shape (C) projecting from the junction of the first and second regions.

도 4를 참조하면, 상기 제2 예비 층간 절연막(18a) 및 제2 예비 저지막 패턴(20a) 상에 버퍼 산화막(22)을 형성한다. 4, to form a buffer oxide film 22 on the second interlayer insulating spare (18a) and second spare barrier layer pattern (20a). 상기 버퍼 산화막(22)은 실리콘 산화물로 형성할 수 있다. The buffer oxide film 22 can be formed of silicon oxide. 상기 버퍼 산화막(22)을 형성하는 공정은 공정의 단순화를 위해 생략될 수도 있다. The step of forming the buffer oxide film 22 may be omitted for the sake of simplicity of the process.

도 5를 참조하면, 상기 제2 예비 층간 절연막(18a)에서 상기 제1 및 제2 영역 경계의 돌출되는 부위(도 3, C)를 제거하기 위하여, 상기 버퍼 산화막(22), 제2 예비 저지막 패턴(20a), 제2 예비 층간 절연막(18a)의 상부면에 대해 제1 연마 공정을 수행한다. 5, the second to remove the intestine (Fig. 3, C) which protrudes in the perimeter of the first and second areas in the spare inter-layer insulating film (18a), wherein the buffer oxide film 22, the second preliminary Jersey membrane and performing a first polishing step to the upper surface of the pattern (20a), a second interlayer insulating spare (18a). 상기 제1 연마 공정은 박막의 돌출된 부위가 빠르게 제거되는 공정으로 수행하는 것이 바람직하다. The first polishing process is preferably carried out in the process in which the protruding portion of the thin film rapidly removed. 상기 제1 연마 공정에 의해, 상기 버퍼 산화막(22), 제2 예비 저지막 패턴(20a), 제2 예비 층간 절연막(18a)의 일부가 제거된다. By the first polishing step, a portion of the buffer oxide film 22, the second pre-barrier layer pattern (20a), a second interlayer insulating spare (18a) is removed. 또한, 상기 제1 및 제2 영역에 형성된 막의 상부면 단차가 완화된다. Further, the upper surface film formed on the first and second regions a step is mitigated.

도 6을 참조하면, 제1 연마 공정이 수행된 버퍼 산화막(22), 제2 예비 저지막 패턴(20a), 제2 예비 층간 절연막(18a)에 대해 제2 연마 공정을 수행하여, 상부면이 평탄해지도록 한다. With reference to Figure 6, when the first polishing process is performed a second grinding process for this performs a buffer oxide film 22, the second pre-barrier layer pattern (20a), the second spare inter-layer insulating film (18a), a top surface and so as to be flat. 즉, 상기 제1 영역의 상부면에는 제1 저지막 패턴(16)이 노출되고, 상기 제2 영역의 상부면에는 상기 제2 저지막 패턴(20b)이 노출되도록 한다. In other words, such that the top surface has a first barrier layer pattern 16 is exposed and, in the second barrier layer pattern (20b) is exposed top surface of the second region of the first region.

상기 제2 연마 공정은 상기 제1 연마 공정과 동일한 설비의 연마 장치에서 수행할 수 있다. The second polishing step can be performed in the polishing apparatus of the same equipment as the first polishing step. 그러나, 상기 제1 연마 및 제2 연마는 서로 다른 연마 조건으로 연마가 수행된다. However, the first abrasive and the second abrasive is a polishing is carried out with different grinding conditions. 일 예로, 상기 제2 연마 공정은 제1 연마 공정과 다른 슬러리를 사용하여 수행할 수 있다. In one embodiment, the second polishing step can be performed by using the first polishing step and the other slurries. 상기 제2 연마 공정은 상기 제1 및 제2 저지막 패턴(16, 20b)에서 연마가 정지되거나 연마 속도가 느려지는 슬러리를 사용하여 공정을 수행한다. The second polishing process is carried out the step utilizing the first and the second barrier layer pattern (16, 20b) is stopped or a polishing slurry, the polishing rate slow down. 상기 제2 연마 공정을 수행하면, 상기 제1 영역에 형성된 제2 예비 층간 절연막(18a)은 제거되고, 상기 제2 영역에 형성된 제2 예비 층간 절연막(18a)은 남아있게 된다. When performing the second polishing step, the second interlayer insulating spare (18a) formed in said first region being removed, and wherein the second spare interlayer insulating (18a) formed in the second region will remain. 그러므로, 상기 제2 영역에 제2 층간 절연막(18b)이 형성된다. Thus, a second interlayer insulating film (18b) in the second area is formed. 또한, 상기 제2 층간 절연막(18b)의 상부면은 상기 상부 절연막 패턴(14)의 상부면과 거의 동일한 평면에 위치하게 된다. In addition, the top surface of the second interlayer insulating film (18b) is positioned on a top surface and substantially the same plane of the upper insulating film pattern 14.

상기 제2 저지막 패턴(20b)이 구비되어 연마를 저지함으로써, 제2 연마 공정을 수행할 때 상기 제2 영역에 위치하는 제2 층간 절연막(18b)이 연마되어 디싱이 발생되는 것을 억제할 수 있다. By preventing the second stop is a film provided with a pattern (20b) polishing, the time to perform the second polishing process, the second interlayer insulating film (18b) which is located in the second area is polished to suppress the dishing occurs have. 또한, 제1 저지막 패턴(16)이 구비되어 연마를 저지함으로써, 제2 연마 공정 시에 제1 영역에 위치하는 적층 구조물이 제거되는 불량을 방지할 수 있다. Moreover, the first stop by the abrasive is provided with a barrier layer pattern 16, it is possible to prevent defects that are removed stack which is located in the first area when the second polishing step.

도 7을 참조하면, 상기 제1 및 제2 저지막 패턴(16, 20b)을 식각 공정을 통해 제거한다. 7, and the first and second barrier layer pattern (16, 20b) removed by the etching process. 상기 상부 절연막 패턴(14) 및 제2 층간 절연막(18b)의 손상을 억제하기 위하여, 상기 식각 공정은 습식 식각 공정인 것이 바람직하다. In order to suppress the upper insulating layer pattern 14 and the second damage to the interlayer insulating film (18b), the etching process is preferably wet etching process. 상기 공정을 수행하면, 제1 영역에는 상부 절연막 패턴(14)이 노출되고, 제2 영역에는 제2 층간 절연막(18b)이 노출된다. Performing the above procedure, and the upper insulating film is exposed to the pattern 14 first region, the second region, the second interlayer insulating film (18b) is exposed. 또한, 상기 상부 절연막 패턴(14) 및 제2 층간 절연막(18b)은 평탄한 상부면을 갖게된다. Further, the upper insulating layer pattern 14 and the second interlayer insulating film (18b) will have a planar top surface.

상기에서 설명한 것과 같이, 본 실시예 의하면 하부에 적층 구조물들이 형성된 제1 영역과 적층 구조물이 형성되지 않은 제2 영역을 덮는 층간 절연막이 평탄한 형상을 갖는다. As described above, this embodiment has an interlayer insulating film according to the first region and the stack are formed on the lower stack of covering the second region is not formed flat shape. 이와같이, 각 영역에 형성되는 층간 절연막의 상부면 단차가 거의 발생되지 않기 때문에 디싱 불량이 감소되고, 단차 부위에서 막이 국부적으로 연마되지 않고 남아있는 레지듀 불량이 감소된다. In this way, the upper surface of the interlayer insulating film formed on each area because the level difference does not almost occur and reduce dishing poor, the film residue remaining defect is not locally polished in the step portion is reduced.

도 8 내지 도 15는 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 8 to 15 are sectional views for explaining a method of manufacturing a vertical semiconductor device according to an embodiment of the present invention.

도 8을 참조하면, 제1 및 제2 영역이 구분된 기판(100)을 마련한다. 8, to provide a first and a second substrate separated area 100. 상기 기판(100)의 제1 영역에는 수직 방향으로 적층되는 메모리 셀들이 형성된다. The first region of the substrate 100 are formed in the memory cell are stacked in the vertical direction. 상기 기판(100)은 단결정 실리콘으로 이루어질 수 있다. The substrate 100 may be formed of a single crystal silicon.

상기 기판(100) 상에 패드 산화막(도시안함)을 형성한다. To form a pad oxide film (not shown) on the substrate (100). 상기 패드 산화막 상에 희생막(102a~102g) 및 절연막(104a~104f)들을 순차적으로 반복 형성한다. Sacrificial film (102a ~ 102g) and the insulation film (104a ~ 104f) on the pad oxide film to form repeating in sequence. 일 예로, 상기 기판(100) 상에는 제1 내지 제7 희생막(102a~102g)과 제1 내지 제6 절연막(104a~104f)이 서로 교번하면서 적층될 수 있다. For example, the substrate 100 is formed on the first through seventh sacrificial film (102a ~ 102g) and the first to sixth insulation film (104a ~ 104f) can be stacked alternately with one another. 상기 절연막들(104a~104f)은 실리콘 산화물로 형성되고, 상기 희생막들(102a~102g)은 실리콘 질화물로 형성될 수 있다. Wherein the insulating film (104a ~ 104f) is formed of silicon oxide, wherein the sacrificial film (102a ~ 102g) can be formed of silicon nitride.

상기 제7 희생막(102g) 상에 상부 절연막(106) 및 제1 저지막(108)을 형성한다. The seventh to form a sacrificial layer above the insulating film 106 and the first barrier layer 108 on the (102g). 상기 상부 절연막(106)은 하부에 위치하는 절연막들(104~104f)에 비해 두꺼운 형상을 갖는다. The upper insulating film 106 has a thick shape relative to the insulating film which is located on the lower (104 ~ 104f). 상기 제1 저지막(108)은 실리콘 산화물과의 연마 선택비를 갖는 물질로 형성되는 것이 바람직하다. The first barrier layer 108 is preferably formed of a material having a polishing selectivity of the silicon oxide. 본 실시예에서, 상기 제1 저지막(108)은 폴리실리콘으로 형성된다. In this embodiment, the first barrier layer 108 is formed of polysilicon. 이와는 다른 실시예로, 상기 제1 저지막(108)은 실리콘 질화물로 형성될 수도 있다. In contrast to other embodiments, the first barrier layer 108 may be formed of silicon nitride.

도 9를 참조하면, 사진 및 식각 공정을 통해 제1 저지막(108)을 패터닝하여 제1 저지막 패턴(108a)을 형성한다. 9, the through photo and etching process to pattern the first barrier layer 108 to form a first barrier layer pattern (108a). 계속하여, 상기 상부 절연막(106)을 식각하여 상부 절연막 패턴(106a)을 형성한다. Subsequently, by etching the upper insulating film 106 to form an upper insulating film pattern (106a). 또한, 상기 희생막들(102a~102g) 및 절연막들(104a~104f)의 일부를 순차적으로 식각함으로써, 상기 제1 영역의 기판(100) 상에 희생막 패턴(110a~110g) 및 절연막 패턴들(112a~112g)이 적층된 몰드 구조물(114)을 형성한다. In addition, each of the sacrificial films (102a ~ 102g) and by etching a part of the insulating film of the (104a ~ 104f) in sequence, a substrate 100, the sacrificial film pattern (110a ~ 110g) on ​​the first region and the insulating film pattern (112a ~ 112g) to form a mold structure 114 is a multilayer.

상기 몰드 구조물(114)은 제1 영역의 기판(100) 상에만 형성된다. The mold structure 114 is formed only on the substrate 100 of the first region. 상기 몰드 구조물(114)에 포함된 상기 희생막 패턴들(110a~110g) 및 절연막 패턴들(112a~112f)은 측방의 가장자리 부위가 계단 형상을 갖는다. The said sacrificial layer pattern included in the mold structure (114) (110a ~ 110g) and the insulating film pattern (112a ~ 112f) has an edge part of the side has a stepped shape. 즉, 하부에 위치하는 희생막 패턴들(110a~110g) 및 절연막 패턴들(112a~112g)은 상부에 위치하는 희생막 패턴들(110a~110g) 및 절연막 패턴들(112a~112g)에 비해 더 넓은 형상을 갖는다. That is, the sacrificial layer pattern located below the (110a ~ 110g) and the insulating film pattern (112a ~ 112g) is more than the sacrificial layer pattern located on the upper (110a ~ 110g) and the insulating film pattern (112a ~ 112g) It has a wide shape. 또한, 상기 희생막 패턴(110a~110g) 및 절연막 패턴들(112a~112g)이 하부에서 상부로 갈수록 측방 길이가 짧아진다. In addition, each of the sacrificial layer pattern (110a ~ 110g) and the insulating film pattern (112a ~ 112g) is increasing from bottom to top, the shorter the length of the side.

도 10을 참조하면, 상기 기판(100) 상에 상기 제1 저지막 패턴(108a)을 덮는 제1 층간 절연막(116)을 형성한다. 10, to form a first interlayer insulating film 116 covering the first barrier layer pattern (108a) on the substrate (100). 상기 제1 층간 절연막(116)은 실리콘 산화물로 형성할 수 있다. The first interlayer insulating film 116 may be formed of silicon oxide. 이 때, 상기 제1 영역의 기판(100) 상에는 몰드 구조물(114)이 적층되어 있으므로, 상기 제1 영역의 기판(100) 상에 형성된 제1 층간 절연막(116)의 상부면이 상기 제2 영역의 기판(100) 상에 형성된 제1 층간 절연막(116)의 상부면보다 높게 위치하게 된다. At this time, since the substrate mold structure 114 formed on the (100) of the first area is stacked, the top surface of the first interlayer insulating film 116 formed on the substrate 100 of the first region and the second region than cotton top of the substrate a first interlayer insulating film 116 formed on a (100) is positioned high.

상기 제2 영역에 형성된 제1 층간 절연막(116)은 그 상부면이 상기 제1 저지막 패턴(108a) 저면과 동일하거나 높게 형성된다. The first interlayer insulating film formed on the second region 116 is formed in an upper surface thereof is the same as the bottom surface of one barrier layer pattern (108a) or higher. 상기 제2 영역에 형성된 제1 층간 절연막(116)의 상부면과 상기 제1 저지막 패턴(108a) 저면은 높이 차이가 2000Å 이내일 수 있다. The first interlayer insulating film 116 formed in the second area is the upper surface and the first barrier layer pattern (108a), the bottom face is the difference in height may be less than 2000Å. 상기 제2 저지막 패턴(118a)은 상기 제1 저지막 패턴(108a)과 실질적으로 동일한 평면에 그 상부면이 위치하여야 하므로, 상기 제1 층간 절연막(116)의 상부면 위치가 제1 저지막 패턴(108a) 저면과의 높이와 동일한 것이 바람직하다. The second barrier layer pattern (118a) is the first, so must the upper surface thereof is located in barrier layer pattern (108a) is substantially the same plane, the first inhibitor is an upper surface position 1 of the interlayer insulating film 116, the film is the same as the pattern (108a) and the height of the bottom surface is preferred.

도 11을 참조하면, 상기 제1 층간 절연막(116) 상에 포토레지스트막을 형성하고 이를 노광 및 현상하여 상기 제1 영역의 제1 층간 절연막(116)을 노출하는 포토레지스트 패턴(도시안함)을 형성한다. 11, the first interlayer insulating film 116, a photoresist pattern (not shown) to expose the forming the first photoresist film on the interlayer insulating film 116 and exposing and developing this, the first region forming do. 상기 포토레지스트 패턴을 마스크로 이용하여 상기 셀 영역에 위치하는 제2 저지막(118)을 식각하고, 계속하여 상기 제1 층간 절연막(116)을 부분적으로 식각한다. Using the photoresist pattern as an etching mask, the second barrier layer 118, which is located in the cell area, and continue to be partially etching the first interlayer insulating film 116. 상기 식각 공정에 의해, 제2 예비 저지막 패턴(118a) 및 제2 예비 층간 절연막(116a)을 각각 형성한다. By the etching process, the second barrier layer formed at a preliminary pattern (118a) and second preliminary interlayer insulating film (116a).

상기 식각 공정에 의해, 상기 제2 예비 층간 절연막(116a)에서 제1 및 제2 영역의 상부면 단차가 낮아지게 된다. By the etching process, in the second spare interlayer insulating film (116a) has a top surface level difference of the first and the second region is lowered. 또한, 도시된 것과 같이, 상기 제2 예비 층간 절연막(116a)은 상기 제1 및 제2 영역의 경계 부위에서 돌출되는 형상을 갖게된다. Further, as illustrated, the second spare inter-layer insulating film (116a) comes to have a shape protruding from the junction of the first and second regions.

상기 제2 예비 층간 절연막(116a) 및 제2 예비 저지막 패턴(118a) 상에 버퍼 산화막(119)을 형성한다. To form a second preliminary interlayer insulating buffer oxide layer (119) on a (116a) and second preliminary barrier layer pattern (118a).

도 12를 참조하면, 상기 제2 예비 층간 절연막(116a)에서 상기 제1 및 제2 영역 경계의 돌출되는 부위를 제거하기 위하여, 상기 버퍼 산화막(119), 제2 예비 저지막 패턴(118a), 제2 예비 층간 절연막(116a)의 상부면에 대해 제1 연마 공정을 수행한다. 12, the buffer oxide layer 119, a second preliminary barrier layer pattern (118a) to the second removing portion that protrudes in the perimeter of the first and second areas in the spare inter-layer insulating film (116a), 2 performs a first grinding process with respect to the upper surface of the spare inter-layer insulating film (116a). 상기 제1 연마 공정은 박막의 돌출된 부위가 빠르게 제거되는 공정으로 수행하는 것이 바람직하다. The first polishing process is preferably carried out in the process in which the protruding portion of the thin film rapidly removed. 상기 제1 연마 공정에 의해, 상기 제1 및 제2 영역에 형성된 막의 상부면 단차가 완화된다. By the first polishing step, the upper surface film formed on the first and second regions a step is mitigated.

제1 연마 공정이 수행된 버퍼 산화막(119), 제2 예비 저지막 패턴(118a), 제2 예비 층간 절연막(116a)에 대해 제2 연마 공정을 수행하여, 상부면이 평탄해지도록 한다. A first polishing step performing a second polishing process is performed for the buffer oxide film 119, a second preliminary barrier layer pattern (118a), the second spare interlayer insulating (116a) to be such that the top surface is flat. 즉, 상기 제1 영역의 상부면에는 제1 저지막 패턴(108a)이 노출되고, 상기 제2 영역의 상부면에는 상기 제2 저지막 패턴(118b)이 노출되도록 한다. In other words, such that the top surface has a first barrier layer pattern (108a) is exposed and, in the second barrier layer pattern (118b) is exposed top surface of the second region of the first region. 상기 연마 공정에 의해 상부면이 평탄한 형상의 제2 층간 절연막(116b)이 형성된다. A second interlayer insulating film (116b) of the upper flat surface shape by the polishing step is formed.

상기 제2 연마 공정은 상기 제1 연마 공정과 동일한 설비의 연마 장치에서 수행할 수 있다. The second polishing step can be performed in the polishing apparatus of the same equipment as the first polishing step. 그러나, 제1 및 제2 연마 공정은 연마 조건이 서로 다르다. However, the first and second polishing step are different from each other, the polishing conditions. 일 예로, 상기 제2 연마 공정은 상기 제1 연마 공정과 다른 슬러리를 사용하여 수행할 수 있다. In one embodiment, the second polishing step may be carried out using the first polishing step and the other slurries. 상기 제2 연마 공정은 상기 제1 및 제2 저지막 패턴(108a, 118a)에서 연마가 정지되거나 연마 속도가 느려지는 슬러리를 사용하여 공정을 수행한다. The second polishing process is carried out the step utilizing the first and second barrier layer pattern (108a, 118a) is stopped or a polishing removal rate is slow in the slurry.

상기 제2 연마 공정을 수행하여 형성된 제2 층간 절연막(116b)의 상부면은 상기 상부 절연막 패턴(106a)의 상부면과 거의 동일한 평면에 위치하게 된다. The upper surface of the second interlayer insulating film (116b) formed by performing the second polishing step is placed on a top surface and substantially the same plane of the upper insulating film pattern (106a). 상기 제2 저지막 패턴(118b)이 구비됨으로써, 제2 연마 공정을 수행할 때 상기 제2 영역에 위치하는 제2 층간 절연막(116b)이 연마되어 디싱이 발생되는 것을 억제할 수 있다. Said second barrier layer being a pattern (118b) is provided, the time to perform the second polishing process, the second interlayer insulating film (116b) which is located in the second area is the polishing can be suppressed from being dishing occurs.

도 13을 참조하면, 상기 제1 및 제2 저지막 패턴(108a, 118b)을 식각 공정을 통해 제거한다. 13, and the first and second barrier layer pattern (108a, 118b) removed through an etching process. 상기 상부 절연막 패턴(106a) 및 제2 층간 절연막(116b)의 손상을 억제하기 위하여, 상기 식각 공정은 습식 식각 공정인 것이 바람직하다. In order to suppress damage of the upper insulating film pattern (106a) and the second interlayer insulating film (116b), the etching process is preferably wet etching process.

상기 상부 절연막 패턴(106a) 및 제2 층간 절연막(116b) 상에 채널홀을 형성하기 위한 식각 마스크 패턴(도시안함)을 형성한다. To form an etching mask pattern (not shown) for forming the channel holes on the upper insulating film pattern (106a) and the second interlayer insulating film (116b). 상기 채널홀들은 셀 영역에 형성된다. The channel holes are formed in the cell region. 상기 식각 마스크 패턴을 식각 마스크로 사용하여, 하부의 절연막들 및 희생막들을 순차적으로 식각하여 복수의 채널홀을 형성한다. Using said etching mask pattern as an etch mask, to those of the lower insulating film and etching the sacrificial layer in order to form a plurality of channel holes. 상기 채널홀들의 저면에는 기판(100) 표면이 노출된다. The bottom surface of the channel, the hole is exposed to the surface of the substrate 100. 상기 채널홀들은 일렬로 배열된다. The channel holes are arranged in a line.

상기 채널홀들의 측벽 표면에 블록킹 유전막, 전하 저장막 및 터널 절연막이 적층된 박막 구조물(120)을 형성한다. Forming a blocking dielectric layer, a charge storage film, and a tunnel insulating film are laminated thin-film structure 120 on the side wall surfaces of the channel holes. 상기 블록킹 유전막, 전하 저장막 및 터널 절연막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층되는 ONO구조로 형성할 수 있다. The blocking dielectric layer, a charge storage layer and the tunnel insulating film can be formed by ONO structure in which a silicon oxide, silicon nitride and silicon oxide deposited. 이와는 다른 예로, 상기 블록킹 유전막은 고유전율을 갖는 금속 산화물로 형성하고, 상기 전하 저장막 및 터널 절연막은 각각 실리콘 질화물 및 실리콘 산화물로 형성할 수도 있다. Conversely another example, the blocking dielectric layer is the charge storage layer and the tunnel insulating film formed of a metal oxide having a high dielectric constant, and may be formed in each of the silicon nitride and silicon oxide.

측벽에 블록킹 유전막, 전하 저장막 및 터널 절연막이 형성된 채널홀의 내부를 완전하게 채우도록 반도체 물질막을 형성한다. A blocking dielectric layer on the side wall, a charge storage layer and the tunnel insulating film to fill the hole formed completely inside the channels to form a film of semiconductor material. 상기 반도체 물질막은 폴리실리콘막을 포함할 수 있다. It may include the semiconductor material film is a polysilicon film. 상기 폴리실리콘막은 상기 채널홀 저면의 기판 표면과 접촉한다. The polysilicon film is in contact with the substrate surface in the bottom of the channel hole. 이 후, 상기 상부 절연막 패턴(106a)의 상부면이 노출되도록 상기 폴리실리콘막을 연마하여 상기 채널홀 내부에 채널막 패턴(122)을 형성한다. Thereafter, to form the channel layer pattern 122 within the channel hole is polished so that the polysilicon film is exposed top surface of said upper insulating film pattern (106a).

이 때, 상기 제1 및 제2 영역에서 상부 절연막 및 제2 층간 절연막의 평탄도가 매우 높고 디싱이 거의 발생되지 않는다. At this time, the first and the upper insulating film and the second interlayer insulating film of the flat road is very high and in the second region dishing hardly occurs. 그러므로, 상기 폴리실리콘막을 연마하는 공정에서 상기 상부 절연막 및 제2 층간 절연막 상부면에 상기 폴리실리콘막이 남게되는 레지듀 불량이 발생되지 않는다. Therefore, it is not the residue defects on the upper surface of the upper insulating film and the second interlayer insulating film that is to be left the polysilicon occurs in the step of polishing the polysilicon film.

도 14를 참조하면, 일렬로 배열된 상기 채널막 패턴(122)들 사이의 상부 절연막 패턴(106a) 및 몰드 구조물(114)을 식각하여 개구부(124)를 형성한다. 14, by etching the said channel layer pattern arranged in a line 122, upper insulating film between the pattern (106a) and a mold structure 114 to form an opening (124). 상기 개구부(124)는 일 방향으로 연장되는 트렌치 형상을 갖는다. The opening 124 has a trench shape extending in one direction. 또한, 상기 개구부(124)는 기판(100) 표면이 노출되도록 상기 몰드 구조물(114)을 식각하여 형성된다. Further, the opening 124 is formed by etching the mold structure 114 such that the surface is exposed to the substrate 100.

도 15를 참조하면, 상기 개구부(124)를 형성한 다음, 상기 개구부(124)의 측벽에 노출되어 있는 상기 희생막 패턴들(110~110g)을 제거하여 그루부들을 형성한다. 15, to form a to form the opening portion 124. Next, tree portions to remove said sacrificial layer pattern, which are exposed on the side wall of the opening (124) (110 ~ 110g).

상기 그루부 및 개구부(124) 내부에 도전막(도시안함)을 형성한다. To form a conductive film (not shown) inside the groove, and the opening 124. 상기 도전막은 스텝 커버러지 특성이 양호한 도전물질을 사용하여 증착함으로써 보이드의 발생을 억제할 수 있다. The conductive film by performing evaporation using a good-conductive material step cover sludge characteristics it is possible to suppress the generation of voids. 상기 도전 물질은 금속을 포함할 수 있다. The conductive material may comprise a metal. 상기 도전 물질의 예로는, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 물질을 들 수 있다. Examples of the conductive material, the electrical resistance, such as tungsten, tungsten nitride, titanium, titanium nitride, tantalum, tantalum nitride, platinum can be given a low material. 구체적인 예로, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등으로 이루어지는 베리어 금속막을 먼저 형성한 다음, 텅스텐으로 이루어지는 금속막을 형성할 수 있다. A specific example, formed of titanium, titanium nitride, tantalum, tantalum nitride such as barrier metal film made of the first can be formed, and then a metal film made of tungsten.

이 후, 상기 개구부(124) 내부에 형성된 도전막을 식각한다. Then, the etched conductive layer formed inside the opening 124. The 즉, 상기 그루부 내부의 도전막만을 남기도록 함으로써 콘트롤 게이트 전극들(130a~130g)을 형성한다. That is, by so as to leave only the groove of the internal conductive film to form the control gate electrodes (130a ~ 130g). 상기 제거 공정은 습식 식각 공정을 통해 수행될 수 있다. The removal process may be performed through a wet etching process. 상기 콘트롤 게이트 전극들(130a~130g)은 측방 가장자리가 계단 형상을 가지게 된다. It said control gate electrode (130a ~ 130g) is the lateral edge is to have a stepped shape. 따라서, 상기 측방 가장자리 부위는 워드 라인을 연결하기 위한 패드로 사용될 수 있다. Thus, the lateral edge portions may be used as a pad for connecting the word lines.

상기 도전막을 식각하여 형성된 개구부 저면의 기판에 N형의 불순물을 도핑함으로써, 소오스 라인(S/L)으로 사용되는 불순물 영역(도시안함)을 형성한다. By doping the impurity in the N-type substrate of the bottom opening is formed by etching the conductive film, forming impurity regions (not shown) that is used as a source line (S / L). 구체적으로, 기판에 N형 불순물을 도핑함으로써 불순물 영역을 형성할 수 있다. Specifically, it is possible to form an impurity region by doping the N-type impurity to the substrate. 또한, 상기 소오스 라인(S/L)의 저항을 감소시키도록 상기 불순물 영역 상에 금속 실리사이드 패턴을 형성할 수도 있다. It is also possible to form the metal silicide patterns on the impurity region so as to reduce the resistance of the source line (S / L).

상기 개구부를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 절연막 패턴(126)을 형성한다. By forming the insulating film filling the opening, and planarized by a polishing process to form an insulation film pattern 126. The

상기 채널막 패턴(126) 및 콘트롤 게이트 전극(130a~130g)을 포함하는 구조물들을 덮는 제3 층간 절연막(128)을 형성한다. To form the channel layer pattern 126 and the control gate electrode (130a ~ 130g), the third interlayer insulating film 128 covering structure comprising a. 상기 제3 층간 절연막(128)을 관통하여 상기 채널막 패턴(122) 상부면과 접촉하는 비트 라인 콘택(132)을 형성한다. The third through the interlayer insulating film 128 to form a bit line contact 132 in contact with the channel layer pattern 122, the top surface. 또한, 상기 비트 라인 콘택(132) 상부면과 접촉하는 비트 라인들(134)을 형성한다. Also, to form the bit lines 134 to contact the bit line contact 132, a top surface. 상기 비트 라인들(134)은 상기 제2 방향으로 연장되는 라인 형상을 가지고, 상기 채널막 패턴들(122)과 전기적으로 연결될 수 있다. The bit lines 134 may be connected with a line shape extending in the second direction, to the channel layer pattern 122 and electrically.

또한, 상기 각 층의 콘트롤 게이트 전극들(130a~130g)과 각각 연결되는 콘택 플러그(도시안함) 및 연결 라인들(도시안함)을 형성한다. Also, to form the control gate electrode of the (130a ~ 130g) and a contact plug (not shown) and the connecting line is connected, respectively (not shown) of the respective layers.

본 실시예에 의해 제조된 수직형 비휘발성 메모리 소자는 하부에 적층 구조물들이 형성된 부분 및 적층 구조물이 형성되지 않은 부분에서의 층간 절연막이 평탄한 형상을 갖는다. Vertical-type nonvolatile memory device manufactured by the present embodiment has an interlayer insulating film is flat shape in section, and that the laminated structure is a stacked structure formed in the lower portion is not formed. 이와같이, 각 영역에 형성되는 층간 절연막의 상부면 단차가 거의 발생되지 않기 때문에 디싱 불량이 감소된다. In this way, the upper surface of the interlayer insulating film to be formed in each region is the bad dishing reduced because a step is hardly generated. 또한, 제거되어야 하는 막이 국부적으로 연마되지 않고 남아있는 레지듀 불량이 감소된다. Further, the film to be removed is reduced residue defects remaining without being polished locally. 따라서, 고성능을 갖는 수직형 비휘발성 메모리 소자를 제조할 수 있다. Therefore, it is possible to manufacture a vertical type non-volatile memory device having a high performance.

도 16 내지 도 22는 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 16 to 22 are sectional views illustrating a method of manufacturing a vertical semiconductor device according to an embodiment of the present invention.

도 16을 참조하면, 메모리 셀들이 형성되는 셀 영역 및 주변 회로들이 형성되는 페리 영역이 구분된 반도체 기판(200)을 마련한다. Referring to Figure 16, the memory cells are provided for the cell region and the peripheral circuit to the semiconductor substrate 200, the region dividing Perry formed formed. 상기 반도체 기판(200)은 단결정 실리콘 기판일 수 있다. The semiconductor substrate 200 may be a single crystal silicon substrate.

상기 페리 영역의 기판(200) 상에 주변 회로들을 이루는 단위 소자들을 형성한다. Form the unit elements constituting the peripheral circuit on the substrate 200 of the ferry area. 상기 단위 소자들은 트랜지스터(202) 및 콘택 플러그들(도시안함)을 포함할 수 있다. The unit elements may include the transistor 202 and a contact plug (not shown).

상기 기판(200) 상에 상기 단위 소자들을 덮는 제1 층간 절연막(204)을 형성한다. To form a first interlayer insulating film 204 covering the unit elements on the substrate 200. 상기 제1 층간 절연막(204)은 실리콘 산화물을 증착시켜 형성할 수 있다. The first interlayer insulating film 204 may be formed by depositing silicon oxide. 상기 제1 층간 절연막(204)의 상부면을 평탄화시킬 수 있다. The first may be to planarize the top surface of the interlayer insulating film 204. The 상기 평탄화는 화학기계적 연마 또는 에치백 공정을 통해 수행할 수 있다. The flattening may be carried out by chemical mechanical polishing or etch-back process.

상기 제1 층간 절연막(204) 상에 제1 저지막(206)을 형성한다. To form a first barrier layer 206 on the first interlayer insulating film 204. The 상기 제1 저지막(206)은 실리콘 질화물로 형성할 수 있다. The first barrier layer 206 may be formed of silicon nitride.

상기 제1 저지막(206) 상에 상기 페리 영역만을 덮는 식각 마스크 패턴(도시안함)을 형성한다. To form the first barrier layer 206 an etch mask pattern (not shown) onto which covers only the Superior area. 일 예로, 상기 식각 마스크 패턴은 포토레지스트 패턴으로 형성할 수 있다. For example, the etching mask pattern can be formed by a photoresist pattern.

상기 식각 마스크 패턴을 이용하여, 제1 저지막(206) 및 제1 층간 절연막(204)을 순차적으로 식각하여 상기 셀 영역의 기판(200) 표면을 노출하는 개구(207)를 형성한다. Using the etching mask pattern to form a first barrier layer 206 and the first interlayer insulating film substrate 200 opening 207 for exposing the surface of the cell region by successively etching the (204). 상기 식각 공정에 의해, 상기 셀 영역의 기판(200) 전면이 노출된다. By the etching process, the front substrate 200 of the cell area is exposed.

도 17을 참조하면, 상기 기판(200) 상에 패드 산화막(도시안함)을 형성한다. To form the substrate 200, the pad oxide film (not shown) to Referring to FIG. 17. 상기 패드 산화막 상에 희생막 및 절연막들을 순차적으로 반복 형성한다. To form the repeating in sequence the sacrificial layer and the insulating film on the pad oxide film. 상기 희생막 및 절연막은 상기 셀 영역에 형성된 개구(207) 내부를 채우도록 형성된다. The sacrificial layer and the insulating film is formed so as to fill the inside of the opening 207 formed in the cell region. 이 때, 최상부에 위치하는 희생막의 셀 영역에서의 높이는 상기 제1 식각 저지막(206)의 높이와 동일하게 되는 것이 바람직하다. At this time, it is preferable that the height of the sacrificial film in the cell area which is located at the top is the same as the height of the first etch barrier layer 206. 상기 희생막은 실리콘 질화물로 형성하고, 상기 절연막은 실리콘 산화물로 형성할 수 있다. The insulating film, and the sacrificial film formed from silicon nitride may be formed of silicon oxide.

상기 희생막들 및 절연막들의 일부를 순차적으로 패터닝함으로써, 상기 셀 영역의 기판(200) 상에 희생막 패턴(208a~208d) 및 절연막 패턴들(210a~210c)이 적층된 제1 예비 몰드 구조물(214)을 형성한다. The sacrificial film and by patterning a portion of the insulating film in sequence, the sacrificial layer pattern on the substrate 200 of the cell area (208a ~ 208d) and the insulating film patterns (210a ~ 210c) pre-molded structure of claim 1, a laminated ( 214) to form a.

상기 제1 예비 몰드 구조물(214)에 포함된 상기 희생막 패턴들(208a~208d) 및 절연막 패턴들(210a~210c)은 측방의 가장자리 부위가 계단 형상을 갖는다. The first of the said sacrificial layer pattern includes a preliminary mold structure (214) to (208a ~ 208d) and the insulating film pattern (210a ~ 210c) has an edge region of the lateral step-wise.

상기 제1 예비 몰드 구조물(214)을 덮으면서 상기 제1 예비 몰드 구조물 측방의 개구를 채우도록 절연 물질막(212)을 형성한다. To form a first preliminary mold structure 214, the first insulating material layer 212 so as to fill the opening of the pre-mold structure while covering the side. 또한, 상기 절연 물질막(212)을 연마하여 상기 제1 저지막(206) 및 최상부에 형성된 제4 희생막 패턴(208d)의 상부면이 노출되도록 한다. In addition, the top surface such that the exposure of the first barrier layer 206 and the fourth sacrificial layer pattern (208d) formed at the top by polishing the insulating material layer (212). 상기 연마 공정 시에, 상기 제1 저지막(206)에서 연마가 정지되거나 연마 속도가 느려진다. At the time of the polishing step, the first polishing is stopped or in the barrier layer 206, the removal rate is slow. 그러므로, 상기 연마 공정에 의해 페리 영역에 형성된 회로 패턴이 손상되는 등의 문제가 발생되지 않는다. Therefore, it is not a problem that a circuit pattern is formed in the damaged area by the Superior polishing step occurs.

도 18을 참조하면, 상기 제1 저지막(206) 및 제4 희생막 패턴(208d)을 식각 공정을 통해 제거한다. Referring to Figure 18, it is removed through the first barrier layer 206 and the fourth etching a sacrificial film pattern (208d) process.

다음에, 상기 제3 절연막, 절연 물질막 및 제1 층간 절연막 상에 다시 희생막 및 절연막을 반복하여 적층하여 제2 예비 몰드 구조물을 형성한다. Next, by laminating repeatedly the third insulating film, the insulating material layer and the sacrificial layer and the insulating film again on the first interlayer insulating film to form a second pre-molded structure. 일 예로, 상기 제2 예비 몰드 구조물은 제5 내지 제8 희생막과 제4 내지 제7 절연막이 서로 교번하여 적층된 형상을 갖는다. In one embodiment, the second preliminary mold structure has fifth to eighth sacrificial film and the fourth to the shape of the seventh insulating film is alternately laminated with each other. 상기 제8 희생막 상에 상부 절연막 및 제2 저지막을 형성한다. The eighth is formed on the sacrifice layer jersey upper insulating film and the second film. 상기 제2 저지막은 실리콘 산화물과의 연마 선택비를 갖는 물질로 형성되는 것이 바람직하다. It is formed of a material having a second blocking film is selected polishing of a silicon oxide ratio is preferred. 본 실시예에서, 상기 제2 저지막은 폴리실리콘으로 형성한다. In the present embodiment, the second polysilicon film to form a stop. 이와는 다른 실시예로, 상기 제2 저지막은 실리콘 질화물로 형성할 수 있다. In contrast to the further embodiment, the first can be formed of a silicon nitride film 2 Jersey.

상기 제2 저지막 및 상부 절연막을 패터닝함으로써 제2 저지막 패턴(224) 및 상부 절연막 패턴(222)을 형성한다. The second and by patterning the barrier layer and the upper insulating film to form a second barrier layer pattern 224 and the upper insulation film pattern 222. The 계속하여, 상기 제2 예비 몰드 구조물을 패터닝함으로써 상기 제1 몰드 구조물(214) 상에 제2 몰드 구조물(219)을 형성한다. Subsequently, a second mold structure (219) on the first mold structure (214) by patterning the second preliminary mold structure. 상기 제2 몰드 구조물(219)에 포함된 상기 희생막 패턴들(220a~220d) 및 절연막 패턴들(218a~218d)은 측방의 가장자리 부위가 계단 형상을 갖는다. Wherein the second of the sacrificial film pattern comprises a mold structure 219, the (220a ~ 220d) and the insulating film pattern (218a ~ 218d) has an edge region of the lateral step-wise. 즉, 하부에 위치하는 희생막 패턴들은 상부에 위치하는 희생막 패턴들에 비해 더 넓은 형상을 갖는다. That is, the sacrificial layer pattern located below have a wider shape than the sacrificial layer pattern located thereon.

또한, 도시된 것과 같이, 상기 제1 및 제2 몰드 구조물(214, 219)의 측방의 가장자리 부위는 계단 형상을 갖는다. Further, as illustrated, the edge regions of the side of the first and second mold structures (214, 219) has a stepped shape.

도 19를 참조하면, 상기 제2 몰드 구조물(219), 제1 층간 절연막(204) 및 절연 물질막(212)을 덮는 제2 층간 절연막(226)을 형성한다. 19, to form the second mold structure 219, the second interlayer insulating film covering the interlayer insulating film 204 and the insulating material layer 212 (226). 상기 상기 제1 층간 절연막(204) 상에 위치하는 제2 층간 절연막(226)의 상부면은 상기 제2 저지막 패턴의 저면과 동일한 평면에 위치하거나 또는 더 높게 위치하여야 한다. Wherein the top surface of the second interlayer insulating film 1 positioned on the interlayer insulating film 204, 226 is to be positioned located on the same plane as the lower surface of the second barrier layer pattern, or higher. 상기 제1 층간 절연막(204) 상에 위치하는 제2 층간 절연막(226)의 상부면과 상기 제2 저지막 패턴(224)의 상부면의 높이 차이는 2000Å이내 인 것이 바람직하다. Wherein the first height of the upper surface of the interlayer insulating film 204, the second upper surface of the interlayer insulating film 226 and the second barrier layer pattern 224 is positioned on the difference is preferably less than 2000Å. 보다 바람직하게는, 상기 제1 층간 절연막(204) 상에 위치하는 제2 층간 절연막(226)의 상부면은 상기 제2 저지막 패턴(224)의 상부면과 동일한 평면에 위치한다. The top surface of More preferably, the first the second interlayer insulating film 226 which is located on the dielectric interlayer 204 are positioned in the same plane as the top surface of the second barrier layer pattern (224).

상기 제2 층간 절연막(226) 상에 제3 저지막(228)을 형성한다. And forming a third barrier layer 228 over the second interlayer insulating film 226. 상기 제3 저지막(228)은 상기 제2 층간 절연막(226)과의 식각 선택비가 높은 물질로 형성할 수 있다. The third barrier layer 228 may be formed in the second etching selectivity to the interlayer insulating film 226, the high ratio materials. 상기 제3 저지막(228)은 상기 제2 저지막 패턴(224)과 다른 물질로 형성할 수도 있고, 동일한 물질로 형성할 수 있다. The third barrier layer 228 may be formed in the second barrier layer pattern 224 and other material can be formed of the same material. 본 실시예에서는, 상기 제3 저지막(228)은 상기 제2 저지막 패턴(224)과 다른 물질로 형성한다. In this embodiment, the third barrier layer 228 is formed by the second barrier layer pattern 224 and other material. 구체적으로, 상기 제2 저지막 패턴(224)은 폴리실리콘으로 형성하고, 상기 제3 저지막(228)은 실리콘 질화물로 형성한다. Specifically, the second barrier layer pattern 224 is formed of polysilicon and the third barrier layer 228 formed of silicon nitride.

상기 제3 저지막(228)은 상기 제2 저지막 패턴(224)과의 두께 차이가 2000Å이하이다. The third barrier layer 228 is a thickness difference between the second barrier layer pattern (224) less than 2000Å. 바람직하게는, 상기 제3 저지막(228)은 제2 저지막 패턴(224)과 동일한 두께를 갖도록 형성된다. Preferably, the third barrier layer 228 is formed to have a second commit the same thickness as film pattern 224. The

도 20을 참조하면, 상기 제2 층간 절연막(226) 상에 상기 셀 영역의 제2 층간 절연막(226)을 노출하는 포토레지스트 패턴(도시안함)을 형성한다. Referring to Figure 20, a second interlayer insulating film 226, a photoresist pattern (not shown) that exposes a region of the cell on the second interlayer insulating film 226. The 상기 포토레지스트 패턴을 마스크로 이용하여 상기 셀 영역에 위치하는 제3 저지막(228)을 식각하고, 계속하여 상기 제2 층간 절연막(226)을 부분적으로 식각한다. Using the photoresist pattern as a mask, etching the third barrier layer 228, which is located in the cell area, and continue to be partially etching the second interlayer insulating film 226. 이로써, 제3 예비 저지막 패턴(228a) 및 제3 예비 층간 절연막(226a)을 각각 형성한다. Thus, the third barrier layer formed at a preliminary pattern (228a) and the third interlayer insulating film spare (226a). 상기 제2 층간 절연막(226)의 일부가 식각되어 형성된 제3 예비 층간 절연막(226a)은 상기 셀 및 페리 영역의 경계 부위가 돌출되는 형상을 갖는다. The second third preliminary interlayer insulating film (226a) is etched portion formed in the interlayer insulating film 226 has a shape that defines the border region of the cell region and Perry extrusion. 상기 식각 공정에서, 상기 제2 저지막 패턴(224)의 상부면이 노출되지 않도록 하여야 한다. In the etching process, the second should prevent the exposed top surface of the barrier layer pattern (224).

상기 제3 층간 절연막(226) 상에 버퍼 산화막(230)을 형성한다. The third interlayer insulating film to form a buffer oxide film 230 on 226. The 상기 버퍼 산화막(230)은 실리콘 산화물로 형성될 수 있다. The buffer oxide film 230 can be formed of silicon oxide.

도 21을 참조하면, 상기 제3 층간 절연막(226)에서 상기 제1 및 제2 영역 경계의 돌출되는 부위를 제거하기 위하여, 상기 버퍼 산화막(230), 제3 예비 저지막 패턴(228a), 제3 층간 절연막(226)의 상부면에 대해 제1 연마 공정을 수행한다. Referring to Figure 21, the third to remove the portion where the first and second gamut boundary projecting in the interlayer insulating film 226, the buffer oxide layer 230, a third spare barrier layer pattern (228a), the 3 performs a first grinding process with respect to the upper surface of the interlayer insulating film 226. the 상기 제1 연마 공정은 박막의 돌출된 부위가 빠르게 제거되는 공정으로 수행하는 것이 바람직하다. The first polishing process is preferably carried out in the process in which the protruding portion of the thin film rapidly removed. 상기 제1 연마 공정에 의해, 상기 제1 및 제2 영역에 형성된 막의 상부면 단차가 완화된다. By the first polishing step, the upper surface film formed on the first and second regions a step is mitigated.

제1 연마 공정이 수행된 버퍼 산화막(230), 제3 예비 저지막 패턴(228a), 제3 층간 절연막(226)에 대해 제2 연마 공정을 수행하여, 상부면이 평탄해지도록 한다. First polishing the buffer oxide film 230, the process is carried out, the third and performing a second polishing step for the pre-blocking film pattern (228a), the third interlayer insulating film 226, and such that the top surface is flat. 상기 연마 공정에 의해, 페리 영역의 상부면에 제3 저지막 패턴(228b)이 형성된다. By the grinding process, the third barrier layer pattern (228b) to the upper surface of the ferry region is formed. 또한, 상기 셀 영역의 상부면에는 제2 저지막 패턴(224)이 노출되고, 상기 페리 영역의 상부면에는 상기 제3 저지막 패턴(228b)이 노출되도록 한다. Further, to the upper surface of the cell region, the second barrier layer pattern 224 is exposed and, in the third barrier layer pattern (228b), the exposed top surface of the ferry area.

상기 제2 연마 공정은 상기 제1 연마 공정과 동일한 설비의 연마 장치에서 수행할 수 있다. The second polishing step can be performed in the polishing apparatus of the same equipment as the first polishing step. 그러나, 상기 제1 및 제2 연마 공정은 서로 연마 공정 조건이 서로 다르다. However, the first and second polishing step are different from each other to each other polishing process conditions. 일 예로, 상기 제2 연마 공정은 상기 제2 및 제3 저지막 패턴(224, 228b)에서 연마가 정지되거나 연마 속도가 느려지는 슬러리를 사용하여 공정을 수행한다. In one embodiment, the second polishing process is carried out the step using said second and third barrier layer pattern (224, 228b) in the polishing is stopped or slowed down, the polishing rate is slurry.

상기 제2 연마 공정을 수행하면, 상기 페리 영역에 형성된 제3 층간 절연막(226)의 상부면은 상기 상부 절연막(222)의 상부면과 거의 동일한 평면에 위치하게 된다. When performing the second polishing step, the upper surface of the third interlayer insulating film 226 formed on the ferry area is located at the top surface and substantially the same plane of the upper insulating film 222. 상기 제3 저지막 패턴(228b)이 구비됨으로써, 제2 연마 공정을 수행할 때 상기 페리 영역에 위치하는 제3 층간 절연막(226)이 연마되어 디싱이 발생되는 것을 억제할 수 있다. By the third barrier layer pattern (228b) is provided, the time to perform the second polishing process, the third interlayer insulating film 226 which is located on the ferry area is the polishing can be suppressed from being dishing occurs.

도 22를 참조하면, 상기 제2 및 제3 저지막 패턴(224, 228b)을 식각 공정을 통해 제거한다. Referring to Figure 22, and the second and third barrier layer pattern (224, 228b) removed by the etching process. 하부의 절연막들 및 희생막들을 순차적으로 식각하여, 기판 표면이 노출되는 복수의 채널홀을 형성한다. Sequentially etching of the lower insulating film and the sacrificial layer to form a plurality of channel holes which expose the surface of the substrate. 상기 채널홀들의 측벽 표면에 블록킹 유전막, 전하 저장막 및 터널 절연막이 적층된 박막 구조물(230)을 형성한다. Forming a blocking dielectric layer, a charge storage layer and the tunnel insulation film is a thin-film structure 230 is laminated to the side wall surfaces of the channel holes.

상기 박막 구조물(230)이 형성된 채널홀의 내부를 완전하게 채우도록 반도체 물질막을 형성한 후 연마하여 채널막 패턴(232)을 형성한다. To form the thin-film structure 230 after forming a film of semiconductor material so as to fill completely the inside of the channel hole is formed by grinding a channel layer pattern 232. 그런데, 상기 제1 및 제2 영역에서 상부 절연막(222) 및 제3 층간 절연막(226)의 평탄도가 매우 높고 디싱이 거의 발생되지 않는다. However, the flatness is not very high and the dishing hardly occurs in the first and second upper insulating film 222 and the third interlayer insulating film in the region 226. The 그러므로, 상기 반도체 물질막을 연마하는 공정에서 상기 상부 절연막(222) 및 제3 층간 절연막(226) 상부면에 상기 반도체 물질막이 남게되는 레지듀 불량이 발생되지 않는다. Therefore, no residue on a defective upper surface of the upper insulating film 222 and the third interlayer insulating film 226 that is to be left film semiconductor material in a process for polishing a film wherein the semiconductor material does not occur.

일렬로 배열된 상기 채널막 패턴(232)들 사이의 몰드 구조물을 식각하여 기판 표면을 노출하는 개구부를 형성한다. By etching the mold structure between the line of the channel layer pattern 232 is arranged in an opening is formed to expose the substrate surface. 상기 개구부의 측벽에 노출되어 있는 상기 희생막 패턴들(208a~208c, 220a~220d)을 제거하여 그루부들을 형성한다. Removing the sacrificial layer patterns (208a ~ 208c, 220a ~ 220d) which is exposed on the side wall of the opening to form a tree portions. 상기 그루부 내부에 콘트롤 게이트 전극들(209a~209c, 221a~221d)을 형성한다. To form a groove of said control gate electrode on the inner (209a ~ 209c, 221a ~ 221d). 상기 개구부를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 절연막 패턴(234)을 형성한다. By forming the insulating film filling the opening, and planarized by a polishing process to form an insulation film pattern 234. The

상기 채널막 패턴(232), 상부 절연막(222) 및 제3 층간 절연막(226) 상에 제4 층간 절연막(240)을 형성한다. To form the channel layer pattern 232, a fourth interlayer insulating layer 240 on the upper insulating film 222 and the third interlayer insulating film 226. 상기 제4 층간 절연막(240)을 관통하여 상기 채널막 패턴(232) 상부면과 전기적으로 연결되는 비트 라인 콘택(242) 및 비트 라인들(244)을 형성한다. To form the first to fourth interlayer insulating film 240, bit line contacts 242 and bit lines through the electrically connected to the upper surface of the channel layer pattern 232 to 244. 또한, 상기 각 층의 콘트롤 게이트 전극들(209a~209c, 221a~221d)과 각각 연결되는 콘택 플러그(도시안함) 및 연결 라인(도시안함)들을 형성한다. Also, to form the said control gate electrode of each of the layers (209a ~ 209c, 221a ~ 221d) and a contact plug (not shown) and connection lines (not shown) are connected, respectively.

본 실시예에 의하면, 수직형 반도체 소자를 제조하는 공정에서 페리 회로를 손상시키지 않을 수 있다. According to this embodiment, in the process of manufacturing the vertical type semiconductor device may not damage the circuit ferry. 또한, 페리 영역 및 셀 영역에서의 층간 절연막의 단차가 거의 발생되지 않도록 할 수 있다. In addition, a level difference of the insulating film between layers of the ferry area and the cell area can not be very unlikely. 이와같이, 셀 및 페리 영역에 형성되는 층간 절연막의 상부면 단차가 거의 발생되지 않기 때문에 디싱 불량이 감소된다. The bad dishing is reduced in this way, the upper surface of the interlayer insulating film formed in the cell area and Perry, because the step is not rare. 또한, 제거되어야 하는 막이 국부적으로 연마되지 않고 남아있는 레지듀 불량이 감소된다. Further, the film to be removed is reduced residue defects remaining without being polished locally. 따라서, 고성능을 갖는 수직형 비휘발성 메모리 소자를 제조할 수 있다. Therefore, it is possible to manufacture a vertical type non-volatile memory device having a high performance.

이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다. Hereinafter, represent another embodiment according to the present invention.

도 23은 본 발명의 다른 실시예를 도시한 것이다. Figure 23 shows a further embodiment of the present invention.

도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. As shown, this embodiment includes a memory 510 associated with the memory controller 520. 상기 메모리(510)는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 수직형 비휘발성 메모리 소자를 포함한다. The memory 510 includes a vertical type non-volatile memory device having a structure according to each embodiment of the present invention. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다. The memory controller 520 provides an input signal to control the operation of the memory.

도 24는 또 다른 실시예를 도시한 것이다. Figure 24 a shows another embodiment.

본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. This embodiment includes a memory 510 connected to the host system 700. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 수직형 비휘발성 메모리 소자를 포함한다. And the memory 510 is a vertical type non-volatile memory device having a structure according to each embodiment of the present invention.

상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. The host system 700 includes electronics such as a personal computer, a camera, a mobile device, a game machine, a communication instrument. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다. The host system 700 includes the memory 510 is the input signal to control the memory 510 to operate, and are used as data storage media.

도 25는 또 다른 실시예를 도시한 것이다. Figure 25 a shows another embodiment. 본 실시예는 휴대용 장치(600)를 나타낸다. This embodiment shows a mobile device 600. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. Portable device 600 may be an all-in-one of MP3 players, video players, video and audio player. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. As shown, the portable device 600 includes a memory 510 and memory controller 520. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 수직형 비휘발성 메모리 소자를 포함한다. And the memory 510 is a vertical type non-volatile memory device having a structure according to each embodiment of the present invention. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. The portable device 600 may also include an encoder / decoder 610, a display element 620 and interface 670. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다. Data (audio, video, etc.) is output from the input memory 510 via the memory controller 520 by the encoder / decoder 610.

상기 설명한 것과 같이, 본 발명에 의하면 우수한 성능을 가지면서 불량 발생이 감소되는 수직형 비휘발성 메모리 소자를 제공할 수 있다. As mentioned above, it is possible to provide a vertical-type non-volatile memory device that reduces defects while maintaining the excellent performance according to the present invention. 상기 수직형 비휘발성 메모리 소자는 고집적화된 반도체 소자의 제조에 적극적으로 응용할 수 있다. The vertical type non-volatile memory device can be applied actively to the production of highly integrated semiconductor devices.

10, 100, 200 : 반도체 기판 12 : 적층 구조물 10, 100, 200: semiconductor substrate 12: stack
14, 106a : 상부 절연막 패턴 16 : 제1 저지막 패턴 14, 106a: upper insulating layer pattern 16: first barrier layer pattern
18, 116 : 제1 층간 절연막 18a, 116a: 제2 예비 층간 절연막 18, 116: first interlayer insulating film 18a, 116a: second preliminary interlayer insulating
18b, 116b : 제2 층간 절연막 20, 118 : 제2 저지막 18b, 116b: second interlayer insulating film 20, 118: the second barrier layer
20a : 제2 예비 저지막 패턴 20b, 118a : 제2 저지막 패턴 20a: second preliminary barrier layer pattern 20b, 118a: second barrier layer pattern
22 : 버퍼 산화막 22: buffer oxide
102a~102g : 희생막 104a~104f : 절연막 102a ~ 102g: sacrificial layer 104a ~ 104f: insulating
106 : 상부 절연막 108 : 제1 저지막 106: upper insulation film 108: a first barrier layer
108a : 제1 저지막 패턴 114 : 몰드 구조물 108a: a first barrier layer pattern 114, the mold structure
110a~110g : 희생막 패턴 112a~112g : 절연막 패턴 110a ~ 110g: sacrificial layer pattern 112a ~ 112g: an insulating film pattern
119 : 버퍼 산화막 120 : 박막 구조물 119: a buffer oxide film 120: thin-film structure
122 : 채널막 패턴 124 : 개구부 122: channel layer pattern 124: opening
126 : 절연막 패턴 128 : 제3 층간 절연막 126: an insulating film pattern 128: third interlayer insulating film
130a~130g : 콘트롤 게이트 전극 130a ~ 130g: control gate electrode
132 : 비트 라인 콘택 134 : 비트 라인 132: bit line contacts 134: the bit line

Claims (10)

  1. 제1 및 제2 영역이 구분된 기판 상에 실리콘 산화물 및 실리콘 질화물을 반복하여 적층시켜 몰드막을 형성하는 단계; The first and laminated by repeating the silicon oxide and silicon nitride on the substrate 2, separated region to form a mold film;
    상기 몰드막 상에 제1 저지막을 형성하는 단계; Forming a first blocking film on the mold layer;
    상기 제1 저지막 및 몰드막을 패터닝하여, 상기 제1 영역의 기판 상에, 측벽이 하부로 부터 상부로 갈수록 폭이 좁아지는 계단 형상을 갖는 적층 구조물 및 상기 적층 구조물 상에 제1 저지막 패턴을 형성하는 단계; Said first patterned barrier layer and the mold membrane, the first region substrate to, the first pattern first barrier layer on the stack and the stack of the side wall has a stepped shape is from the lower part toward the upper part being the narrower width of the forming;
    상기 제1 및 제2 영역의 기판에, 상기 제1 저지막 패턴을 덮고 상기 제2 영역에서의 막의 상부면이 적어도 상기 제1 저지막 패턴의 저면과 동일하거나 높게 되도록 제1 층간 절연막을 형성하는 단계; The substrate in the first and second regions, the first covering the barrier layer pattern to form said a first interlayer insulation film of the film top surface in the second region so that at least the first equal to the bottom surface of the barrier layer pattern, or higher step;
    상기 제1 층간 절연막 상에 제2 저지막을 형성하는 단계; Forming a second blocking film on the first interlayer insulating film;
    상기 제1 영역에 형성된 제2 저지막 및 제1 층간 절연막의 일부를 식각하여 제2 예비 층간 절연막을 형성하는 단계; Forming a second barrier layer and the second preliminary interlayer insulating film by etching a portion of the first interlayer insulating film formed on the first area;
    상기 제2 예비 층간 절연막에서 상기 제1 및 제2 영역 경계의 돌출된 부위가 제거되도록 상기 제2 예비 층간 절연막 및 제2 저지막의 일부를 1차 연마하는 단계; Wherein the second polishing first the first and the second spare area of ​​the second interlayer insulating film has a raised area boundaries to be removed and a second blocking film at some pre interlayer insulating film; And
    상기 제1 저지막 패턴 및 제2 저지막이 노출되도록 상기 제2 예비 층간 절연막을 2차 연마하여 상기 제2 영역의 기판에 제2 저지막 패턴 및 제2 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. Characterized in that it comprises the step of forming the first barrier layer pattern and the second blocking film is a second barrier layer pattern and the second interlayer insulating film to the second pre interlayer insulating secondary polishing the substrate in the second region is exposed method of manufacturing a semiconductor device according to.
  2. 제1항에 있어서, 상기 제2 영역에서의 제1 층간 절연막의 상부면은 상기 제1 저지막 패턴의 저면과 2000Å이내의 높이 차이를 갖는 것을 특징으로 하는 반도체 소자 제조 방법. The method of claim 1, wherein the top surface of said first interlayer insulating film in the second region The method for producing a semiconductor device, characterized in that a height difference of less than 2000Å and a lower surface of the first barrier layer pattern.
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  5. 제1항에 있어서, 상기 제1 저지막 패턴 및 제2 저지막은 각각 실리콘 산화물과의 연마 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법. The method of claim 1, wherein said semiconductor device so as to form a material having a first barrier layer pattern and the second blocking film, each of the selected abrasive and the silicon oxide ratio method.
  6. 제1항에 있어서, 상기 제1 저지막 패턴 및 제2 저지막은 서로 다른 물질로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법. The method of claim 1, wherein the first barrier layer pattern and the second blocking film method of fabricating a semiconductor element as to form different materials.
  7. 제1항에 있어서, 상기 제1 저지막 패턴 및 제2 저지막은 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법. The method of claim 1, wherein the first method for manufacturing a semiconductor device as to form a barrier layer pattern and the same material film 2 Jersey.
  8. 제1항에 있어서, 상기 1차 연마 및 2차 연마는 동일한 연마 설비에서 수행하는 것을 특징으로 하는 반도체 소자 제조 방법. The method of claim 1 wherein said primary polishing and secondary polishing method of manufacturing a semiconductor device characterized in that the grinding performed in the same equipment.
  9. 제8항에 있어서, 상기 1차 연마 및 2차 연마는 서로 다른 연마 조건으로 수행하는 것을 특징으로 하는 반도체 소자 제조 방법. The method of claim 8, wherein said primary polishing and secondary polishing method of manufacturing a semiconductor device characterized in that each perform a different polishing conditions.
  10. 제1 및 제2 영역이 구분된 기판 상에, 희생막 패턴 및 절연막 패턴이 적층된 몰드 구조물과 제1 저지막 패턴을 형성하는 단계; A first and a step of second regions form a phase-separated in the substrate, the sacrificial film pattern and insulating pattern are laminated molded structure of the first barrier layer pattern;
    상기 제1 및 제2 영역의 기판에, 상기 제1 저지막 패턴을 덮고 상기 제2 영역에서의 막의 상부면이 적어도 상기 제1 저지막 패턴의 저면과 동일하거나 높게 되도록 제1 층간 절연막을 형성하는 단계; The substrate in the first and second regions, the first covering the barrier layer pattern to form said a first interlayer insulation film of the film top surface in the second region so that at least the first equal to the bottom surface of the barrier layer pattern, or higher step;
    상기 제1 층간 절연막 상에 제2 저지막을 형성하는 단계; Forming a second blocking film on the first interlayer insulating film;
    상기 제1 영역에 형성된 제2 저지막 및 제1 층간 절연막의 일부를 식각하여 제2 예비 층간 절연막을 형성하는 단계; Forming a second barrier layer and the second preliminary interlayer insulating film by etching a portion of the first interlayer insulating film formed on the first area;
    상기 제2 예비 층간 절연막에서 상기 제1 및 제2 영역 경계의 돌출된 부위가 제거되도록 상기 제2 예비 층간 절연막 및 제2 저지막의 일부를 1차 연마하는 단계; Wherein the second polishing first the first and the second spare area of ​​the second interlayer insulating film has a raised area boundaries to be removed and a second blocking film at some pre interlayer insulating film;
    상기 제1 저지막 패턴 및 제2 저지막이 노출되도록 상기 제2 예비 층간 절연막을 2차 연마하여 상기 제2 영역의 기판에 제2 저지막 패턴 및 제2 층간 절연막을 형성하는 단계; Forming the first barrier layer pattern and the second blocking film is a second barrier layer pattern and the second interlayer insulating film to the second pre-polishing the interlayer insulating second substrate of the second region so as to be exposed;
    상기 몰드 구조물을 관통하는 채널막 패턴과, 상기 채널막 패턴 측벽에 블록킹 유전막, 전하 저장막 및 터널 절연막이 적층된 박막 구조물을 형성하는 단계; Channel layer pattern and extending through the mold structure, wherein forming the blocking dielectric layer, a charge storage film, and a tunnel insulating film are laminated thin-film structure on the channel side wall film pattern;
    상기 몰드 구조물에 포함된 희생막 패턴들을 제거하는 단계; Step of removing the sacrificial layer pattern included in the mold structure; And
    상기 희생막 패턴이 제거된 부위에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법. Vertical semiconductor device manufacturing method comprising the steps of forming a gate electrode on the sacrificial film pattern is removed portion.
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