KR101756659B1 - Thin film transistor substrate and method for fabricating the same - Google Patents
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Abstract
본 발명은 기판 중앙과 가장자리의 커패시턴스의 불균일을 해소하여 휘도 불균일을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터 기판은, 스위칭 영역과 제 1, 제 2 스토리지 영역으로 정의된 기판; 상기 스위칭 영역과 상기 제 1, 제 2 스토리지 영역의 기판 상에 각각 형성되는 제 1, 제 2, 제 3 액티브층; 상기 제 1, 제 2, 제 3 액티브층을 포함한 상기 기판 전면에 형성되는 게이트 절연막; 및 상기 제 1, 제 2, 제 3 액티브층에 대응되는 상기 게이트 절연막 상에 각각 형성되는 게이트 전극, 제 1 스토리지 전극 및 제 2 스토리지 전극을 포함하며, 상기 제 1 스토리지 영역의 커패시턴스와 상기 제 2 스토리지 영역의 커패시턴스가 동일하다.The present invention relates to a thin film transistor substrate capable of preventing luminance unevenness by eliminating unevenness in capacitance between the center and the edge of a substrate, and a method of manufacturing the thin film transistor substrate. The thin film transistor substrate of the present invention includes a switching region, A substrate; First, second, and third active layers formed on the substrate of the switching region and the first and second storage regions, respectively; A gate insulating layer formed on the entire surface of the substrate including the first, second, and third active layers; And a gate electrode, a first storage electrode, and a second storage electrode respectively formed on the gate insulating film corresponding to the first, second, and third active layers, wherein a capacitance of the first storage region, The capacitance of the storage area is the same.
Description
본 발명은 유기 발광 표시 장치에 관한 것으로, 특히, 휘도 불균일을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an organic light emitting display, and more particularly, to a thin film transistor substrate capable of preventing luminance unevenness and a manufacturing method thereof.
다양한 정보를 화면으로 구현하는 영상 표시 장치는 정보 통신 시대의 핵심 기술로, 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 공간성, 편리성의 추구로 구부릴 수 있는 플렉시블 디스플레이가 요구되면서 평판 표시 장치로 유기 발광층의 발광량을 제어하는 유기 발광 표시 장치가 근래에 각광받고 있다.The image display device that implements various information on the screen is a key technology in the era of information and communication, and it is progressing in the direction of being thinner, lighter, more portable, but higher performance. An organic light emitting display device which controls the amount of light emitted from the organic light emitting layer by using a flat panel display device has recently been spotlighted as a flexible display capable of bending due to space and convenience.
유기 발광 표시 장치는 박막화가 가능하며, 플라스틱 같이 휠 수 있는(flexible) 투명 기판 위에도 소자를 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 EL(Electro Luminance) 디스플레이에 비해 낮은 전압에서(약 10V 이하) 구동이 가능하여 전력 소모가 비교적 적다. 또한, 경량성 및 색감에 있어 우수한 특성을가져 많은 사람들의 관심의 대상이 되고 있다.The organic light emitting display device can be formed into a thin film and can be formed on a transparent flexible substrate such as a plastic substrate. In addition, the organic light emitting display device has a lower voltage than a plasma display panel or an inorganic EL (Electro Luminance) (About 10 V or less), which is relatively low in power consumption. In addition, it has excellent properties in terms of lightness and color, and has become a target of many people.
유기 발광 표시 장치는 기판 상에 형성된 박막 트랜지스터와 커패시터에 저장된 데이터에 의해 구동되어 영상을 표현한다.An organic light emitting display is driven by data stored in a thin film transistor formed on a substrate and a capacitor to display an image.
도 1a와 1b는 각각 스토리지 커패시터의 평면도와 단면도이다.1A and 1B are a top view and a cross-sectional view of a storage capacitor, respectively.
도 1a 및 도 1b와 같이, 커패시터는 액티브층, 스토리지 전극 및 액티브층과 스토리지 전극 사이의 게이트 절연막으로 이루어진다. 이 때, 커패시터의 용량은 하기 <수학식 1>에 의해 결정된다.As shown in Figs. 1A and 1B, the capacitor comprises an active layer, a storage electrode, and a gate insulating film between the active layer and the storage electrode. At this time, the capacitance of the capacitor is determined by the following Equation (1).
여기서, Cstg는 커패시턴스, d는 게이트 절연막의 두께, A는 액티브층과 겹치는 스토리지 전극의 면적, 그리고 εGI는 게이트 절연막의 유전율이다.Where C stg is the capacitance, d is the thickness of the gate insulating film, A is the area of the storage electrode overlapping the active layer, and? GI is the dielectric constant of the gate insulating film.
도 2a는 대면적 기판 상에 증착된 게이트 절연막의 두께 편차를 나타내는 도면이고, 도 2b는 금속층의 식각 속도(Etch Rate) 편차를 나타내는 도면이다.FIG. 2A is a view showing a thickness variation of a gate insulating film deposited on a large area substrate, and FIG. 2B is a view showing an etching rate deviation of a metal layer.
도 2a와 같이, 대면적 유기 발광 표시 장치는 기판 중앙에 비해 기판 가장자리로 갈수록 게이트 절연막의 두께가 얇게 증착된다. 또한, 스토리지 전극을 형성하기 위해 게이트 절연막 상에 금속물질을 증착하고 이를 식각할 때, 도 2b와 같이, 기판 중앙의 금속물질은 식각 속도(Etch Rate)가 빠르고 기판 가장자리의 금속물질은 식각 속도가 느리다.As shown in FIG. 2A, in the large area organic light emitting display, the thickness of the gate insulating layer is thinner toward the edge of the substrate than the center of the substrate. In addition, when a metal material is deposited on the gate insulating film to form the storage electrode and etched, as shown in FIG. 2B, the metal material at the center of the substrate has a high etch rate and the metal material at the edge of the substrate has an etch rate slow.
따라서, 대면적 유기 발광 표시 장치의 중앙과 가장자리는 게이트 절연막의 두께와 액티브층과 겹치는 스토리지 전극의 면적이 달라져 커패시턴스의 불균일이 발생하고 이는 결국 휘도 불균일의 원인이 된다.Therefore, the thickness of the gate insulating film and the area of the storage electrode overlapping with the active layer are different from each other at the center and the edge of the large area organic light emitting display device, resulting in unevenness of the capacitance, which causes the luminance unevenness.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 기판 중앙과 기판 가장자리의 커패시턴스의 불균일을 해소할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는데 그 목적이 있다.It is an object of the present invention to provide a thin film transistor substrate and a method of manufacturing the thin film transistor substrate that can solve the unevenness of the capacitance between the center of the substrate and the edge of the substrate.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판은, 스위칭 영역과 제 1, 제 2 스토리지 영역으로 정의된 기판; 상기 스위칭 영역과 상기 제 1, 제 2 스토리지 영역의 기판 상에 각각 형성되는 제 1, 제 2, 제 3 액티브층; 상기 제 1, 제 2, 제 3 액티브층을 포함한 상기 기판 전면에 형성되는 게이트 절연막; 및 상기 제 1, 제 2, 제 3 액티브층에 대응되는 상기 게이트 절연막 상에 각각 형성되는 게이트 전극, 제 1 스토리지 전극 및 제 2 스토리지 전극을 포함하며, 상기 제 1 스토리지 영역의 커패시턴스와 상기 제 2 스토리지 영역의 커패시턴스가 동일하다.According to an aspect of the present invention, there is provided a thin film transistor substrate comprising: a substrate defining a switching region and first and second storage regions; First, second, and third active layers formed on the substrate of the switching region and the first and second storage regions, respectively; A gate insulating layer formed on the entire surface of the substrate including the first, second, and third active layers; And a gate electrode, a first storage electrode, and a second storage electrode respectively formed on the gate insulating film corresponding to the first, second, and third active layers, wherein a capacitance of the first storage region, The capacitance of the storage area is the same.
상기 제 1 스토리지 전극이 상기 제 2 액티브층과 겹쳐지는 제 1 면적과 상기 제 2 스토리지 전극이 상기 제 3 액티브층과 겹쳐지는 제 2 면적이 상이하다.The first area where the first storage electrode overlaps with the second active layer and the second area where the second storage electrode overlaps with the third active layer are different.
상기 제 2 면적보다 상기 제 1 면적이 더 넓다.The first area is wider than the second area.
상기 제 1 스토리지 전극 또는 상기 제 2 스토리지 전극의 일부를 제거하여 상기 제 1 면적 또는 상기 제 2 면적이 줄어든다.The first area or the second area is reduced by removing a part of the first storage electrode or the second storage electrode.
상기 제 1 스토리지 전극 또는 상기 제 2 스토리지 전극은 가장 자리 부분이 톱니바퀴 형상으로 제거된다.The edge of the first storage electrode or the second storage electrode is removed in the form of a toothed wheel.
또한 동일 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판의 제조 방법은, 스위칭 영역과 제 1, 제 2 스토리지 영역으로 정의된 기판을 준비하는 단계; 상기 스위칭 영역과 제 1, 제 2 스토리지 영역의 기판상에 각각 제 1, 제 2, 제 3 액티브층을 형성하는 단계; 상기 제 1, 제 2, 제 3 액티브층을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 단계; 및 상기 제 1, 제 2, 제 3 액티브층에 대응되는 상기 게이트 절연막 상에 각각 게이트 전극, 제 1 스토리지 전극 및 제 2 스토리지 전극을 형성하는 단계를 포함하며, 상기 제 1 스토리지 영역의 커패시턴스와 상기 제 2 스토리지 영역의 커패시턴스가 동일하도록 상기 제 1 스토리지 전극과 상기 제 2 스토리지 전극을 형성한다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor substrate including: preparing a substrate defined by a switching region and first and second storage regions; Forming first, second, and third active layers on the substrate of the switching region and the first and second storage regions, respectively; Forming a gate insulating film on the entire surface of the substrate including the first, second, and third active layers; And forming a gate electrode, a first storage electrode, and a second storage electrode on the gate insulating film corresponding to the first, second, and third active layers, respectively, the capacitance of the first storage region, The first storage electrode and the second storage electrode are formed such that the capacitances of the second storage regions are the same.
상기 제 1 스토리지 전극이 상기 제 2 액티브층과 겹쳐지는 제 1 면적과 상기 제 2 스토리지 전극이 상기 제 3 액티브층과 겹쳐지는 제 2 면적이 상이하다.The first area where the first storage electrode overlaps with the second active layer and the second area where the second storage electrode overlaps with the third active layer are different.
상기 제 2 면적보다 상기 제 1 면적을 더 넓게 형성한다.And the first area is wider than the second area.
상기 제 1 스토리지 전극 또는 상기 제 2 스토리지 전극의 일부를 제거하여 상기 제 1 면적 또는 상기 제 2 면적을 감소시킨다.The first area or the second area is reduced by removing a part of the first storage electrode or the second storage electrode.
상기 제 1 액티브층에 불순물을 주입하여, 소스 영역, 드레인 영역 및 채널 영역을 형성하는 단계; 상기 게이트 전극과 상기 제 1, 제 2 스토리지 전극을 포함한 상기 게이트 절연막 상에 상기 소스 영역과 드레인 영역을 노출시키는 제 1 콘택홀과 제 2 콘택홀을 갖는 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 상에 상기 제 1 콘택홀을 통해 상기 소스 영역과 접하는 소스 전극과 상기 제 2 콘택홀을 통해 상기 드레인 영역과 접하는 드레인 전극을 형성하는 단계를 더 포함한다.Implanting impurities into the first active layer to form a source region, a drain region, and a channel region; Forming an interlayer insulating film having a first contact hole and a second contact hole exposing the source region and the drain region on the gate insulating film including the gate electrode and the first and second storage electrodes; And forming a source electrode on the interlayer insulating film in contact with the source region through the first contact hole and a drain electrode in contact with the drain region through the second contact hole.
상기 층간 절연막 상에 상기 드레인 전극을 노출시키는 제 3 콘택홀을 갖는 보호막을 형성하는 단계; 및 상기 보호막 상에 상기 제 3 콘택홀을 통해 상기 드레인 전극과 접하는 화소 전극을 형성하는 단계를 더 포함한다.Forming a protective film having a third contact hole exposing the drain electrode on the interlayer insulating film; And forming a pixel electrode on the protective film in contact with the drain electrode through the third contact hole.
상기와 같은 본 발명의 박막 트랜지스터 기판 및 이의 제조 방법은, 기판 중앙과 가장자리의 커패시턴스의 불균일을 해소하여 대면적의 표시 장치의 휘도 균일도를 향상시킬 수 있다.The thin film transistor substrate and the method of manufacturing the same of the present invention as described above can eliminate unevenness in the capacitance between the center and the edge of the substrate and improve the luminance uniformity of the large area display device.
도 1a와 1b는 각각 스토리지 커패시터의 평면도와 단면도.
도 2a는 대면적 기판 상에 증착된 게이트 절연막의 두께 편차를 나타내는 도면.
도 2b는 금속층의 식각 속도(Etch Rate) 편차를 나타내는 도면.
도 3은 본 발명의 박막 트랜지스터 기판의 단면도.
도 4a 내지 4c는 본 발명에 따른 제 2 스토리지 전극의 평면도.
도 5a 내지 도 5h는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도.Figures 1A and 1B are a top view and a cross-sectional view, respectively, of a storage capacitor.
2A shows a thickness variation of a gate insulating film deposited on a large-area substrate;
2B is a view showing an etching rate deviation of a metal layer.
3 is a sectional view of a thin film transistor substrate according to the present invention.
4A to 4C are plan views of a second storage electrode according to the present invention.
5A to 5H are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to the present invention.
이하, 본 발명의 박막 트랜지스터 기판을 구체적으로 설명하면 다음과 같다.Hereinafter, the thin film transistor substrate of the present invention will be described in detail.
도 3은 본 발명의 박막 트랜지스터 기판의 단면도이며, 도 4a 내지 4c는 본 발명에 따른 제 2 스토리지 전극의 평면도로 제 3 액티브층, 게이트 절연막 및 제 2 스토리지 전극만을 도시하였다.FIG. 3 is a cross-sectional view of a thin film transistor substrate according to the present invention. FIGS. 4A to 4C are top views of a second storage electrode according to the present invention, showing only a third active layer, a gate insulating film, and a second storage electrode.
도 3을 참조하면, 본 발명의 박막 트랜지스터 기판은, 스위칭 영역과 제 1, 제 2 스토리지 영역으로 정의된 기판(200), 기판(200) 상의 스위칭 영역에 형성되며 제 1 액티브층(210), 게이트 절연막(220), 게이트 전극(225a), 소스 전극(240a) 및 드레인 전극(240b)을 포함하는 박막 트랜지스터, 기판(200)의 제 1, 제 2 스토리지 영역에 형성되며, 제 2 액티브층(215a, 215b), 게이트 절연막(220) 및 제 1, 제 2 스토리지 전극(225b, 225c)을 포함하는 스토리지 커패시터를 포함하며, 기판(200)의 중앙에서 제 2 액티브층(215a)과 겹쳐지는 제 1 스토리지 전극(225b)의 제 1 면적과 기판(200)의 가장자리에서 제 2 액티브층(215a)과 겹쳐지는 제 2 스토리지 전극(225c)의 제 2 면적이 서로 상이하다.Referring to FIG. 3, the thin film transistor substrate of the present invention includes a
기판(200)은 절연 유리, 플라스틱, 도전성 기판일 수 있다. 기판(200)은 제 1 액티브층(210) 상부에 게이트 전극(225a)이 위치하는 탑(top) 게이트 구조일 수도 있고, 제 1 액티브층(210) 하부에 게이트 전극(225a)이 위치하는 바텀(bottom) 게이트 구조일 수 있다.The
게이트 전극(225a)과 제 1, 제 2 스토리지 전극(225b, 225c)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(225a)과 제 1, 제 2 스토리지 전극(225b, 225c)은 단일층 또는 복층 구조로 이루어질 수 있다.The
화소 전극(250)은 인듐 주석 산화물(Indium Tin Oxide; ITP), 인듐 아연 산화물(Indium Zinc Oxide; IZO) 등과 같은 투명 전도성 물질로 형성된다.The
박막 트랜지스터는, 활성층 채널에 IGZO(Indium Galium Zinc Oxide), ZnO(Zinc Oxide), TiO(Titanium Oxide)등의 산화물을 사용하는 박막 트랜지스터인 산화물 박막 트랜지스터(Oxide TFT), 활성층 채널에 유기물을 사용하는 유기 박막 트랜지스터(Organic TFT), 활성층 채널에 비정질 실리콘을 이용해 박막 트랜지스터 기판을 제조하는 비정질 실리콘 박막 트랜지스터(Amorphous Silicon TFT) 및 활성층 채널에 다결정 실리콘을 이용해 박막 트랜지스터 기판을 제조하는 다결정 실리콘 박막 트랜지스터(Poly Silicon TFT) 중 선택하여 이루어진다.The thin film transistor includes an oxide TFT, which is a thin film transistor using oxide such as IGZO (Indium Gallium Zinc Oxide), ZnO (Zinc Oxide) or TiO (Titanium Oxide) in the active layer channel, An amorphous silicon TFT for forming a thin film transistor substrate using amorphous silicon in the active layer channel and a polycrystalline silicon thin film transistor for forming a thin film transistor substrate using polycrystalline silicon in the active layer channel Silicon TFT).
게이트 절연막(220)과 층간 절연막(230)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNX) 등과 같은 물질로 형성된다. 그런데, 상술한 바와 같이, 게이트 절연막(220)은 기판(200) 중앙에 비해 기판(200) 가장자리로 갈수록 두께가 얇게 증착된다. 또한, 기판(200) 중앙의 금속물질은 식각 속도(Etch Rate)가 빠르고 기판(200) 가장자리의 금속물질은 식각 속도가 느리다. 따라서, 기판(200)의 중앙과 가장자리의 커패시턴스의 불균일이 발생한다.The
이를 방지하기 위해, 본 발명은 게이트 절연막(220)의 두께가 상이한 영역에서도 동일한 커패시턴스를 갖도록 제 1 스토리지 전극(225b)과 제 2 스토리지 전극(225c)을 형성한다. 구체적으로, 게이트 절연막(220)의 두께가 두꺼운 기판(200)의 중앙에서 제 2 액티브층(215a)과 제 1 스토리지 전극(225b)이 겹쳐지는 제 1 면적이 게이트 절연막(220)의 두께가 얇은 기판(200)의 가장자리에서 제 3 액티브층(215b)과 제 2 스토리지 전극(225c)이 겹쳐지는 제 2 면적보다 더 넓도록 제 1, 제 2 스토리지 전극(225c)을 형성한다.In order to prevent this, the present invention forms the
제 2 스토리지 전극(225c)과 제 3 액티브층(215b)이 겹치는 면적을 줄이기 위해 제 2 스토리지 전극(225c)은 도 4a 내지 도 4c와 같이 형성된다. 도 4a 및 도 4b 와 같이, 제 2 스토리지 전극(225c)의 일부를 식각하여 게이트 절연막(220)을 노출시켜 제 2 스토리지 전극(225c)과 제 3 액티브층(215b)이 겹치는 면적을 줄이거나, 도 4c와 같이, 제 2 스토리지 전극(225c)의 가장자리를 톱니바퀴 모양으로 식각하여 제 2 스토리지 전극(225c)과 제 3 액티브층(215b)이 겹치는 면적을 줄일 수 있다.The
따라서, 게이트 절연막(220)의 두께가 얇은 제 2 스토리지 영역의 커패시턴스와, 게이트 절연막(220)의 두께가 두꺼운 제 1 스토리지 영역의 커패시턴스의 불균일을 해소하여 대면적의 표시 장치의 휘도 균일도를 향상시킬 수 있다.Therefore, the unevenness of the capacitance of the second storage region where the thickness of the
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 기판 및 이의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a thin film transistor substrate and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 5a 내지 도 5h는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도이다. 5A to 5H are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to the present invention.
먼저, 도 5a와 같이, 스위칭 영역과 제 1, 제 2 스토리지 영역으로 정의된 기판(200) 상에 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법으로 버퍼층(205)을 형성한다. 여기서, 제 1 스토리지 영역은 기판(200)의 중앙 영역에 해당하고, 제 2 스토리지 영역은 기판(200)의 가장자리 영역이다.5A, a
이어, 버퍼층(205)상에 다결정 실리콘층을 증착하고, 포토리소그래피 공정에 의해 다결정 실리콘층을 선택적으로 제거하여 버퍼층(205) 상의 스위칭 영역에 제 1 액티브층(210)을 형성한다. 제 1 액티브층(210)을 형성할 때, 기판(200)의 제 1 스토리지 영역에 대응되는 버퍼층(205) 상에 제 2 액티브층(215a)을 형성하고, 기판(200)의 제 2 스토리지 영역에 대응되는 버퍼층(205) 상에 제 3 액티브층(215b)을 형성한다. Next, a polycrystalline silicon layer is deposited on the
이어, 제 1 액티브층(210), 제 2 액티브층(215a) 및 제 3 액티브층(215b)을 포함한 버퍼층(205) 전면에 게이트 절연막(220)을 형성한다. 이 때, 게이트 절연막(220)은 도 5b와 같이, 대면적의 유기 발광 표시 장치를 형성할 때, 기판(200) 중앙에 비해 기판(200) 가장자리로 갈수록 두께가 얇게 증착된다. 상기 <수학식 1>에서와 같이, 커패시턴스(Cstg)는 게이트 절연막의 두께(d)와 액티브층과 겹치는 스토리지 전극의 면적(A)으로 결정된다.A
그런데, 기판(200)의 중앙에서 게이트 절연막(220)의 두께(d)와 기판(200)의 가장자리에서 게이트 절연막(220)의 두께(d)가 다르므로 기판(200)의 중앙과 기판(200)의 가장자리에서 커패시턴스가 달라 휘도 불균일이 발생한다. Since the thickness d of the
이를 방지하기 위해, 본 발명은 게이트 절연막(220)의 두께가 상이한 영역에서도 동일한 커패시턴스를 갖도록 제 1 스토리지 전극(225b)과 제 2 스토리지 전극(225c)을 형성한다. 구체적으로, 게이트 절연막(220)의 두께가 얇은 기판(200)의 제 2 스토리지 영역에 이후 공정에서 형성되는 제 2 스토리지 전극(225c)과 제 3 액티브층(225b)이 겹치는 제 2 면적보다 게이트 절연막(220)의 두께가 두꺼운 기판(200)의 제 1 스토리지 영역에 형성되는 제 1 스토리지 전극(225b)과 제 2 액티브층(215a)이 겹치는 제 1 면적이 넓도록 제 1, 제 2 스토리지 전극(225b, 225c)을 형성한다.In order to prevent this, the present invention forms the
즉, 도 5c와 같이, 게이트 절연막(220) 상에 금속물질을 증착하고 이를 식각하여 제 1 액티브층(210)과 대응되는 게이트 절연막(220) 상에 게이트 전극(225a)과 게이트 라인(미도시)을 형성한다. 그리고, 제 2 액티브층(215a) 및 제 3 액티브층(215b)과 각각 대응되는 게이트 절연막(220) 상에 제 1, 제 2 스토리지 전극(225b, 225c)을 형성한다. 5C, a metal material is deposited on the
이 때, 게이트 절연막(220)의 두께가 두꺼운 기판(200)의 제 1 스토리지 영역에 형성되는 제 1 스토리지 전극(225b)과 게이트 절연막(220)의 두께가 얇은 기판(200)의 제 2 스토리지 영역에 형성되는 제 2 스토리지 전극(225c)의 면적을 다르게 형성한다. At this time, the
도 5d 및 도 5e와 같이, 게이트 절연막(220)의 두께가 두꺼운 제 1 스토리지 영역에서 제 1 스토리지 전극(225b)과 제 2 액티브층(215a)이 겹치는 제 1 면적을 게이트 절연막(220)의 두께가 얇은 제 2 스토리지 영역에서 제 2 스토리지 전극(225c)과 제 3 액티브층(215b)이 겹치는 제 2 면적보다 넓게 형성한다.5D and 5E, a first area where the
즉, 본 발명의 박막 트랜지스터 기판은 제 1, 제 2 스토리지 전극(225b, 225c)의 변화율과 게이트 절연막(220)의 두께의 변화율을 같게 하여, 기판(200) 중앙의 스토리지 영역과 기판(200) 가장자리 스토리지 영역의 커패시턴스의 불균일을 해소한다. 따라서, 대면적의 표시 장치의 휘도 균일도를 향상시킬 수 있다.That is, in the thin film transistor substrate of the present invention, the rate of change of the thickness of the
도 5f와 같이, 제 1 액티브층(210)에 불순물을 주입하여 게이트 전극(225a) 양측의 제 1 액티브층(210) 소스 영역(210a) 및 드레인 영역(210c)을 형성하고, 게이트 전극(225a) 하부의 제 1 액티브층(210)에 채널 영역(210b)을 형성한다. 이 경우, 게이트 전극(225a)을 마스크로 이용하여 불순물을 주입할 수도 있다. An impurity is implanted into the first
게이트 전극(225a)과 제 1, 제 2 스토리지 전극(225b, 225c)을 포함한 게이트 절연막(220) 상에 층간 절연막(230)을 형성하고, 각각 소스 영역(210a)과 드레인 영역(210c)이 소정 부분 노출되도록 층간 절연막(230)을 선택적으로 제거하여 제 1 콘택홀(230a)과 제 2 콘택홀(230b)을 형성한다.An interlayer insulating
도 5g와 같이, 제 1 콘택홀(230a)과 제 2 콘택홀(230b)이 형성된 층간 절연막(230) 전면에 금속물질을 증착하고, 포토리소그래피 공정을 통해 금속물질을 선택적으로 패터닝하여 제 1 콘택홀(230a)을 통해 소스 영역(210a)에 전기적으로 연결되는 소스 전극(240a)과 제 2 콘택홀(230b)을 통해 드레인 영역(210c)에 전기적으로 연결되는 드레인 전극(240b)을 형성한다. 이 때, 소스 전극(240a)과 일체로 게이트 라인(미도시)과 수직으로 교차하는 방향의 데이터 라인(미도시)이 동시에 형성된다.5G, a metal material is deposited on the entire surface of the interlayer insulating
도 5h와 같이, 소스 전극(240a)과 드레인 전극(240b)을 포함한 층간 절연막(230) 상에 보호막(250)을 형성한다. 이어서, 드레인 전극(240b)의 표면이 소정 부분 노출되도록 보호막(250)을 선택적으로 제거하여 제 3 콘택홀(250a)을 형성하고, 제 3 콘택홀(250a)을 포함한 보호막(250)의 전면에 투명 금속막을 증착한다.5H, a
그리고 포토리소그래피 공정으로 투명 금속막을 선택적으로 제거하여 보호막(250)상에 제 3 콘택홀(250a)을 통해 드레인 전극(240b)과 전기적으로 연결되는 화소 전극(260)을 형성한다.The transparent metal film is selectively removed by a photolithography process to form a
따라서, 제 1, 제 2 스토리지 전극(225b, 225c)의 변화율과 게이트 절연막(220)의 두께의 변화율이 같아져, 기판(200) 중앙과 기판(200)의 가장자리의 커패시턴스의 불균일을 해소할 수 있다.The rate of change of the first and
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Will be apparent to those of ordinary skill in the art.
200: 기판 205: 버퍼층
210: 제 1 액티브층 210a: 소스 영역
210b: 채널 영역 210c: 드레인 영역
215a: 제 2 액티브층 215b: 제 3 액티브층
220: 게이트 절연막 225a: 게이트 전극
225b: 제 1 스토리지 전극 225c: 제 2 스토리지 전극
230: 층간 절연막 230a: 제 1 콘택홀
230b: 제 2 콘택홀 240a: 소스 전극
240b: 드레인 전극 250: 보호막
250a: 제 3 콘택홀 260: 화소 전극 200: substrate 205: buffer layer
210: first
210b:
215a: second
220:
225b:
230: interlayer insulating film 230a: first contact hole
230b:
240b: drain electrode 250: protective film
250a: third contact hole 260: pixel electrode
Claims (11)
상기 기판 상에 위치하고, 상기 제 2 스토리지 영역에서 상기 제 1 스토리지 영역보다 얇은 두께를 갖는 게이트 절연막;
상기 기판과 상기 게이트 절연막 사이에 위치하고, 각각 상기 스위칭 영역, 상기 제 1 스토리지 영역 또는 상기 제 2 스토리지 영역 상에 위치하는 제 1, 제 2, 제 3 액티브층;
상기 게이트 절연막 상에 위치하고, 각각 상기 제 1 액티브층, 상기 제 2 액티브층 또는 상기 제 3 액티브층과 겹치는 게이트 전극, 제 1 스토리지 전극 및 제 2 스토리지 전극을 포함하되,
상기 제 2 액티브층과 겹치는 상기 제 1 스토리지 영역의 제 1 면적과 상기 제 3 액티브층과 겹치는 상기 제 2 스토리지 영역의 제 2 면적 사이의 비율은 상기 제 1 스토리지 영역과 상기 제 2 스토리지 영역에서 상기 게이트 절연막의 두께 비율과 동일한 박막 트랜지스터 기판.A substrate including a switching region, a first storage region spaced apart from the switching region, and a second storage region located outside the first storage region;
A gate insulating film located on the substrate and having a thickness thinner than the first storage region in the second storage region;
First, second, and third active layers located between the substrate and the gate insulating film and located on the switching region, the first storage region, or the second storage region, respectively;
A gate electrode, a first storage electrode and a second storage electrode, which are located on the gate insulating film and overlap the first active layer, the second active layer or the third active layer, respectively,
Wherein a ratio between a first area of the first storage area overlapping the second active layer and a second area of the second storage area overlapping the third active layer is greater than a ratio between the first area of the first storage area and the second area of the second storage area, And the thickness ratio of the gate insulating film.
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