KR101749870B1 - Manufacturing method of semiconductor package - Google Patents

Manufacturing method of semiconductor package Download PDF

Info

Publication number
KR101749870B1
KR101749870B1 KR1020160073176A KR20160073176A KR101749870B1 KR 101749870 B1 KR101749870 B1 KR 101749870B1 KR 1020160073176 A KR1020160073176 A KR 1020160073176A KR 20160073176 A KR20160073176 A KR 20160073176A KR 101749870 B1 KR101749870 B1 KR 101749870B1
Authority
KR
South Korea
Prior art keywords
wafer
molding
forming
semiconductor package
molding part
Prior art date
Application number
KR1020160073176A
Other languages
Korean (ko)
Inventor
고영범
이재진
박재진
김근애
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020160073176A priority Critical patent/KR101749870B1/en
Application granted granted Critical
Publication of KR101749870B1 publication Critical patent/KR101749870B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 웨이퍼의 가장자리부에 다수개 구비되고 웨이퍼의 상면과 하면으로 모두 노출된 몰딩부를 웨이퍼의 얼라인 마크로 이용하므로써, 웨이퍼를 개별 반도체 다이로 분리하기 위한 쏘잉 수단과 정렬시 웨이퍼의 상면 또는 하면 방향 상관없이 정렬이 용이하고, 다수의 얼라인 마크를 구비하므로 얼라인 마크 손상에 의한 공정 지연을 방지하는데 있다.
이를 위해 본 발명은 웨이퍼의 상면에 재배선층과, 도전성 범프를 형성하는 단계와, 웨이퍼의 외측 가장자리부에, 상면으로부터 하부방향으로 일정깊이 일부를 제거하여, 웨이퍼에 하프 에칭부를 형성하는 단계와, 하프 에칭부를 모두 채우는 제1몰딩부와, 재배선층을 모두 덮도록 형성된 제2몰딩부로 이루어진 몰딩부를 형성하는 단계와, 웨이퍼의 하면을 제거하여, 제1몰딩부를 웨이퍼의 하부로 노출시키는 단계와, 웨이퍼의 외측 가장자리부에서 몰딩부와 웨이퍼의 상부를 일정 깊이로 제거하여, 제1몰딩부를 상부로 노출시키는 단계 및, 제1몰딩부를 얼라인 마크로 이용하여, 쏘잉 수단에 의해서 웨이퍼를 개별 반도체 다이를 포함하는 반도체 패키지로 싱귤레이션하는 단계를 포함하는 반도체 패키지를 개시한다. The present invention relates to a method of manufacturing a semiconductor package, and more particularly, to a method of manufacturing a semiconductor package, which includes a plurality of die-casting portions provided on edge portions of a wafer, Alignment is facilitated regardless of the top or bottom direction of the wafer when aligned with the means, and a plurality of alignment marks are provided to prevent the process delay due to the alignment mark damage.
The method includes the steps of forming a re-wiring layer on a top surface of a wafer, forming conductive bumps, forming a half-etched portion on the wafer by removing a portion of the wafer from the top surface in a downward direction, Forming a molding part including a first molding part for filling the half etching part and a second molding part covering both the rewiring layer, removing the lower surface of the wafer to expose the first molding part to the lower part of the wafer, Removing the molding portion and the upper portion of the wafer at a predetermined depth from the outer edge portion of the wafer to expose the first molding portion to an upper portion of the wafer; and using the first molding portion as an alignment mark, And a step of singulating into a semiconductor package including the semiconductor package.

Description

반도체 패키지의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR PACKAGE}TECHNICAL FIELD [0001] The present invention relates to a manufacturing method of a semiconductor package,

본 발명은 반도체 패키지의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor package.

오늘날 반도체 산업은 전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 패키지를 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 일반적으로 웨이퍼 레벨 패키지는 웨이퍼 레벨에서 패키지 공정이 이루어지므로, 웨이퍼당 생산되는 반도체 다이의 수에 따라 그 패키징 비용을 크게 줄일 수 있다는 장점이 있다. BACKGROUND ART [0002] Today, semiconductor industry is required to have high performance with miniaturization of electric and electronic products, and various technologies for providing a high-capacity semiconductor package have been researched and developed. Generally, the wafer level package is packaged at the wafer level, so that the packaging cost can be greatly reduced according to the number of semiconductor dies produced per wafer.

일본 공개특허공보 특개2000-068401호(2000.03.03.)Japanese Patent Application Laid-Open No. 2000-068401 (Mar. 미국 특허공보 US6908784(2005.06.21.)U.S. Patent Publication No. 6908784 (Jun. 21, 2005)

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 웨이퍼의 가장자리부에 다수개 구비되고 웨이퍼의 상면과 하면으로 모두 노출된 몰딩부를 웨이퍼의 얼라인 마크로 이용하므로써, 웨이퍼를 개별 반도체 다이로 분리하기 위한 쏘잉 수단과 정렬시 웨이퍼의 상면 또는 하면 방향 상관없이 정렬이 용이하고, 다수의 얼라인 마크를 구비하므로 얼라인 마크 손상에 의한 공정 지연을 방지할 수 있는 반도체 패키지의 제조 방법를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-mentioned problems of the prior art, and it is an object of the present invention to provide a method of manufacturing a semiconductor device in which a plurality of wafers are provided at edge portions of a wafer, There is provided a semiconductor package manufacturing method capable of easily aligning a wafer in alignment with a sawing means for separating into a semiconductor die and preventing a process delay due to an alignment mark damage because a plurality of alignment marks are provided, .

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지의 제조 방법는 웨이퍼의 상면에 재배선층과, 도전성 범프를 형성하는 단계와, 상기 웨이퍼의 외측 가장자리부에, 상면으로부터 하부방향으로 일정깊이 일부를 제거하여, 상기 웨이퍼에 하프 에칭부를 형성하는 단계와, 상기 하프 에칭부를 모두 채우는 제1몰딩부와, 상기 재배선층을 모두 덮도록 형성된 제2몰딩부로 이루어진 몰딩부를 형성하는 단계와, 상기 웨이퍼의 하면을 제거하여, 상기 제1몰딩부를 웨이퍼의 하부로 노출시키는 단계와, 상기 웨이퍼의 외측 가장자리부에서 상기 몰딩부와 상기 웨이퍼의 상부를 일정 깊이로 제거하여, 상기 제1몰딩부를 상부로 노출시키는 단계 및, 상기 제1몰딩부를 얼라인 마크로 이용하여, 쏘잉 수단에 의해서 상기 웨이퍼를 개별 반도체 다이를 포함하는 반도체 패키지로 싱귤레이션하는 단계를 포함할 수 있다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor package, including: forming a re-wiring layer on a top surface of a wafer; forming conductive bumps; removing a part of the wafer from the top surface in a downward direction; Forming a half-etched portion on the wafer; forming a molding portion including a first molding portion that fills the half-etched portion and a second molding portion that covers the re-wiring layer; Exposing the first molding portion to a lower portion of the wafer; removing the molding portion and the upper portion of the wafer at an outer edge portion of the wafer to a predetermined depth to expose the first molding portion; , The first molding part is used as an alignment mark, and the wafer is separated into individual semiconductor dies by sawing means It may comprise the step of singulating the semiconductor package.

상기 하프 에칭부를 형성하기 이전에는 상기 웨이퍼를 개별 반도체 다이로 분리하기 위한 쏘잉라인과, 상기 웨이퍼의 외측 가장자리부에, 상기 웨이퍼의 상면으로부터 하부방향으로 제거하여, 상기 웨이퍼에 단차부를 형성하는 단계를 더 포함하며, 상기 하프 에칭부는 상기 단차부로부터 하부방향으로 형성될 수 있다.Forming a step on the wafer by removing the wafer from the upper surface of the wafer in a downward direction on an outer edge of the wafer, And the half-etched portion may be formed in a downward direction from the stepped portion.

상기 하프 에칭부는 평면 크기가 상기 단차부의 평면 크기에 비해서 더 작을 수 있다.The half-etched portion may have a smaller planar size than the planar size of the stepped portion.

상기 하프 에칭부는 상기 웨이퍼를 개별 반도체 다이로 분리하기 위한 쏘잉라인과, 상기 웨이퍼의 외측 가장자리부에 형성될 수 있다.The half-etched portion may be formed on a sawing line for separating the wafer into individual semiconductor dies and an outer edge portion of the wafer.

상기 몰딩부는 상기 제1몰딩부와, 상기 제2몰딩부 및 상기 쏘잉라인에 형성된 상기 단차부와 하프 에칭부를 채우도록 형성된 제3몰딩부를 포함할 수 있다.The molding portion may include a first molding portion, a second molding portion, and a third molding portion formed to fill the stepped portion and the half-etched portion formed in the sawing line.

상기 싱귤레이션하는 단계에서는 상기 제1몰딩부를 얼라인 마크로 하여, 상기 웨이퍼를 상기 쏘잉 수단과 정렬시킨 후 상기 쏘잉 수단에 의해서 상기 제3몰딩부를 쏘잉할 수 있다.In the singulating step, the first molding part may be an alignment mark, the wafer may be aligned with the forming tool, and the forming tool may be formed by the forming tool.

상기 싱귤레이션하는 단계에서는 상기 제3몰딩부의 평면상 중심을 상기 쏘잉 수단에 의해서 쏘잉할 수 있다.In the singulating step, the planar center of the third molding part may be formed by the sawing means.

상기 웨이퍼의 하부를 제거하는 단계에서는 상기 제1몰딩부와 상기 제2몰딩부의 하부가 웨이퍼의 하면을 통해 노출되도록 상기 웨이퍼의 하면을 그라인딩에 의해 제거할 수 있다. In the step of removing the lower portion of the wafer, the lower surface of the wafer may be removed by grinding so that the lower portions of the first molding portion and the second molding portion are exposed through the lower surface of the wafer.

상기 단차부를 형성하는 단계에서는 상기 단차부의 상부에 위치하던 상기 재배선층도 함께 제거될 수 있다.In the step of forming the stepped portion, the re-wiring layer located above the stepped portion may be removed together.

상기 싱귤레이션하는 단계에서는 상기 쏘잉 수단에 의해서 상기 제1몰딩부가 형성된 상기 웨이퍼의 외측 가장자리부도 상기 반도체 패키지로부터 분리할 수 있다.In the singulating step, the outer edge portion of the wafer on which the first molding portion is formed by the sawing means can also be separated from the semiconductor package.

본 발명에 의한 반도체 패키지의 제조 방법은 웨이퍼의 가장자리부에 다수개 구비되고 웨이퍼의 상면과 하면으로 모두 노출된 몰딩부를 웨이퍼의 얼라인 마크로 이용하므로써, 웨이퍼를 개별 반도체 다이로 분리하기 위한 쏘잉 수단과 정렬시 웨이퍼의 상면 또는 하면 방향 상관없이 정렬이 용이하고, 다수의 얼라인 마크를 구비하므로 얼라인 마크 손상에 의한 공정 지연을 방지할 수 있게 된다.A method of manufacturing a semiconductor package according to the present invention includes a plurality of sawing means for separating a wafer into individual semiconductor dies by using a plurality of molding portions exposed at the top and bottom surfaces of the wafer as edge marks of the wafer, Alignment can be easily performed irrespective of the top surface or the bottom direction of the wafer during alignment, and a plurality of alignment marks are provided, thereby preventing the process delay due to the alignment mark damage.

도 1 내지 도 7은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 순차 단면도이다. 1 to 7 are sequential sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.

또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.In the following drawings, thickness and size of each layer are exaggerated for convenience and clarity of description, and the same reference numerals denote the same elements in the drawings. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items. In the present specification, the term " connected "means not only the case where the A member and the B member are directly connected but also the case where the C member is interposed between the A member and the B member and the A member and the B member are indirectly connected do.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.

"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용된다. 이러한 공간에 관련된 용어는 본 발명의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 요소 또는 특징이 뒤집어지면, "하부" 또는 "아래"로 설명된 요소는 "상부" 또는 "위에"로 된다. 따라서, "아래"는 "상부" 또는 "아래"를 포괄하는 개념이다. It is to be understood that the terms related to space such as "beneath," "below," "lower," "above, But is used for an easy understanding of other elements or features. Terms related to such a space are for easy understanding of the present invention depending on various process states or use conditions of the present invention, and are not intended to limit the present invention. For example, if an element or feature of the drawing is inverted, the element described as "lower" or "below" will be "upper" or "above." Thus, "below" is a concept covering "upper" or "lower ".

도 1 내지 도 7을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 순차 단면도가 도시되어 있다. 이하에서는 반도체 패키지(100)의 제조 방법을 도 1 내지 도 7을 참조하여 설명하고자 한다. 1 to 7, there is shown a sequential sectional view illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention. Hereinafter, a method of manufacturing the semiconductor package 100 will be described with reference to FIGS. 1 to 7. FIG.

도 1에 도시된 바와 같이, 웨이퍼(110)의 상면(110x)에 형성된 재배선층(111)과 전기적으로 접속되도록 다수의 도전성 범프(112)를 형성한다. A plurality of conductive bumps 112 are formed to be electrically connected to the redistribution layer 111 formed on the upper surface 110x of the wafer 110 as shown in FIG.

상기 웨이퍼(110)는 상면(110x)에 다수의 집적회로가 구비된 반도체층이 구비될 수 있다. 또한 웨이퍼(110)의 반도체층 상에는 다수의 집적회로의 입출력 단자인 다수의 본드패드가 구비될 수 있다. The wafer 110 may include a semiconductor layer having a plurality of integrated circuits on the upper surface 110x. Also, on the semiconductor layer of the wafer 110, a plurality of bond pads, which are input / output terminals of a plurality of integrated circuits, may be provided.

상기 재배선층(111)은 본드 패드가 구비된 웨이퍼(110)의 상면(110x)을 모두 덮도록 유전층을 형성한 후, 사진 식각 공정 및/또는 레이저 공정 등에 의해서 오프닝 영역을 형성하고, 오프닝 영역을 통해 외부로 노출된 영역에 형성된다. 이때, 오프닝 영역을 통해 웨이퍼(110)에 구비된 본드 패드가 외부로 노출될 수 있으며, 상기 재배선층(111)과 전기적으로 접속될 수 있다. 상기 재배선층(111)은 웨이퍼(110)에 구비된 다수의 본드패드와 각각 전기적으로 접속되도록 다양한 패턴으로 형성될 수 있다. 또한 다수의 재배선층(111)을 전기적으로 분리하기 위해서 유전층(미도시)이 더 구비된다. 도 1에서 재배선층(111)은 간략하게 단층 평면처럼 도시하였으나, 다수의 패턴으로 구비될 수 있으며, 다수의 패턴의 재배선층(111)은 유전층과 교번하여 다층으로 형성될 수 있으며, 본 발명에서 이를 한정하는 것은 아니다. The re-distribution layer 111 may be formed by forming a dielectric layer so as to cover all the upper surfaces 110x of the wafers 110 having the bond pads and then forming an opening area by a photolithography process and / or a laser process, To the outside. At this time, the bond pad provided on the wafer 110 may be exposed to the outside through the opening region, and may be electrically connected to the redistribution layer 111. The redistribution layer 111 may be formed in various patterns so as to be electrically connected to a plurality of bond pads provided on the wafer 110, respectively. Further, a dielectric layer (not shown) is further provided to electrically isolate the plurality of rewiring layers 111. 1, the redistribution layer 111 may be formed in a plurality of patterns, and the redistribution layers 111 of a plurality of patterns may be formed in multiple layers alternating with the dielectric layers. In the present invention, It is not limited thereto.

상기 재배선층(111)은 금, 은, 니켈, 티타늄 및/또는 텅스텐 등에 의한 시드층을 위한 무전해 도금 공정, 구리 등을 이용한 전해 도금 공정 및 포토레지스트등을 이용한 사진 식각 공정에 의해 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 또한 재배선층(111)은 FAB(Fabrication) 공정에서 웨이퍼(110)의 상면(110x)에 형성된 재배선층인 BEOL층일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. The redistribution layer 111 may be formed by an electroless plating process for a seed layer of gold, silver, nickel, titanium, and / or tungsten, an electrolytic plating process using copper or the like, and a photolithography process using a photoresist However, the present invention is not limited thereto. The redistribution layer 111 may be a BEOL layer that is a rewiring layer formed on the upper surface 110x of the wafer 110 in an FAB (Fabrication) process, but the present invention is not limited thereto.

또한 도전성 범프(112)는 다수의 패턴으로 이루어진 재배선층(111)에서, 각각의 패턴과 전기적으로 접속되도록 다수개 형성될 수 있다. 상기 도전성 범프(112)는 재배선층(111)에 플럭스가 도포되고, 플럭스에 볼이 드랍된 후, 리플로우 공정이 수행됨으로써, 형성될 수 있다. 여기서, 도전성 범프(112)는 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 본 발명에서 이를 한정하지 않는다. 상기 도전성 범프(112)는 도전성 필러, 카파 필러, 도전성볼, 솔더볼 또는 카파볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. In addition, the conductive bumps 112 may be formed in a plurality of patterns in the re-wiring layer 111 having a plurality of patterns so as to be electrically connected to the respective patterns. The conductive bump 112 may be formed by applying a flux to the re-distribution layer 111, performing a reflow process after the ball is dropped on the flux. Here, the conductive bump 112 may be formed of eutectic solder (Sn37Pb), high lead solder (Sn95Pb), lead-free solder (SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu , SnAgBi, etc.), and equivalents thereof, and the present invention is not limited thereto. The conductive bump 112 may be made of a conductive filler, a cappa filler, a conductive ball, a solder ball, or a kappa ball, but the present invention is not limited thereto.

도 2를 참조하면, 재배선층(111)과 웨이퍼(110)를 상면(110x)으로부터 하부 방향으로 일정 깊이 제거하여, 단차부(110a)가 형성된다. 즉 웨이퍼(110)의 상면(110x)으로부터 하부 방향으로 일부가 제거되어, 단차부(110a)가 형성된다. 또한 재배선층(111)은 단차부(110a)와 대응되는 평면상 동일 부분이 제거되어, 일정 깊이를 갖는 단차부(110a)를 외부로 노출시킨다. 상기 단차부(110a)는 바람직하게는 웨이퍼(110)를 개별의 반도체 다이로 분리하기 위한 다수의 쏘잉 라인에 각각 형성될 수 있다. 또한 단차부(110a)는 웨이퍼(110)의 상면(110x)의 외측 가장자리부(X)에도 형성될 수 있다. 즉, 다수의 단차부(110a)는 다수의 쏘잉 라인과, 웨이퍼(110)의 가장자리부에 다수개 구비된다. 상기 다수의 단차부(110a)는 상기 도전성 범프(112)로 부터 이격되도록 형성될 수 있다. 상기 단차부(110a)는 재배선층(111)이 형성된 웨이퍼(110)의 상면(110x)으로 부터 하부 방향으로, 레이저 또는 에칭등을 통해 일정 깊이로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. Referring to FIG. 2, the re-distribution layer 111 and the wafer 110 are removed from the upper surface 110x in a downward direction to form a stepped portion 110a. That is, a part of the wafer 110 is removed in a downward direction from the upper surface 110x of the wafer 110 to form the stepped portion 110a. In addition, the re-distribution layer 111 is removed from the planar portion corresponding to the step portion 110a, thereby exposing the step portion 110a having a certain depth to the outside. The stepped portions 110a are preferably formed in a plurality of sawing lines for separating the wafers 110 into individual semiconductor dies. The stepped portion 110a may also be formed on the outer edge portion X of the upper surface 110x of the wafer 110. [ That is, a plurality of stepped portions 110a are provided in a plurality of sawing lines and a plurality of edge portions of the wafer 110. [ The plurality of stepped portions 110a may be spaced apart from the conductive bumps 112. The stepped portion 110a may be formed at a predetermined depth from the upper surface 110x of the wafer 110 on which the re-distribution layer 111 is formed through laser or etching or the like, no.

도 3을 참조하면, 웨이퍼(110)의 다수의 단차부(110a)로부터 하부 방향으로 일정 깊이를 갖는 하프 에칭부(110b)가 형성된다. 즉, 상기 하프 에칭부(110b)도 웨이퍼(110)를 개별의 반도체 다이로 분리하기 위한 다수의 쏘잉 라인과, 웨이퍼(110)의 상면(110x)의 외측 가장자리부(X)에 다수개 형성된다. 상기 하프 에칭부(110b)는 평면상 크기(b)가 상기 단차부(110a)의 평면상 크기(a)에 비해서 더 작게 형성될 수 있다. 상기 하프 에칭부(110b)는 상기 단차부(110a)의 평면상 중심에 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 또한 다수의 단차부(110a)내에 각각 형성된 하프 에칭부(110b)는 동일한 깊이로 형성될 수 있다. 상기 하프 에칭부(110b)는 웨이퍼(110)의 외측 가장자리부(X)에 형성된 단차부(110a)에도 형성된다. 상기 하프 에칭부(110b)는 레이저 또는 에칭등을 통해 단차부(110a)로부터 하부 방향으로 일정 깊이로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. Referring to FIG. 3, a half-etched portion 110b having a predetermined depth downward from a plurality of stepped portions 110a of the wafer 110 is formed. That is, the half etching portion 110b is also formed with a plurality of sawing lines for separating the wafer 110 into individual semiconductor dies and a plurality of outer edge portions X on the upper surface 110x of the wafer 110 . The half etching portion 110b may be formed such that the planar size b is smaller than the planar size a of the step portion 110a. The half-etched portion 110b may be formed on a plane center of the step portion 110a, but the present invention is not limited thereto. The half-etched portions 110b formed in the plurality of stepped portions 110a may be formed to have the same depth. The half-etched portion 110b is also formed in the stepped portion 110a formed in the outer edge portion X of the wafer 110. [ The half etching portion 110b may be formed to have a predetermined depth downward from the step portion 110a through laser or etching, but the present invention is not limited thereto.

도 4를 참조하면, 상기 재배선층(111)과, 웨이퍼(110)의 단차부(110a) 및 하프 에칭부(110b)를 모두 덮도록 몰딩부(120)가 형성된다. 상기 몰딩부(120)는 재배선층(111)의 상면을 덮고, 단차부(110a)와 하프 에칭부(110b)를 모두 채우도록 형성된다. 이때 다수의 도전성 범프(112)는 각각 상부 일부가 몰딩부(120)의 외부로 노출될 수 있다. 즉 몰딩부(120)는 도전성 범프(112)를 제외한, 웨이퍼(110)의 상면(110a)의 상부를 모두 덮도록 형성된다. 상기 몰딩부(120)의 외부로 노출된 다수의 도전성 범프(112)는 반도체 패키지 완성시, 다른 외부 장치등과 접속되기 위한 외부 입출력 단자로 이용될 수 있다. 4, the molding part 120 is formed to cover both the re-distribution layer 111 and the step part 110a and the half-etching part 110b of the wafer 110. [ The molding part 120 is formed to cover the upper surface of the re-distribution layer 111 and fill up the step part 110a and the half-etching part 110b. At this time, a plurality of conductive bumps 112 may be partially exposed to the outside of the molding part 120. That is, the molding part 120 is formed so as to cover the entire upper surface 110a of the wafer 110 except for the conductive bump 112. The plurality of conductive bumps 112 exposed to the outside of the molding part 120 may be used as external input / output terminals to be connected to other external devices when the semiconductor package is completed.

또한 몰딩부(120)는 웨이퍼(110)의 외측 가장자리부(X)에 구비된 단차부(110a) 및 하프 에칭부(110b)도 모두 채우도록 형성된다. 여기서 웨이퍼(110)의 외측 가장자리부(X)에 구비된 단차부(110a)와 하프 에칭부(110b)를 채우도록 형성된 몰딩부(120)는 제1몰딩부(121)로 지칭한다. 또한 재배선층(111)을 덮도록 형성된 몰딩부를 제2몰딩부(122)부로 지칭하고, 웨이퍼(110)의 쏘잉 라인에 형성된 하프 에칭부(110b)와 단차부(110a)를 채우도록 형성된 몰딩부(120)를 제3몰딩부(123)로 지칭한다. 상기 몰딩부(120)는 예를 들면 에폭시 몰딩 컴파운드, 에폭시 레진 몰딩 컴파운드와 같은 인캡슐란트에 의해 형성될 수 있으며, 대표적으로 트랜스퍼 몰딩, 컴프레션 몰딩 또는 인젝션 몰딩에 의해 형성될 수 있다. 그러나 본 발명에서 몰딩부(120)의 재료 및 형성 방법을 한정하는 것은 아니다.The molding part 120 is formed to fill both the step part 110a and the half etching part 110b provided in the outer edge part X of the wafer 110. [ The molding part 120 formed to fill the stepped part 110a and the half-etched part 110b provided in the outer edge part X of the wafer 110 is referred to as a first molding part 121. The molding part formed to cover the rewiring layer 111 is referred to as a second molding part 122 and the half etching part 110b formed in the forming line of the wafer 110 and the molding part formed to fill the step part 110a (120) is referred to as a third molding part (123). The molding part 120 may be formed of an encapsulant such as an epoxy molding compound or an epoxy resin molding compound, and may be typically formed by transfer molding, compression molding, or injection molding. However, the material and the forming method of the molding part 120 are not limited in the present invention.

도 5를 참조하면, 웨이퍼(110)의 하면을 그라이딩하여 제거함으로써, 하프 에칭부(110b)내에 형성된 몰딩부(120)가 웨이퍼(110)의 하면(110y)을 통해 노출된다. 즉, 웨이퍼(110)는 하프 에칭부(110b)내에 형성된 몰딩부(120)가 웨이퍼(110)의 하면(110y)을 통해 노출 될 때까지 그라인딩에 의해 제거될 수 있다. 상기 몰딩부(120)의 하면(120y)과 웨이퍼(110)의 하면(110y)은 동일평면상에 위치할 수 있다. 상기 그라인딩에 의해서, 웨이퍼(110)는 다수의 개별 반도체 다이(110d)로 분리될 수 있으며, 다수의 반도체 다이(110d) 사이에는 하프 에칭부(110b)내에 형성된 몰딩부(120)가 개재될 수 있다. 여기서 다수의 반도체 다이(110d)는 두 개로 도시하였으나, 일예로 2개만 확대 도시한 것으로 본 발명에서 이를 한정하는 것은 아니다. 상기 그라인딩 방법은 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 여기서 상기 그라인딩 방법을 한정하는 것은 아니다. 5, the lower surface of the wafer 110 is ridden and removed so that the molding part 120 formed in the half-etched part 110b is exposed through the lower surface 110y of the wafer 110. As shown in FIG. That is, the wafer 110 can be removed by grinding until the molding part 120 formed in the half-etching part 110b is exposed through the lower surface 110y of the wafer 110. [ The lower surface 120y of the molding part 120 and the lower surface 110y of the wafer 110 may be located on the same plane. By the grinding, the wafer 110 can be separated into a plurality of individual semiconductor dies 110d, and a molding part 120 formed in the half-etching part 110b can be interposed between the plurality of semiconductor dies 110d have. Although a plurality of semiconductor dies 110d are shown here as two, only two semiconductor dies 110d are shown as being enlarged, and the present invention is not limited thereto. The grinding method may be performed using a diamond grinder or its equivalent, and the grinding method is not limited thereto.

도 6을 참조하면, 웨이퍼(110)의 외측 가장자리부(X)에서 몰딩부(120)와 웨이퍼(110)의 상면(110)으로부터 일정깊이(Y) 제거하여, 하프 에칭부(110b)를 채우도록 형성된 제1몰딩부(121)를 상부로 노출시킨다. 이때, 몰딩부(120)에서 외측 가장자리부(X)에서 단차부(110a)를 채우도록 형성된 제1몰딩부(121)는 모두 제거된다. 즉, 상기 일정 깊이(Y)는 웨이퍼(110)의 상면(110a)으로부터 하부 방향으로 형성된 단차부(110a)의 높이보다 비해서 더 클 수 있다. 또한 웨이퍼(110)는 외측 가장자리부(X)가 일정깊이(Y) 제거되어 형성된 상면인 단차면(110z)이, 웨이퍼(110)의 상면(110x)보다 더 하부 방향에 위치할 수 있다. 상기 단차면(110z)은 제1몰딩부(121)의 상면(121x)과 동일 평면상에 위치할 수 있다. 즉, 웨이퍼(110)는 외측 가장자리부(X)가 상면(110x)으로부터 하부 방향으로 일정깊이(Y) 제거되어, 제1몰딩부(121)의 상면(121x)과 웨이퍼(110)의 단차면(110z)이 상부로 노출된다. 상기 웨이퍼(110)는 외측 가장자리부(X)에 구비된 다수의 제1몰딩부(121)가 상면과 하면으로 모두 노출될 수 있다.6, a predetermined depth Y is removed from the molding portion 120 and the upper surface 110 of the wafer 110 at the outer edge portion X of the wafer 110 to fill the half-etching portion 110b The first molding part 121 is exposed upward. At this time, the first molding part 121 formed to fill the stepped part 110a in the outer edge part X of the molding part 120 is all removed. That is, the predetermined depth Y may be greater than the height of the stepped portion 110a formed in the lower direction from the upper surface 110a of the wafer 110. [ The step 110z may be positioned lower than the upper surface 110x of the wafer 110 because the outer edge X of the wafer 110 is removed by a predetermined depth Y. [ The stepped surface 110z may be positioned on the same plane as the upper surface 121x of the first molding part 121. [ That is, the outer edge X of the wafer 110 is removed at a predetermined depth Y from the upper surface 110x in the downward direction, so that the upper surface 121x of the first molding portion 121 and the stepped surface The upper surface 110z is exposed upward. The wafer 110 can be exposed to both the upper surface and the lower surface of the first molding part 121 provided on the outer edge portion X. [

도 7을 참조하면, 몰딩부(120)에서 제3몰딩부(123)를 쏘잉하여, 각각 개별 반도체 다이(110d)를 포함하는 반도체 패키지(100)로 분리한다. 즉, 몰딩부(120)에서 쏘잉 라인에 형성된 제3몰딩부(123)의 대략 중심을 쏘잉(Sawing)하여, 각각 개별 반도체 다이(110d)를 갖는 반도체 패키지(100)로 싱귤레이션한다.Referring to FIG. 7, the third molding part 123 is cut from the molding part 120 into the semiconductor package 100 including the individual semiconductor die 110d. That is, approximately the center of the third molding part 123 formed on the sawing line in the molding part 120 is sawed and singulated to the semiconductor package 100 having the individual semiconductor die 110d.

상기 싱귤레이션은 카메라를 통해 제1몰딩부(121)의 위치를 확인하여 쏘잉수단과 웨이퍼(110)사이를 위치 정렬시킨 후, 쏘잉 수단에 의해서 제3몰딩부(123)가 형성된 쏘잉 라인을 쏘잉한다. 즉, 제1몰딩부(121)는 웨이퍼(110)와 쏘잉 수단을 정렬시키기 위한 얼라인 마크로 이용될 수 있다. 이와 같은 제1몰딩부(121)는 웨이퍼(110)의 가장자리부에 다수 구비될 수 있다. 상기 제1몰딩부(121)는 웨이퍼(110)의 상면과 하면을 통해 모두 노출되므로, 웨이퍼(110)의 상면방향 또는 하면방향에 상관없이, 웨이퍼(110)와 쏘잉 수단과 정렬이 가능하므로, 웨이퍼(110)의 방향에 상관없이 쏘잉이 가능하다. 즉, 다수의 제1몰딩부(121)를 구비하므로, 웨이퍼를 쏘잉 수단에 정렬시킬 때, 웨이퍼의 상면 또는 하면 방향 상관없이 정렬이 용이하고, 다수의 제1몰딩부(121)를 구비하므로 얼라인 마크 손상에 의한 공정 지연을 방지할 수 있다. 또한 쏘잉 시, 얼라인 마크로 사용된 제1몰딩부(121)와, 웨이퍼(110)의 외측 가장자리부(X)도 개별 반도체 패키지(100)로부터 분리될 수 있다.  The singulation confirms the position of the first molding part 121 through the camera and aligns the position between the sawing means and the wafer 110. Then, the sawing device forms the third molding part 123 by sawing means, do. That is, the first molding part 121 can be used as an alignment mark for aligning the wafer 110 and the sawing means. The first molding part 121 may be provided at the edge of the wafer 110. Since the first molding part 121 is exposed through the upper surface and the lower surface of the wafer 110, the wafer 110 and the sawing means can be aligned regardless of the top surface direction or the bottom surface direction of the wafer 110, It is possible to perform the sawing irrespective of the direction of the wafer 110. That is, since the plurality of first molding parts 121 are provided, it is easy to arrange the wafers regardless of the top surface or the bottom direction of the wafers when aligning the wafers with the sawing means, and since the first molding parts 121 are provided, It is possible to prevent the process delay due to the mark damage. Also, the first molding part 121 used as an alignment mark and the outer edge part X of the wafer 110 can be separated from the individual semiconductor package 100 when sawing.

이상에서 설명한 것은 본 발명에 의한 반도체 패키지의 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.It is to be understood that the present invention is not limited to the above-described embodiment, and that various modifications and variations of the present invention are possible in light of the above teachings. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100; 반도체 패키지 110; 웨이퍼
110d; 반도체 다이 120; 몰딩부100; A semiconductor package 110; wafer
110d; Semiconductor die 120; Molding part

Claims (10)

웨이퍼의 상면에 재배선층과, 도전성 범프를 형성하는 단계;
상기 웨이퍼의 외측 가장자리부에, 상면으로부터 하부방향으로 일정깊이 일부를 제거하여, 상기 웨이퍼에 하프 에칭부를 형성하는 단계;
상기 하프 에칭부를 모두 채우는 제1몰딩부와, 상기 재배선층을 모두 덮도록 형성된 제2몰딩부로 이루어진 몰딩부를 형성하는 단계;
상기 웨이퍼의 하면을 제거하여, 상기 제1몰딩부를 웨이퍼의 하부로 노출시키는 단계;
상기 웨이퍼의 외측 가장자리부에서 상기 몰딩부와 상기 웨이퍼의 상부를 일정 깊이로 제거하여, 상기 제1몰딩부를 상부로 노출시키는 단계; 및
상기 제1몰딩부를 얼라인 마크로 이용하여, 쏘잉 수단에 의해서 상기 웨이퍼를 개별 반도체 다이를 포함하는 반도체 패키지로 싱귤레이션하는 단계를 포함하고,
상기 하프 에칭부를 형성하기 이전에는
상기 웨이퍼를 개별 반도체 다이로 분리하기 위한 쏘잉라인과, 상기 웨이퍼의 외측 가장자리부에, 상기 웨이퍼의 상면으로부터 하부방향으로 제거하여, 상기 웨이퍼에 단차부를 형성하는 단계를 더 포함하며,
상기 하프 에칭부는 상기 단차부로부터 하부방향으로 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.Forming a re-wiring layer and a conductive bump on the upper surface of the wafer;
Forming a half-etched portion on the wafer by removing a portion of the wafer at a predetermined depth from an upper side to a lower side of the wafer;
Forming a molding part including a first molding part for filling the half etching part and a second molding part for covering the rewiring layer;
Removing the lower surface of the wafer to expose the first molding portion to the lower portion of the wafer;
Removing the molding portion and the upper portion of the wafer at a predetermined depth from an outer edge portion of the wafer to expose the first molding portion upward; And
And singulating the wafer into a semiconductor package including an individual semiconductor die by a sawing means using the first molding portion as an alignment mark,
Prior to forming the half-etched portion
Further comprising forming a step on the wafer by removing the wafer from the upper surface of the wafer in an outer edge portion of the wafer in a downward direction so as to separate the wafer into individual semiconductor dies,
Wherein the half-etching portion is formed in a downward direction from the stepped portion. 삭제delete 청구항 1에 있어서,
상기 하프 에칭부는 평면 크기가 상기 단차부의 평면 크기에 비해서 더 작은 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
Wherein the half-etched portion has a planar size smaller than a planar size of the stepped portion. 청구항 1에 있어서,
상기 하프 에칭부는
상기 웨이퍼를 개별 반도체 다이로 분리하기 위한 쏘잉라인과, 상기 웨이퍼의 외측 가장자리부에 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
The half-
A sawing line for separating the wafer into individual semiconductor dies; and a method of manufacturing the semiconductor package. 청구항 4에 있어서,
상기 몰딩부는
상기 제1몰딩부와, 상기 제2몰딩부 및 상기 쏘잉라인에 형성된 상기 단차부와 하프 에칭부를 채우도록 형성된 제3몰딩부를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 4,
The molding part
And a third molding portion formed to fill the stepped portion and the half-etched portion formed in the second molding portion and the sawing line. 청구항 5에 있어서,
상기 싱귤레이션하는 단계에서는
상기 제1몰딩부를 얼라인 마크로 하여, 상기 웨이퍼를 상기 쏘잉 수단과 정렬시킨 후 상기 쏘잉 수단에 의해서 상기 제3몰딩부를 쏘잉하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 5,
In the singulating step
And aligning the wafer with the sawing means, and then sawing the third molding portion by the sawing means. 청구항 5에 있어서,
상기 싱귤레이션하는 단계에서는
상기 제3몰딩부의 평면상 중심을 상기 쏘잉 수단에 의해서 쏘잉하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 5,
In the singulating step
Wherein the center of the third molding part is planarized by the sawing means. 청구항 4에 있어서,
상기 웨이퍼의 하면을 제거하는 단계에서는
상기 제1몰딩부와 상기 제2몰딩부의 하부가 웨이퍼의 하면을 통해 노출되도록 상기 웨이퍼의 하면을 그라인딩에 의해 제거하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 4,
In the step of removing the lower surface of the wafer
Wherein the lower surface of the wafer is removed by grinding so that the lower portions of the first molding portion and the second molding portion are exposed through the lower surface of the wafer. 청구항 4에 있어서,
상기 단차부를 형성하는 단계에서는
상기 단차부의 상부에 위치하던 상기 재배선층도 함께 제거되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 4,
In the step of forming the step portion
And the re-wiring layer located on the upper portion of the step portion is also removed. 청구항 1에 있어서,
상기 싱귤레이션하는 단계에서는 상기 쏘잉 수단에 의해서 상기 제1몰딩부가 형성된 상기 웨이퍼의 외측 가장자리부도 상기 반도체 패키지로부터 분리하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method according to claim 1,
Wherein in the singulating step, the outer edge portion of the wafer on which the first molding portion is formed is also separated from the semiconductor package by the sawing means.
KR1020160073176A 2016-06-13 2016-06-13 Manufacturing method of semiconductor package KR101749870B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160073176A KR101749870B1 (en) 2016-06-13 2016-06-13 Manufacturing method of semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160073176A KR101749870B1 (en) 2016-06-13 2016-06-13 Manufacturing method of semiconductor package

Publications (1)

Publication Number Publication Date
KR101749870B1 true KR101749870B1 (en) 2017-07-03

Family

ID=59358051

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160073176A KR101749870B1 (en) 2016-06-13 2016-06-13 Manufacturing method of semiconductor package

Country Status (1)

Country Link
KR (1) KR101749870B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190066986A (en) * 2017-12-06 2019-06-14 엘비세미콘 주식회사 Methods of fabricating semiconductor package using side molding

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068401A (en) * 1998-08-18 2000-03-03 Oki Electric Ind Co Ltd Semiconductor device and manufacture thereof
US20090189279A1 (en) 2008-01-24 2009-07-30 National Semiconductor Corporation Methods and systems for packaging integrated circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068401A (en) * 1998-08-18 2000-03-03 Oki Electric Ind Co Ltd Semiconductor device and manufacture thereof
US20090189279A1 (en) 2008-01-24 2009-07-30 National Semiconductor Corporation Methods and systems for packaging integrated circuits

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190066986A (en) * 2017-12-06 2019-06-14 엘비세미콘 주식회사 Methods of fabricating semiconductor package using side molding
KR102072994B1 (en) 2017-12-06 2020-02-04 엘비세미콘 주식회사 Methods of fabricating semiconductor package using side molding

Similar Documents

Publication Publication Date Title
US11916023B2 (en) Thermal interface material having different thicknesses in packages
US10833039B2 (en) Multi-chip fan out package and methods of forming the same
KR101690371B1 (en) Integrated fan-out package structures with recesses in molding compound
US10388619B2 (en) Method of manufacturing a semiconductor device and interconnection structures thereof
TWI819767B (en) Semiconductor package and fabricating method thereof
US12033992B2 (en) Package and manufacturing method thereof
CN103515314B (en) Integrated antenna package and forming method thereof
US9905551B2 (en) Method of manufacturing wafer level packaging including through encapsulation vias
TW201630150A (en) Wafer-level stack chip package and method of manufacturing the same
KR20130098685A (en) Semiconductor package
TWI719205B (en) Chip package process
US10535621B2 (en) Method for preparing a semiconductor package
KR101843621B1 (en) Method for fabricating semiconductor package and semiconductor package using the same
US9613895B1 (en) Semiconductor package with double side molding
KR101694932B1 (en) Smiconductor package and method for manufacturing wafer level package and method thereof
KR101749870B1 (en) Manufacturing method of semiconductor package
US9576931B1 (en) Method for fabricating wafer level package
KR101622455B1 (en) Semiconductor package and method for packaging semicomductor device
CN112185903A (en) Electronic package and manufacturing method thereof
KR101824727B1 (en) Manufacturing Method of Semiconductor Device and Semiconductor Device Thereof
TWI555159B (en) Battery protection package and process of making the same
KR20170115840A (en) Method for fabricating semiconductor device and semiconductor device using the same
KR101680458B1 (en) Wafer level semiconductor package
KR101488606B1 (en) Semiconductor device and fabricating method thereof
KR101753519B1 (en) Manufacturing Method of Semiconductor Device and Semiconductor Device Thereof

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant